CN102569364B - 一种高迁移率衬底结构及其制备方法 - Google Patents
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Abstract
本发明公开了一种高迁移率衬底结构及其制备方法，属于半导体集成技术领域。该衬底结构包括单晶硅衬底、缓冲层、势垒层、铟镓砷单晶层、阻挡层和锗单晶层。所述缓冲层置于所述单晶硅衬底之上，所述势垒层置于所述缓冲层之上，所述铟镓砷单晶层置于所述势垒层之上，所述阻挡层置于所述铟镓砷单晶层之上，所述锗单晶层置于所述阻挡层之上。可以利用本发明，实现硅基衬底上高迁移率铟镓砷和锗结合的CMOS器件，或者在铟镓砷单晶层和锗单晶层上制备其它高迁移率半导体器件，该衬底结构还可以制备硅基器件以及用势垒层制备光电器件等，有利于实现多元半导体器件的单片集成，提高性能，减小功耗。
Description
技术领域
本发明涉及半导体集成技术领域，尤其涉及一种高迁移率衬底结构及其制备方法。
背景技术
半导体技术作为信息产业的核心和基础，被视为衡量一个国家科学技术进步和综合国力的重要标志。在过去的40多年中，硅基集成技术遵循摩尔定律通过缩小器件的特征尺寸来提高器件的工作速度、增加集成度以及降低成本，微电子器件的特征尺寸已经由微米尺度缩小到纳米尺度。但是当MOS器件的栅长减小到90纳米后，栅氧化层的厚度将小于1.2纳米，传统硅基微电子集成技术开始面临来自物理与技术方面的双重挑战。
采用高迁移率沟道材料替代传统硅材料将是半导体集成技术的重要发展方向，其中锗与III-V族化合物半导体材料最有可能在近期实现大规模应用。锗的空穴迁移率高适合制备PMOSFET等高空穴迁移率器件，而III-V族半导体材料的电子迁移率高适合制备NMOSFET等高电子迁移率器件，III-V族化合物半导体材料中最具应用潜质的为铟镓砷材料。将铟镓砷基器件和锗基器件平面集成已经成为当前研究的重点与难点。
通过选择适当的制备工艺，将铟镓砷单晶层和锗单晶层集成到单晶硅衬底上，是获得铟镓砷基和锗基互补集成器件的有效途径和解决方案。
发明内容
(一)要解决的技术问题
有鉴于此，本发明的主要目的在于提供一种高迁移率衬底结构及其制备方法，以将铟镓砷单晶和锗单晶集成到硅衬底上，实现硅基衬底上高迁移率铟镓砷和锗结合的不同沟道材料CMOS器件的平面集成。
(二)技术方案
为达到上述目的，本发明提供了一种高迁移率衬底结构，该结构包括单晶硅衬底、缓冲层、势垒层、铟镓砷单晶层、阻挡层和锗单晶层；其中，所述缓冲层置于所述单晶硅衬底之上，所述势垒层置于所述缓冲层之上，所述铟镓砷单晶层置于所述势垒层之上，所述阻挡层置于所述铟镓砷单晶层之上，所述锗单晶层置于所述阻挡层之上。
上述方案中，所述缓冲层为低温生长的材料层，采用砷化镓或铟镓磷，所述铟镓磷中各原子数比值铟∶镓∶磷＝0.5∶0.5∶1，用于过滤位错，释放晶格应力，解决所述单晶硅衬底和所述势垒层晶格失配的问题，其表面晶格常数基本与势垒层材料相同，为所述势垒层提供良好的生长界面，所述缓冲层的厚度在1纳米至3微米之间。
上述方案中，所述铟镓砷单晶层各元素原子数比值铟∶镓∶砷＝x∶(1-x)∶1，x的取值范围设置为0＜x＜0.6之间，所述铟镓砷单晶层具有高电子迁移率，用于制备高电子迁移率半导体器件。
上述方案中，所述势垒层为砷化镓或铟镓磷的单晶层，所述势垒层的铟镓磷中各原子数比值铟∶镓∶磷＝0.5∶0.5∶1。
上述方案中，所述阻挡层用于抑制锗单晶层与铟镓砷单晶层之间的互扩散掺杂效应，所述阻挡层为磷化铟、磷化镓、铟铝磷、铟镓磷、磷化铝或铝镓磷单晶层；所述阻挡层的铟铝磷中各原子数比值铟∶铝∶磷＝y∶(1-y)∶1，y的取值范围设置为0＜y＜1之间；所述阻挡层的铟镓磷中各原子数比值铟∶镓∶磷＝z∶(1-z)∶1，z的取值范围设置为0＜z＜1之间；所述阻挡层的铝镓磷中各原子数比值铝∶镓∶磷＝m∶(1-m)∶1，m的取值范围设置为0＜m＜1之间。
为达到上述目的，本发明提供了一种高迁移率衬底结构的制备方法，该方法包括：
步骤1：在单晶硅衬底上生长缓冲层；
步骤2：在所述缓冲层上外延生长势垒层；
步骤3：在所述势垒层上外延生长铟镓砷单晶层；
步骤4：在所述铟镓砷单晶层上外延生长阻挡层；
步骤5：在所述阻挡层上外延生长锗单晶层。
上述方案中，步骤2中所述在所述缓冲层上外延生长势垒层，是利用气相外延、液相外延、或固相外延的方法在所述缓冲层上外延所述势垒层，所述势垒层厚度在1纳米至3微米之间。
上述方案中，步骤3中所述在所述势垒层上外延生长铟镓砷单晶层，是利用气相外延、液相外延、或固相外延的方法在所述势垒层上外延所述铟镓砷单晶层，所述铟镓砷单晶层厚度在1纳米至100纳米之间。
上述方案中，步骤4中所述在所述铟镓砷单晶层上外延生长阻挡层，是利用气相外延、液相外延、或固相外延的方法在所述铟镓砷单晶层上外延所述阻挡层，用以抑制生长过程以及该所述阻挡层厚度在3埃至100纳米之间。
上述方案中，步骤5中所述在所述阻挡层上外延生长锗单晶层，是利用气相外延、液相外延、或固相外延的方法在所述阻挡层上外延所述锗单晶层，所述锗单晶层厚度在1纳米至500纳米之间，所述锗单晶层具有高空穴迁移率，用于制备高空穴迁移率半导体器件。
(三)有益效果
从上述技术方案可以看出，本发明具有以下有益效果：
本发明提供的这种高迁移率衬底结构及其制备方法，高迁移率衬底结构为铟镓砷和锗集成在单晶硅衬底之上，该衬底结构通过刻蚀或腐蚀可以露出铟镓砷单晶层做沟道制备NMOSFET，用锗单晶层做沟道制备PMOSFET，实现了硅基衬底上高迁移率铟镓砷和锗结合的不同沟道材料CMOS器件的平面集成，解决了后摩尔时代CMOS发展的技术难题，或者在铟镓砷单晶层和锗单晶层上制备其它高迁移率半导体器件，此外，本发明技术方案是以单晶硅为衬底的，可以通过腐蚀或刻蚀的方法露出单晶硅衬底制备硅基器件，而腐蚀或刻蚀露出势垒层的砷化镓或铟镓磷又可以制备光电器件等，为实现光互连提供基础。总之，本发明所提供的高迁移率衬底结构将有利于实现多元半导体器件单片集成，提高性能，减小功耗。这些特性表明本发明在后摩尔时代CMOS集成技术、硅基和高迁移率微电子器件集成以及光互连领域都具备广阔的应用前景和市场前景。
附图说明
图1为本发明所提供的高迁移率衬底结构的结构示意图；
图2为本发明技术方案中单晶硅衬底的结构示意图；
图3为本发明技术方案中在单晶硅衬底上生长缓冲层后的结构示意图；
图4为本发明技术方案中在缓冲层上外延势垒层后的结构示意图；
图5为本发明技术方案中在势垒层上外延铟镓砷单晶层后的结构示意图；
图6为本发明技术方案中在铟镓砷单晶层上外延阻挡层后的结构示意图；
其中，1为单晶硅衬底；2为缓冲层；3为势垒层；4为铟镓砷单晶层；5为阻挡层；6为锗单晶层。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明进一步详细说明。
如图1所示，图1是本发明所提供的高迁移率衬底结构的示意图，所述高迁移率衬底结构包括单晶硅衬底1、缓冲层2、势垒层3、铟镓砷单晶层4、阻挡层5以及锗单晶层6；所述单晶硅衬底1位于所述高迁移率衬底结构的底部；所述缓冲层2叠置在所述单晶硅衬底1之上；所述势垒层3叠置在所述缓冲层2之上；所述铟镓砷单晶层4叠置在所述势垒层3之上；所述阻挡层5叠置于所述铟镓砷单晶层4之上；所述锗单晶层6叠置于所述阻挡层5之上。
所述缓冲层2为低温生长的材料层，采用砷化镓或铟镓磷，所述铟镓磷中各原子数比值铟∶镓∶磷＝0.5∶0.5∶1，用于过滤位错，释放晶格应力，解决所述单晶硅衬底和所述势垒层晶格失配的问题，其表面晶格常数基本与势垒层材料相同，为所述势垒层提供良好的生长界面，所述缓冲层的厚度在1纳米至3微米之间。
所述势垒层3为砷化镓或铟镓磷的单晶层，所述势垒层的铟镓磷中各原子数比值铟∶镓∶磷＝0.5∶0.5∶1。
所述铟镓砷单晶层4各元素原子数比值铟∶镓∶砷＝x∶(1-x)∶1，x的取值范围设置为0＜x＜0.6之间，所述铟镓砷单晶层具有高电子迁移率，用于制备高电子迁移率半导体器件。
所述阻挡层5的作用在于抑制所述锗单晶层与所述铟镓砷单晶层之间的互扩散掺杂效应，所述势垒层、所述铟镓砷单晶层和所述阻挡层可以形成超晶格量子阱，将电子局限在所述铟镓砷单晶层中，减小散射，提高电子迁移率，所述铟镓砷单晶层可作为高电子迁移率器件如NMOSFET等的沟道材料，所述阻挡层还有利于改善所述铟镓砷界面，形成低界面态密度铟镓砷NMOSFET等，所述锗单晶层可作为高空穴迁移率器件如PMOSFET等的沟道材料。所述阻挡层为磷化铟、磷化镓、铟铝磷、铟镓磷、磷化铝或铝镓磷单晶层；所述阻挡层的铟铝磷中各原子数比值铟∶铝∶磷＝y∶(1-y)∶1，y的取值范围设置为0＜y＜1之间；所述阻挡层的铟镓磷中各原子数比值铟∶镓∶磷＝z∶(1-z)∶1，z的取值范围设置为0＜z＜1之间；所述阻挡层的铝镓磷中各原子数比值铝∶镓∶磷＝m∶(1-m)∶1，m的取值范围设置为0＜m＜1之间。
基于图1所示的高迁移率衬底结构的结构示意图，图2至图6示出了本发明制备高迁移率衬底结构的工艺流程，包括如下步骤：
步骤1：选择单晶硅1为衬底材料，如图2和图3所示，利用化学气相沉积的方法在单晶硅1上低温生成缓冲层2中的砷化镓，生长温度在400℃左右，过滤位错，释放应力，其表面与所述势垒层3中的砷化镓的晶格常数相同，所述缓冲层厚度为1微米；
在步骤1中，利用气相外延或液相外延的方法在单晶硅衬底上低温生长所述缓冲层，所述缓冲层可以是低温生长的砷化镓或铟镓磷，所述铟镓磷中各原子数比值铟∶镓∶磷＝0.5∶0.5∶1，所述缓冲层的作用在于过滤位错，释放应力，解决所述单晶硅衬底和所述势垒层晶格失配的问题，所述缓冲层上表面晶格常数基本与所述势垒层相同，为所述势垒层提供良好的生长界面，所述缓冲层的厚度在1纳米-3微米之间。
步骤2：如图4所示，利用分子束外延的方法在所述缓冲层2上外延所述势垒层3，所述势垒层3的厚度为1.5微米；
在步骤2中，利用气相外延、液相外延、或固相外延的方法在所述缓冲层上外延所述势垒层，所述势垒层厚度在1纳米-2微米之间，所述势垒层可以为砷化镓或铟镓磷的单晶层，所述铟镓磷中各原子数比值铟∶镓∶磷＝0.5∶0.5∶1。
步骤3：如图5所示，利用分子束外延的方法在所述势垒层3上外延所述铟镓砷单晶层4，所述铟镓砷单晶层4的厚度为50纳米；
在步骤3中，利用气相外延、液相外延、或固相外延的方法在所述势垒层上外延所述铟镓砷单晶层，所述铟镓砷单晶层各元素原子数比值铟∶镓∶砷＝x∶(1-x)∶1，x的取值范围可设置为0＜x＜0.6之间，所述铟镓砷单晶层厚度在1纳米-100纳米之间.
步骤4，如图6所示，利用分子束外延的方法在所述铟镓砷单晶层4上外延所述阻挡层5，所述阻挡层5的厚度为5纳米；
在步骤4中，利用气相外延、液相外延、或固相外延的方法在所述铟镓砷单晶层上外延所述阻挡层，所述阻挡层可以为磷化铟、磷化镓、铟铝磷、铟镓磷、磷化铝或铝镓磷单晶层，所述阻挡层的铟铝磷中各原子数比值铟∶铝∶磷＝y∶(1-y)∶1，y的取值范围可设置为0＜y＜1之间，所述阻挡层的铟镓磷中各原子数比值铟∶镓∶磷＝z∶(1-z)∶1，z的取值范围可设置为0＜z＜1之间，铝镓磷中各原子数比值铟∶镓∶磷＝m∶(1-m)∶1，m的取值范围可设置为0＜m＜1之间，所述阻挡层厚度在3埃-100纳米之间。
步骤5，如图1所示，利用利用分子束外延的方法在所述阻挡层5上外延所述锗单晶层6，所述锗单晶层6厚度的为100纳米；
在步骤5中，利用气相外延、液相外延、或固相外延的方法在所述阻挡层上外延所述锗单晶层，所述锗单晶层厚度在1纳米-500纳米之间。
本发明提供的这种高迁移率衬底结构及其制备方法，将高电子迁移率的铟镓砷和高空穴迁移率的锗集成在单晶硅衬底上，可以用所述铟镓砷单晶层做沟道制备NMOSFET，用所述锗单晶层做沟道制备PMOSFET，实现硅基衬底上高迁移率铟镓砷和锗结合的CMOS器件，或者在铟镓砷单晶层和锗单晶层上制备其它高迁移率半导体器件，该衬底结构还可以制备硅基器件以及用势垒层制备光电器件等，有利于实现多元半导体器件的单片集成，提高性能，减小功耗。
以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (10)
1.一种高迁移率衬底结构，其特征在于，该结构包括单晶硅衬底、缓冲层、势垒层、铟镓砷单晶层、阻挡层和锗单晶层；其中，所述缓冲层置于所述单晶硅衬底之上，所述势垒层置于所述缓冲层之上，所述铟镓砷单晶层置于所述势垒层之上，所述阻挡层置于所述铟镓砷单晶层之上，所述锗单晶层置于所述阻挡层之上。
2.根据权利要求1所述的高迁移率衬底结构，其特征在于，所述缓冲层为低温生长的材料层，采用砷化镓或铟镓磷，所述铟镓磷中各原子数比值铟∶镓∶磷＝0.5∶0.5∶1，用于过滤位错，释放晶格应力，解决所述单晶硅衬底和所述势垒层晶格失配的问题，其表面晶格常数基本与势垒层材料相同，为所述势垒层提供良好的生长界面，所述缓冲层的厚度在1纳米至3微米之间。
3.根据权利要求1所述的高迁移率衬底结构，其特征在于，所述铟镓砷单晶层各元素原子数比值铟∶镓∶砷＝x∶(1-x)∶1，x的取值范围设置为0＜x＜0.6之间，所述铟镓砷单晶层具有高电子迁移率，用于制备高电子迁移率半导体器件。
4.根据权利要求1所述的高迁移率衬底结构，其特征在于，所述势垒层为砷化镓或铟镓磷的单晶层，所述势垒层的铟镓磷中各原子数比值铟∶镓∶磷＝0.5∶0.5∶1。
5.根据权利要求1所述的高迁移率衬底结构，其特征在于，所述阻挡层用于抑制锗单晶层与铟镓砷单晶层之间的互扩散掺杂效应，所述阻挡层为磷化铟、磷化镓、铟铝磷、铟镓磷、磷化铝或铝镓磷单晶层；
所述阻挡层的铟铝磷中各原子数比值铟∶铝∶磷＝y∶(1-y)∶1，y的取值范围设置为0＜y＜1之间；
所述阻挡层的铟镓磷中各原子数比值铟∶镓∶磷＝z∶(1-z)∶1，z的取值范围设置为0＜z＜1之间；
所述阻挡层的铝镓磷中各原子数比值铝∶镓∶磷＝m∶(1-m)∶1，m的取值范围设置为0＜m＜1之间。
6.一种高迁移率衬底结构的制备方法，其特征在于，该方法包括：
步骤1：在单晶硅衬底上生长缓冲层；
步骤2：在所述缓冲层上外延生长势垒层；
步骤3：在所述势垒层上外延生长铟镓砷单晶层；
步骤4：在所述铟镓砷单晶层上外延生长阻挡层；
步骤5：在所述阻挡层上外延生长锗单晶层。
7.根据权利要求6所述的高迁移率衬底结构的制备方法，其特征在于，步骤2中所述在所述缓冲层上外延生长势垒层，是利用气相外延、液相外延、或固相外延的方法在所述缓冲层上外延所述势垒层，所述势垒层厚度在1纳米至3微米之间。
8.根据权利要求6所述的高迁移率衬底结构的制备方法，其特征在于，步骤3中所述在所述势垒层上外延生长铟镓砷单晶层，是利用气相外延、液相外延、或固相外延的方法在所述势垒层上外延所述铟镓砷单晶层，所述铟镓砷单晶层厚度在1纳米至100纳米之间。
9.根据权利要求6所述的高迁移率衬底结构的制备方法，其特征在于，步骤4中所述在所述铟镓砷单晶层上外延生长阻挡层，是利用气相外延、液相外延、或固相外延的方法在所述铟镓砷单晶层上外延所述阻挡层，用以抑制生长过程以及该所述阻挡层厚度在3埃至100纳米之间。
10.根据权利要求6所述的高迁移率衬底结构的制备方法，其特征在于，步骤5中所述在所述阻挡层上外延生长锗单晶层，是利用气相外延、液相外延、或固相外延的方法在所述阻挡层上外延所述锗单晶层，所述锗单晶层厚度在1纳米至500纳米之间，所述锗单晶层具有高空穴迁移率，用于制备高空穴迁移率半导体器件。
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