CN114268324B

CN114268324B - 一种异质集成串并转换电路

Info

Publication number: CN114268324B
Application number: CN202111553471.1A
Authority: CN
Inventors: 涂波; 杨煜; 王澧; 李成
Original assignee: CETC 58 Research Institute; Wuxi Zhongwei Yixin Co Ltd
Current assignee: CETC 58 Research Institute; Wuxi Zhongwei Yixin Co Ltd
Priority date: 2021-12-17
Filing date: 2021-12-17
Publication date: 2023-09-29
Anticipated expiration: 2041-12-17
Also published as: CN114268324A

Abstract

本发明公开了一种异质集成串并转换电路，涉及串并转换电路领域，该异质集成串并转换电路将不同工艺区间的电路集成在一起并解决了互相之间的电平转换难题，可以将一路高速串行数据转换为多路低速的并行数据，该电路由高速数据电路实现高速数据的传输与处理，低速数据电路实现多通道、中低速率的数据传输与处理，使得该异质集成电路可以实现接口处的高速数据传输，同时又可以降低整个系统的成本与功耗。

Description

一种异质集成串并转换电路

技术领域

本发明涉及串并转换电路领域，尤其是一种异质集成串并转换电路。

背景技术

传统的基于硅材料工艺的半导体电路的功耗较小、易于实现，但随着电子系统的数据速率越来越高，传统的基于硅材料工艺的半导体电路很难实现高速数据的传输与处理，摩尔定律面临巨大挑战。为了绕道摩尔定律，一些基于特殊工艺的半导体材料被开发利用，主要以磷化铟(lnP)、砷化镓(GaAs)等化合物半导体为代表。基于新工艺开发的器件，可以实现高速的数据传输，但又会存在器件功耗大、开发成本较高等问题，因此目前数据传输速率和器件功耗的问题，很难达到平衡。

发明内容

本发明人针对上述问题及技术需求，提出了一种异质集成串并转换电路，本发明的技术方案如下：

一种异质集成串并转换电路，该异质集成串并转换电路包括：高速数据电路、第一低速数据电路和电源电路，高速数据电路由电子迁移率高于预定阈值的半导体材料制成，第一低速数据电路基于硅基深阱工艺制成；

高速数据电路的工作电压为V3，高速数据电路的供电电压连接电压源，电压源的电压值为V3，高速数据电路的衬底电压连接参考地电位，高速数据电路用于将高速串行数据转换为多路中低速并行数据输出；

第一低速数据电路的工作电压为V1，第一低速数据电路的供电电压连接电压源，电源电路连接电压源并给第一低速数据电路提供电压值为V2的衬底电压，V3＝V1+V2；第一低速数据电路用于将高速数据电路输出的每路中低速并行数据转换为多路低速并行数据输出；

其中，高速串行数据、中低速并行数据、低速并行数据的数据传输速率依次降低。

其进一步的技术方案为，高速数据电路和第一低速数据电路均采用电流模式逻辑CML传输数据，第一低速数据电路输出的低速并行数据与接收到的中低速并行数据的摆幅和共模电平分别相等。

其进一步的技术方案为，异质集成串并转换电路还包括基于硅基工艺制成的第二低速数据电路，第二低速数据电路的工作电压为V3，第二低速数据电路的供电电压连接电压源，第二低速数据电路的衬底电压连接参考地电位；第二低速数据电路也采用差分电平模式传输数据，第二低速数据电路用于将第一低速数据电路输出的每路低速并行数据转换为多路差分并行数据，输出的差分并行数据的数据传输速率低于接收到的低速并行数据，且输出的差分并行数据与接收到的低速并行数据的摆幅和共模电平分别相等。

其进一步的技术方案为，异质集成串并转换电路还包括基于硅基工艺制成的第三低速数据电路，第三低速数据电路用于将第二低速数据电路输出的差分电平模式的每路差分并行数据转换为一路单端CMOS电平模式的输出数据。

其进一步的技术方案为，第三低速数据电路的工作电压为V1，电源电路给第三低速数据电路提供电压值为V1的供电电压，第三低速数据电路的衬底电压连接参考地电位，第三低速数据电路输出的输出数据摆幅为V1。

其进一步的技术方案为，电源电路包括第一稳压电路和第二稳压电路，第二稳压电路用于将电压源提供的V3转换为V2并提供给第一低速数据电路的衬底电压，第一稳压电路用于将电压源提供的V3转换为V1并提供给第三低速数据电路的供电电压。

其进一步的技术方案为，在第二稳压电路中，第一偏置电流Ibias1的正极连接电压源提供的电压值V3，第一偏置电流Ibias1的负极连接PMOS管P1的源极和PMOS管P2的源极，P1的漏极连接NMOS管N1的漏极、N1的栅极以及NMOS管N2的栅极，N1的源极接地，N2的源极接地；P2的漏极连接N2的漏极，P2的栅极连接第二参考电压Vref2；

P2和N2的公共端依次通过第一电阻R1和第一电容C1连接NMOS管N3的漏极，N3的源极接地，N3的栅极连接N2的漏极；

PMOS管P3的源极连接电压源提供的电压值V3，P3的漏极连接N3的漏极并输出电压值V2，P3的漏极还连接P1的栅极，P3的栅极连接使能端EN。

其进一步的技术方案为，第一低速数据电路、第二低速数据电路和第三低速数据电路中分别包括受控于复位信号的复位电路，以调节相连的两个数据电路之间的传输的差分电平模式数据的数据起点。

其进一步的技术方案为，第一低速数据电路包括第一差分单元和受控于第一复位信号RST1的第一复位电路；

在第一差分单元中：NMOS管N7的漏极通过电阻R14连接第一低速数据电路的供电电压，NMOS管N8的漏极通过电阻R15连接第一低速数据电路的供电电压，N7的源极和N8的源极相连并连接NMOS管N9的漏极，N7的栅极和N8的栅极作为一对差分对连接高速数据电路，N7的栅极还通过电阻R13连接第一低速数据电路的供电电压，N8的栅极还通过电阻R12连接第一低速数据电路的供电电压；N7的漏极和N8的漏极作为一对差分对连接第二低速数据电路，N7的漏极还连接NMOS管N10的漏极以及NMOS管N11的栅极，N8的漏极连接N10的栅极和N11的漏极，N10的源极和N11的源极相连并连接NMOS管N12的漏极；N9的栅极和N12的栅极连接一对差分时钟，N9的栅极还通过电阻R11连接第一低速数据电路的供电电压，N12的栅极还通过电阻R10连接第一低速数据电路的供电电压；N12的源极和N9的源极相连并连接第三偏置电流IBIAS3的正极，第三偏置电流IBIAS3的负极连接第一低速数据电路的衬底电压；

第一复位电路包括第一反相器INV1、PMOS管P7、PMOS管P8、NMOS管N13和NMOS管N14，第一复位信号RST1通过第一反相器INV1连接P7的栅极，P7的源极、P8的栅极和P8的源极分别连接第一低速数据电路的供电电压，P7的漏极连接N7的漏极，P8的漏极连接N8的漏极；N13的漏极连接N7的漏极，N14的漏极连接N8的漏极，N14的栅极连接第一复位信号RST1，N13的源极、N13的栅极和N14的源极相连并连接第三偏置电流IBIAS3的正极。

其进一步的技术方案为，第二低速数据电路和第三低速数据电路的电路结构相同，第二低速数据电路和第三低速数据电路中的任意一个低速数据电路包括第二差分单元和受控于低速数据电路的复位信号RST2的第二复位电路：

在第二差分单元中，NMOS管N15的漏极通过电阻R16连接低速数据电路的供电电压，NMOS管N16的漏极通过电阻R17连接低速数据电路的供电电压；N15的源极和N16的源极相连并连接NMOS管N17的漏极；N15的栅极和N16的栅极作为一对差分对获取输入的数据，N15的漏极和N16的漏极作为一对差分对输出数据；

N15的漏极连接NMOS管N18的漏极和NMOS管N19的栅极，N16的漏极连接N18的栅极和N19的漏极，N18的源极和N19的源极相连并连接NMOS管N20的漏极，N20的源极和N17的源极相连并连接第四偏置电流IBIAS4的正极，第四偏置电流IBIAS4的负极连接低速数据电路的衬底电压；N17的栅极和N20的栅极连接一对差分时钟；

第二复位电路包括第二反相器INV2、第三PMOS管P9、PMOS管P10、NMOS管N21和NMOS管N22，第二复位信号RST2通过第二反相器INV2连接P9的栅极，P9的源极、P10的栅极和P10的源极分别连接低速数据电路的供电电压，P9的漏极连接N15的漏极，P10的漏极连接N16的漏极；N21的漏极连接N15的漏极，N22的漏极连接N16的漏极，N22的栅极连接第二复位信号RST2，N21的源极、N21的栅极和N22的源极相连并连接第四偏置电流IBIAS4的正极。

本发明的有益技术效果是：

本申请公开了一种异质集成串并转换电路，该电路由高速数据电路实现高速数据的传输与处理，低速数据电路实现多通道、中低速率的数据传输与处理，使得该异质集成电路可以实现接口处的高速数据传输，同时又可以降低整个系统的成本与功耗。不同工艺区间的信号直接连接，避免了不同电压域之间的信号传输需要复杂的电平转换难题，减少了信号传输的延迟，由于不同区域的信号是直接连接，没有耦合电容的隔离，因此可以进行任意数据的传输而不需要提前对数据进行复杂的编码。同时整个系统实现了外部单电源供电，避免了多电源供电时的上电顺序问题，方便了用户的使用。而且低速数据电路中设计有复位电路，可以确保数据起点的准确性，提高数据传输的准确性和可靠性。

附图说明

图1是本申请一个实施例的异质集成串并转换电路的电路示意图。

图2是图1所示的结构中，各路数据的数据传输速率、摆幅和共模电平的对比示意图。

图3是一个实施例中的第一稳压电路的电路图。

图4是一个实施例中的第二稳压电路的电路图。

图5是一个实施例中的高速数据电路的电路图。

图6是一个实施例中的第一低速数据电路的电路图。

图7是一个实施例中的第二低速数据电路或第三低速数据电路的电路图。

具体实施方式

下面结合附图对本发明的具体实施方式做进一步说明。

本申请公开了一种异质集成串并转换电路，请参考图1，该异质集成串并转换电路包括：高速数据电路、第一低速数据电路和电源电路，高速数据电路和第一低速数据电路采用不同材料工艺制成、从而形成了异质集成电路，如图1以不同的阴影填充表示了不同的工艺区间。高速数据电路由电子迁移率高于预定阈值的半导体材料制成，比如典型的磷化铟(lnP)、砷化镓(GaAs)等化合物半导体。第一低速数据电路基于传统的硅基深阱工艺制成。

高速数据电路的工作电压为V3，高速数据电路的供电电压连接电压源，电压源的电压值为V3。高速数据电路的衬底电压连接参考地电位GND，高速数据电路用于将高速串行数据D1转换为多路中低速并行数据输出，高速数据电路具体输出的中低速并行数据的路数可以自定义配置，如图1以其输出2^N路中低速并行数据依次记为D2<1>～D2<2^N>为例，N为整数。

高速数据电路采用差分电平模式传输数据，高速数据电路输出的中低速并行数据的摆幅为VA、共模电平为V3-VA/2。

第一低速数据电路的工作电压为V1，第一低速数据电路的供电电压连接电压源V3。电源电路连接电压源并给第一低速数据电路提供电压值为V2的衬底电压，V3＝V1+V2。第一低速数据电路用于将高速数据电路输出的每路中低速并行数据转换为多路低速并行数据输出。同样的，第一低速数据电路具体输出的低速并行数据的路数可以自定义配置，如图1以其将每路中低速并行数据转换为2^M路低速并行数据为例，则第一低速数据电路共输出2^N*M路中低速并行数据依次记为D3<1>～D3<2^N*M>，M为整数。

第一低速数据电路也采用差分电平模式传输数据，第一低速数据电路输出的低速并行数据的摆幅与接收到的中低速并行数据的摆幅相等为VA，请参考图2所示的各路数据的数据传输速率、摆幅和共模电平的对比示意图，第一低速数据电路输出的低速并行数据的共模电平为(V1-VA/2)+V2，由于V3＝V1+V2，因此第一低速数据电路输出的低速并行数据与接收到的中低速并行数据的共模电平也保持相等。

在上述转换过程中，各路数据的数据传输速率的绝对值可以根据实际情况调节，总体上，高速串行数据、中低速并行数据、低速并行数据的数据传输速率依次降低。由此，上述异质集成电路可以将一路高速串行数据转换为多路低速的并行数据，高速数据电路实现高速数据的传输与处理，第一低速数据电路实现多通道、中低速率的数据传输与处理，该异质集成电路可以实现接口处的高速数据传输，同时又可以降低整个系统功耗。

进一步的，该异质集成串并转换电路还包括基于硅基工艺制成的第二低速数据电路，第二低速数据电路由于处理的是数据传输速率较低的低速并行数据，因此第二低速数据电路的工作电压为V3，第二低速数据电路的供电电压连接电压源V3，第二低速数据电路的衬底电压连接参考地电位GND。第二低速数据电路也采用差分CML(电流模式逻辑)传输数据，第二低速数据电路用于将第一低速数据电路输出的每路低速并行数据转换为多路差分并行数据。同样的，第二低速数据电路具体输出的差分并行数据的路数可以自定义配置，如图1以其将每路低速并行数据转换为2^K路差分并行数据为例，则第二低速数据电路共输出2^N*M*K路差分并行数据依次记为D4<1>～D4<2^N*M*K>，K为整数。

输出的差分并行数据的数据传输速率的绝对值也可以根据实际情况调节，但总体上，第二低速数据电路输出的差分并行数据的数据传输速率低于接收到的低速并行数据。第二低速数据电路输出的差分并行数据的摆幅与接收到的低速并行数据的摆幅相等为VA，第二低速数据电路输出的差分并行数据的共模电平为V3-VA/2，与接收到的低速并行数据的共模电平保持相等。

由于高速数据电路、第一低速数据电路和第二低速数据电路均采用电流模式逻辑CML传输数据，则可选的，该异质集成串并转换电路还包括基于硅基工艺制成的第三低速数据电路，第三低速数据电路用于将第二低速数据电路输出的差分电平模式的每路差分并行数据转换为一路单端CMOS电平模式的输出数据，便于后续的数据处理。则如图1所示，第三低速数据电路共输出2^N*M*K路输出数据依次记为D5<1>～D5<2^N*M*K>。

其中，第三低速数据电路的工作电压为V1，电源电路给第三低速数据电路提供电压值为V1的供电电压，第三低速数据电路的衬底电压连接参考地电位GND。第三低速数据电路输出的输出数据摆幅为V1，大于第二低速数据电路输出的差分并行数据的摆幅。

在本申请的异质集成串并转换电路中，第一低速数据电路所需的V2和第三低速数据电路所需的V1统一由电源电路提供，实现了外部单电源供电，避免了多电源供电时的上电顺序问题。如图1所示，电源电路包括第一稳压电路和第二稳压电路，第二稳压电路用于将电压源提供的V3转换为V2并提供给第一低速数据电路的衬底电压，第一稳压电路用于将电压源提供的V3转换为V1并提供给第三低速数据电路的供电电压。

请参考图3，在第一稳压电路中，PMOS管P4的源极、PMOS管P5的源极和PMOS管P6的源极均相连并连接电压源提供的电压值V3，P4的栅极和P5的栅极相连并连接P4的漏极，P4的漏极连接NMOS管N4的漏极，P5的漏极连接NMOS管N5的漏极，N4的源极和N5的源极相连并连接第二偏置电流Ibias2的正极，第二偏置电流Ibias2的负极接地，N5的栅极连接第一参考电压Vref1。P5和N5的公共端依次通过第二电阻R2和第二电容C2连接PMOS管P6的漏极，P6的栅极连接N5的漏极，P6的漏极还连接NMOS管N6的漏极并输出电压值V1，N6的漏极还连接N4的栅极，N6的源极接地，N6的栅极连接使能端EN。

请参考图4，在第二稳压电路中，第一偏置电流Ibias1的正极连接电压源提供的电压值V3，第一偏置电流Ibias1的负极连接PMOS管P1的源极和PMOS管P2的源极，P1的漏极连接NMOS管N1的漏极、N1的栅极以及NMOS管N2的栅极，N1的源极接地，N2的源极接地；P2的漏极连接N2的漏极，P2的栅极连接第二参考电压Vref2。P2和N2的公共端依次通过第一电阻R1和第一电容C1连接NMOS管N3的漏极，N3的源极接地，N3的栅极连接N2的漏极。PMOS管P3的源极连接电压源提供的电压值V3，P3的漏极连接N3的漏极并输出电压值V2，P3的漏极还连接P1的栅极，P3的栅极连接使能端EN。

在一个实施例中，请参考图5，在高速数据电路中，三极管T1的集电极通过电阻R3连接其供电电压、也即V3，三极管T2的集电极通过电阻R4连接其供电电压、也即V3。T1的发射极连接电阻R5，T2的发射极连接电阻R6，电阻R5的另一端和电阻R6的另一端相连并连接三极管T3的集电极。T1的基极和T2的基极作为一对差分对获取高速串行数据。T3的发射极通过电阻R7连接高速数据电路的衬底电压、也即GND。T3的基极连接偏置电压Vbias。三极管T4的集电极连接供电电压V3，T4的基极连接T1的集电极，T4的发射极连接三极管T6的集电极，T6的发射极通过电阻R8连接衬底电压GND。三极管T5的集电极连接供电电压V3，T5的基极连接T2的集电极，T5的发射极连接三极管T7的集电极，T7的发射极通过电阻R9连接衬底电压GND。T6和T7的基极连接偏置电压Vbias。T4的发射极和T5的发射极作为一对差分对输出中低速并行数据。

由于高速数据电路、第一低速数据电路、第二低速数据电路和第三低速数据电路之间传输的都是电流模式逻辑CML的数据，因此本申请在第一低速数据电路、第二低速数据电路和第三低速数据电路中分别包括受控于复位信号的复位电路，以调节相连的两个数据电路之间的传输的差分电平模式数据的数据起点，确保数据起点准确性。

请参考图6，第一低速数据电路包括第一差分单元和受控于第一复位信号RST1的第一复位电路。在第一差分单元中：NMOS管N7的漏极通过电阻R14连接第一低速数据电路的供电电压，NMOS管N8的漏极通过电阻R15连接第一低速数据电路的供电电压，N7的源极和N8的源极相连并连接NMOS管N9的漏极，N7的栅极和N8的栅极作为一对差分对DIP和DIN连接高速数据电路，N7的栅极还通过电阻R13连接第一低速数据电路的供电电压，N8的栅极还通过电阻R12连接第一低速数据电路的供电电压；N7的漏极和N8的漏极作为一对差分对DON和DOP连接第二低速数据电路，N7的漏极还连接NMOS管N10的漏极以及NMOS管N11的栅极，N8的漏极连接N10的栅极和N11的漏极，N10的源极和N11的源极相连并连接NMOS管N12的漏极；N9的栅极和N12的栅极连接一对差分时钟CLKP和CLKN，N9的栅极还通过电阻R11连接第一低速数据电路的供电电压，N12的栅极还通过电阻R10连接第一低速数据电路的供电电压；N12的源极和N9的源极相连并连接第三偏置电流IBIAS3的正极，第三偏置电流IBIAS3的负极连接第一低速数据电路的衬底电压。第一复位电路包括第一反相器INV1、PMOS管P7、PMOS管P8、NMOS管N13和NMOS管N14，第一复位信号RST1通过第一反相器INV1连接P7的栅极，P7的源极、P8的栅极和P8的源极分别连接第一低速数据电路的供电电压，P7的漏极连接N7的漏极，P8的漏极连接N8的漏极；N13的漏极连接N7的漏极，N14的漏极连接N8的漏极，N14的栅极连接第一复位信号RST1，N13的源极、N13的栅极和N14的源极相连并连接第三偏置电流IBIAS3的正极。

第二低速数据电路和第三低速数据电路的电路结构相同，第二低速数据电路和第三低速数据电路中的任意一个低速数据电路包括第二差分单元和受控于低速数据电路的复位信号RST2的第二复位电路。请参考图7，在第二差分单元中，NMOS管N15的漏极通过电阻R16连接该低速数据电路的供电电压，对于第二低速数据电路来说即为V3，对于第三低速数据电路来说即为V1，如图7所标注。NMOS管N16的漏极通过电阻R17连接低速数据电路的供电电压；N15的源极和N16的源极相连并连接NMOS管N17的漏极；N15的栅极和N16的栅极作为一对差分对DIP和DIN获取输入的数据，N15的漏极和N16的漏极作为一对差分对DON和DOP输出数据。N15的漏极连接NMOS管N18的漏极和NMOS管N19的栅极，N16的漏极连接N18的栅极和N19的漏极，N18的源极和N19的源极相连并连接NMOS管N20的漏极，N20的源极和N17的源极相连并连接第四偏置电流IBIAS4的正极，第四偏置电流IBIAS4的负极连接低速数据电路的衬底电压；N17的栅极和N20的栅极连接一对差分时钟CLKP和CLKN。第二复位电路包括第二反相器INV2、第三PMOS管P9、PMOS管P10、NMOS管N21和NMOS管N22，第二复位信号RST2通过第二反相器INV2连接P9的栅极，P9的源极、P10的栅极和P10的源极分别连接低速数据电路的供电电压，P9的漏极连接N15的漏极，P10的漏极连接N16的漏极；N21的漏极连接N15的漏极，N22的漏极连接N16的漏极，N22的栅极连接第二复位信号RST2，N21的源极、N21的栅极和N22的源极相连并连接第四偏置电流IBIAS4的正极。

在一个应用实例中，电压源提供的V3＝3.3V，电压源输出的V1＝1.5V、V2＝1.8V。高速数据电路用于将1路16Gbps的高速串行数据转换为4路4Gbps中低速并行数据，输出的中低速并行数据的共模电平为3.05V，输出的中低速并行数据的摆幅为500mV。

第一低速数据电路采用硅基深阱工艺的1.5V器件，其衬底电位为V2＝1.8V，这样就可以安全的接收高速数据电路发送的数据。第一低速数据电路将4路4Gbps的中低速并行数据被转换成8路2Gbps的低速并行数据，输出的低速并行数据的共模电平为3.05V，输出的低速并行数据的摆幅为500mV。

由于第一低速数据电路发送的数据速率为2Gbps，因此第二低速数据电路采用硅基工艺的3.3V器件，其工作电压为外部提供的3.3V电压源，其参考电位变为0V地电位。第二低速数据电路将8路2Gbps的低速并行数据转换成16路1Gbps的差分并行数据，输出的差分并行数据的共模电平为3.05V，输出的差分并行数据的摆幅为500mV。

第三低速数据电路采用硅基工艺的1.5V器件，第三低速数据电路将第二低速数据电路输出的16路3.3V电流模式逻辑CML的差分并行数据转换成16路1.5V CMOS电平的输出数据，便于后续的数据处理。

以上所述的仅是本申请的优选实施方式，本发明不限于以上实施例。可以理解，本领域技术人员在不脱离本发明的精神和构思的前提下直接导出或联想到的其他改进和变化，均应认为包含在本发明的保护范围之内。

Claims

1.一种异质集成串并转换电路，其特征在于，所述异质集成串并转换电路包括：高速数据电路、第一低速数据电路和电源电路，所述高速数据电路由电子迁移率高于预定阈值的半导体材料制成，所述第一低速数据电路基于硅基深阱工艺制成；

所述高速数据电路的工作电压为V3，所述高速数据电路的供电电压连接电压源，所述电压源的电压值为V3，所述高速数据电路的衬底电压连接参考地电位，所述高速数据电路用于将高速串行数据转换为多路中低速并行数据输出；

所述第一低速数据电路的工作电压为V1，所述第一低速数据电路的供电电压连接所述电压源，所述电源电路连接所述电压源并给所述第一低速数据电路提供电压值为V2的衬底电压，V3＝V1+V2；所述第一低速数据电路用于将所述高速数据电路输出的每路中低速并行数据转换为多路低速并行数据输出；

2.根据权利要求1所述的异质集成串并转换电路，其特征在于，所述高速数据电路和所述第一低速数据电路均采用电流模式逻辑CML传输数据，所述第一低速数据电路输出的低速并行数据与接收到的中低速并行数据的摆幅和共模电平分别相等。

3.根据权利要求1所述的异质集成串并转换电路，其特征在于，所述异质集成串并转换电路还包括基于硅基工艺制成的第二低速数据电路，所述第二低速数据电路的工作电压为V3，所述第二低速数据电路的供电电压连接所述电压源，所述第二低速数据电路的衬底电压连接参考地电位；所述第二低速数据电路也采用电流模式逻辑CML传输数据，所述第二低速数据电路用于将所述第一低速数据电路输出的每路低速并行数据转换为多路差分并行数据，输出的差分并行数据的数据传输速率低于接收到的低速并行数据，且输出的差分并行数据与接收到的低速并行数据的摆幅和共模电平分别相等。

4.根据权利要求3所述的异质集成串并转换电路，其特征在于，所述异质集成串并转换电路还包括基于硅基工艺制成的第三低速数据电路，所述第三低速数据电路用于将所述第二低速数据电路输出的电流模式逻辑CML的每路差分并行数据转换为一路单端CMOS电平模式的输出数据。

5.根据权利要求4所述的异质集成串并转换电路，其特征在于，所述第三低速数据电路的工作电压为V1，所述电源电路给所述第三低速数据电路提供电压值为V1的供电电压，所述第三低速数据电路的衬底电压连接参考地电位，所述第三低速数据电路输出的输出数据摆幅为V1。

6.根据权利要求5所述的异质集成串并转换电路，其特征在于，所述电源电路包括第一稳压电路和第二稳压电路，所述第二稳压电路用于将所述电压源提供的V3转换为V2并提供给所述第一低速数据电路的衬底电压，所述第一稳压电路用于将所述电压源提供的V3转换为V1并提供给所述第三低速数据电路的供电电压。

7.根据权利要求6所述的异质集成串并转换电路，其特征在于，在所述第二稳压电路中，第一偏置电流Ibias1的正极连接所述电压源提供的电压值V3，所述第一偏置电流Ibias1的负极连接PMOS管P1的源极和PMOS管P2的源极，P1的漏极连接NMOS管N1的漏极、N1的栅极以及NMOS管N2的栅极，N1的源极接地，N2的源极接地；P2的漏极连接N2的漏极，P2的栅极连接第二参考电压Vref2；

PMOS管P3的源极连接所述电压源提供的电压值V3，P3的漏极连接N3的漏极并输出电压值V2，P3的漏极还连接P1的栅极，P3的栅极连接使能端EN。

8.根据权利要求4所述的异质集成串并转换电路，其特征在于，所述第一低速数据电路、第二低速数据电路和第三低速数据电路中分别包括受控于复位信号的复位电路，以调节相连的两个数据电路之间的传输的差分电平模式数据的数据起点。

9.根据权利要求8所述的异质集成串并转换电路，其特征在于，所述第一低速数据电路包括第一差分单元和受控于第一复位信号RST1的第一复位电路；

在所述第一差分单元中：NMOS管N7的漏极通过电阻R14连接所述第一低速数据电路的供电电压，NMOS管N8的漏极通过电阻R15连接所述第一低速数据电路的供电电压，N7的源极和N8的源极相连并连接NMOS管N9的漏极，N7的栅极和N8的栅极作为一对差分对连接所述高速数据电路，N7的栅极还通过电阻R13连接所述第一低速数据电路的供电电压，N8的栅极还通过电阻R12连接所述第一低速数据电路的供电电压；N7的漏极和N8的漏极作为一对差分对连接所述第二低速数据电路，N7的漏极还连接NMOS管N10的漏极以及NMOS管N11的栅极，N8的漏极连接N10的栅极和N11的漏极，N10的源极和N11的源极相连并连接NMOS管N12的漏极；N9的栅极和N12的栅极连接一对差分时钟，N9的栅极还通过电阻R11连接所述第一低速数据电路的供电电压，N12的栅极还通过电阻R10连接所述第一低速数据电路的供电电压；N12的源极和N9的源极相连并连接第三偏置电流IBIAS3的正极，所述第三偏置电流IBIAS3的负极连接所述第一低速数据电路的衬底电压；

所述第一复位电路包括第一反相器INV1、PMOS管P7、PMOS管P8、NMOS管N13和NMOS管N14，第一复位信号RST1通过所述第一反相器INV1连接P7的栅极，P7的源极、P8的源极和P8的栅极分别连接所述第一低速数据电路的供电电压，P7的漏极连接N7的漏极，P8的漏极连接N8的漏极；N13的漏极连接N7的漏极，N14的漏极连接N8的漏极，N14的栅极连接所述第一复位信号RST1，N13的源极、N13的栅极和N14的源极相连并连接所述第三偏置电流IBIAS3的正极。

10.根据权利要求8所述的异质集成串并转换电路，其特征在于，所述第二低速数据电路和所述第三低速数据电路的电路结构相同，所述第二低速数据电路和所述第三低速数据电路中的任意一个低速数据电路包括第二差分单元和受控于所述低速数据电路的复位信号RST2的第二复位电路：

在所述第二差分单元中，NMOS管N15的漏极通过电阻R16连接所述低速数据电路的供电电压，NMOS管N16的漏极通过电阻R17连接所述低速数据电路的供电电压；N15的源极和N16的源极相连并连接NMOS管N17的漏极；N15的栅极和N16的栅极作为一对差分对获取输入的数据，N15的漏极和N16的漏极作为一对差分对输出数据；

N15的漏极连接NMOS管N18的漏极和NMOS管N19的栅极，N16的漏极连接N18的栅极和N19的漏极，N18的源极和N19的源极相连并连接NMOS管N20的漏极，N20的源极和N17的源极相连并连接第四偏置电流IBIAS4的正极，所述第四偏置电流IBIAS4的负极连接所述低速数据电路的衬底电压；N17的栅极和N20的栅极连接一对差分时钟；

所述第二复位电路包括第二反相器INV2、第三PMOS管P9、PMOS管P10、NMOS管N21和NMOS管N22，第二复位信号RST2通过所述第二反相器INV2连接P9的栅极，P9的源极、P10的栅极和P10的源极分别连接所述低速数据电路的供电电压，P9的漏极连接N15的漏极，P10的漏极连接N16的漏极；

N21的漏极连接N15的漏极，N22的漏极连接N16的漏极，N22的栅极连接所述第二复位信号RST2，N21的源极、N21的栅极和N22的源极相连并连接所述第四偏置电流IBIAS4的正极。