JPH088486A - 選択的成長を用いてパターンド・ミラーｖｃｓｅｌを製造する方法 - Google Patents

選択的成長を用いてパターンド・ミラーｖｃｓｅｌを製造する方法

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JPH088486A
JPH088486A JP7170427A JP17042795A JPH088486A JP H088486 A JPH088486 A JP H088486A JP 7170427 A JP7170427 A JP 7170427A JP 17042795 A JP17042795 A JP 17042795A JP H088486 A JPH088486 A JP H088486A
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mirror
stack
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forming
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Donald E Ackley
ドナルド・イー・アクレイ
Piotr Grodzinski
ピョートル・グロジンスキ
Michael S Lebby
マイケル・エス・レビー
Hsing-Chung Lee
シン−チャン・リー
Chan-Long Shieh
チャン−ロン・シェ
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Abstract

(57)【要約】 【目的】 複雑なエッチング工程を必要としないパター
ンド・ミラーＶＣＳＥＬの製造方法を提供する。 【構成】 前記ＶＣＳＥＬ製造方法は、第１導電型の第
１ミラー積層体（１０）をエピタキシャル成長させ、第
１ミラー積層体上に活性領域（１２）を、そして活性領
域上に第２導電型の第２ミラー積層体の第１部分（１
４）をエピタキシャル成長させる段階を含む。次に、第
２ミラー積層体の第１部分（１４）上で誘電体層（２
０）を形成し、パターニングして動作領域（２５）を規
定すると共に、第１部分（１４）上に第２ミラー積層体
の残りの部分（３０）をエピタキシャル成長させて、完
全な第２ミラー積層体を形成する。誘電体層の上に位置
する第２ミラー積層体の部分（３５）は多結晶構造とな
り、第２ミラー積層体の残りの部分を実質的に動作領域
に制限する。次に、多結晶層を除去し、電気接点（４
８，４９，５８，５９，６８，６９）を形成することが
できる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、パターンド・ミラー垂
直空胴表面放出レーザ(patterned-mirror vertical cav
ity surface emitting laser)（ＶＣＳＥＬ）に関し、
更に特定すれば、複雑なエッチングを必要とせずに、パ
ターンド・ミラーＶＣＳＥＬを製造する改良された方法
に関するものである。
【０００２】
【従来の技術】一般的に、パターンド・ミラー、即ち、
リッジ導波路(ridge-guide)ＶＣＳＥＬを製造すると
き、基板表面上に第１ミラー積層体(mirror stack)をエ
ピタキシャル成長によって堆積し、続いて活性領域、更
に第２ミラー積層体を堆積する。第２即ち上側ミラー積
層体をエッチングしてメサ（リッジ）を形成する。この
メサは、レイジング(lasing)が生じる導波路(wave guid
e)を規定する、欠くことができないものである。この製
造方式における主要な問題は、第２ミラー積層体のエッ
チングが非常に複雑であり、しかも重要な工程であるこ
とである。不注意に活性領域内にまでエッチングしてし
まい、そのために素子の信頼性を低下させてしまうこと
がないように、多大の注意を払わなければならない。多
くの製造プロセスでは、このエッチング工程は、時間的
タイミングとエッチング速度の注意深い制御のみによっ
て制御されている。また、このプロセスに起因して、パ
ターニングされるミラーの高さおよびウエハ全体にわた
る均一性（通常何千ものＶＣＳＥＬが１枚のウエハ上に
形成される）の制御に困難が生じる。
【０００３】１９９４年３月８日発行の、"Top Emittin
g VCSEL with Etch Stop Layer"と題する米国特許第5,2
93,392号では、第２即ち上側ミラー積層体にエッチ・ス
トップ層を成長させ、これを利用して自動的にエッチン
グを所望のレベルで停止させる。エッチ・ストップ方法
はＭＯＶＰＥ成長において達成された優れた制御を利用
してパターンド・ミラーの高さを規定するものである
が、異なる物質層（エッチ・ストップ層）の成長が必要
なために、製造プロセスが非常に複雑になり得る。
【０００４】したがって、上述の問題を解決する製造方
法を提供することが望ましい。
【０００５】
【発明が解決しようとする課題】本発明の目的は、新規
で改良されたパターンド・ミラーＶＣＳＥＬの製造方法
を提供することである。
【０００６】また、本発明の他の目的は、複雑なエッチ
ング工程を必要としない、新規で改良されたパターンド
・ミラーＶＣＳＥＬの製造方法を提供することである。
【０００７】本発明の更に他の目的は、選択成長技術を
利用した、新規で改良されたパターンド・ミラーＶＣＳ
ＥＬの製造方法を提供することである。
【０００８】
【課題を解決するための手段】上述のおよびその他の問
題の少なくとも部分的な解決、および上述のおよびその
他の目的の実現は、基板上に第１導電型の第１ミラー積
層体と、前記第１ミラー積層体上に活性領域と、前記活
性領域上に第２導電型の第２ミラー積層体の第１部分を
形成する段階を含む、ＶＣＳＥＬの製造方法によって達
成される。
【０００９】他の段階には、第２ミラー積層体の第１部
分上で誘電体層をパターニングして、第２ミラー積層体
の第１部分が露出される動作領域(operating region)を
規定すること、および動作領域内の第２ミラー積層体の
第１部分の露出表面上に、第２導電型の第２ミラー積層
体の残りの部分を形成することが含まれる。次に、第２
ミラー積層体の残りの部分(rewaining portion)上およ
び基板上に電気的接点(electrical contact)を形成す
る。
【００１０】第１ミラー積層体の形成に先だって、第２
導電型の半導体層を基板上に形成し、パターニングして
動作領域内の基板表面を露出させることができる。半導
体層と第１ミラー積層体との間に生成されるｐ−ｎ接合
が、動作電流を動作領域のみに制限する。
【００１１】
【実施例】図１〜図３を参照すると、本発明による製造
方法の種々の異なる工程において実現されるいくつかの
構造の簡略断面図が示されている。具体的には、図１は
活性領域１２が形成された第１ミラー積層体(mirror st
ack)１０を示す。通常、ミラー積層体１０は、例えば、
屈折率(index of refraction)が交互に変わる複数の半
導体物質層をエピタキシャル成長させることによって形
成される。この目的に用いることができる物質の例に
は、Al.15Ga.85Asおよび A1.80Ga.20Asの交互層，GaAs
およびAl.80Ga.20Asの交互層等がある。交互層の各対の
成長は、それらの層内を伝搬する放出波長(emission wa
velength)の１／４の厚さとし、対の数は、積層を実用
的な数に制限しつつ、できるだけ光の反射を多くするよ
うに選択される。
【００１２】通常、活性領域１２は１つ以上の量子井戸
(guantum well)を含み、これらは、いずれかの側にスペ
ーサ(spacer)またはクラッディング層(cladding layer)
を有するバリア層によって分離される。量子井戸および
スペーサ層もエピタキシャル成長で形成される。
【００１３】例えば、ミラー積層体１０に関連して述べ
たように、１対の半導体層をエピタキシャル成長させる
ことによって、第２ミラー積層体１５の部分１４を、活
性領域１２の上表面上に形成する。通常、これら１対の
層もミラー積層体１０と同様の物質で形成し、厚さも同
様とすることにより、選択された波長または波長スペク
トラムの適切な反射率が得られる。また、第１および第
２ミラー積層体は、反対の導電型にドープされ、そこを
流れる電流のために２端子（ダイオード）構造を形成す
る。この特定実施例では、例えば、ミラー積層体１０は
ｎ−型導電性を有するようにドープされ、一方ミラー積
層体１５はｐ−型導電性を有するようにドープされる。
ミラー積層体１５の部分１４の厚さは、成長させる層の
対の数によって決定され、質の高い第２成長を達成する
ため、１４の端部がGaAsまたは低Al化合物(low Al comp
osition)層であることが望ましい。このことはほどなく
理解されよう。
【００１４】活性領域１２の量子井戸は、そこに印加さ
れる電流によって適切に付勢されると、公知の現象にし
たがって光子（光）を生成する。一般的に、活性領域１
２に印加される電流が大きい程、発生される光子の数は
多い。光子はミラー積層体１０，１５によって反射さ
れ、公知のレーザ発振(lasing effect)を引起こし、最
終的に放出光を生成する。この光の波長は、活性領域１
２内の１つまたは複数の量子井戸に利用される物質によ
って決定される。
【００１５】ミラー積層体１５の部分１４の上表面上
に、誘電体層２０を形成する。部分１４上の誘電体層２
０をパターニングして、概略的に層２０の中央領域に、
ミラー積層体１５の部分１４が露出される開口領域２５
を規定する。層２０をパターニングするには、フォトレ
ジストを配し、酸化物、窒化物等を選択的に成長させる
か、或いは誘電体物質のブランケット(blanket)層を成
長させ、フォトレジストまたは他の適当なマスキング物
質を用いて選択エッチングを行う。通常ウエハには多数
のＶＣＳＥＬが形成され、選択成長またはエッチングを
利用してこれらＶＣＳＥＬの各々に円形の動作領域を形
成または規定することは、勿論理解されよう。また、層
２０の厚さは、ほどなく説明するように、それを通過す
る電流を実質的に防止する厚さであれば、特に重要では
ない。
【００１６】次に図２を具体的に参照する。一旦誘電体
層２０をパターニングして、正確な直径を有する動作領
域２５を規定したなら、半導体層対の第２部分３０を形
成し、ミラー積層体１５を完成する。この特定実施例で
は、図１の構造を再びエピタキシャル反応器に配置し、
付加的なミラー層の対を成長させることによって、第２
部分の形成を達成する。成長条件や物質系によって、誘
電体層２０の上表面には何も堆積されないか、或いは図
２に示すように多結晶物質３５が堆積される。
【００１７】また、層がかなり厚いという事実のため
に、誘電体層２０上に横方向の成長がいくらか発生す
る。この横方向成長は素子の設計において容易に補償さ
れ、実際、ミラー積層体１５の横方向サイズが、誘電体
層２０を貫通する開口よりも大きくなるという有益な効
果が得られる。この開口は動作電流を動作領域の中央部
分に閉じ込めることによって、光学モード・サイズと電
流分布との間の整合性が改良される。
【００１８】誘電体層２０上に全堆積しないか、或いは
実質的に堆積しない実施例では、ＶＣＳＥＬ（またはウ
エハ）の処理は、単にｐ−およびｎ−メタライゼーショ
ンを形成し、分離エッチング(isolation etch)を行うこ
とによって完了することができる。多結晶物質３５が堆
積した実施例では、それを放置して平面構造を形成する
か、或いは図３に示すように、ミラー積層体１５の単結
晶物質を汚染しないドライ・エッチング薬品を用いて、
エッチングで除去することもできる。この場合も、ｐ−
およびｎ−メタライゼーションを形成し分離エッチング
を行って、ウエハ内の個々のＶＣＳＥＬを分離すること
によって、素子の処理は完了する。
【００１９】次に、具体的に図４を参照すると、単体の
ＶＣＳＥＬ４０が示されている。第１ミラー積層体４１
を基板４２の上表面上に成長させ、活性領域４３をミラ
ー積層体４１の上表面上に成長させ、更に活性領域４３
上に第２ミラー積層体の第１部分４４を成長させる。部
分４４の上表面上で誘電体層４５をパターニングして、
その中央部分に開口領域を規定し、第２ミラー積層体の
残りの部分４６を、この部分４４の露出面上に成長させ
る。
【００２０】ｐ−型メタライゼーション４７／４８を、
公知の方法で上側のミラーの表面上に形成する。ＶＣＳ
ＥＬ４０は、第２ミラー積層体の残りの部分４６によっ
て規定されるメサの上表面を通じて光を放出するので、
メサの上表面を覆うメタライゼーションの少なくとも部
分４８は、インジウム−錫−酸化物(indium-tin-oxide
)(ITO) 等のような透明な金属である。メタライゼーシ
ョンの部分４７は誘電体層４５上に配されており、上側
ミラー積層体と電気的に接触しないので、動作電流は中
央動作領域に制限されることを指摘しておく。基板４２
の下面上にｎ−型メタライゼーション４９を形成し、Ｖ
ＣＳＥＬ４０に他の電気接点を設ける。
【００２１】他の実施例では、活性層１２の量子井戸
は、頂部を通じて放出するのではなく（図３のよう
に）、基板を通過する波長でレーザ発振を引き起こすよ
うに形成することもできる。これを達成するには、例え
ば、InGaSaの量子井戸の間にGaAsのバリア層を形成すれ
ばよい。
【００２２】次に図５を具体的に参照すると、単体のＶ
ＣＳＥＬ５０の他の実施例が示されている。高濃度にド
ープされた層５９ａを基板５２の上表面上に形成し、層
５９ａ上に第１ミラー積層体５１を成長させ、活性領域
５３をミラー積層体５１の上表面上に成長させ、更に、
第２ミラー積層体の第１部分５４を活性領域５３上に成
長させる。誘電体層５５を部分５４上でパターニング
し、その中央部分に動作領域を規定し、第２ミラー積層
体の残りの部分５６を部分５４の露出表面上に成長させ
る。
【００２３】この実施例でも、公知の方法で上側ミラー
積層体の表面上にｐ−型メタライゼーション５７／５８
を形成する。メサの上表面を覆うｐ−型メタライゼーシ
ョンの少なくとも部分５８は、ＩＴＯ等のような透明金
属であり、ｐ−型メタライゼーションの部分５７が誘電
体層５５の上に位置するので、動作電流は中央動作領域
に制限される。基板５２の上表面上の層５９ａ上にｎ−
型メタライゼーション５９を形成し、ＶＣＳＥＬ５０に
他の電気接点を設ける。基板５２の表面上に高濃度にド
ープされた半導体物質層５９ａを形成し、よりよく低抵
抗の接点をＶＣＳＥＬ５０に設ける。本実施例では、ミ
ラー積層体５１が形成されるのと同じ基板５２の表面上
に、電気接点５９を形成することにより、ＶＣＳＥＬ５
０の取り付けに便宜を図ると共に、電気接点５８，５９
への到達が容易となる。
【００２４】次に図６を具体的に参照すると、単体のＶ
ＣＳＥＬ６０の他の実施例が示されている。高濃度にド
ープされた層６９ａを、基板６２の表面上に形成する。
ドープされた半導体層７０を層６９ａの表面上でパター
ニングし、メサ型の動作領域を形成する。この動作領域
では、層６９ａ（または基板６２）の表面が露出され
る。層６９ａ，７０双方によって平坦な上表面が得られ
る。この平坦な上表面上に第１ミラー積層体６１を成長
させ、ミラー積層体６１の上表面上に活性領域６３を成
長させ、更に、活性領域６３上に第２ミラー積層体の第
１部分６４を成長させる。誘電体層６５を部分６４の上
表面上でパターニングし、その中央部に動作領域を規定
し、第２ミラー積層体の残りの部分６６を部分６４の露
出表面上に成長させる。
【００２５】この特定実施例では、ミラー積層体６１は
ｎ−型導電性を有するようにドープされ、一方第２ミラ
ー積層体の部分６４，６６はｐ−型導電性を有するよう
にドープされる。また、層７０はｐ−型導電性を有する
ようにドープされ、ミラー積層体６１と共に、そこを通
過する電流を遮断するｐ−ｎ接合を形成する。したがっ
て、第２ミラー積層体の部分６４，６６内の電流は、誘
電体層６５によって、動作領域の中央部分のみに制限さ
れ、一方ミラー積層体６１内の電流は、層６９ａによっ
て形成されるｐ−ｎ接合によって、動作領域の中央部分
のみに制限される。
【００２６】本実施例においても、いずれかの公知の方
法で、上側ミラー積層体の表面にｐ−型メタライゼーシ
ョン６７／６８を形成する。メサの上表面を覆うｐ−型
メタライゼーションの少なくとも部分６８は、ＩＴＯな
どのような透明金属であり、ｐ−型メタライゼーション
の部分６７が誘電体層６５上に位置するので、動作電流
は中央動作領域に限定される。層６９ａの上表面上にｎ
−型メタライゼーション６９を形成し、ＶＣＳＥＬ６０
に他の電気接点を設ける。本実施例では、ミラー積層体
６１が形成されるのと同じ層６９ａの表面に電気接点６
９を形成することによって、ＶＣＳＥＬ６０の取り付け
に便宜を図ると共に、電気接点６８，６９への到達が容
易となる。
【００２７】以上のように、複雑なエッチング工程を必
要としない、新規で改良されたパターンド．ミラーＶＣ
ＳＥＬの製造方法が開示された。新規な選択成長技術を
利用することによって、パターンド・ミラーＶＣＳＥＬ
の利点を保持しつつ、メサまたはリッジのエッチングに
おいて見出される問題が解消される。また、選択成長に
利用される誘電体層は、電流を動作領域、即ちその中央
部分に制限する電流バリアを形成する。上側ミラー積層
体におけるメサまたはリッジの高さは、成長した第１部
分のサイズ（層の対数）によって決められるので、第２
ミラー積層体の第１部分は、第２ミラー積層体における
ゼロから最大数までの対の数のいずれとすることもでき
る。更に、特定実施例では、下側ミラー積層体にｐ−ｎ
接合を形成することによって、電流を更に動作領域即ち
その中央部分のみに制限する。
【図面の簡単な説明】
【図１】本発明による製造方法の一工程において実現さ
れる構造の簡略断面図。
【図２】本発明による製造方法の一工程において実現さ
れる構造の簡略断面図。
【図３】本発明による製造方法の一工程において実現さ
れる構造の簡略断面図。
【図４】本発明によって製造されるＶＣＳＥＬの一実施
例を示す図。
【図５】本発明によって製造されるＶＣＳＥＬの一実施
例を示す図。
【図６】本発明によって製造されるＶＣＳＥＬの一実施
例を示す図。
【符号の説明】
１０，４１，５１，６１ 第１ミラー積層体 １２，４３，５３，６３ 活性領域 １４，４４，５４，６４ 第２ミラー積層体の第１部分 １５ 第２ミラー積層体 ２０，４５，５５，６５ 誘電体層 ２５ 動作領域 ３０、４６，５６，６６ 第２ミラー積層体の第２（残
りの）部分 ３５ 多結晶物質 ４０，５０，６０ ＶＣＳＥＬ ４２，５２，６２ 基板 ４７，４８，５７，５８，６７，６８ ｐ−型メタライ
ゼーション ４９，５９，６９ ｎ−型メタライゼーション ５９ａ，６９ａ 高濃度ドープ層 ４８，５８，５９，６８，６９ 電気接点 ７０ 半導体層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 マイケル・エス・レビー アメリカ合衆国アリゾナ州アパチェ・ジャ ンクション、ノース・ラバージ・ロード30 (72)発明者 シン−チャン・リー アメリカ合衆国カリフォルニア州カラバサ ス、パーク・エンセナダ23246 (72)発明者 チャン−ロン・シェ アメリカ合衆国アリゾナ州パラダイス・バ レイ、イースト・バー・ジー・レーン6739

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】ＶＣＳＥＬ用パターンド・ミラーの製造方
    法であって：第１導電型の第１ミラー積層体（１０）を
    形成する段階；前記第１ミラー積層体上に活性領域（１
    ２）を形成する段階；前記活性領域上に、第２導電型の
    第２ミラー積層体の第１部分（１４）を形成する段階；
    前記第２ミラー積層体の第１部分上で誘電体層（２０）
    をパターニングして、前記第２ミラー積層体の第１部分
    の表面を露出させて、動作領域（２５）を規定する段
    階；および前記動作領域（２５）において、前記第２ミ
    ラー積層体の第１部分の露出表面上に、前記第２導電型
    の第２ミラー積層体の残りの部分（３０）を形成する段
    階；から成ることを特徴とする方法。
  2. 【請求項２】ＶＣＳＥＬの製造方法であって：表面を有
    する基板（４２，５２，６２）を用意する段階；前記基
    板表面上に、第１導電型の第１ミラー積層体（４１，５
    １，６１）を形成する段階；前記第１ミラー積層体上に
    活性領域（４３，５３，６３）を形成する段階；前記活
    性領域上に、第２導電型の第２ミラー積層体の第１部分
    （４４，５４，６４）を形成する段階；前記第２ミラー
    積層体の第１部分上で誘電体層（４５，５５，６５）を
    パターニングし、前記第２ミラー積層体の第１部分の表
    面を露出させて動作領域を規定する段階；前記動作領域
    において、前記第２ミラー積層体の第１部分の露出表面
    上に、前記第２導電型の第２ミラー積層体の残りの部分
    （４６，５６，６６）を形成する段階；前記基板上に第
    １電気接点（４９，５９，６９）を設ける段階；および
    前記第２ミラー積層体の残りの部分上に第２電気接点
    （４８，５８，６８）を設ける段階；から成ることを特
    徴とする方法。
  3. 【請求項３】ＶＣＳＥＬ用パターンド・ミラーの製造方
    法であって：第１導電型の第１ミラー積層体（１０）を
    エピタキシャル成長させる段階；前記第１ミラー積層体
    上に活性領域（１２）をエピタキシャル成長させる段
    階；前記活性領域上に第２導電型の第２ミラー積層体
    （１４）の第１部分をエピタキシャル成長させる段階；
    前記第２ミラー積層体の第１部分上に誘電体層（２０）
    を形成し、パターニングして、前記第２ミラー積層体の
    第１部分の表面が露出される動作領域（２５）を規定す
    る段階；および前記動作領域において、前記第２ミラー
    積層体の第１部分の露出表面上に、前記第２導電型の第
    ２ミラー積層体の残りの部分（３０）をエピタキシャル
    成長させて完全な第２ミラー積層体を形成し、前記誘電
    体上に位置する前記第２ミラー積層体の部分（３５）は
    多結晶構造となり、前記第２ミラー積層体の残りの部分
    を実質的に前記開口領域に制限する段階；から成ること
    を特徴とする方法。
  4. 【請求項４】ＶＣＳＥＬの製造方法であって：表面を有
    する基板（４２，５２，６２）を用意する段階；前記基
    板の表面上に、第１導電型の第１ミラー積層体（４１，
    ５１，６１）をエピタキシャル成長させる段階；前記第
    １ミラー積層体上に活性領域（４３，５３，６３）をエ
    ピタキシャル成長させる段階；前記活性領域上に、第２
    導電型の第２ミラー積層体の第１部分（４４，５４，６
    ４）をエピタキシャル成長させる段階；前記第２ミラー
    積層体の第１部分上に誘電体層（４５，５５，６５）を
    形成し、パターニングして、前記第２ミラー積層体の第
    １部分の表面が露出される動作領域を規定する段階；前
    記第１部分の露出表面上に前記第２ミラー積層体の残り
    の部分（４６，５６，６６）をエピタキシャル成長させ
    て、完全な第２ミラー積層体を形成し、前記誘電体層上
    に位置する前記第２ミラー積層体の部分（３５）は多結
    晶構造となり、前記第２ミラー積層体の残りの部分を実
    質的に前記開口領域に制限する段階；前記基板上に第１
    電気接点（４９，５９，６９）を設ける段階；および前
    記第２ミラー積層体の残りの部分（４６，５６，６６）
    上に、第２電気接点（４８，５８，６８）を設ける段
    階；から成ることを特徴とする方法。
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