TW201104865A - Insulating gate type bipolar transistor - Google Patents

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TW201104865A
TW201104865A TW099113377A TW99113377A TW201104865A TW 201104865 A TW201104865 A TW 201104865A TW 099113377 A TW099113377 A TW 099113377A TW 99113377 A TW99113377 A TW 99113377A TW 201104865 A TW201104865 A TW 201104865A
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semiconductor device
sic
tantalum carbide
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TW099113377A
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Keiji Wada
Shin Harada
Takeyoshi Masuda
Misako Honaga
Makoto Sasaki
Taro Nishiguchi
Yasuo Namikawa
Shinsuke Fujiwara
Original Assignee
Sumitomo Electric Industries
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Description

201104865 六、發明說明： 【發明所屬之技術領域】 本發明係關於一種半導體裝置，更特定而言，本發明係 關於一種可抑制元件製作製程中之因熱處理引起之積層缺 之產生且貫現接通電阻降低的半導體裝置。 【先前技術】 近年來，半導體裝置之高耐壓化、低損失化、及高溫環 境下之使用等成為可能，因此作為構成半導體裝置之材料 正開展採用碳化石夕（Sic)。與自先前作為構成半導體裝置之 材料而廣泛使用之石夕相比，碳化石夕係帶隙較大之寬能隙半 導體。因此’藉由採用碳切作為構成半導體裝置之材 料，可達成半導體裝置之高耐壓化、接通電阻之降低等。 又，採用碳化石夕作為材料之半導體裝置，與採用石夕作為材 料之半導體裝置相，亦具有於高溫環境下使用時之特性 之降低較小的優點。 為製造採用碳化石夕作為材料之高性能的半導體裝置有 效的是採用如下製程：準備含有碳化矽之基板(碳化矽基 板）’並於該碳化.矽基板上形成含有sic之磊晶成長層。 又，例如於使用碳化矽基板而製造立式功率元件（立式 MOSFET . Metal Oxide Semiconductor Field Effect TranS1St〇r(金屬氧化物半導體場效電晶體）等）之情形時， 藉由儘可能地降低基板之厚度方向上之電阻率，可降低元 件之接通電阻。而且’為降低基板之厚度方向上之電阻 率，例如可採用將0型摻雜劑之氮等雜質以較高濃度導入 [S] 147933.doc 201104865 至基板之對策（例如參照R. C. GLASS et al.，「SiC Seeded Crystal Growth」、Phys. stat. sol. (b)、1997 年、202、 pl49-162(非專利文獻1))。 [先前技術文獻] [非專利文獻] 非專利文獻 1 : R. C· GLASS et al.，「SiC Seeded Crystal
Growth」、Phys. stat. sol. (b)、1997年、202、pl49-162 【發明内容】 發明所欲解決之問題 然而，僅將雜質以較高濃度導入至基板從而降低基板之 電阻率之情形時，會產生如下之問題。即，於使用碳化石夕 基板而製作半導體裝置之情形時，會實施例如用以使碳化 矽基板之表面清淨化之熱清洗等、相對於碳化矽基板之熱 處理。此時，於含有高濃度之雜質之碳化矽基板中，會產 生積層缺陷。而且，於該碳化矽基板上形成含有sic之磊 晶成長層之情形時，該積層缺陷亦於該Sic層中傳播。此 處’例如於構成碳化石夕基板之Sic為4H_Sic之情形時，所 產生之上述積層缺陷之結構係帶隙較4H型小之3C型。因 此，於產生積層缺陷之區域中局部地帶隙變小。其結果 為，使用上述碳化石夕基板而製作半導體&料，產生耐 降低、漏電流增大等之問題。 可抑制元件製作製程 、且可降低接通電阻 因此，本發明之目的在於提供一種 中之因熱處理引起之積層缺陷之產生 之半導體裝置。 147933.doc ⑧ -4- 201104865 解決問題之技術手段 本發明之半導體裝置包括碳化矽基板、含有單晶碳化矽 且配置於碳化矽基板之其中一主面上之活性層、配置於活 性層上之第1電極、及形成於碳化矽基板之另一主面上的 第2電極。碳化矽基板包含含有碳化矽之基底層、及含有 單晶碳化矽且配置於基底層上之8沱層。而且，基底層之 雜質濃度大於2x10i9 cm·3，Sic層之雜質濃度大於5χΐ〇18 cm·3、小於2M〇19 cm*3。 本發明者針對於碳化矽基板中抑制元件製作製程之因熱 處理引起之積層缺陷之產生且降低厚度方向之電阻率之對 策，二進W相的研討4結果發現：若雜質濃度小於 2X1019 Cm·3，便可抑制因該熱處理引起之積層缺陷之產 生，另一方面，若雜質濃度超過2xl〇19 cm·3便難以抑制積 層：陷。因此’於碳化矽基板上設置雜質濃度大於2χΐ〇ι9 cm且電阻率較小之層（基底層並且於基底層上配置雜 質濃度小於2ΧΠ)” cm-3之層（如層），藉此即便之後實施元 件製作製程中之孰虚主 & …、处理時，亦可至少於SiC層上抑制積層 之產i而且’於該SiC層上形成含有SiC之蟲晶成長 活性層）而製作半導《置，藉此可利用基底層之存在 來降低碳切基板之電阻率，且可抑制基底層可能產生之 積層缺陷之影響波及到 人引牛導體裝置之特性。另一方面，當
Sic層之雜質濃度為5 υ cm u下時’可能產生該Sic層 之電阻率變得過大之問題。 如此’根據本發明之丰遙 導體裝置，可提供一種能夠抑制 147933.doc 201104865 元件製作製程中之因熱處理引起之積層缺陷之產生、且可 降低接通電阻之半導體裝置。此處，所謂「雜質」，係指 為產生多個載體而導入至碳化矽基板中之雜質。 又’將上述基底層與SiC層例如加以接合藉此，可容 易地獲得抑制基底層之缺陷傳播且配置有SiC層之碳化矽 基板。此時’基底層與sic層可直接接合，亦可介隔中間 層而接合。 於上述半導體裝置中，基底層所含之雜質、與Sic層所 含之雜質亦可互不相同。藉此，可提供一種具備含有對應 目的之適當的雜質之碳化矽基板之半導體裝置。 於上述半導體裝置中，基底層所含之雜質可設為氮或 磷，Sic層所含之雜質亦可設為氮或磷。氮及磷作為向sic 供給作為多數載體之電子的雜質而較佳。 於上述半導體裝置中，基底層含有單晶碳化矽，Sic層 之X射線搖擺曲線之半高寬，亦可小於基底層之χ射線搖 擺曲線之半高寬。
SiC於常壓下不具有液相。因此，通常於六方晶之 <〇〇〇1>方向上成長而製作塊狀單晶Sic時所使用之昇華再 結晶法中，結晶成長溫度非常高為2000°C以上，成長條件 之控制、及其穩定化較為困難。因此， 板難以維持高品質且實現大口徑化。另一方面，為： 碳化石夕基板之半導體裝置之製造製程中有效地進行製造， 品要、、充成特疋形狀及大小之基板。因此，即便於獲得高 ⑽質之奴化⑪單晶（例如差排密度較低、《晶軸之波動較 147933.doc 201104865 較小之單晶碳化發）之情形 加工成特定形狀等之區域無 小且x射線搖擺曲線之半高寬 時，亦存在無法利用切斷等而 法有效地被利用的可能性。 相對於此，於上述本發明之碳切基板中可於加工成 上述特定形狀及大小之基底層上，配置與該基底層相較例 如X射線搖擺曲線之半高寬較小較高但 現所需形狀等之Sid此種碳切基板係統—成基底層 之特定形狀及大小’故可有效地製造半導體襄置。又，可 使用此種碳化矽基板之高品質之Sic層來製造半導體裝 置，故可有效地利用高品質的單晶碳化 盆 j 實現半導體裝置之製造成本之降低。 —果為可 於上述半導體装置中’上述活性層包括配置於碳化矽基 板上且含有單晶碳化矽之第❻電型之漂移層、以含有碳 化石夕基板為相反側之第1主面之方式而配置於漂㈣上的 第2導電型之井區域、及包含井區域内之第^面且以鱼第 1電極接觸之方式而配置的第i導電型之源極區域，並且上 述活性層亦可進而包括以與井區域接觸之方式配置於第i 主面上之包含絕緣體之絕緣膜、以及配置於絕緣膜上的第 3電極。 藉此’可獲得將第1電極作為择 %狂扑馮源極電極、將第2電極作為 汲極電極、將第3電極作Λ闡a π 马閘極電極之MISFET(Metal
Insulator Semiconductor Field τ . d Effect Transistor，金屬絕緣 半導體場效電晶體）。 於上述半㈣裝置中，上述絕緣膜亦可含有二氧化石夕。 3 147933.doc 201104865 藉此’可獲得 MOSFET(Metal Oxide Semiconductor Field
Effect Transistor)。 於上述半導體裝置中，碳化矽基板上之Sic層之與基底 層為相反侧之主面相對於{0001}面之偏離角亦可為5〇。以 上、65°以下。 使六方晶之單晶碳化矽於<〇〇〇1>方向上成長，藉此可有 效地製作高品質之單晶。而且’可自於COOOI〉方向上成長 之碳化矽單晶中有效地選取將{0001}面作為主面之碳化石夕 基板。另一方面，亦存在使用具有相對於面方位{000^之 偏離角為50°以上、65。以下之主面的碳化矽基板，藉此可 製造高性能之半導體裝置的情形。 具體而言’例如MOSFET之製作所使用之碳化石夕基板通 常具有相對於面方位{0001}之偏離角為〇.3。〜8。左右之主 面。而且，於該主面上形成蟲晶成長層（活性層），並且於 該活性層上形成絕緣膜（氧化膜）、電極等，從而獲得 MOSFET。於該MOSFET中，在包含活性層與絕緣膜之界 面之區域内形成有通道區域。然而，於具有此種結構之 MOSFET中，因基板之主面之相對於面方位{〇〇〇1丨之偏離 角為0.3 8左右，使付形成有通道區域之活性層與絕缘膜 之界面附近形成有多個界面態，載體被捕獲，或者因所捕 獲之載體引起散亂，故通道遷移率降低。 相對於此，碳化矽基板中，將SiC層之與基底層為相反 側之主面之相對於{0001 }面之偏離角設為5〇。以上、65。以 下，藉此可製作上述界面態之形成降低、且接通電阻降低 147933.doc 201104865 之 MOSFET。 於上述半導體裝置中，碳化矽基板上之上述Sic層之與 基底層為相反側之主面之偏離方位與义卜⑺❻方向所成之 角亦可設為5 °以下。 <1-100>方向係碳化矽基板中之代表性的偏離方位。而 且，將基板之製造步驟中之切片加工之不均等所引起之偏 離方位之不均設為5。以下，藉此磊晶成長層（活性層）之向 碳化矽基板上之形成變得容易。 於上述碳化矽基板中，上述Sic層之與基底層為相反側 之主面之、相對方向上之{〇3 38}面之偏離角亦 可·»又為-3以上、5。以下。藉此，可進而提高使用碳化矽基 板而製作MOSFET時之通道遷移率。此處，將相對於面方 位{03-38}之偏離角設為·3。以上、+5。以下係基於如下者： 對通道遷移率與該偏離角之關係進行調查之後，發現於該 範圍内可獲得特別高之通道遷移率。 又，所謂「相對於<1_1〇0>方向上之{〇3_38}面之偏離 角」，係指<1-1〇〇>方向及<0001>方向之向擴展平面之上述 主面之法線的正投影、與{〇3-38}面之法線所成之角度， 其符號於上述正投影相對於<^00〉方向平行地靠近時為 正，上述正投影相對於<0001>方向平行地靠近時為負。 再者’上述主面之面方位實質上更佳為{〇3 38}。此 處，所謂主面之面方位實質上為{〇3_38}，係指考慮基板 之加工精度等，基板之主面之面方位實質上包含於視作面 方位為{03·38}之偏離角的範圍内，該情形時之偏離角之 [S] 147933.doc 201104865 聋巳圍例如為偏離角相對於{03_38}而±2。之範圍。藉此，可 進而提高上述通道遷移率。 於上述半導體裝置_，碳化矽基板上之上述SiC層之與 基底層為相反側之主面之偏離方位方向所成之 角亦可為5。以下。 與上述<1-1〇〇>方向同樣地，<112〇>係碳化矽基板中之 代表性的偏離方位。而且，將基板之製造步驟中之切片加 工之不均等所引起之偏離方位之不均設為±5。，藉此磊晶 成長層（活性層）之向SiC基板上之形成變得容易。 於上述半導體裝置中，基底層亦可含有單晶碳化矽。該 情形時，較好的是SiC層之缺陷密度低於基底層之缺陷密 度。 例如，上述半導體裝置中較好的是，SiC層之微管密度 小於基底層之微管密度。 又’於上述半導體裝置中較好的是，Sic層之差排密度 低於基底層之差排密度。 又’於上述半導體裝置中較好的是，Sic層之貫穿螺旋 差排密度小於基底層之貫穿螺旋差排密度。又，於上述半 導體裝置中較好的是，SiC層之貫穿刃狀差排密度小於基 底層之貫穿刃狀差排密度。又，於上述半導體裝置中較好 的是，SiC層之基底面差排密度小於基底層之基底面差排 密度。又，於上述半導體裝置中較好的是，SiC層之混合 差排密度小於基底層之混合差排密度。又，於上述半導體 裝置中較好的是，SiC層之積層缺陷密度小於基底層之積 I47933.doc •10· 201104865 層缺陷密度。又，於上述半導體裝置中較好的是，SiC層 之點缺陷密度小於基底層之點矢陥密度。 藉由配置與基底層相較微管密度、貫穿螺旋差排密度、 貫穿刃狀差排密度、基底面差排密度、混合差排密度、.積 層缺陷密度、點缺陷密度等之缺陷密度降低之Sic層，可 於SiC層上形成高品質之活性層。活性層可藉由使例如磊 晶成長與雜質之離子注入組合而形成。 於上述半導體裝置中，Sic層亦可由複數層積層而成。 藉此’可獲得具備對應目標功能之複數個Sic層之半導體 裝置。 於上述半導體裝置中，碳化矽基板進而包含配置於基底 層與Sic層之間，且包含導電體或半導體之中間層，該中 間層亦可將基底層與Sic層加以接合。 如此’採用藉由中間層而將基底層與Sic層接合之結 構，藉此可容易地獲得具備於雜質濃度大於2xl〇19 cm·3之 基底層上配置有雜質濃度大於5xl0】8 cm·3、小於2xl〇19 cm·3之SiC層的碳化矽基板的半導體裝置。又，藉由使中 間層包含導電體或半導體，可確保基底層與Sic層之間之 電性連接。 於上述半導體裝置中，上述中間層亦可含有金屬。構成 該中間層之金屬之一部分亦可經矽化物化。又，於上述半 導體裝置中’上述中間層亦可含有碳。又，上述中間層亦 可含有非晶質碳化矽，藉此可容易地確保基板之厚度方向 上之基底層與SiC層之間的電性連接。 147933.doc -11- 201104865 於上述碳化矽基板中，基底層亦可以含有與siC層相對 向側之主面之方式而包含含有單晶碳化矽的單晶層。藉 此，基底層與SiC層之物性之差（例如線膨脹率之差）變小， 且可抑制碳化矽基板之翹曲等。此時，於涉及半導體裝置 之特性之基底層之結晶性之影響較小的情形時，基底層之 單晶層以外之區域亦可為多晶碳化矽、非晶質碳化矽、或 碳化石夕燒結體等之非單晶層。藉此，可降低半導體裝置之 製造成本。 又，於上述碳化矽基板中，sic層之χ射線搖擺曲線之半 高寬較好的是小於單晶層之X射線搖擺曲線之半高寬。 又Υ於上述碳化矽基板中，Sic層之微管密度較好的是低 於單的層之微度》x，於上述碳化碎基板中，層 之差排密度較好的是低於單晶層之差排密度。藉由如此設 置’可於Sic層上形成高品質之活性層。活性層可藉由使 例如磊晶成長與雜質之離子注入組合而形成。 發明之效果 如根據以上之說明可明瞭般，根據本發明之半導體裝 置’可提供-種能夠抑制元件製作製程中之因熱處理引起 之積層缺陷之產生且可降低接通電阻之半導體裝置。 【實施方式】 〜个質％之貫狍形態進行說明 者，以下之圖式中對相同或相當之部分附上相同之央 號’且不重複其說明- " (實施形態1) 147933.doc ⑧ -12· 201104865 首先，對作為本發明之一實施形態之實施形態丨進行說 明。參照圖1，本實施形態之半導體裝置之m〇sfeti〇〇包 括導電型為η型（第1導電型）之碳化矽基板丨、含有碳化矽2 導電型為η型之緩衝層2、含有碳化矽且導電型為η型之漂 移層3、導電型為ρ型（第2導電型）之一對之井區域4、導= 型為η型之源極區域之〆區域5、及導電型為ρ型之高濃度 第2導電型區域之Ρ+區域6。 又 緩衝層2係形成於碳化矽基板丨之其中一主面上，且由於 含有η型雜質而使得導電型為11型。漂移層3係形成於緩衝 層2上，且由於含有η型雜質而使得導電型為η型。漂移層3 所含之η型雜質例如為Ν(氮），且以低於緩衝層2所含之〇型 雜質之濃度（密度）而含有。 一對之井區域4於漂移層3中以包含與碳化矽基板丨側之 主面為相反側之主面3Α的方式而彼此分離地形成，且含有 Ρ型雜質（導電型為ρ型之雜質），藉此導電型變成ρ型（第之導 電型）。井區域4所含之ρ型雜質例如為鋁（Α1)、硼（Β)等。 η區域5以包含上述主面3八且被井區域4包圍之方式而形 成於一對之井區域4之各個内部。η+區域5以高於漂移層3 所含之η型雜質之濃度（密度）而含有η型雜質、例如ρ等。〆 區域6以包含上述主面3八且被井區域4包圍同時與^區域$ 郇接之方式而形成於一對之井區域4之各個内部。ρ+區域6 以南於井區域4所含之ρ型雜質之濃度（密度）而含有ρ型雜 質例如ΑΙ等。上述緩衝層2、漂移層3、井區域4、η+區 域5及Ρ+區域6構成活性層7。 147933.doc •13- 201104865 進而，參照圖丨，M〇SFET100包括作為閘極絕緣膜之間 極氧化骐91、閘極電極93、一對之源極接觸電極92、層間 絕緣膜94、源極配線95、及汲極電極96。 閘極氧化膜91接觸於主面3A，以自其中—n+區域5之上 部表面起延伸至另一n+區域5之上部表面為止之方式而形 成於漂移層3之主面3A上，例如含有二氧化矽（si〇2)。 閘極電極93係以自其中一n+區域5上起延伸至另一n+區 域5上為止之方式，接觸閘極氧化膜91而配置。又，閘極 電極93含有添加有雜質之多晶矽、μ等之導電體。 源極接觸電極92配置為自一對之n+區域5上之各個起， 於自閘極氧化膜91離開之方向上延伸並到達p+區域6上為 止’並且接觸於主面3Α。χ，源極接觸電極％含有例如 NixSiy(矽化鎳）等 '可與η+區域5歐姆接觸之材料。 層間絕緣膜94形成為於漂移層3之主面从上包圍間極電 極93’且自其中一井區域4上延伸至另一井區域4上為止， 且含有例如絕緣體之二氧化矽（Si〇2)。 源極配線95於漂移層3之主面3A上包圍層間絕緣膜心 延伸至源極接觸電極92之上部表面上為止。又，源極配線 95含有A1等之導電體’且經由源極接觸電極％而與/ 5電性連接。 、 汲極電極96係與碳化石夕基板i上與形成有漂移層3之側為 相反側之主面相接觸而形成。該汲極電極96含有例如
NixSiy#、可與碳切基板m姆接觸之材料，且與碳 基板1電性連接。 147933.doc -14- 201104865 接下來’對m〇sfet100之動作進行說明。參照圖丨，於 閉極電極93之電壓小於臨限電壓之狀態、即斷開狀態下， 即便對没極電極施加電壓，位於閘極氧化膜91之正下方之 井區域4與漂移層3之間的pn接合仍變成反向偏壓，而為非 導通狀態。另一方面，若對閘極電極93施加臨限電壓以上 之正電壓，則於井區域4之與閘極氧化膜91接觸之附近即 通道區域中，开）成反轉層。於是，n+區域5與漂移層3電性 連接，而於源極配線95與汲極電極％之間流通電流。 進而，參照圖2，構成本實施形態iM〇SFET1〇〇之碳化 矽基板1包含含有碳化矽之基底層丨〇、及含有單晶碳化矽 且配置於基底層10之其中一主面1〇A上的sic層2〇。而且， 基底層10之雜質濃度大於2xl〇i9 cm·3，Sic層2〇之雜質濃 度大於5xl018 cm_3、小於2xl〇19 cm-3。因此，本實施形態 之MOSFET100成為可抑制元件製作製程中因熱處理引起 之積層缺陷之產生、且可降低接通電阻之半導體裝置。再 者，於基底層10與SiC層20之間亦可存在邊界，且於該邊 界上使缺陷密度不連續。又，基底層1 〇可採用含有例如單 晶碳化石夕、多晶碳化矽、非晶質碳化矽、碳化矽燒結體等 而成者’或者採用含有該等之組合而成者。 此處’於MOSFET100中，基底層1〇亦可含有單晶碳化 矽。而且，SiC層20之微管密度較好的是小於基底層1〇之 微管密度》又，SiC層20之貫穿螺旋差排密度較好的是小 於基底層10之貫穿螺旋差排密度。又，SiC層20之貫穿刃. 狀差排密度較好的是小於基底層10之貫穿刃狀差排密度。 147933.doc •15· 201104865 又，SiC層20之基底面差排密度較好的是小於基底層10之 基底面差排密度。又，SiC層20之混合差排密度較好的是 小於基底層10之混合差排密度。又，SiC層20之積層缺陷 密度較好的是小於基底層10之積層缺陷密度。又，SiC層 20之點缺陷密度較好的是小於基底層10之點缺陷密度。 如此，藉由配置與基底層10相比微管密度、貫穿螺旋差 排密度、貫穿刃狀差排密度、基底面差排密度、混合差排 密度、積層缺陷密度、點缺陷密度等缺陷密度降低之SiC 層20，可於SiC層20上形成高品質之活性層7。 又，於MOSFET100中，基底層10亦可含有單晶碳化 矽’且SiC層20之X射線搖擺曲線之半高寬亦可小於基底層 10之X射線搖擺曲線之半高寬。 藉此，雖統一成特定形狀及大小，但可將結晶性比較低 之單晶碳化矽用作碳化矽基板1之基底層1 0，並且作為SiC 層2 0，可有效地利用結晶性雖高但無法實現所需形狀等之 單晶碳化矽。其結果為，可降低半導體裝置之製造成本。 又，於MOSFET100中，碳化矽基板1之SiC層20之與基 底層10為相反側之主面20A相對於{0001 }面的偏離角較好 的是50°以上、65。以下。藉此，於活性層7藉由磊晶成長及 雜質之離子注入而形成之情形時，可抑制活性層7中作為 通道區域之與閘極氧化膜91之界面附近之界面態之形成， 從而可降低MOSFET100之接通電阻。 又’於MOSFET100中，碳化矽基板1之SiC層20之與基 底層10為相反側之主面20八之偏離方位與<1-1〇〇>方向所成 147933.doc •16- 201104865 的角較好的是5。以下。 <1-100>方向係碳化矽基板中之代表性的偏離方位。而 且’將基板之製造步驟中之切片加工之不均等所引起之偏 離方位之不均設為5。以下，藉此磊晶成長層（活性層7)之向 碳化矽基板1上之形成變得容易。 進而，於MOSFET100中，上述碳化矽基板^δί(：^2〇 之與基底層10為相反側之主面20Α之、相對於<1_1〇〇>方向 上之{03-3 8]面的偏離角較好的是_3。以上、5。以下。声 此’可進而提高使用碳化石夕基板1來製作M〇SFET1〇〇時之 通道遷移率。 另一方面，於MOSFET100中，碳化矽基板丄之以^層“ 之與基底層10為相反側之主面2〇A之偏離方位與〈^(^方 向所成的角亦可為5。以下。 與上述<1-1〇〇>方向同樣地，係碳化矽基板中之 代表性的偏離方位。而且，將基板之製造步驟中之切片加 工之不均等所引起之偏離方位之不均設為±5。，藉此磊晶 成長層（活性層7)之向SiC層20上之形成變得容易。 此處，於構成MOSFET100之碳化矽基板1中，基底層10 所含之雜質、與Sic層2〇所含之雜質亦可互不相同。藉 此’可獲得具備含有對應使用目標之適當的雜質之碳化矽 基板1之MOSFET100。又，基底層1〇所含之雜質可為氮或 填，SiC層20所含之雜質亦可為氮或磷。 接下來’參照圖3〜圖6對實施形態1之MOSFET100之製 造方法之一例進行說明。參照圖3，於實施形態之 i S1 147933.doc -17- 201104865 MOSFET10G之製造方法中，首先作為步驟（S11G)而實施碳 化石夕基板準備㈣。於該㈣（SllG)t，參照圖4，準備碳 化夕基板1 ’其包含含有單晶碳化石夕之基底層1〇、及含有 單曰曰奴化矽且配置於基底層1〇上之Sic層20 ,基底層之 雜質斤度大於2xl〇i9 em-3 ’且批層2〇之雜質濃度大於 5 10 cm 、小於2xi〇i9 cm_3。再者於該步驟（sii〇)所 準備之奴化矽基板丨中，代替整體含有單晶碳化矽之基底 層1〇，亦可採用以包含與Sic層20相對向側之主面1〇A之方 式而包含含有單晶碳化矽之單晶層10B，且其他區域10C 含有多晶碳化矽、非晶質碳化矽、或碳化矽燒結體之基底 層10。又，代替整體含有單晶碳化矽之基底層1〇，亦可採 用整體含有多晶碳化％、非晶質碳化碎、或碳化石夕燒結體 之基底層10。關於碳化矽基板1之製造方法於下文進行說 明。 接下來’作為步驟（S120)而實施磊晶成長步驟。於該步 驟（S 1 20)中’參照圖4 ’藉由磊晶成長而於碳化矽基板1之 其中一主面上依序形成含有碳化矽之緩衝層2及漂移層3。 接下來作為步驟（S130)而實施離子注入步驟。於該步 驟（S130)中’參照圖4及圖5首先實施用以形成井區域4之 離子注入。具體而言，藉由將例如A1(鋁）離子注入至漂移 層3而形成井區域4。然後，實施用以形成n+區域5之離子 注入。具體而言，藉由將例如P(磷）離子注入至井區域4而 於井區域4内形成n+區域5。進而，實施用以形成p+區域6 之離子注入。具體而言，藉由將例如A1離子注入至井區域 147933.doc 201104865 4而於井區域4内形成，區域6。上述離子注入可藉由於例 如漂移層3之主面上形成在含有二氧切（叫)且應實施離 子主入之所需區域具有開口的遮罩層而實施。 接下來，作為步驟（S140)而實施活化退火步驟。於該步 驟（SM0)中，在例如氬氣等惰性氣體環境中實施加熱置 1700 C且保持3G分鐘後之熱處理。藉此，於上述步驟 (S 130)中被注入之雜質活化。 接下來，作為步驟（sl5〇)而實施氧化膜形成步驟。於該 步驟（S150)中，纟㈤圖5及圖6，於例如氧氣環境中實施加 熱置1300 C且保持60分鐘之熱處理，藉此形成氧化膜（間 極氧化膜）91。 接下來，作為步驟（sl6〇)而實施電極形成步驟。參照圖 1 ’於該步驟（S160)中，首先藉由例如CVD(Chemicai
Deposition，化學氣相沈積）法、光微影及蝕刻而形成含 有作為以高濃度添加有雜質之導電體之多晶矽的閘極電極 93。其後，藉由例如CVD法而於主面3Aji以包圍閘極電極 93的方式，形成含有作為絕緣體之Si〇2之層間絕緣膜94。 接下來，藉由光微影及蝕刻而除去形成源極電極92之區域 之層間絕緣膜94及氧化膜91〇接下來，將藉由例如蒸鍍法 所形成之鎳（N〇膜加熱而使其矽化物化，藉此形成源極接 觸電極92及及極電極96。然後，藉由例如蒸鍍法，而於主 面3A上以包圍層間絕緣膜94並且延伸置n+區域5及源極接 觸電極92之上部表面上為止的方式，而形成含有作為導電 體之A1之源極配線95。藉由以上之步驟，本實施形態之 147933.doc -19· 201104865 MOSFET100完成。 再者，於步驟（siίο)中採用以包含與Sic層2〇相對向側 之主面10A之方式包含含有單晶碳化矽之單晶層，其 他區域10C含有多晶碳化矽、非晶質碳化矽、或碳化矽燒 結體之基底層10的情形時，亦可實施除去上述其他區域 10C之步驟。藉此，可獲得具備含有單晶碳化矽之基底層 10之MOSFET100(參照圖丨）。另一方面，亦可不實施除: 上述區域10C之步驟。該情形時，於圖1所示之 MOSFET100之基底層1〇之與^(^層汕為相反側的主面上（即 圖1中基底層10之下側之層）上形成含有多晶碳化矽 '非晶 質碳化矽、或碳化矽燒結體之非單晶層（與上述區域1〇c相 對應）。該非單晶層只要其電阻率較低，則不會對 MOSFET100之特性產生較大影響。因此，藉由採用此種 製ie製程’可降低MOSFET100之製造成本，而不會對特 性造成較大影響。 此Brf ’ SiC層20之X射線搖擺曲線之半高寬亦可小於單晶 層10B之X射線搖擺曲線之半高寬。如此，藉由配置與基 底層10之單晶層10B相較X射線搖擺曲線之半高寬較小、 即結晶性較高之SiC層20，可形成高品質之活性層7。 又’ SiC層20之微管密度亦可低於單晶層ιοΒ之微管密 度。又’ SiC層20之差排密度亦可低於單晶層1〇B之差排密 度。又，SiC層20之貫穿螺旋差排密度亦可小於單晶層i〇B 之貫穿螺旋差排密度。又，SiC層20之貫穿刃狀差排密度 亦可小於單晶層10B之貫穿刃狀差排密度。又，siC層20之 147933.doc -20- 201104865
基底面差排密度亦可小於單晶層1〇Β之基底面差排密度。 又，SiC層20之混合差排密度亦可小於單晶層1〇B之混合差 排密度。又，SiC層20之積層缺陷密度亦可小於單晶層1〇B 之積層缺陷密度。又’ SiC層20之點缺陷密度亦可小於單 晶層10B之點缺陷密度。 如此’藉由配置與基底層1 〇之單晶層丨〇B相較微管密 度、貫穿螺旋差排密度、貫穿刃狀差排密度、基底面差排 搶度、混合差排密度、積層缺陷密度、點缺陷密度等缺陷 您度降低之SiC層20，可獲得包含高品質之活性層7之 MOSFET100 〇 接下來’對作為上述步驟（S11 〇)而實施之碳化咬基板準 備步驟進行說明。參照圖7，於本實施形態之碳化石夕基板 之製造中’首先作為步驟（S 10)而實施基板準備步驟。於 該步驟（S10)中’參照圖2，例如準備含有單晶碳化矽之基 底基板10及含有單晶碳化矽之SiC基板20。 此時，SiC基板20之主面20A成為藉由該製造方法而獲得 之碳化矽基板1之主面’故對應所需主面之面方位而選擇 SiC基板20之主面20 A之面方位。此處，準備例如主面為 {03-38}面之SiC基板20。又，基底基板1〇可採用雜質濃度 大於2xl019 cm_3之基板。而且，sic基板2〇可採用雜質濃 度大於5><10丨8 cm·3、小於2xi〇丨9 cm·3之基板。 接下來，作為步驟（S20)而實施基板平坦化步驟。該步 驟（S20)並非為必需之步驟，可於步驟（sl〇)中準備之基底 基板10或SiC基板20之平坦性不充分時實施。具體而言， 147933.doc -21 - 201104865 例如對基底基板10或Sic基板20之主面實施研磨。 另一方面，亦可省略步驟（S20)，不對應相互接觸之基 底基板10及SiC基板20之主面進行研磨而實施步驟（“ο)。 藉此，可降低碳化矽基板1之製造成本。又，就除去因基 底基板10及SiC基板20之製作時之切片等所形成之表面附 近之損壞層的觀點而言’亦可代替上述步驟（S2〇)或者於 上述步驟（S20)之後實施例如藉由银刻而除去該損壞層之 步驟’並實施下述步驟（S30)。 接下來’作為步驟（S30)而貫施積層步驟。於該步驟 (S30)中’參照圖2 ’將基底基板1 〇與sic基板20以相互之 主面10A、20B接觸之方式堆積，而製作積層基板。 接下來，作為步驟（S40)而實施接合步驟。於該步驟 (S40)中’將上述積層基板加熱至例如碳化石夕之昇華溫度 以上之溫度範圍，藉此將基底基板1〇與Sic基板20接合。 藉此，參照圖2 ’具備基底層1〇及SiC層20之碳化石夕基板玉 完成。又’藉由加熱至昇華溫度以上，即便於省略步驟 (S20)，不對彼此應接觸之基底基板10及SiC基板20之主面 進行研磨而實施步驟（S30)的情形時，亦可容易地將基底 基板10與SiC基板20接合。再者，於該步驟（S40)中，亦可 於對大氣環境進行減壓所得之氣體環境中加熱上述積層基 板。藉此，可降低碳化矽基板1之製造成本。 進而，步驟（S40)中之積層基板之加熱溫度較好的是 1800°C以上、2500。(：以下。當加熱溫度低於1800°C時，基 底基板10與SiC基板20之接合需要較長時間，碳化矽基板i 147933.doc ~22~ ⑧ 201104865 之製造效率下降。另一方面，若加熱溫度超過25〇〇〇c，存 在基底基板10及Sic基板20之表面變得粗糙，所製作之碳 化石夕基板1上產生較多結晶缺陷之虞。為進而抑制碳化矽 基板1上之缺陷產生並提高製造效率，步驟（S40)中之積層 基板之加熱溫度較好的是19〇〇°c以上、2100°C以下。又， 於該步驟（S40)中，亦可於高於i〇-i pa且低於1〇4 pa之壓力 下加熱上述積層基板。藉此，可藉由簡單之裝置而實施上 述接合，並且可於比較短之時間内獲得用以實施接合之氣 體環境’從而可降低碳化石夕基板1之製造成本。又，步驟 (S40)中之加熱時之氣體環境亦可為惰性氣體環境。而 且’於該氣體環境採用惰性氣體環境之情形時，該氣體環 境較好的是含有選自由氬氣、氦氣及氮氣組成之群中之至 少一者之惰性氣體環境。 而且，於本實施形態之MOSFET1 00之製造方法中，係 使用該碳化矽基板1而製造MOSFET100。 (實施形態2) 接下來，作為實施形態2，參照圖8〜圖11對構成本發明 之半導體裝置之碳化矽基板之其他製造方法進行說明。實 施形態2之碳化矽基板之製造方法基本上係以與上述實施 形態1之情形相同之方式而實施。然而，實施形態2中之碳 化矽基板之製造方法在基底層10之形成製程方面與實施形 態1之情形不同。 參照圖8，於實施形態2中之碳化矽基板之製造方法中， 首先作為步驟（S 1〇)而實施基板準備步驟。於該步驟（S10) I47933.doc -23· 201104865 中參照圖9 ’與實施形態1之情形同樣地準備SiC基板 20 ’並且準備含有碳化梦之原料基板u。該原料基板^可 含有單晶碳切’亦可含有多晶碳切，豸可含有碳化石夕 之燒結體。又’亦可採用含有碳化矽之原料粉末來代替原 料基板11。 接下來，作為步驟（S50)而實施近接配 驟㈣中，參照圖9,藉由配置成彼此對：之驟第= 及第2加熱器82，分別保持SiC基板20及原料基板i j。此 處，認為SiC基板20與原料基板丨丨之間隔之適當的值係與 下述步驟（S60)中之加熱時之昇華氣體之平均自由徑相 關。具體而言，SiC基板20與原料基板“之間隔之平均值 可設定成小於下述步驟（S60)中之加熱時之昇華氣體之平 均自由徑。例如於壓力i Pa、溫度2〇〇(rc之條件下，原 子、分子之平均自由徑嚴格而言雖依賴於原子半徑、分子 半徑，但約為數〜數十cm左右，由此實際上較好的是將上 述間隔設為數Cm以下。更具體而言，Sic基板2〇與原料基 板11係以其主面彼此隔開丨μιη、以上i cm以下之間隔而對 向之方式近接地配置。進而，將上述間隔之平均值設為i cm以下，藉此可減小於下述步驟（S6〇)中形成之基底層ι〇 之膜厚分佈。進而，將上述間隔之平均值設為丨mm以下， 藉此可進而減小於下述步驟（S60)中形成之基底層1〇之膜 厚分佈。又，將上述間隔之平均值設為丨μιη以上，藉此可 充分地確保碳化石夕昇華之空間。再者’上述昇華氣體係藉 由固體碳化矽昇華而形成之氣體，且含有例如Si、“/及 147933.doc •24· 201104865
SiC2。 接下來，作為步驟（S6〇)而實施昇華步驟◊於該步驟 (S60)中，藉由第丨加熱器81而將沉基板2〇加熱至特定之 基板溫二為止。又’藉由第2加熱器82而將原料基板lu〇 熱至特定之原料溫度為止。此時，藉由將原料基板U加熱 至原料溫度為止，Sic自原料基板之表面昇華。另一方 面，基板溫度係設定成低於原料溫度。具體而言，例如基 板溫度設定成較原料溫度低rc以上、1〇〇υ以下左右。基 板溫度例如為1800。(：以上' 2500X：以下。藉此，如圖1〇所 不，自原料基板11昇華而成為氣體之Sic到達Sic基板2〇之 表面後變成固體，而形成基底層1〇。並且，藉由維持該狀 態，如圖11所示，構成原料基板丨丨之以^全部昇華而移動 至SiC基板20之表面上。藉此，步驟（S6〇)結束圖2所示 之碳化石夕基板1完成。 (實施形態3) 接下來，對本發明之進而其他實施形態之實施形態3進 行說明。實施形態3之半導體裝置基本上具有與實施形態1 相同之結構。然而，實施形態3之半導體裝置在其製造方 法方面與實施形態1之情形不同。 具體而s，於貫施形態3之半導體裝置（例如mqsfeT)之 製造方法中，作為步驟（SU0)而實施之碳化矽基板準備步 驟中’準備結構與實施形態1之情形不同之碳化矽基板。 參照圖12 ’於實施形態3所準備之；ε炭化石夕基板1中，sic層 20平面觀察時係排列複數個而配置。即，51(：層2〇係沿基 θ 。广S] 147933.doc -25- 201104865 底層10之主面10 A排列複數個而配置。更具體而言，複數 個SiC層20係以於基底層1〇上鄰接iSic層20彼此相互接觸 之方式而配置成矩陣狀。藉此，本實施形態之碳化矽基板 1成為可作為具有高品質之SiC層20之大口徑之基板而處理 的碳化石夕基板1。並且’藉由使用該碳化石夕基板1，可使半 導體裝置之製造製程高效化。又，參照圖12，相鄰之sic 層20之端面20C相對於該SiC層20之主面20A而實質上垂 直。错此’可谷易地製造本貫施形態之碳化碎基板1。此 處，例如若端面20C與主面20Α所成之角為85。以上、95。以 下，可判斷上述端面20C與主面20Α為實質上垂直。再 者’實施形態3之碳化矽基板1可藉由於實施形態1之步驟 (S3 0)中將端面20C相對於主面20Α實質上垂直之複數個SiC 基板20平面排列於基底基板1〇上而配置（參照圖2)，或者於 實施形態2之步驟（S50)中使端面20C相對於主面20A實質上 垂直之複數個SiC基板20以平面排列之狀態保持在第1加熱 器81上（參照圖9)，與實施形態1或實施形態2之情形同樣地 加以製造。 而且，於本實施形態之半導體裝置（MOSFET100)之製造 方法中，係使用該碳化矽基板1而製造MOSFET100。此 處，MOSFET100係藉由於圖12所示之碳化矽基板1之SiC 層20上形成活性層7等而平面觀察排列複數個地製作。此 時，係以不越過相鄰之SiC層20彼此之邊界區域之方式而 製作各MOSFET100。 (實施形態4) 147933.doc -26- 201104865 接下來，對本發明之進而其他實施形態即實施形態4進 行說明。實施形態4之MOSFET100(半導體裝置）具有基本 與實施形態1之MOSFET100相同之結構，且實現同樣之效 果。然而，實施形態4之MOSFET100於碳化矽基板1之結 構方面與實施形態1之情形不同。 即’參照圖1 3 ’於實施形態4之碳化石夕基板1中，在基底 層10與SiC層20之間，配置有含有非晶質siC之作為中間層 之非晶質SiC層40。而且，基底層1〇與siC層20係藉由該非 晶質SiC層40而連接。藉由該非晶質SiC層40之存在，可容 易地製作積層有雜質濃度不同之基底層10與SiC層20之碳 化碎基板1。 接下來，對實施形態4之碳化矽基板1之製造方法加以說 明。參照圖I4 ’於實施形態4之碳化矽基板1之製造方法 首先作為步驟（S10)而與實施形態1之情形同樣地實施 基板準備步驟，準備基底基板10與SiC基板20。 接下來，作為步驟（S11)而實施Si層形成步驟。於該步驟 (S11)中’在步驟（S10)所準備之基底基板10之其中一主面 上幵〉成例如厚度為100 nm左右之Si層。該Si層之形成可藉 由例如濺鑛法而實施。 接下來’作為步驟（S30)而實施積層步驟。於該步驟 (S30)中’在步驟（S11)所形成之“層上載置步驟（sl〇)所準 備之SiC基板20 ^藉此’獲得於基底基板1〇上夾持Si層而 積層有SiC基板20之積層基板。 接下來’作為步驟（S70)而貫施加熱步驟。於該步驟 E : 147933.doc _ 201104865 (S70)中，將步驟（S30)所製作之積層基板於例如壓力IxlO3 Pa之氫氣與丙烷氣體之混合氣體環境中加熱至15〇〇。〇左 右’並保持3小時左右。藉此，主要藉由來自基底基板10 及SiC基板20之擴散而對上述Si層供給碳，如圖13所示， 形成非晶質SiC層40。藉此，可容易地製造藉由非晶質SiC 層40而將雜質濃度不同之基底層10與“(：層20連接之實施 形態4的碳化矽基板1。 (實施形態5) 接下來’對本發明之進而其他實施形態即實施形態5進 行說明。實施形態5之MOSFET100(半導體裝置）具有基本 上與實施形態1之MOSFET100相同之結構，且實現同樣之 效果。然而，實施形態5之MOSFET100於碳化矽基板1之 結構方面與實施形態1之情形不同。 即’參照圖15，實施形態5之碳化矽基板1與實施形態1 之情形之不同點在於，於基底層1〇與SiC層20之間，形成 有作為將金屬層之至少一部分石夕化物化而形成之中間層之 歐姆接觸層50。而且，基底層10與SiC層20係藉由該歐姆 接觸層50而連接。藉由該歐姆接觸層50之存在，可容易地 製作積層有雜質濃度不同之基底層1〇與Sic層20之碳化石夕 基板1。 接下來，對實施形態5之碳化矽基板1之製造方法加以說 明。參照圖16，於實施形態5之破化石夕基板1之製造方法 中，首先作為步驟（S10)而與實施形態1之情形同樣地實施 基板準備步驟，準備基底基板10與SiC基板20。 147933.doc -28· 201104865 接下來，作為步驟（S12)而實施金屬膜形成步驟。於該 步驟(S12)中，在步驟陶所準備之基底基板⑺之其中一 主面上藉由例如蒸鍍金屬而形成金屬膜。該金屬膜含有例 如藉由加熱而形成矽化物之金屬、例如選自鎳、鉬、鈦、 铭、鎢之至少1種以上。 接下來，作為步驟（S30)而實施積層步驟。於該步驟 (S30)中，在步驟（S12)所形成之金屬膜上載置步驟（S10)所 準備之Sic基板20。藉此，獲得於基底基板1〇上夾持金屬 膜而積層有SiC基板20之積層基板。 接下來’作為步驟（S70)而實施加熱步驟。於該步驟 (S70)中，將步驟（83〇)所製作之積層基板於例如氬氣等之 惰性氣體環境中加熱至1000°c左右。藉此，上述金屬膜之 至少一部分（與基底基板10接觸之區域及與SiC基板接觸之 區域）經矽化物化，而形成與基底層10&sic層2〇歐姆接觸 之歐姆接觸層5〇。藉此，可容易地製造藉由歐姆接觸層5〇 而將雜質濃度不同之基底層10與SiC層20連接之實施形態5 之碳化矽基板1。 (實施形態6) 接下來，對本發明之進而其他實施形態之實施形態6進 行說明。實施形態6之MOSFET100(半導體裝置）具有基本 上與實施形態1之MOSFET100相同之結構，且實現同樣之 效果。然而，實施形態6之MOSFET100於碳化矽基板1之 結構方面與實施形態1之情形不同。 即，參照圖17，實施形態6之碳化矽基板1與實施形態1 E S： 147933.doc •29· 201104865 之情形之不同點在於，於基底層1〇與siC層20之間形成有 作為中間層之碳層60。而且，基底層1〇與以(：層20係藉由 該碳層60而連接。藉由該碳層60之存在，可容易地製作積 層有雜質濃度不同之基底層1〇與SiC層20之碳化矽基板1。 接下來’對實施形態6之碳化矽基板1之製造方法進行說 明°參照圖18 ’首先與實施形態1同樣地實施步驟（sl〇)， 之後視需要而與實施形態i同樣地實施步驟（S2〇)。 接下來’作為步驟（S25)而實施黏接劑塗佈步驟。於該 步驟（S25)中，參照圖19，例如藉由於基底基板1〇之主面 上塗佈碳黏接劑’而形成前驅物層61。作為碳黏接劑可採 用含有例如樹脂、石墨微粒子、及溶劑而成者。此處，作 為樹脂可採用藉由加熱而成為難石墨化碳之樹脂、例如酚 树脂等。又’作為溶劑可採用例如苯盼、甲酸、乙醇等。 進而奴黏接劑之塗佈量較好的是1 〇 mg/cm2以上、40 mg/cm以下，更好的是20 mg/cm2以上、30 mg/cm2以下。 又所塗佈之奴黏接劑之厚度較好的是1 〇 〇 以下，更好 的是50 μηι以下。 接下來’作為步驟（S30)而實施積層步驟。於該步驟 (S3 0)中，參照圖19，以與基底基板1〇之主面上接觸形成 之前驅物層61上接觸之方式而載置sic基板2〇，製作積層 基板。 接下來，作為步驟（S80)而實施預烤步驟。於該步驟 (S80)中，藉由加熱上述積層基板而自構成前驅物層“之 碳黏接劑中除去溶劑成分。纟體而言]列如相冑於上述積 147933.doc 30· 201104865 層基板而於厚度方向上加載荷重，並將積層基板逐漸加熱 至超過溶劑成分之沸點之溫度範圍為止。該加熱較好的是 使用夾具等將基底基板10與Sic基板20壓接而實施。又， 儘可能長時間地實施預烤（加熱），推進自黏接劑之脫氣， 從而可提高接著強度。 接下來’作為步驟（S90)而實施煅燒步驟。於該步驟 (S90)中，將在步驟（S80)中加熱而預烤前驅物層61之積芦 基板加熱至高溫、較好的而是9〇〇。〇以上、11 〇〇艺以下、 例如1000°C，並較好的是保持10分鐘以上、10小時以下、 例如1小時，藉此煅燒前驅物層61。作為煅燒時之環境可 採用氬氣等之惰性氣體環境，氣體環境之壓力例如可設為 大氣壓。藉此，使前驅物層61成為含有碳之碳層60。於 是，參照圖1 7，可獲得藉由碳層6〇而將基底基板（基底 層）1〇與SiC基板（SiC層）20接合之實施形態6之碳化矽基板 1 ° 再者，於上述實施形態十，作為本發明之半導體裝置之 一例而針對立式MOSFET進行了說明，但本發明之半導體 裝置不限定於此，可廣泛應用於在碳化矽基板之厚度方向 上流通電流之立式半導體裝置。 再者，於上述碳化矽基板1中，構成“[層汕之碳化矽之 結晶結構較好的是六方晶系，更好的是4H_Sic。又，基底 層10與SiC層20(於具有複數個Sic層2〇之情形時，亦指鄰 接之SiC層20彼此），較好的是含有具有相同結晶結構之碳 化矽單晶。如此，藉由將相同結晶結構之碳化矽單晶用作
[S 147933.doc •31 - 201104865 基底層10及SiC層20，可統一熱膨脹係數等之物理性質， 於碳化矽基板1及使用該碟化矽基板1之半導體裝置之製造 過程中’可抑制產生碳化石夕基板1麵曲、基底層丨〇與^丨匸層 20分離、或SiC層20彼此分離等情形。 進而’ SiC層20與基底層1〇(於具有複數個81(：層2〇之情 形時，亦指鄰接之SiC層20彼此），構成各者之碳化石夕單晶 之c軸所成之角較好的是小於1。，更好的是小於〇1。。進 而’較好的是該碳化石夕單晶之c面於面内不旋轉。 又’ MOSFET100等之半導體裝置之製造所使用之碳化 石夕基板1之基底層（基底基板）1〇之口徑較好的是2英^寸以 上，更好的是6英吋以上。進而，碳化矽基板丨之厚度較好 的是200 μιη以上、1〇〇〇 μηι以下，更好的是3〇〇 以上、 700 μιη以下。又，SiC層20之電阻率較好的是5〇 mncm以 下，更好的是20 ιηΩcm以下。 實施例 (實施例1) 以下，對實施例1進行說明》實施估算本發明之半導體 裝置之接通電阻之降低效果之計算。具體而言，於上述實 施形態1之MOSFET100中，以採用含有厚度2〇〇 μιη、n型 雜質密度lxl〇M cm·3之基底層10、及厚度2〇〇 μιη、η型雜 質密度lxlO19 cm·3之SiC層20，且SiC層2〇之活性層7之側 之主面為{03-38}面之碳化矽基板1為前提，計算出接通電 阻（實施例A)。另一方面，為進行比較，於採用厚度4〇〇 μιη' η型雜質密度lxlO19 cm·3、活性層之側之主面為 147933.doc -32· 201104865 {0001}面之碳化矽基板之先前的MOSFET之情形時，亦1
算出接通電阻（比較例A)。此處，於實施例A另土，A
4 ^久比較例A 中’通道長度為1.0 μηι，漂移層之厚度為1〇 μιη，雜質農 度為 lxlO16 cm_3。 又’基板電阻、及漂移層之漂移電阻、即串聯電阻係以 如下之方式而計算。首先，將電子密度設為nnQ、電洞密度 設為PpG、電子之有效狀態密度設為Ne、電洞之有效狀維密 度設為Nv，則以下之關係成立。 [數1]
Ec-Ef —kT _Ef~Ev 一 kT «„〇 = Nc exp
Pp〇= Nvexp N=2 27unJkT ~~h2~~ \3/2
Mr =2.51x10 25 2
v , 2nmn kT 2.51x10 25 T 300 300 y/2 \3/2 此處，於nS4H-SiC中，在雜質濃度（密度）與遷移率之 間圖20所示之關係成立。而且，基板之可藉由以下 之式而算出。 [數2] 可根據以此方式所得之基板 出合計電阻（接通電阻）。表1表 電阻、及其他電阻成分而 示上述計算結果。 算
147933.doc -33- 201104865
合計電阻 (mQcm2) 00 漂移電阻等 (mncm2) 通道電阻 Λ (mQcm ) CN 通道遷移率 (cm2 Vs) 〇 基板電阻 λ (mQcm ) 0.41 0.55 0.13 | 0.28 基板厚度 (μπι) 200 200 400 雜質密度 (cm'3) lxlO20 2 "〇 X Os X r—< I基底層| | SiC 層 | 比較例A 實施例A 147933.doc .34. ⑧ 201104865 如表1所示，可確認根據本發明之半導體裝置即上述實 施例A之MOSFET，與先前之比較例八之河⑽而相較，接 通電阻降低了 60%左右。 (實施例2 ) 接下來，對實施例2進行說明.實施估算本發明之半導 體裝置之第2電極（没極電極）與碳化石夕基板之接觸電阻之降 低效果的計算。此處，為降低金屬之電極與η型半導體之 碳化矽基板之接觸電阻，獲得歐姆接觸，考慮了如下2個 對策： (1) 採用功函數0較小之金屬以降低肖特基能障； (2) 提高半導體之雜質密度以減小空乏層寬度，藉此使 肖特基能障變薄。 然而，實際上採用（1)之對策並不容易，有效的是採用 (2)之對策以增大穿隧電流而獲得歐姆接觸之對策。以下， 對假設採用含有具有較高雜質濃度之基底層之碳化矽基板 之本發明之半導體裝置，電極與基底層之接觸電阻相關之 計算結果進行說明。 關於接觸電阻Rc，以下之式成立。 [數3] K ^ exp{pjNdm) K^exp^jN^2) 即’接觸電阻Re係按指數規律地依存於φΐ)η/(；Ν(11/2)。而 且，藉由使雜質濃度（雜質密度）Nd上升，可降低接觸電阻_ * [ b ] 147933.doc -35· 201104865
Rc八體而e汁舁出例如假設本發明之半導體裝置之雜 質濃度為1x10 cm之基板（基底層）與電極之接觸電阻（實 施例B)，及假設先前之半導體裝置之雜質濃度為ΐχΐ〇18 cm.3之基板與電極之接觸電阻（比較例β)。再者，作為構成 電極之金屬，可採用例如功函數#為5·5 eV2Ni(鎳）或4.i eV之A1(紹）。表2表示計算結果。 [表2] 雜質密度(cm·3) 電子密度 接觸電阻比 實施例B 1x10 州 l.lxlO19 0.58 比較例B ΙχΙΟ18 3·〇χ1〇18 广1 參照表2，假設本發明之半導體裝置之實施例c之接觸電 阻，相對於假設先前之半導體裝置之比較例c之接觸電 阻，降低了 40%左右。如此一來，根據本發明之半導體裳 置，可大幅度地降低基板與電極（背面電極）之接觸電阻。 又通#為降低上述接觸電阻大多情形係於電極形成後實 施熱處理，但根據本發明之半導體裝置亦存在可省略該熱 處理之可能性。 再者，於上述實施形態中，作為本發明之半導體裝置之 一例而對立式MOSFET進行了說明，但本發明之半導體裝 置並不限定於此，例如亦可為jFET(Juncti〇n Field Effect Transistor，接面場效電晶體）、ΜΕ3Ι7ετ(μ^^ Semiconductor Field Effect Transistor，金屬半導體場效電 晶體）、IGBT(Insulated Gate Bipolar Transistor，絕緣間極 雙極性電晶體）、二極體等。 業者應瞭解此次所揭示之實施形態及實施例所有方面均 147933.doc • 36 - 201104865 為例示，而非限制者。本發明之範圍並非由上述說明表示 而是由申請專利範圍表示，且包含與申請專利範圍均等之 含義及範圍内之所有變更。 產業上之可利用性 本發明之半導體裝置可特別有利地應用於要求降低接通 電阻之立式半導體裝置。 【圖式簡單說明】 圖1係表示MOSFET之結構之概略剖面圖。 圖2係表示碳化矽基板之結構之概略剖面圖。 圖3係表示MOSFET之製造方法之概略之流程圖。 圖4係用以說明MOSFET之製造方法之概略剖面圖。 圖5係用以說明MOSFET之製造方法之概略剖面圖。 圖6係用以說明MOSFET之製造方法之概略剖面圖。 圖7係表示碳化矽基板之製造方法之概略的流程圖。 圖8係表示實施形態2之碳化矽基板之製造方法之概略的 流程圖。 圖.9係用以說明實施形態2之碳化矽基板之製造方法之概 略剖面圖。 圖10係用以說明實施形態2之碳化矽基板之製造方法之 概略剖面圖。 圖11係用以說明實施形態2之碳化矽基板之製造方法之 概略剖面圖。 圖12係表示實施形態3之碳化矽基板之結構之概略剖面 圖。 ί S3 147933.doc -37- 201104865 圖13係表示實施形態4之碳化矽基板之結構之概略剖面 圖。 圖14係表示實施形態4之碳化妙基板之製造方法之概略 的流程圖。 圖15係表示實施形態5之碳化石夕基板之結構之概略剖面 圖。 ' 圖16係表示實施形態5之碳化矽基板之製造方法之概略 的流程圖。 圖17係表示實施形態6之碳化矽基板之結構之概略剖面 圖。 圖1 8係表示實施形態6之碳化石夕基板之製造方法之概略 的流程圖。 圖19係用以說明實施形態6之碳化矽基板之製造方法之 概略剖面圖。 圖20係表示n型4H-SiC之雜質濃度與遷移率之關係之 圖。 【主要元件符號說明】 碳化碎基板 2 3 3A 4 5 6 147933.doc 緩衝層 ~ 漂移層 主面 井區域 n+區域 P+區域 ⑧ -38- 201104865 7 活性層 10 基底層（基底基板） 10A 主面 10B 單晶層 11 原料基板 11A 主面 20 SiC層（SiC基板） 20A ' 20B 主面 20C 端面 40 非晶質SiC層 50 歐姆接觸層 60 $炭層 61 前驅物層 81 第1加熱器 82 第2加熱器 91 氧化膜（閘極氧化膜） 92 源極接觸電極 93 閘極電極 94 層間絕緣膜 95 源極配線 96 汲極電極 100 MOSFET 147933.doc -39-

Claims (1)

  1. 201104865 七、申請專利範圍： 1. 一種半導體裝置（100)，其包括： 碳化矽基板（1); ’舌陡層⑺’其合有單晶碳化矽，且配置於上述碳化矽 基板（1)之其中一主面上； ’ 請極(92)’其配置於上述活性層⑺上；及 第2電極（96)，其形成於上述碳化矽基板（1)之另一主 面上； 上述碳化矽基板（1)包含： 基底層（10)，其含有碳化矽；及 SiC層（20)，其含有單晶碳化矽，且配置於上述基底層 (10)上； ' 上述基底層（10)之雜質濃度大於2><1〇19 cm-3， 上述Sic層（20)之雜質濃度大於5xl〇】8 cm-3、小於 2x 1019 cm*3 〇 2.如請求項1之半導體裝置（100)，其中上述活性層（7)包 含： 第1導電型之漂移層（3)，其配置於上述碳化矽基板（i) 上’且含有早晶碳化碎； 第2導電型之井區域（4)，其於上述漂移層（3)上以包含 與上述碳化矽基板（1)為相反側之第1主面（3A)之方式而 配置；及 第1導電型之源極區域（5)’其以包含上述井區域（4)内 之上述第1主面（3A)、且接觸於上述第！電極（92)之方式 [S ] 147933.doc 201104865 而配置；且 上述半導體裝置（1〇〇)進而包括： 絕緣膜（91)，其於上述第丨主面（3 A)上以接觸於上述 井區域（4)之方式而配置，且含有絕緣體；及 第3電極（93)，其配置於上述絕緣膜（91)上。 3. 如睛求項2之半導體裝置（loo),其中上述絕緣膜（9丨）含 有二氧化矽。 4. 如請求項2之半導體裝置（1 〇〇)，其中於上述碳化矽基板 (1)上’上述SiC層（20)之與上述基底層（1〇)為相反側之主 面（20A)相對於{〇001丨面之偏離角為5〇。以上、65。以下。 5. 如請求項4之半導體裝置（1〇〇)，其中上述81(：層（2〇)之與 上述基底層（10)為相反側之主面（2〇 A)之偏離方位與 <丄_ 100>方向所成之角為5。以下。 6. 如請求項5之半導體裝置（1〇〇)，其中上述31(：層（2〇)之與 上述基底層（10)為相反側之主面（2〇a)之相對於<ι_ι〇〇> 方向上之{03-3 8}面的偏離角為_3。以上、5〇以下。 7. 如請求項4之半導體裝置（1〇〇)，其中上述Sic層（2〇)之與 上述基底層（10)為相反側之主面（20A)之偏離方位與<u_ 20>方向所成之角為5〇以下。 8. 如請求項！之半導體裝置〇〇〇)，其中上述碳化矽基板（ι) 進而包括配置於上述基底層（1〇)與上述sic層（2〇)之間、 且包含導電體或半導體之中間層（40、50、60); 上述中間層（40、50、60)將上述基底層（1〇)與上述Si(： 層（20)加以接合。 147933.doc 201104865 9. 10. 11. 12. 13. 14. 15. 如請求項8之半導體裝置（100)，其中上述中間層（5〇)含 有金屬。 如請求項8之半導體裝置(1〇〇)，其中上述中間層含有碳 (60) 〇 如請求項8之半導體裝置（1〇〇)，其中上述中間層（4〇)含 有非晶質碳化碎。 如請求項！之半導體裝置（100)，其中上述基底層（1〇)含 有單晶碳化矽； 上述SiC層（20)之X射線搖擺曲線之半高寬小於上述基 底層（10)之X射線搖擺曲線之半高寬。 如請求項i之半導體裝置（100)，其中上述基底層（10)含 有早晶碳化碎； 上述SiC層（20)之微管密度低於上述基底層（1〇)之微管 密度。 如請求項1之半導體裝置（1〇0)，其中上述基底層（1〇)含 有單晶碳化石夕； 上述SiC層（20)之差排密度低於上述基底層（10)之差排 密度。 如請求項1之半導體裝置（1〇0)，其中上述基底層（1〇)以 包含與上述SiC層（20)相對向之側之主面（i〇A)之方式， 而包含含有單晶碳化矽之單晶層（10B)。 147933.doc
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