KR20100110295A - 반도체 소자 및 반도체 소자 제조법 - Google Patents

반도체 소자 및 반도체 소자 제조법 Download PDF

Info

Publication number
KR20100110295A
KR20100110295A KR1020107012801A KR20107012801A KR20100110295A KR 20100110295 A KR20100110295 A KR 20100110295A KR 1020107012801 A KR1020107012801 A KR 1020107012801A KR 20107012801 A KR20107012801 A KR 20107012801A KR 20100110295 A KR20100110295 A KR 20100110295A
Authority
KR
South Korea
Prior art keywords
plane
silicon carbide
semiconductor substrate
insulating film
gate insulating
Prior art date
Application number
KR1020107012801A
Other languages
English (en)
Inventor
히로유키 나가사와
나오키 하타
다카미츠 가와하라
히카루 고바야시
Original Assignee
호야 가부시키가이샤
히카루 고바야시
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 호야 가부시키가이샤, 히카루 고바야시 filed Critical 호야 가부시키가이샤
Publication of KR20100110295A publication Critical patent/KR20100110295A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/872—Schottky diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
    • H01L29/045—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes by their particular orientation of crystalline planes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/47—Schottky barrier electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
    • H01L29/6606—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
    • H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/92—Capacitors with potential-jump barrier or surface barrier
    • H01L29/94—Metal-insulator-semiconductors, e.g. MOS
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02378—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/02433—Crystal orientation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02529—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System
    • H01L29/1608—Silicon carbide

Abstract

본 발명은 탄화규소로 이루어진 반도체 기판과, 상기 반도체 기판 상에 형성되는 게이트 절연막과, 상기 게이트 절연막 상에 형성되는 게이트 전극을 가지는 반도체 소자이다. 상기 반도체 기판 표면의 상기 게이트 절연막과의 접합면은 거시적으로는 비극성면에 평행하며, 또한 미시적으로는 비극성면과 극성면으로 이루어지고, 상기 극성면에서는 Si면 또는 C면 중 어느 한쪽의 면이 우세하다. 탄화규소로 이루어진 반도체 기판과, 상기 반도체 기판 상에 형성되는 전극을 가지는 반도체 소자. 상기 반도체 기판 표면의 상기 전극과의 접합면은 거시적으로는 비극성면에 평행하며, 또한 미시적으로는 비극성면과 극성면으로 이루어지고, 상기 극성면에서는 Si면 또는 C면 중 어느 한쪽의 면이 우세하다. 본 발명은 탄화규소를 기판으로 하는 반도체 소자로서, 기판의 결함 밀도에 관계없이 탄화규소 에피택셜층의 비극성면 상에 있어서, 전극/탄화규소 계면 혹은 산화막(절연막)/탄화규소 계면의 전기적 특성과 안정성을 향상시킬 수 있다.

Description

반도체 소자 및 반도체 소자 제조법{SEMICONDUCTOR DEVICE AND SEMICONDUCTOR DEVICE MANUFACTURING METHOD}
본 출원은 2007년 11월 12일 출원된 일본 특허 출원 2007-293258호의 우선권을 주장하고, 그 전체 기재는 여기에 특히 개시로서 원용된다.
본 발명은 고기능 반도체 소자용 재료로서 유망시되는 탄화규소를 이용한 반도체 소자 및 그 제조 방법에 관한 것이다. 특히, 본 발명은 금속/절연막/반도체 구조 혹은 금속/반도체 구조에 있어서 뛰어난 항복 전압, 정류성 혹은 낮은 손실성을 발현하게 하는 전력용에 적합한 반도체 소자와 그 제조 방법에 관한 것이다.
종래 파워 반도체 소자는 1.1eV의 금제대폭(禁制帶幅, forbidden band gap)을 갖는 규소를 기판으로 하여 제작되어 왔다. 이를 대신하여, 2.2에서 3.2eV의 금제대폭을 갖는 탄화규소를 기판으로 이용함으로써 낮은 정상(定常) 손실과 높은 항복 전압이 양립된다. 이에 덧붙여서, 탄화규소의 진성(眞性) 캐리어 농도는 규소의 그것과 비교하여 10 자릿수 이하이기 때문에, 보다 높은 온도에서 효율을 손상시키지 않고 트랜지스터나 다이오드 등의 반도체 소자를 동작시키는 것이 가능해진다.
탄화규소의 우위성을 발휘시키는 파워 반도체 소자로서, 금속/반도체 구조를 이용한 쇼트키 다이오드(Schottky diode) 혹은 금속/게이트 절연막/반도체 구조(MOS 구조)나 금속/반도체 구조(MES 구조)를 이용한 전계 효과형 트랜지스터(FET) 등이 제작되고 있다. 이들 반도체 소자는 모두 유니폴러(unipolar) 소자이기 때문에 전하의 축적 시간이 매우 짧아 고속의 스위칭이 가능하게 된다.
도 1은 탄화규소를 이용한 쇼트키 배리어 다이오드(Schottky barrier diode)의 기본적인 구조를 나타내고 있다. 탄화규소 기판(11) 상에 형성된 탄화규소 에피택셜층(12)의 표면 상에 쇼트키 금속으로 이루어진 전극(이하, 쇼트키 전극)(13)이 마련되어 있다. 이 탄화규소 에피택셜층(12)과 쇼트키 전극의 계면에 형성되는 쇼트키 장벽에 의해 정류성이 발현된다. 예를 들어 탄화규소에 첨가되는 불순물이 도너(donor)인 경우, 쇼트키 장벽은 쇼트키 전극(13)으로부터 탄화규소 에피택셜층(12)으로의 전자 확산을 저지함으로써 정류성을 발현하게 한다. 즉, 쇼트키 전극(13) 측에 정(正) 전위, 탄화규소 에피택셜층(12) 측에 부(負) 전위를 인가했을 경우에는 도통 상태가 되지만 쇼트키 전극(13) 측에 부 전위, 탄화규소 에피택셜층(12) 측에 정 전위를 인가했을 경우에는 절연 상태가 된다.
한편, 기판 하부의 전극(14)은 쇼트키 전극(13)과는 달리 정류성을 나타내지 않으며, 또한 소자가 도통 상태로 되었을 때의 전압 강하를 억제하기 때문에, 그 저항값은 매우 낮은 것이 바람직하다. 이와 같이 형성되는 쇼트키 배리어 다이오드에 있어서, 쇼트키 장벽 높이나 내압, 온 저항 등의 다이오드 특성이 원하는 값이 되도록, 탄화규소 에피택셜층(12)의 막 두께 및 거기에 첨가되는 불순물 농도, 또 쇼트키 전극의 종류가 결정된다.
일반적으로, 반도체/쇼트키 전극 계면의 쇼트키 장벽 높이는 쇼트키 전극과 반도체 사이의 정전 포텐셜(내부 일함수) 차와 계면에 존재하는 전기적 다이폴(dipole)의 합으로 표현된다. 이 중, 이온성이 높은 와이드 갭 반도체인 탄화규소에 있어서는 계면에 존재하는 전기적 다이폴에 의한 영향이 크고, 쇼트키 장벽 높이는 탄화규소의 표면 상태에 크게 의존한다. 이 때문에, 특성이 안정된 탄화규소 쇼트키 배리어 다이오드를 형성하기 위해서는 단일 극성면(예를 들어, 육방정 탄화규소의 (0001) Si면이나 (000-1) C면) 상에서, 그 표면은 가능한 한 평탄하고, 또한 결정 결함 밀도가 아주 낮은 표면을 이용하는 것이 바람직하다.
그러나, 육방정 탄화규소의 극성면 내에는 마이크로 파이프 결함이나 나선 전위 등의 결함이 많이 존재한다. 이들 결함은 기판 내에 존재하고 있던 것이 그대로 전파하면서 에피택셜층에 분포하여 디바이스 특성을 현저하게 악화시키는 것이 알려져 있다. 이들 마이크로 파이프 결함의 전파를 저지하기 위해서, 예를 들어 일본 특개 2000-44396호 공보(특허문헌 1)에서는 (0001)면으로부터 3~8도의 오프 각도를 마련한 기판을 이용하며, 또한 탄화규소의 원료 가스의 공급 방향을 스텝 플로우 성장 방향과 일치시킴으로써, 우선적으로 마이크로 파이프 결함을 폐색시키는 기술을 보고하고 있다. 그러나, 본 기술도 완전하게 마이크로 파이프 결함의 전파를 저지할 수 있는 것은 아니며, 게다가 오프 각도를 가지는 기판 상에 에피택셜층을 성장시킴으로써, 결정 표면에서의 스텝의 집합(번칭(bunching))의 발생 빈도가 높아지거나, 기저면 전위가 표면에 노출하기 쉬워지는 등 에피택셜층 표면의 평탄성이 손상되거나 별종의 결함 밀도가 증가하는 등의 문제가 발생하고 있었다.
상기 문제를 해결하는 한 가지 안으로는 일본 특개 2003-119097호 공보(특허문헌 2)에 기재된 바와 같이, a-축 방향에 대한 성장과 이에 계속되는 c-축 방향에 대한 성장을 복수회 반복함으로써, 원리적으로 기판의 극성면 내의 결함 밀도를 0(zero)으로 하는 기술이 제안되고 있다. 그러나, 본 수법은 공정이 매우 번잡하고, 제조 비용의 저감이 곤란해진다고 하는 문제가 있었다.
한편, 일본 특개 2000-319099호 공보(특허문헌 3)에서는 기판 내의 마이크로 파이프 결함이 전파하지 않는 육방정 탄화규소 (11-20)면 상에 격자 부정합에 대한 버퍼층을 퇴적시킨 후에 에피택셜 성장을 행함으로써, 마이크로 파이프 결함의 전파를 막으며, 또한 평탄한 결정 표면을 가지는 탄화규소 에피택셜층의 형성을 가능하게 하고 있다.
다음으로, 도 2를 이용하여 MOS형 전계 효과 트랜지스터(MOS-FET)의 구조와 동작을 설명한다. 도 2는 탄화규소를 이용한 일반적인 횡형 MOS-FET이다. 이 MOS-FET에서는 탄화규소 기판(21) 상에 탄화규소 에피택셜층(22)이 퇴적된다. 이 탄화규소 에피택셜층에는 소정의 불순물이 소정의 농도로 첨가된다. 첨가되는 불순물 종류는 일반적으로는 p형 불순물인 알루미늄, 붕소 등이 이용되며, 그 농도는 1×1014~5×1016/㎤의 사이에서 소자의 내압 설계값에 의해 선택된다. 탄화규소 에피택셜층(22) 내에는 각각 소오스 영역(23), 드레인 영역(24)이라 불리는 불순물 첨가 영역이 포함된다. 소오스 영역, 드레인 영역 모두 탄화규소 에피택셜층의 첨가 불순물과는 다른 가전(價電) 상태를 나타내는 불순물이 첨가되고, p형의 탄화규소 에피택셜층에 대해서는 n형을 나타내는 질소가 첨가된다. 첨가 농도는 탄화규소 에피택셜층의 그것에 대해 충분히 높고 1x1018/㎤를 상회하여, 결과적으로 탄화규소 에피택셜층 중에 2개의 독립된 pn 접합이 형성된다. 그리고, 소오스 영역(23), 드레인 영역(24) 상에는 각각 소오스 전극(25)과 드레인 전극(26)이 저항성 접촉을 나타내도록 형성된다.
횡형 MOS-FET에 있어서는 소자가 도통했을 때의 전압 강하를 최대한 저감하기 위해, 소오스 전극, 드레인 전극 모두 가능한 한 낮은 접촉 저항을 가지도록 형성된다. 소오스 영역(23)과 드레인 영역(24)을 사이를 두고 있는 영역의 표면에는 게이트 절연막(27)으로서 얇은 산화막이 형성된다. 산화막 형성에는 열산화법, 질산 산화법, 화학적 증기퇴적법(CVD법) 등이 이용되지만, 산화막의 막 두께는 소자의 설계에 따라서 정밀하게 조정된다.
게이트 절연막(27) 상에는 게이트 전극(28)이 마련된다. 상기 MOS-FET에서는 소오스 영역(23)과 드레인 영역(24)은 역접 관계에 있는 2개의 pn 접합으로 가로막혀 전기적으로는 도통하고 있지 않다. 그러나, 소오스 전극에 대해 어느 정도의 정의 전압(문턱값 전압)이 게이트 전극에 인가되면, 게이트 절연막 계면 바로 아래의 탄화규소 에피택셜층의 일부에서 반전층이 형성되고, n형인 소오스 영역(23)과 같은 n형인 드레인 영역(24)을 전기적으로 접속하는 n형 영역(채널)이 형성된다. 여기서, 소오스에 대해 정의 전압을 드레인 전극에 인가하면 소오스 영역으로부터 드레인 영역으로 전자가 드리프트하여, 드레인 전극으로부터 소오스 전극으로 전류가 흐른다. 이 때의 MOS-FET의 저항값은 채널 영역을 주행하는 전자의 총수와 그 속도의 곱에 비례한다. 또, 채널 영역을 주행하는 전자의 속도는 채널 영역에서의 이동도(채널 이동도)와 소오스-드레인 사이의 인가 전계에 비례한다. 즉, 게이트에 정의 전압을 인가할수록 혹은 채널 이동도가 높을수록 MOS-FET는 낮은 저항(즉, 낮은 손실)으로 된다.
채널 이동도는 게이트 절연막/탄화규소 계면의 평탄함, 게이트 절연막 계면 근방의 탄화규소에 포함되는 결함 밀도(계면 준위 밀도)의 영향을 받는다. 게이트 절연막/탄화규소의 계면이 평활할수록, 그리고 계면 준위 밀도가 낮을수록 채널 이동도는 높은 값을 나타낸다.
게이트 절연막/탄화규소 계면의 평탄성을 유지하기 위해, 게이트 절연막 형성을 열산화에 상관없이 CVD법에 의해 형성하는 것도 가능하다. 예를 들어, 감압 기상 성장 장치를 이용하여 온도 750~850℃, 압력 0.5Torr의 조건에서 반응 가스 SiH4, N2O를 이용함으로써, SiC 기판 상에 SiO2막을 형성하는 것이 가능하다. 플라스마 CVD법을 이용하면, LPCVD법보다 더욱 저온으로 SiO2막을 형성하는 것이 가능하다. 그렇지만, CVD법에 의해 형성한 SiO2막은 열산화에 의해 형성한 SiO2막보다 저밀도이며, 또한 열산화막보다 다량의 불순물을 포함하고 있어, 그 절연 파괴 전계 강도와 장기 사용시의 안정성이 손상된다고 하는 문제가 있다.
CVD법에 의해 SiO2막을 형성하는 경우, SiO2막 형성시에 탄화규소 표면이 고온 산화 분위기에 노출되어 계면에 전하 트랩 중심이 되는 계면 준위가 형성된다. 따라서, SiO2막 형성시에 가능한 한 계면 준위가 형성되는 것을 방지하여 계면 준위 밀도를 저감할 필요가 있다. 이 문제를 해결하기 위해서, SiO2막 형성 전에 탄화규소 기판을 질화 처리하고, 탄화규소 주표면을 불활성화하여 MOS 계면을 고품질화한다. 그리고, 일본 특개 2006-156478호 공보(특허문헌 4)에 기재된 바와 같이 CVD 산화막을 질화 처리(N2O 가스 등에 의한 POA)함으로써 게이트 절연막의 품질이 개선되어 높은 채널 이동도가 달성된다. 이와 같은 질화 처리는 게이트 절연막/탄화규소 계면의 채널 이동도의 향상에 효과를 발휘하지만, 한편 도입된 질소가 산화막/탄화규소 계면에 국재(局在)하여 정의 고정 전하로서 잔류한다. 이 고정 전하는 플랫 밴드 전압을 부 방향으로 시프트시켜, MOSFET의 게이트 문턱값 전압 불안정하게 한다. 이와 동시에, 게이트 절연막의 전하 축적 내량을 열화시켜, 디바이스로서의 장기 안정성을 해치는 원인이 될 수 있다.
MOS형 혹은 MES형 전계 효과형 트랜지스터에 있어서는 채널 영역에 포함되는 결함이 채널 이동도나 누설 전류 등에 영향을 준다. 따라서, 채널 영역의 결함 밀도를 최대한 저감할 수 있도록 여러 가지의 발명이 이루어져 왔다. 예를 들어, 육방정 탄화규소에 있어서는 (0001) 표면의 결함 밀도를 저감할 수 있도록 의도적으로 <11-20> 방위로 미경사한 (0001)면 상에 호모에피택셜 성장을 실시한다. 그렇지만, 이 방법에 있어서는 결정 표면에서의 원자 스텝의 집합 합체(스텝 번칭) 현상이 일어나기 쉽고, 호모에피택셜 성장층의 표면 거칠기가 증대하여 채널 이동도가 저하된다고 하는 문제가 생기고 있었다. 이 문제를 해소할 수 있도록, 예를 들어 일본 특개 2006-66722호 공보(특허문헌 5)에 기재된 바와 같이, 육방정 탄화규소 기판 (0001)면을 <21-30> 방위로 0.5~10°미경사시키고, 그 표면에 버퍼층을 형성하여 불순물 밀도차에 기인하는 격자 부정합에 의한 변형을 완화하는 방법이 제안되고 있다. 이 방법에 의하면, 평활한 탄화규소 표면 및 산화막 계면을 얻는 것이 가능해진다.
그 외, 전계 효과형 트랜지스터의 채널 이동도를 향상시키는 방법으로는 채널을 형성하는 탄화규소 표면을 가능한 한 완전 결정의 평활한 청정 표면에 가깝게 함과 동시에 수소 종단(終端)함으로써 오염 원소의 부착을 막는 등의 처리 방법이 제안되고 있다. 예를 들어, 일본 특개 2006-351744호 공보(특허문헌 6)에 의하면, 탄화규소 기판에 게이트 절연막을 형성하는 공정 전에, 1500℃ 이상의 감압 반응로에서 수소를 공급함으로써 그 표면을 수 ㎚~0.1㎛ 정도 에칭함으로써 표면의 평탄화 및 청정화를 실현하고 있다.
일본특개2000-44396호공보 일본특개2003-119097호공보 일본특개2000-319099호공보 일본특개2006-156478호공보또는WO0068474A1 일본특개2006-66722호공보 일본특개2006-351744호공보또는그영어패밀리인US2007015333A1참조 상기특허문헌1~6의전체기재는여기에특히개시로서원용된다.
본 발명은 상기 문제점을 감안하여 이루어진 것으로, 쇼트키 배리어 다이오드나 MOS-FET 등의 탄화규소를 기판으로 하는 반도체 소자에 있어서, 기판의 결함 밀도에 관계없이 탄화규소 에피택셜층의 비(非)극성면 상에 있어서, 전극/탄화규소 계면 혹은 산화막(절연막)/탄화규소 계면의 전기적 특성과 안정성을 향상시키는 수단을 부여하는 것을 목적으로 하는 것이다.
본 발명에서는 쇼트키 배리어 다이오드에 있어서는 소자 제조 공정의 번잡함을 수반하지 않고, 대면적에 있어서 균일하고 안정적인 정류 특성을 실현시키기 위해서, MOS-FET에 있어서는 게이트 절연막/탄화규소 계면의 평탄성을 향상시키는 동시에 쿨롬 산란을 억제하여 채널 이동도의 향상을 실현하는 수단을 제공한다. 또, 본 발명에 의하면 게이트 절연막 형성 후의 N2O 처리 혹은 CVD막에 대한 질소 도입을 필요로 하지 않기 때문에, 소자 제조 공정이 단순하게 되는 것 외에 게이트 절연막/탄화규소 계면에 질소가 국재 하는 일이 없어져서, 소자 특성의 제어성과 장기 안정성을 해치는 원인이 배제된다.
본 발명에 의한 과제 해결 수단은 이하와 같다.
[1] 탄화규소로 이루어지는 반도체 기판과, 상기 반도체 기판 상에 형성되는 게이트 절연막과, 상기 게이트 절연막 상에 형성되는 게이트 전극을 가지는 반도체 소자에 있어서,
상기 반도체 기판 표면의 상기 게이트 절연막과의 접합면은
거시적으로는 비극성면에 평행하고, 또한 미시적으로는 비극성면과 극성면으로 이루어지며, 상기 극성면에서는 Si면 또는 C면 중 어느 한쪽의 면이 우세한 것을 특징으로 하는 반도체 소자.
[2] 탄화규소로 이루어지는 반도체 기판과, 상기 반도체 기판 상에 형성되는 게이트 절연막과, 상기 게이트 절연막 상에 형성되는 게이트 전극을 가지는 반도체 소자에 있어서,
상기 반도체 기판 표면의 상기 게이트 절연막과의 접합면은 테라스면과 한 방향으로 배향한 스텝단을 가지며,
상기 테라스면은 비극성면이며,
상기 스텝단은 Si면 또는 C면 중 어느 한쪽의 극성면으로 이루어지는 것을 특징으로 하는 반도체 소자.
[3] 탄화규소로 이루어지는 반도체 기판과, 상기 반도체 기판 상에 형성되는 게이트 절연막과, 상기 게이트 절연막 상에 형성되는 게이트 전극을 가지는 반도체 소자에 있어서,
상기 반도체 기판 표면의 상기 게이트 절연막과의 접합면은 테라스면과 한 방향으로 배향한 스텝단을 가지며,
상기 테라스면은 비극성면이고,
상기 테라스면이 스텝단의 배향 방향 및 스텝단의 배향 방향과 면내 직교 방향의 폭 비로 10배 이상인 것을 특징으로 하는 반도체 소자.
[4] 탄화규소로 이루어지는 반도체 기판과, 상기 반도체 기판 상에 형성되는 게이트 절연막과, 상기 게이트 절연막 상에 형성되는 게이트 전극을 가지는 반도체 소자에 있어서,
상기 반도체 기판 표면의 상기 게이트 절연막과의 접합면은 거시적으로는 비극성면에 평행하고, 또한 한 방향으로 배향한 스텝단을 포함하며,
상기 스텝단의 진폭이 0.5~10㎚의 범위인 것을 특징으로 하는 반도체 소자.
[5] 탄화규소로 이루어지는 반도체 기판과, 상기 반도체 기판 상에 형성되는 전극을 가지는 반도체 소자에 있어서,
상기 반도체 기판 표면의 상기 전극과의 접합면은
거시적으로는 비극성면에 평행하며, 또한 미시적으로는 비극성면과 극성면으로 이루어지고, 상기 극성면에서는 Si면 또는 C면 중 어느 한쪽의 면이 우세한 것을 특징으로 하는 반도체 소자.
[6] 탄화규소로 이루어지는 반도체 기판과, 상기 반도체 기판 상에 형성되는 전극을 가지는 반도체 소자에 있어서,
상기 반도체 기판 표면의 상기 전극과의 접합면은 테라스면과 한 방향으로 배향한 스텝단을 가지며,
상기 테라스면은 비극성면이고,
상기 스텝의 단면(端面)은 비극성면 및 Si면 또는 C면 중 어느 한쪽의 극성면으로 이루어지는 것을 특징으로 하는 반도체 소자.
[7] 탄화규소로 이루어지는 반도체 기판과, 상기 반도체 기판 상에 형성되는 전극을 가지는 반도체 소자에 있어서,
상기 반도체 기판 표면의 상기 전극과의 접합면은 테라스면과 한 방향으로 배향한 스텝을 가지며,
상기 테라스면은 비극성면이고,
상기 테라스면이 스텝 방향 및 스텝 방향과 면내 직교 방향의 폭 비로 10배 이상인 것을 특징으로 하는 반도체 소자.
[8] 탄화규소로 이루어지는 반도체 기판과, 상기 반도체 기판 상에 형성되는 전극을 가지는 반도체 소자에 있어서,
상기 반도체 기판 표면의 상기 전극과의 접합면은 거시적으로는 비극성면에 평행하며, 또한 한 방향으로 배향한 요철(凹凸)을 포함하고,
상기 요철의 진폭이 0.5~10㎚의 범위인 것을 특징으로 하는 반도체 소자.
[9] 상기 접합면에서의 상기 한쪽의 극성면이 차지하는 면적의 비율이 접합면 중의 전체 극성면의 면적을 1로 했을 때에 0.75~1의 범위인 것을 특징으로 하는 [1], [2], [5], [6] 중 어느 하나에 기재된 반도체 소자.
[10] 상기 테라스면의 폭(스텝단의 배향 방향과 기판면내 직교 방향의 폭)이 0~100㎚인 것을 특징으로 하는 [2], [3], [6], [7] 중 어느 하나에 기재된 반도체 소자.
[11] 상기 반도체 기판은 단결정 반도체 기판 상에 형성된 탄화규소 호모에피택셜막을 포함하는 것을 특징으로 하는 [1]~[10] 중 어느 하나에 기재된 반도체 소자.
[12] 상기 반도체 기판이 입방정 탄화규소이며, 상기 비극성면이 {001}면 또는 {110}면인 것을 특징으로 하는 [1]~[11] 중 어느 하나에 기재된 반도체 소자.
[13] 상기 반도체 기판이 육방정 탄화규소이며, 상기 비극성면이 {11-20}, {1-100}, {03-38}면 중 어느 하나인 것을 특징으로 하는 [1]~[11] 중 어느 하나에 기재된 반도체 소자.
[14] 상기 특정한 극성면이 Si 극성면인 것을 특징으로 하는 [1], [2], [5], [6], [9] 중 어느 하나에 기재된 반도체 소자.
[15] [1]~[14] 중 어느 하나에 기재된 반도체 소자의 제조 방법으로서,
적어도 한쪽의 주표면이 비극성면인 탄화규소 반도체 기판을 준비하는 공정,
상기 반도체 기판의 비극성면의 적어도 일부에 한 방향으로 배향한 스텝을 형성하는 공정,
상기 스텝 단면의 극성을 특정한 극성면으로 통일시키는 공정을 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
[16] 상기 한 방향으로 배향한 스텝을 형성하는 공정 및 스텝 단면의 극성을 특정한 극성면으로 통일시키는 공정은 게이트 절연막 또는 전극을 형성하는 공정의 전에 행해지는 [15]에 기재된 제조 방법.
종래, 탄화규소 기판을 이용한 반도체 소자에 있어서, 게이트 절연막과의 계면 부분 기판 표면의 평탄성 및 전극과의 계면 부분 기판 표면의 평탄성이 반도체 소자의 특성에 영향을 주는 것이 알려져 있어, 이 계면의 평탄성 향상을 목적으로 한 개량이 이루어져 왔다.
본 발명자들은 게이트 절연막과의 계면 부분 기판 표면의 극성 및 전극과의 계면 부분의 기판 표면의 극성이 반도체 소자의 특성에 영향을 주는 중요한 인자임을 찾아내어 본 발명에 이른 것이다.
예를 들어 특허문헌 3에 있어서, 기판 내의 마이크로 파이프 결함이 전파하지 않는 육방정 탄화규소 (11-20)면 상에 격자 부정합에 대한 버퍼층을 퇴적시킨 후에 에피택셜 성장을 행함으로써, 마이크로 파이프 결함의 전파를 막으며, 또한 평탄한 결정 표면을 가지는 탄화규소 에피택셜층의 형성을 가능하게 하고 있다. 그러나, 이들 면 방위는 비극성면이기 때문에, 탄화규소 에피택셜층의 최표면에 노출되는 극성이 일의적으로 정해지지 않는다. 그 결과, 전기적 다이폴 성분의 제어가 손상되어 내압을 비롯한 쇼트키 배리어 다이오드 특성의 면내 안정성이 손상된다고 하는 문제가 발생하고 있었다.
탄화규소 표면의 극성면을 통일하는 것은 예를 들어 MOS-FET의 경우에 있어서는 게이트 절연막/탄화규소의 계면을 평탄화하는데도 매우 중요하다. 예를 들어, 게이트 절연막을 열산화에 의해 형성하는 경우, 탄화규소 기판(21) 상에 탄화규소 에피택셜층(22)을 형성한 후, 건조 산소 혹은 수증기 분위기 중에서 열산화를 실시한다. 단, 탄화규소의 극성면인 C면과 Si면은 열산화 과정에 있어서 다른 산화 속도를 나타내며, 특히 C(탄소)면이 Si(규소)면과 비교해서 약 3배의 속도로 산화된다. 즉, 다른 극성면이 동시에 노출되는 표면에 있어서는 다른 극성면이 다른 속도로 열산화되어, 결과적으로 열산화막의 막 두께가 면내에서 불균일해진다. 그리고 열산화막 두께의 불균일성은 게이트 절연막/탄화규소 계면의 평탄성을 해치게 한다. 이 때문에, 극성면이 통일되어 있지 않은 탄화규소에 열산화를 가하여 MOS-FET를 형성해도, 채널 이동도가 낮게 억제되어 탄화규소 본래의 저손실 성능이 손상된다.
또, CVD법에 의한 SiO2막 형성 전에 탄화규소 기판을 질화 처리하고, 탄화규소 주표면을 불활성화하여 MOS 계면을 고품질화한 후, CVD 산화막을 질화 처리(N2O 가스 등에 의한 POA)함으로써 게이트 절연막의 품질이 개선되어 고채널 이동도가 달성되고 있다(예를 들어 특허문헌 4). 이와 같은 질화 처리는 게이트 절연막/탄화규소 계면의 채널 이동도의 향상에 효과를 발휘하지만, 한편으로, 도입된 질소가 산화막/탄화규소 계면에 국재하여, 정의 고정 전하로서 잔류한다. 이 고정 전하는 플랫 밴드 전압을 부 방향으로 시프트시켜, MOSFET의 게이트 문턱값 전압을 불안정하게 한다. 게이트 문턱값 전압의 변동을 억제하기 위해, 게이트 절연막/탄화규소 계면에 부의 고정 전하를 의도적으로 첨가하는 것도 가능하지만, 쇼트키 배리어 다이오드와 마찬가지로 게이트 절연막에 접하는 탄화규소의 극성이 일의적으로 정해지지 않아, 결과적으로, 전기적 다이폴 성분의 제어가 손상되어 쿨롬 산란에 의해 채널 이동도가 저하된다고 하는 문제가 생긴다.
전계 효과형 트랜지스터의 채널 이동도를 향상시키는 방법으로서, 탄화규소 기판에 게이트 절연막을 형성하는 공정 전에, 수소에 의한 표면 에칭을 행하여, 표면의 평탄화 및 청정화를 실현하는 수법이 있다(예를 들어 특허문헌 6). 이 방법에 따르면 평활한 표면을 얻을 수 있지만, 비극성면 상에서는 탄화규소 표면의 극성이 일의적으로 정해지지 않는 것은 전술한 대로이며, 결과적으로 전기적 다이폴 성분의 제어가 손상되어 쿨롬 산란에 의해 채널 이동도가 저하되는 것은 자명하다.
본 발명에 의하면, 비극성면을 주표면으로 하는 탄화규소라도, 게이트 절연막 혹은 금속과의 미시적인 계면에는 특정한 극성면이 배향하므로, 다른 극성면 사이에서 발생하는 불필요한 전계가 생기지 않으며, 또한 열산화 속도 등의 차이에 기인하는 계면의 평활성 열화가 일어나지 않는다. 그 결과, 쇼트키 배리어 다이오드에 있어서는 소자 제조 공정의 번잡함을 수반하지 않고, 대면적에 있어서 균일하고 안정적인 정류 특성이 발현된다. 또, MOS-FET에 있어서는 게이트 절연막/탄화규소 계면의 쿨롬 산란이 억제되어 채널 이동도의 향상에 의해 도통시의 손실이 저감된다. 　
또한, 본 발명에 의하면, 게이트 절연막에 질소를 첨가하는 일 없이 채널 이동도가 향상하기 때문에, 소자 제조 공정이 단순해지는 것 외에, 계면에 잔류하는 고정 전하의 영향을 입는 일이 없어진다. 이 결과, 설계대로의 소자 특성을 얻을 수 있으며, 또한 그 장기적 안정성도 뛰어나다고 하는 효과를 얻을 수 있다.
도 1은 쇼트키 배리어 다이오드의 구조도.
도 2는 횡형 MOS-FET의 구조도.
도 3은 [-110] 방위에 대략 평행한 연마 홈(기복)이 기판 표면에 마련된 이미지도를 나타낸다.
도 4에서 상부는 [-110] 방위에 평행한 스텝단을 갖는 계단 모양 표면의 이미지도이며, 하부는 (-110)면을 단면(斷面)으로 한 스텝 단면(端面)의 원자 모델이다.
도 5는 육방정 탄화규소의 결정 구조의 설명도.
도 6은 실시예 1에서 얻어진 [-110] 방위에 평행한 스텝 단면을 갖는 동일한 간격의 계단 모양의 형상을 나타낸다. 상부는 3C-SiC (001)면의 AFM상이다. 하부는 3C-SiC (-110)면을 단면으로 한 프로파일이다.
도 7은 실시예 5 및 참고예 5에서 제작한 MOS 다이오드 어레이에 대해, 산화막 용량 측정으로부터 산화막 두께를 구하고, 전류-전압 측정으로부터 측정한 내압 측정 결과를 나타낸다(하부). 상부는 3C-SiC (110)면을 단면으로 한 프로파일이다.
본 명세서에 있어서 사용하는 결정의 방위 및 면의 표기법에 대해 설명한다.
[방위]
[ ]는 특정 방위를 나타내는 표기로는 사용한다. 이에 비해, < >는 등가인 방위를 총칭한 표기로서 사용한다. 즉, <111> 방위는 [111], [-111], [1-11], [11-1], [-1-11], [1-1-1], [-11-1], [-1-1-1]의 집합을 의미한다.
[면]
마찬가지로, ( )는 특정 면을 나타내는 표기로서 사용한다. 이에 비해, [ ]는 등가인 면을 총칭한 표기로서 사용한다.
청구항에 있어서는 총칭으로서의 표기인 < > 또는 [ ]을 이용했을 경우라도, 명세서에서의, 예를 들어 실시예에 있어서는 특정 방위 [ ] 혹은 특정 면 ( )을 이용하고 있다. 이는 실시예에 있어서는 등가인 (010)면과 (001)면을 동시에 선택하는 것은 불가능하기 때문이다. 청구항에 있어서 < >를 이용한, 예를 들어 「법선축이 <001> 방위에 대략 평행하다」라는 표기는 예를 들어 「법선축이 [001] 방위, [010] 방위, [100] 방위 중 어느 하나에 대략 평행하다」는 것을 의미한다.
[반도체 소자]
본 발명의 반도체 소자에는
탄화규소로 이루어진 반도체 기판과, 상기 반도체 기판 상에 형성되는 게이트 절연막과, 상기 게이트 절연막 상에 형성되는 게이트 전극을 가지는 반도체 소자(이하, 반도체 소자(1)라고 부른다), 및
탄화규소로 이루어진 반도체 기판과, 상기 반도체 기판 상에 형성되는 전극을 가지는 반도체 소자(이하, 반도체 소자(2)라고 부른다)
의 2종류의 반도체 소자가 있다. 이하, 단순히 반도체 소자라고 하는 경우는 반도체 소자(1 및 2)의 양쪽 모두를 의미하는 것을 의도한다.
본 발명의 반도체 소자에서 이용하는 반도체 기판은 단결정 탄화규소로 이루어지고, 단결정 탄화규소는 예를 들어 입방정 탄화규소 3C-SiC 또는 육방정 SiC인 것이 가능하다. 이와 같이, 단결정 탄화규소에는 주로 입방정과 육방정의 탄화규소가 있지만, 본 발명에서는 어떠한 단결정 탄화규소를 이용하는 것도 가능하다. 단, 3C-SiC는 결정 중에서의 전자 이동도가 높기 때문에, 고속, 저손실, 고주파의 반도체 소자 재료로서 높은 성능 지수(FOM)를 가지기 때문에, 바람직하게는 입방정 탄화규소를 이용한다.
또한, 단결정 탄화규소로 이루어진 반도체 기판은 단결정 반도체 기판 그대로인 것도, 단결정 반도체 기판 상에 형성된 탄화규소 호모에피택셜막을 포함할 수도 있다. 반도체 소자를 형성하기 위한 반도체 기판은 불순물 농도가 1015/㎤ 레벨이든가 혹은 이온 주입 영역과의 PN 접합 다이오드 구조를 제대로 얻을 수 있는 정도의 불순물 농도인 것인 것이 적당하다. 따라서, 반도체 기판 자체가 처음부터 그러한 불순물 농도인 경우에는 탄화규소 호모에피택셜막을 마련하는 일 없이, 단결정 반도체 기판 그대로 이용할 수 있다. 단결정 반도체 기판이 그러한 불순물 농도를 갖지 않는 경우에는 불순물 농도를 조정한 탄화규소 호모에피택셜막을 마련하는 것이 적당하다.
또한, 실시예는 종형 MOSFET를 상정하고 있어, 종형으로 사용하는 경우, 기판 이면에 드레인 전극을 마련하지만, n-층(EPI층)에 전극을 마련하면 오믹(ohmic) 특성을 얻는 것이 어렵기 때문에, n＋층 기판 상에 n-층을 형성하고 있다. 횡형 MOSFET로 제작하는 경우는 이에 해당되지 않는다.
반도체 소자(1)는 적어도 일부의 전극 아래에 절연막을 통하여 반도체와 접하는 구조를 가지는 트랜지스터 또는 다이오드이며, 반도체 소자(2)는 전극이 절연막을 통하지 않고 반도체와 접하는 트랜지스터 또는 다이오드이다. 반도체 소자(1)의 트랜지스터는 예를 들어 MOS-FET와 IGBT 등이며, 반도체 소자(1)의 다이오드는 예를 들어 MOS 다이오드 등이다.
반도체 소자(2)의 다이오드란, 예를 들어 pn 다이오드, 쇼트키 배리어 다이오드 등이며(즉, MOS 다이오드 이외), 반도체 소자(2)의 트랜지스터란, 예를 들어 MES-FET, 사이리스터, GTO, MES-FET 등이다.
반도체 소자(1)에서의 게이트 절연막 및 게이트 전극의 재질, 형상, 배치 등, 또한 반도체 소자(2)에서의 전극의 재질, 형상, 배치 등은 반도체 소자의 종류에 따라 적절히 선택할 수 있다. 게이트 절연막은 예를 들어 SiO2, Al2O3 등인 것이 가능하며, 게이트 전극은 예를 들어 Al, Poly-Si 등인 것이 가능하다. 또한, 반도체 소자(2)에서의 전극은 예를 들어 Pt, Au, Ni 등인 것이 가능하다.
이하, 처음 부분에 반도체 소자(1)에 대해 설명하고, 그 다음에 반도체 소자(2)에 대해 설명한다.
[반도체 소자(1)]
반도체 소자(1)는 반도체 기판 표면의 게이트 절연막과의 접합면이 거시적으로는 비극성면에 평행하며, 또한 미시적으로는 비극성면과 극성면으로 이루어지고, 상기 극성면에서는 Si면(규소면) 또는 C면(탄소면)의 어느 한쪽의 면이 우세한 것을 특징으로 한다.(형태 A)
혹은 반도체 소자(1)는 반도체 기판 표면의 게이트 절연막과의 접합면이 테라스면과 한 방향으로 배향한 스텝단을 가지며, 테라스면은 비극성면이고, 스텝단은 Si면 또는 C면의 어느 한쪽의 극성면으로 이루어지는 것을 특징으로 한다.(형태 B)
혹은 반도체 소자(1)는 반도체 기판 표면의 게이트 절연막과의 접합면이 테라스면과 한 방향으로 배향한 스텝단을 가지며, 테라스면은 비극성면이고, 테라스면이 스텝단의 배향 방향 및 스텝단의 배향 방향과 기판면내 직교 방향의 폭비로 10배 이상인 것을 특징으로 한다.(형태 C)
혹은 반도체 소자(1)는 반도체 기판 표면의 게이트 절연막과의 접합면이 거시적으로는 비극성면에 평행하며, 또한 한 방향으로 배향한 스텝단을 포함하고, 스텝단의 진폭이 0.5~10㎚의 범위인 것을 특징으로 한다.(형태 D)
반도체 소자(1)에 있어서는 반도체 기판 표면의 게이트 절연막과의 접합면의 구조에 특징이 있다. 게이트 절연막과의 접합면이 되는 단결정 탄화규소로 이루어진 기판의 표면은 형태 A 및 D에 있어서는 거시적으로는 비극성면에 평행하다. 또, 형태 B 및 C에 있어서는 게이트 절연막과의 접합면이 되는 단결정 탄화규소로 이루어진 기판의 표면은 테라스면과 한 방향으로 배향한 스텝단을 가지며, 또한 테라스면은 비극성면이다.
단결정 탄화규소는 탄소와 규소가 1 대 1로 결합하여 이것들이 주기적으로 배치된 결정이며, 입방정 탄화규소에 있어서는 탄소-규소 쌍에 의한 육방 세밀면이 <111> 방위에 3층 주기로 적층된 구조를 가지고 있다(도 4 참조). 또, 육방정 탄화규소에 있어서는 탄소-규소 쌍에 의한 육방 세밀면이 <0001> 방위에 3층 주기를 제외한, 모든 가능한 단조로운 주기(monotonic period)로 적층된 구조이다. 탄소와 규소 쌍에 의한 육방 세밀면이 배치할 수 있는 3 종류의 위치를 A, B, C로 표현하면, 입방정 탄화규소의 적층 구조는 …ABCABC…로 표기할 수 있다. 한편, 육방정 탄화규소의 적층 주기는 …ABABABAB…(2H-SiC), …ABACABAC…(4H-SiC), …ABCACBABCACB…(6H-SiC), …ABCABACBABCABA…(8H-SiC) 등 무한 조합이 존재한다(도 5 참조).
입방정 및 육방정의 어느 탄화규소에 있어서도, 그 표면은 비극성면과 극성면으로 분류된다. 비극성면이란, 결함 등이 존재하지 않는 이상적인 면에 대해 말하면, 탄소 및 규소의 표면에서의 노출 확률이 동일한 면을 의미한다. 한편, 극성면이란, 탄소 또는 규소의 표면에서의 노출 확률이 동일하지 않은 면(예를 들어, 쪼개져서 갈라졌을 경우, Si 원자의 비결합수가 우세하게 표면에 노출하는 경우를 Si면이라고 부른다)으로 정의된다.
실제의 결정면에서는 결함 등이 존재하기 때문에, 비극성면 및 극성면의 양쪽 모두가 존재한다.
입방정 탄화규소 3C-SiC에 있어서, 극성면은 [111]면이며, [111]면 이외의 모든 면(무한하게 존재)이 비극성면이다. 일반적으로는 낮은 차수의 면으로서 [001]면군이나 [110]면군을 실용적인 비극성면으로서 들 수 있다. 구체적으로는 예를 들어 (001), (110)은 비극성면이며, (111), (1-1-1), (-11-1), (-1-11)은 Si 극성면이고, (-111), (1-11), (11-1), (-1-1-1)은 C 극성면이다.
또, 육방정 SiC에서의 극성면은 [0001]면이며, [0001]면군 이외의 모든 면(무한하게 존재)이 비극성면이다. 일반적으로는 낮은 차수의 면으로서 {11-20}면, {1-100}면, {03-38}면을 실용적인 비극성면으로서 들 수 있다.
형태 A에 있어서는 반도체 기판 표면의 게이트 절연막과의 접합면이 거시적으로는 비극성면에 평행하며, 또한 미시적으로는 비극성면 및 극성면으로 이루어지고, 극성면에는 Si면 또는 C면 중 어느 한쪽의 면이 우세하게 존재한다.
본 명세서에 있어서, 「미시적」이란, 예를 들어 원자 오더의 스케일에 주목하는 것을 의미하고, 「거시적」이란, 수십 미크론을 넘는 스케일에 주목하는 것을 의미한다. 다른 표기로는 「미시적」이란 원자 레벨이며, 「거시적」이란 접합면 전체를 평균화한 것이라고 해석할 수 있다. 따라서, 형태 A에 있어서는 수십 미크론 스케일에서의 상기 접합면에 주목했을 경우, 상기 접합면은 비극성면에 평행한 면이며, 원자 오더의 스케일에서의 상기 접합면에 주목했을 경우, 상기 접합면은 비극성면 및 극성면으로 이루어지고, 극성면에는 Si면 또는 C면 중 어느 한쪽의 면이 우세하게 존재한다. 환언하면, 상기 접합면에는 원자 오더에서는 비극성면 외에, 반드시 Si면 또는 C면 중 어느 한쪽의 극성면이 우세하게 존재하지만, 접합면 전체적으로 보면, 비극성면에 평행한 면이다. 구체예로는 표면이 비극성면으로 되어 있는 탄화규소 기판 표면에, 한 방향으로 기복을 작성했을 경우를 들 수 있다. 이 경우, 미시적으로는 Si면 또는 C면 중 어느 한쪽의 극성면이 우세하게 존재하고(기복의 경사도에 따라서는 비극성면도 존재), 거시적으로는 비극성면이 된다. 따라서, 거시적 표면이 Si면이나 C면이라고 하는 것은, 이것은 [111]면(즉 극성면)인 것을 의미하지만, 그러한 접합면을 가지는 소자는 본 발명의 범위 외의 소자이다.
상기와 같이 3C-SiC[001]면은 비극성면이며, 3C-SiC[001]면의 거시적 표면은 항상 비극성면이다. 따라서, 이 거시적 표면은 전체 미시적 표면의 극성과는 일치하지 않는다. 실제 거시적 표면에는 「거칠기(coarseness)」가 존재하므로, 특별한 제어를 하지 않는 경우에는 비극성면 외에, Si면 및 C면 모두 표면에 나타난다. 그에 비해, 본 발명에서는 미시적인 극성면에 대해서는 Si면 및 C면 중 어느 한쪽만이 표면에 나타나도록 제어한다.
Si면 및 C면 중 어느 한쪽만이 표면에 나타나도록 하는 제어는 구체적으로는 거칠기의 요철(스텝)의 방향을 특정 방향으로만 함으로써 행한다. 거칠기의 스텝의 배향 방향이 ＜110＞ 방향이든가 혹은 ＜1-10＞ 방향에 의해서 노출하는 극성과 달리, 본 발명에서는 Si 원자나 C 원자 중 어느 한쪽만 극성이 스텝단에 나타나도록 제어한다. 즉, 스텝이 모두 <110> 방위로 배향하고 있으면, 노출하는 극성은 Si면으로 통일되고, <-110> 방위로 배향하면 C면으로 통일된다.
상기 접합면에 존재하는 극성면을 어느 한쪽의 극성면으로 하고, 그 극성면에 통일시킴으로써 본 발명의 목적을 달성하는 것이 이론적으로는 가능하다고 본 발명자들은 생각하였다. 그러나, 현재까지 접합면의 극성면을 제어한다고 하는 수법도 알려져 있지 않으며, 따라서 그러한 통일적인 극성면을 가지는 접합면을 형성하는 것도 당연히 알려지지 않았다. 따라서, 본 발명에서는 예를 들어 3C-SiC의 경우이면, 비극성면인 [001]면을 이용하며, 또한 이 비극성면에 혼재하는 극성면을 어느 한쪽의 극성이 우세하게 되도록 제어함으로써, 비극성면인 [001]면이라도, 종래의 극성면을 표면으로 이용했을 때와 동일한 평활한 계면을 얻을 수 있다.
본 발명에 있어서는 미시적 표면(부분적인 극성면)이 반드시 존재한다. 따라서, 표면에 (비록, 원자 레벨의 높이임) 스텝을 갖지 않는 탄화규소 표면(접합면)을 가지는 소자는 본 발명에는 포함되지 않는다.
3C-SiC의 경우, 미시적 표면을 Si 극성으로 하려면 기복의 사면을 [110] 방위와 [-1-10] 방위로 배향시킨다. 미시적 표면을 C 극성으로 하는 경우에는 기복의 사면을 [-110] 방위와 [1-10] 방위로 배향시킨다. 또, (110)면의 경우에는 대략 평행한 「기복」을 마련하면 C면과 Si면이 대향하는 형태로 양 극성이 나타나게 되므로, Si 극성으로 하는 경우에는 [001] 방위로 미경사, C 극성으로 하는 경우에는 [00-1] 방위 미경사시킨다.
육방정 SiC의 경우에는 (11-20)면에서는 [0001] 방위(Si 극성), [000-1] 방위(C 극성), [1-100] 방위(Si 극성), [-1100] 방위(C 극성)의 어느 쪽인가로 경사진 면이다.
(1-100)면에서는 [0001] 방위(Si 극성), [000-1] 방위(C 극성), [11-20] 방위(Si 극성), [-1-120] 방위(C 극성) 중 어느 쪽인가로 경사진 면이다.
(03-38)면에서는 [01-10] 방위와 [0-110] 방위로 슬로프를 배향한 기복(Si 극성), [1010] 방위와 [-10-10] 방위(C 극성)로 슬로프를 배향한 기복이다.
형태 B에 있어서는 반도체 기판 표면의 게이트 절연막과의 접합면이 테라스면과 한 방향으로 배향한 스텝단을 가지며, 테라스면은 비극성면이며, 스텝단은 Si면 또는 C면 중 어느 한쪽의 극성면으로 이루어진다. 접합면에는 테라스면과 스텝단이 존재하고, 스텝단은 한 방향으로 배향한 것이다. 스텝단이 한 방향으로 배향한 것임으로 인하여, 스텝단이 극성면이더라도 Si면 또는 C면 중 어느 하나의 극성면이 된다. 극성면 및 비극성면, 나아가서는 스텝단의 배향은 형태 A와 동일하다.
형태 A 및 B에 있어서는 상기 접합면 중, 상기 한쪽의 극성면이 차지하는 면적의 비율, 즉, 형태 A에 있어서는 우세하게 존재하는 극성면이 차지하는 면적의 비율이, 예를 들어 접합면 중의 전체 극성면의 면적을 1로 했을 때에, 0.75~1의 범위인 것이 가능하다. 예를 들어, 상기 한쪽의 극성면(우세하게 존재하는 극성면)이 Si면인 경우, 「(Si면의 면적)／(접합면에서의 Si면의 면적＋C면의 면적)이 0.75~1의 범위인 것이 가능하다. 바람직하게는 이 비율은 0.8~1의 범위이며, 보다 바람직하게는 0.9~1의 범위이다.
형태 C에 있어서는 반도체 기판 표면의 게이트 절연막과의 접합면이 테라스면과 한 방향으로 배향한 스텝단을 가지며, 테라스면은 비극성면이고, 테라스면이 스텝 방향(스텝단의 배향 방향과 기판면내 직교 방향) 및 스텝 방향과 면내 직교 방향(스텝단의 배향 방향)의 폭비로 10배 이상이다. 접합면이 테라스면과 한 방향으로 배향한 스텝단을 가지며, 테라스면은 비극성면인 것은 형태 B와 동일하다. 또한, 테라스면이 스텝단의 배향 방향 및 스텝단의 배향 방향과 면내 직교 방향과의 폭비는 스텝의 빈도 및 테라스면 폭의 척도이며, 그것이 10배 이상인 것은 전체 표면적에 대한 특정 극성면의 점유 면적비가 높아지는 것을 의미한다. 스텝단의 배향 방향 및 스텝단의 배향 방향과 기판면내 직교 방향의 폭비는 바람직하게는 10배 이상, 보다 바람직하게는 30배 이상이다.
형태 B 및 C에 있어서는 상기 테라스면의 폭(스텝단의 배향 방향과 기판면내 직교 방향의 폭)은 예를 들어 0~100㎚인 것이 가능하며, 바람직하게는 0~20㎚의 범위이다.
형태 D에 있어서, 반도체 기판 표면의 게이트 절연막과의 접합면이 거시적으로는 비극성면에 평행하며, 또한 한 방향으로 배향한 스텝단을 포함하고, 상기 스텝단의 진폭(기판 표면의 법선 방향의 진폭)이 0.5~10㎚의 범위이다. 접합면이 거시적으로는 비극성면에 평행한 것은 형태 A와 동일하다. 접합면이 한 방향으로 배향한 스텝단을 포함하며, 또한 스텝단의 진폭이 0.5~10㎚의 범위인 것은 거시적 비극성면에 미세한 한 방향으로 배향한 스텝단이 존재하는 것을 의미한다. 스텝단의 진폭은 바람직하게는 0.5~3㎚의 범위이다.
반도체 소자(2)에 대해서는 반도체 소자(1)에서의 반도체 기판 표면의 게이트 절연막과의 접합면이 반도체 기판 표면과 전극의 접합면인 것 이외에는 상기 형태 A~D와 동일하다.
[반도체 소자의 제조 방법]
본 발명의 반도체 소자는
적어도 한쪽의 주표면이 비극성면인 탄화규소 반도체 기판을 준비하는 공정,
상기 반도체 기판의 비극성면의 적어도 일부에 한 방향으로 배향한 스텝을 형성하는 공정,
상기 스텝 단면의 극성을 특정한 극성면으로 통일시키는 공정을 포함하는 반도체 기판의 제조 방법에 따라서 제조된 기판을 이용하고, 특정 극성면으로 통일된 부분에 반도체 소자(1)의 경우이면, 게이트 절연막과 게이트 전극을 마련하고, 반도체 소자(2)의 경우이면, 전극을 마련함으로써 제조할 수 있다. 반도체 소자(1)의 경우의 게이트 절연막과 게이트 전극의 설치, 반도체 소자(2)의 경우의 전극의 설치는 기존의 방법으로 행할 수 있다.
이하에, 본 발명의 반도체 소자의 제조 방법으로 대해, 캐리어가 전자인 반도체 소자를 전제로 하여, 단결정 입방정 탄화규소 기판 상에 호모에피택셜층을 마련한 형태를 예로 설명한다.
캐리어 농도 1×1019/㎤ 정도의 n 타입 단결정 입방정 탄화규소 기판 상에 캐리어 농도 7×1015/㎤ 정도의 입방정 탄화규소 박막을 호모에피택셜 성장시킨다. 호모에피택셜 성장층의 전도 타입은 쇼트키 배리어 다이오드나 종형 MOS-FET 혹은 MES-FET를 원하는 경우에는 질소나 인을 첨가함으로써 n 타입으로 하고, 횡형 MOS-FET를 원하는 경우에는 알루미늄이나 붕소를 첨가함으로써 p 타입으로 한다. 호모에피택셜 성장하는 탄화규소의 막 두께는 성장 시간에 비례하여 조정되지만, 이것은 원하는 디바이스의 내압을 감안하여 적절히, 예를 들어 0.5~50㎛의 범위에서 선택된다. 본 발명의 효과를 얻는데, 호모에피택셜 성장 조건에는 특별히 제한은 없지만, 예를 들어 표 1에 나타내어진 것을 사용할 수 있다.
입방정 탄화규소 호모에피택셜 성장 조건
성장 온도(℃) 1300~1630
SiH4 유량(sccm) 10~50
C3H8 유량(sccm) 8~40
NH3 유량(sccm) 1~10
H2 유량(slm) 1~5
압력(Torr) 0.001~20
그 다음에, 입방정 탄화규소 박막 표면에 ＜-110＞ 방위에 대략 평행한 기복을 마련한다. 기복을 마련하는 방법에 관해서는 특별히 한정은 없으며, 예를 들어 직경 0.5~30㎛의 다이아몬드 지립(砥粒)을 이용하여 ＜-110＞ 방위에 대략 평행한 무수의 연마 홈을 형성해도 되며, 리소그래피 기술과 드라이 에칭 기술을 이용하여 ＜-110＞ 방위에 평행한 라인·앤드·스페이스 형상을 마련해도 된다. 결국, 상기 공정에 의해, 도 3에 나타낸 바와 같은 대향하는 특정 [111]면에 경사를 가지며, <-110> 방위에 대략 평행한 기복으로 입방정 탄화규소 박막 표면을 피복한다. 단, 이 기복의 고저차는 10㎚를 넘지 않는 것으로 한다.
다음으로, RCA 세정 방법, 즉 암모니아-과산화수소계 수용액으로 세정한 후, 묽은 불산 용액에 약 5분간 침지하고, 추가로 초순수로 약 5분간 린스 처리(세정)하여 자연 산화막을 완전하게 제거한다. 그 후, 이 입방정 탄화규소 기판을 350~600℃의 용융 KOH나 용융 NaOH 융액에 담금으로써 기복 사면의 스텝 단면은 모두 단일 극성으로 통일된다. 용융 KOH 이외에서는 예를 들어 이 입방정 탄화규소 기판을 600℃ 이하의 로(爐) 내의 수소 기체 중에서 1~수십 분간 열처리한다. 이 때, 로 내는 상압에서 수소 농도 50％(부피비) 이상의 불활성기 중에 수소를 포함하는 기체를 이용한다. 수소 처리된 표면의 원자간력현미경(AFM) 상은 도 6과 같이 되며, <-110> 방위에 평행한 계단 모양의 형상이 나타난다. 그리고, <-110> 방위에 평행한 스텝의 높이(스텝단의 진폭)는 2층의 Si-C층의 높이에 상당하는 0.5㎚가 되고, 스텝 단면은 모두 단일 극성으로 통일된다. Si면이나, C면으로 통일된다.
스텝 단면의 극성을, 특정한 극성면으로 통일시키는 공정은 상기와 같이 수소 환원 처리 공정인 것이 가능하다. 혹은 스텝 단면의 극성을 특정한 극성면으로 통일시키는 공정은 알칼리 처리 공정인 것이 가능하다. 알칼리 처리에 의한 방법도 실시예에 나타낸다.
이 단일 극성화한 입방정 탄화규소 표면에 니켈, 백금, 금 등을 퇴적하고, 소정의 전극 형상으로 가공함으로써 본 발명에 의한 쇼트키 배리어 다이오드가 형성된다. 혹은 MOS-FET 제작에 있어서는 게이트 절연막을 형성한 후, 소오스 영역, 드레인 영역에 도너 불순물(질소, 인 등)을 첨가하고, 뒤이어서 각각의 영역에 니켈, 알루미늄, 다결정 실리콘 등의 전극을 배치하여 그 구조를 형성한다. 게이트 절연막의 형성에 있어서는 탄화규소 표면을 산화 분위기 중에서 열산화해도 되며, CVD법에 의해 절연막을 퇴적해도 된다. 혹은 질산(수용액)에 탄화규소 기판을 침지하면서 가열하여 비등시켜 탄화규소 기판 상에 균일한 SiO2 피막을 형성하는 것도 가능하다. 결국, 게이트 절연막의 두께는 원하는 반도체 소자의 문턱값 전압이나 내압을 감안하여 결정되지만, 10~수 십㎚의 두께가 되도록, 각각의 처리 시간에 의해서 조정할 수 있다.
상기와 같이, 예를 들어, 입방정 탄화규소 (001) 비극성면에 대한 극성 부여를 거쳐 반도체 소자를 형성함으로써, 설계대로의 고내압, 저손실의 소자 특성을 얻을 수 있을 뿐만 아니라, 장기적 안정성도 뛰어난 반도체 소자를 얻을 수 있다. 육방정 탄화규소를 이용했을 경우와 동일하다.
실시예
이하에, 본 발명에 대해서 실시예 및 참고예에 기초하여 추가로 설명한다.
<실시예 1>
본 발명에 따라, Ni/3C-SiC 쇼트키 배리어 다이오드를 제작하였다. 우선 캐리어 농도 3.0×1018/㎤의 n 타입 단결정 입방정 탄화규소 기판 (001)면 상에 CVD법을 이용하여 캐리어 농도 3.0×1015/㎤의 n 타입 호모에피택셜층을 성장시켰다. 성장 조건은 표 2에 따랐다. 성장막 두께는 성장 시간에 의해 조정하였다.
단결정 입방정 탄화규소 기판 상에 대한 호모에피택셜 성장 조건
성장 온도(℃) 1600
SiH4 유량(sccm) 30
C3H8 유량(sccm) 17
NH3 유량(sccm) 1
H2유량(slm) 2
압력(Torr) 10
성장막 두께(㎛) 15
그 다음에, 호모에피택셜 성장시킨 입방정 탄화규소 박막 표면에 직경 1㎛의 다이아몬드 지립을 이용하여, [-110] 방위에 대략 평행한 무수의 연마 홈을 형성하였다. 이 공정에 의해, 입방정 탄화규소 박막 표면에, (111)면과 (-1-11)면을 오프 방향으로 하는 기복을 형성하였다. 단, 연마 후의 단계에서는 이론적인 면({100}면이나 {111}면) 이외에 질서가 흐트러진 면이 나와 있는 상태이다. 기복의 고저차는 2㎚ 정도이며, 기복 정상간의 평균 거리는 1㎛였다.
다음으로, 연마 홈 제작 공정에 의해서 탄화규소 표면에 발생한 결정 결함층을 제거하기 위해, 1100℃ 60분의 건조 산소 분위기 중에서의 열산화를 실시한 후, 그 열산화막을 5% HF 중의 10분간의 에칭으로 제거하였다. 이 공정에 의해, 상기 기복 형상이 유지된 채로 탄화규소 표면의 15㎚ 영역이 균일하게 제거되었다.
다음으로, 표 3의 조건에 따라 기판 표면을 세정한 후 묽은 불산 용액에 약 5분간 침지하고, 추가로 초순수로 5분간 린스 처리(세정)함으로써 자연 산화막을 완전하게 제거하였다.
기판 표면의 세정 조건
1 H2SO4 ＋ H2O2 → 1：1로 조합 5분 (80~90℃)
2 DI(순수)/US (초음파 세정) → 1분
3 NH4OH ＋ H2O2 ＋ H2O → 1：1：5로 조합 5분 (80℃)
4 DI/US → 1분
5 HF(0.5%) → 5분 (실온)
6 DI/US → 1분
7 HCl ＋ H2O2 ＋ H2O → 1：1：6 5분 (80℃)
8 DI/US → 1분
9 HF(0.5%) → 1분 (실온)
10 DI/US → 1분
11 건조
그 후, 이 입방정 탄화규소 기판에 100%의 상압 수소 분위기 중에서 400℃, 300분간의 열처리를 실시하여 [-110] 방위에 평행한 스텝 단면을 갖는 계단 모양의 형상을 형성하였다. 계단 형상은 도 6에 나타낸 바와 같이 동일한 간격이며, 그 스텝 높이는 2층의 Si-C층의 높이에 상당하는 0.5~0.6㎚였다. 스텝 단면은 스텝이 [-110] 방위에 평행한 계단 모양의 형상을 가짐으로 인하여, 모두 Si 극성으로 통일되었다. [-110] 방위에 평행한 스텝은 그 스텝 단면은 [111] 방위로 배향한 면이며, 필연적으로 Si 극성면이 된다. 즉, 연마 후의 표면에 존재하고 있던 질서가 흐트러진 면이 소실되어, 이론적인 면의 스텝이 형성되고 있는 것 및 극성이 통일되고 있는 것이 확인되었다.
다음으로, 이 Si 극성으로 통일된 호모에피택셜 입방정 탄화규소막 표면에 스테인리스제 직경 200㎛의 원형의 개구부를 가지는 스텐실 마스크를 얹어 놓고, 100㎚ 두께의 니켈을 전자 빔 증착법에 의해 퇴적하였다. 마지막으로, n 타입 단결정 입방정 탄화규소 기판의 이면측 전체 면에 100㎚ 두께의 니켈을 전자 빔 증착에 의해 증착하여 Ni/3C-SiC 쇼트키 배리어 다이오드를 제작하였다.
＜실시예 2＞
본 발명에 따라, Ni/3C-SiC 쇼트키 배리어 다이오드를 제작하였다.
실시예 1과 동일한 기판을 이용하고, 동일한 방법 및 조건으로 호모에피택셜 성장시킨 입방정 탄화규소 박막 표면에 직경 1㎛의 다이아몬드 지립을 이용하여, [110] 방위에 대략 평행한 무수의 연마 홈을 형성하였다. 이 공정에 의해 (-111)면과 (1-11)면을 오프 방향으로 하는 기복으로 입방정 탄화규소 박막 표면을 피복하였다. 단, 연마 후의 단계에서는 이론적인 면 이외에 질서가 흐트러진 면이 나와 있는 상태이다. 기복의 고저차는 2㎚이며, 기복간의 평균 거리는 1㎛였다.
다음으로, 실시예 1과 동일한 방법 및 조건으로 열산화, 에칭, 묽은 불산 용액 침지, 린스 처리(세정)를 순차적으로 행함으로써 자연 산화막을 완전하게 제거하였다.
그 후, 얻어진 입방정 탄화규소 기판에 실시예 1과 동일한 방법 및 조건으로 상압 수소 분위기 중에서 열처리를 실시하여 [110] 방위에 평행한 스텝 단면을 가지는 계단 모양의 형상을 형성하였다. 계단 형상은 도 6에 나타내는 바와 같이 동일한 간격이며, 그 스텝 높이는 2층의 Si-C층의 높이에 상당하는 0.5~0.6㎚였다. 스텝 단면은 스텝이 [110] 방위에 평행한 계단 모양의 형상을 가짐으로 인하여 모두 C 극성으로 통일되었다. [110] 방위에 평행한 스텝은 그 스텝 단면은 [1-11] 방위로 배향한 면이며, 필연적으로 C 극성면이 된다. 즉, 연마 후의 표면에 존재하고 있던 질서가 흐트러진 면이 소실되어, 이론적인 면의 스텝이 형성되어 있는 것 및 극성이 통일되어 있는 것이 확인되었다.
뒤이어서, 이 C 극성으로 통일된 호모에피택셜 입방정 탄화규소막 표면에 실시예 1과 동일한 방법 및 조건으로 100㎚ 두께의 니켈을 퇴적하고, n 타입 단결정 입방정 탄화규소 기판의 이면측 전체 면에 100㎚ 두께의 니켈을 증착하여, Ni/3C-SiC 쇼트키 배리어 다이오드를 제작하였다.
＜참고예 1＞
본 발명의 참고예로서, Ni/3C-SiC 쇼트키 배리어 다이오드를 이하의 공정으로 제작하였다. 실시예 1과 동일한 기판을 이용하고, 동일한 방법 및 조건으로 호모에피택셜 성장시킨 입방정 탄화규소 박막 표면에 직경 1㎛의 다이아몬드 지립을 이용하여, [100] 방위에 대략 평행한 무수의 연마 홈을 형성하였다. 이 공정에 의해 (110)면과 (-1-10)면을 오프 방향으로 하는 기복으로 입방정 탄화규소 박막 표면을 피복하였다. 단, 연마 후의 단계에서는 이론적인 면 이외에 질서가 흐트러진 면이 나와 있는 상태이다. 기복의 고저차는 2㎚이며, 기복간의 평균 거리는 1㎛였다.
다음으로, 실시예 1과 동일한 방법 및 조건으로 열산화, 에칭, 묽은 불산 용액 침지, 린스 처리(세정)를 순차적으로 행함으로써 자연 산화막을 완전하게 제거하였다.
그 후, 이 입방정 탄화규소 기판에 실시예 1과 동일한 방법 및 조건으로 상압 수소 분위기 중에서의 열처리를 실시했다. 그러나, 도 6에 나타내는 바와 같은 동일한 간격의 스텝은 나타나지 않고, 부정형이면서 높이가 불균일한 스텝이 나타났다. 이로 인하여, 표면에 나타난 스텝에는 Si 극성과 C 극성의 쌍방이 동시에 포함되어 있는 것이 판명되었다.
다음으로, 이 표면에 실시예 1과 동일한 방법 및 조건으로 100㎚ 두께의 니켈을 퇴적하고, 추가로 n 타입 단결정 입방정 탄화규소 기판의 이면측 전체 면에 100㎚ 두께의 니켈을 증착하여, Ni/3C-SiC 쇼트키 배리어 다이오드를 제작하였다.
＜참고예 2＞
본 발명의 참고예로서, Ni/3C-SiC 쇼트키 배리어 다이오드를 이하의 공정으로 제작하였다. 실시예 1과 동일한 기판을 이용하고, 동일한 방법 및 조건으로 n 타입 호모에피택셜층을 성장시켰다.
다음으로, 실시예 1과 동일한 방법 및 조건으로 열산화, 에칭, 묽은 불산 용액 침지, 린스 처리(세정)를 순차적으로 행함으로써 자연 산화막을 완전하게 제거하였다.
그 후, 이 입방정 탄화규소 기판에 실시예 1과 동일한 방법 및 조건으로 상압 수소 분위기 중에서의 열처리를 실시했다. 그러나, 도 6에 나타내는 바와 같은 스텝은 나타나지 않아, 평활한 표면임이 발견되었다.
다음으로, 이 표면에 실시예 1과 동일한 방법 및 조건으로 100㎚ 두께의 니켈을 전자 빔 증착법에 의해 퇴적하고, 추가로 n 타입 단결정 입방정 탄화규소 기판의 이면측 전체 면에 100㎚ 두께의 니켈을 증착하여, Ni/3C-SiC 쇼트키 배리어 다이오드를 제작하였다.
＜참고예 3＞
본 발명의 참고예로서, Ni/3C-SiC 쇼트키 배리어 다이오드를 이하의 공정으로 제작하였다. 실시예 1과 동일한 기판을 이용하고, 동일한 방법 및 조건으로 호모에피택셜 성장시킨 입방정 탄화규소 박막 표면에 실시예 1과 동일하게 [-110] 방위에 대략 평행한 무수의 연마 홈을 형성하고, 입방정 탄화규소 박막 표면에 (111)면과 (-1-11)면을 오프 방향으로 하는 기복을 형성하였다. 단, 연마 후의 단계에서는 이론적인 면 이외에 질서가 흐트러진 면이 나와 있는 상태이다. 기복의 고저차는 2㎚이며, 기복간의 평균 거리는 1㎛였다.
다음으로, 실시예 1과 동일한 방법 및 조건으로 열산화, 에칭, 묽은 불산 용액 침지, 린스 처리(세정)를 순차적으로 행함으로써 자연 산화막을 완전하게 제거하였다.
이 표면에는 도 6에 나타내는 바와 같은 동일한 간격의 스텝은 나타나지 않고, 부정형이면서 높이가 불균일한 스텝이 나타났다. 이로 인하여, 표면에 나타난 스텝에는 Si 극성과 C 극성의 쌍방이 동시에 포함되어 있음이 판명되었다.
다음으로, 이 표면에 실시예 1과 동일한 방법 및 조건으로 100㎚ 두께의 니켈을 퇴적하고, 추가로 n 타입 단결정 입방정 탄화규소 기판의 이면측 전체 면에 100㎚ 두께의 니켈을 증착하여, Ni/3C-SiC 쇼트키 배리어 다이오드를 제작하였다.
＜실시예 3＞
본 발명에 따라, Pt/3C-SiC 쇼트키 배리어 다이오드를 제작하였다. 실시예 1과 동일한 기판을 이용하고, 동일한 방법 및 조건으로 호모에피택셜 성장시킨 입방정 탄화규소 박막 표면에 실시예 1과 동일하게 [-110] 방위에 대략 평행한 무수의 연마 홈을 형성하고, 입방정 탄화규소 박막 표면에 (111)면과 (-1-11)면을 오프 방향으로 하는 기복을 형성하였다. 단, 연마 후의 단계에서는 이론적인 면 이외에 질서가 흐트러진 면이 나와 있는 상태이다. 기복의 고저차는 2㎚이며, 기복간의 평균 거리는 1㎛였다.
다음으로, 실시예 1과 동일한 방법 및 조건으로 열산화, 에칭, 묽은 불산 용액 침지, 린스 처리(세정)를 순차적으로 행함으로써 자연 산화막을 완전하게 제거하였다.
그 후, 이 입방정 탄화규소 기판에 실시예 1과 동일한 방법 및 조건으로 상압 수소 분위기 중에서의 열처리를 실시하여 [-110] 방위에 평행한 스텝단을 갖는 계단 모양의 형상으로 덮었다. 계단 형상은 도 6에 나타내는 바와 같이 동일한 간격이며, 그 스텝 높이는 2층의 Si-C층의 높이에 상당하는 0.5~0.6㎚였다. 또한, 스텝 단면은 실시예 1과 동일하게 모두 Si 극성으로 통일되었다. 즉, 연마 후의 표면에 존재하고 있던 질서가 흐트러진 면이 소실되어, 이론적인 면의 스텝이 형성되어 있는 것 및 극성이 통일되어 있는 것이 확인되었다.
이어서, 이 Si 극성으로 통일된 호모에피택셜 입방정 탄화규소막 표면에 실시예 1과 동일한 방법 및 조건으로 100㎚ 두께의 백금을 퇴적하고, 추가로 n 타입 단결정 입방정 탄화규소 기판의 이면측 전체 면에 100㎚ 두께의 니켈을 증착하여 Pt/3C-SiC 쇼트키 배리어 다이오드를 제작하였다.
＜실시예 4＞
본 발명에 따라 Pt/3C-SiC 쇼트키 배리어 다이오드를 제작하였다. 실시예 1과 동일한 기판을 이용하고, 동일한 방법 및 조건으로 호모에피택셜 성장시킨 입방정 탄화규소 박막 표면에 실시예 2와 동일하게 [110] 방위에 대략 평행한 무수의 연마 홈을 형성하고, (-111)면과 (1-11)면을 오프 방향으로 하는 기복을 형성하였다. 단, 연마 후의 단계에서는 이론적인 면 이외에 질서가 흐트러진 면이 나와 있는 상태이다. 기복의 고저차는 2㎚이며, 기복간의 평균 거리는 1㎛였다.
다음으로, 실시예 1과 동일한 방법 및 조건으로 열산화, 에칭, 묽은 불산 용액 침지, 린스 처리(세정)를 순차적으로 행함으로써 자연 산화막을 완전하게 제거하였다.
그 후, 이 입방정 탄화규소 기판에 실시예 1과 동일한 방법 및 조건으로 상압 수소 분위기 중에서의 열처리를 실시하여 [110] 방위에 평행한 스텝단을 갖는 계단 모양의 형상으로 덮었다. 계단 형상은 도 6에 나타내는 바와 같이 동일한 간격이며, 그 스텝 높이는 2층의 Si-C층의 높이에 상당하는 0.5~0.6㎚였다. 스텝 단면은 실시예 2와 동일하게, 모두 C 극성으로 통일되었다. 즉, 연마 후의 표면에 존재하고 있던 질서가 흐트러진 면이 소실되어, 이론적인 면의 스텝이 형성되고 있는 것, 및 극성이 통일되고 있는 것이 확인되었다.
다음으로, 이 C 극성으로 통일된 호모에피택셜 입방정 탄화규소막 표면에 실시예 1과 동일한 방법 및 조건으로 100㎚ 두께의 백금을 퇴적하고, 추가로 n 타입 단결정 입방정 탄화규소 기판의 이면측 전체 면에 100㎚ 두께의 니켈을 증착하여 Pt/3C-SiC 쇼트키 배리어 다이오드를 제작하였다.
＜참고예 4＞
참고예로서, Pt/3C-SiC 쇼트키 배리어 다이오드를 이하의 공정으로 제작하였다. 실시예 1과 동일한 기판을 이용하고, 동일한 방법 및 조건으로 호모에피택셜 성장시킨 입방정 탄화규소 박막 표면에 실시예 2와 동일하게, [100] 방위에 대략 평행한 무수의 연마 홈을 형성하고, (110)면과 (-1-10)면을 오프 방향으로 하는 기복을 형성하였다. 단, 연마 후의 단계에서는 이론적인 면 이외에 질서가 흐트러진 면이 나와 있는 상태이다. 기복의 고저차는 2㎚이며, 기복간의 평균 거리는 1㎛였다.
다음으로, 실시예 1과 동일한 방법 및 조건으로 열산화, 에칭, 묽은 불산 용액 침지, 린스 처리(세정)를 순차적으로 행함으로써 자연 산화막을 완전하게 제거하였다.
그 후, 이 입방정 탄화규소 기판에 실시예 1과 동일한 방법 및 조건으로 상압 수소 분위기 중에서의 열처리를 실시하였으나, 도 6에 나타내는 바와 같은 동일한 간격의 스텝은 나타나지 않고, 부정형이면서 높이가 불균일한 스텝이 나타났다. 이로부터, 표면에 나타난 스텝에는 Si 극성과 C 극성의 쌍방이 동시에 포함되어 있는 것이 판명되었다.
다음으로, 이 표면에 실시예 1과 동일한 방법 및 조건으로 100㎚ 두께의 백금을 퇴적하고, 추가로 n 타입 단결정 입방정 탄화규소 기판의 이면측 전체 면에 100㎚ 두께의 니켈을 증착하여, Pt/3C-SiC 쇼트키 배리어 다이오드를 제작하였다.
상기한 실시예 1~4와 참고예 1~4에서 제작한 3C-SiC 쇼트키 배리어 다이오드에 대해, 호모에피택셜 입방정 탄화규소막 표면의 쇼트키 전극을 애노드, 단결정 입방정 탄화규소 기판의 이면측의 니켈 전극을 캐소드로 하고, 실온에서의 전류-전압 특성을 측정하였다. 각각의 순방향 특성의 기울기로부터 이상 인자 n, 0V에서의 외부 삽입값으로부터 쇼트키 장벽 높이를 산출하였다. 또, 역방향 특성으로부터, 내압 및 100V 인가시에서의 누설 전류 밀도를 측정하였다. 각각의 특성을 표 4에 정리한다.
Ni/3C-SiC 쇼트키 배리어 다이오드의 특성 비교
극성면 쇼트키
전극		 이상 인자 장벽 높이
(eV)		 역방향
내압(V)		 누설 전류 밀도
(역방향 100V 인가)
(A/㎠)
실시예 1 Si면 Ni 1.06 0.64 480 1.4×10－7
실시예 2 C면 1.13 0.63 340 8.1×10－7
참고예 1 혼합 1.77 0.29 135 1.4×10－5
참고예 2 혼합 1.69 0.27 115 3.2×10－3
참고예 3 혼합 1.82 0.34 154 4.8×10－5
실시예 3 Si면 Pt 1.02 0.82 590 8.3×10－8
실시예 4 C면 1.10 0.79 533 1.4×10－7
참고예 4 혼합 1.52 0.55 328 6.2×10－6
이상의 결과로부터, 본 발명은 쇼트키 전극 계면의 단면(端面)에서의 극성을 통일함으로써 원하지 않는 전계 발생을 배제하여 결정 결함 밀도를 저감하고, 탄화규소의 전자 친화력과 금속의 일함수로부터 정해지는 안정된 쇼트키 장벽을 발현하게 하여 소정의 내압의 소자 제조를 가능하게 한다. 나아가서는 쇼트키 접합부에서의 결함에 의한 열확산 이외의 전류 성분, 예를 들어 재결합 중심 혹은 계면의 전기적 다이폴의 존재에 의한 장벽 높이의 불균일성 등에 기인하는 누설 전류가 저감함으로써, 뛰어난 정류성을 가져오는 것은 분명하다. 이상의 지견은 MES-FET를 제작할 때에도 들어맞아, 본 발명에 의해 높은 내압과 낮은 누설 전류가 실현되는 것은 자명하다.
＜실시예 5＞
본 발명에 따라 MOS 다이오드를 제작하였다. 실시예 1과 동일한 기판을 이용하고, 동일한 방법 및 조건으로 호모에피택셜 성장시킨 입방정 탄화규소 박막 표면에 실시예 1과 동일하게 [-110] 방위에 대략 평행한 무수의 연마 홈을 형성하고, (111)면과 (-1-11)면을 오프 방향으로 하는 기복을 형성하였다. 단, 연마 후의 단계에서는 이론적인 면 이외에 질서가 흐트러진 면이 나와 있는 상태이다. 기복의 고저차는 2㎚이며, 기복간의 평균 거리는 1㎛였다.
다음으로, 실시예 1과 동일한 방법 및 조건으로 열산화, 에칭, 묽은 불산 용액 침지, 린스 처리(세정)를 순차적으로 행함으로써 자연 산화막을 완전하게 제거하였다.
그 후, 이 입방정 탄화규소 기판에 실시예 1과 동일한 방법 및 조건으로 상압 수소 분위기 중에서의 열처리를 실시하여 [-110] 방위에 평행한 스텝단을 가지는 계단 모양의 형상으로 덮었다. 계단 형상은 도 6에 나타내는 바와 같이 동일한 간격이며, 그 스텝 높이는 2층의 Si-C층의 높이에 상당하는 0.5~0.6㎚였다. 스텝 단면은 모두 Si 극성으로 통일되었다.
그 후, 1000℃ 600분의 건조 산소 분위기 중에서의 열산화에 의해, 입방정 탄화규소 표면에 막 두께 45~55㎚의 열산화막을 형성하였다.
다음으로, 열산화막을 형성한 호모에피택셜 입방정 탄화규소막 표면에 실시예 1과 동일한 방법 및 조건으로 100㎚ 두께의 니켈을 퇴적하고, 추가로 n 타입 단결정 입방정 탄화규소 기판의 이면측 전체 면에 100㎚ 두께의 니켈을 증착하여, 20㎜ □형상의 탄화규소 기판 상에 MOS 다이오드 어레이를 제작하였다.
＜참고예 5＞
실시예 5에 대한 참고예로서, 이하의 공정으로 MOS 다이오드를 제작하였다.
실시예 1과 동일한 기판을 이용하고, 동일한 방법 및 조건으로 n 타입 호모에피택셜층을 성장시켰다.
다음으로, 실시예 1과 동일한 방법 및 조건으로 열산화, 에칭, 묽은 불산 용액 침지, 린스 처리(세정)를 순차적으로 행함으로써 자연 산화막을 완전하게 제거하였다.
그 후, 이 입방정 탄화규소 기판에 실시예 1과 동일한 방법 및 조건으로 상압 수소 분위기 중에서의 열처리를 실시하였으나, 표면은 평활하고, 특정 극성면을 나타내는 스텝은 관측되지 않았다.
그 후, 1000℃ 600분의 건조 산소 분위기 중에서의 열산화에 의해, 입방정 탄화규소 표면에 막 두께 45~55㎚의 열산화막을 형성하였다.
다음으로, 열산화막을 형성한 호모에피택셜 입방정 탄화규소막 표면에 실시예 1과 동일한 방법 및 조건으로 100㎚ 두께의 니켈을 퇴적하고, 추가로 n 타입 단결정 입방정 탄화규소 기판의 이면측 전체 면에 100㎚ 두께의 니켈을 증착하여, 20㎜ □형상의 탄화규소 기판 상에 MOS 다이오드 어레이를 제작하였다.
실시예 5 및 참고예 5에서 제작한 MOS 다이오드 어레이에 대해, 산화막 용량 측정으로부터 산화막 두께를 구하고, 전류-전압 측정으로부터 내압을 구하였다. 도 7에 측정한 MOS 다이오드의 내압 측정 결과를 게재한다. 실시예, 참고예의 산화막 두께는 각각 53㎚, 47㎚이며, 어레이를 구성하는 전체 수의 다이오드에 대해 전류-전압을 측정하고, 그것들로부터 구한 산화막 절연 파괴 전계 강도와 그 표준 편차를 구하였다. 결과를 표 5에 나타낸다.
MOS 다이오드의 비교
MOS 계면의 극성 산화막 두께(nm) 산화막 절연 파괴 전계 강도
±표준 편차(MV/㎝)
실시예 5 Si면 53 8.5±0.1
참고예 5 혼합 47 7.4±0.4
표 5로부터 이하의 점이 분명해졌다. 동일 열산화 조건에 관계없이, 표면 극성을 Si면으로 통일한 실시예 5의 쪽이 참고예 5에 대해 산화 속도가 향상되어 있었다.
한편, 절연 파괴 전계 강도에 관해서는 참고예 5에 대해, 극성을 Si면으로 통일한 실시예 5의 쪽이 높은 전계 강도와 균일성(작은 표준 편차)을 나타냈다. 이것은 산화막 형성에 앞서, 입방정 탄화규소 표면의 극성을 통일함으로써, 극성에 의한 산화 속도의 차이의 영향을 받지 않고, 균일한 산화막이 광범위하게 형성될 수 있음을 나타내고 있다. 이 지견은 MOSFET의 게이트 산화막에 있어서도 들어맞아, 본 발명을 MOSFET의 게이트 산화막 형성 프로세스에 적용함으로써 광범위하고 균일한 게이트 산화막이 형성 가능함이 분명하다.
＜실시예 6＞
본 발명에 따라 n-channel의 횡형 MOS-FET를 제작하였다. 우선, 캐리어 농도 3.0×1018/㎤의 n 타입 단결정 입방정 탄화규소 기판 (001)면 상에 CVD법을 이용하여 p 타입의 호모에피택셜층을 성장시켰다. 성장 조건은 표 6에 따랐다. 성장막 두께는 성장 시간에 의해 조정하였다.
단결정 입방정 탄화규소 기판 상에 대한 호모에피택셜 성장 조건
성장 온도(℃) 1600
SiH4 유량(sccm) 30
C3H8 유량(sccm) 15
Al(CH3)3 유량(sccm) 10
H2 유량(slm) 2
압력(Torr) 10
성장막 두께(㎛) 20
그 다음에, 직경 1㎛의 다이아몬드 지립을 이용하여 호모에피택셜 성장시킨 입방정 탄화규소 박막 표면의 [-110] 방위에 대략 평행한 무수의 연마 홈을 형성하였다. 이 공정에 의해 (111)면과 (-1-11)면을 오프 방향으로 하는 기복으로 입방정 탄화규소 박막 표면을 피복하였다. 단, 연마 후의 단계에서는 이론적인 면 이외에 질서가 흐트러진 면이 나와 있는 상태이다. 기복의 고저차는 2㎚이며, 기복간의 평균 거리는 1㎛였다.
다음으로, 실시예 1과 동일한 방법 및 조건으로 열산화, 에칭, 묽은 불산 용액 침지, 린스 처리(세정)를 순차적으로 행함으로써 자연 산화막을 완전하게 제거하였다.
그 후, 이 입방정 탄화규소 기판에 실시예 1과 동일한 방법 및 조건으로 상압 수소 분위기 중에서의 열처리를 실시하여, [-110] 방위에 평행한 스텝단을 갖는 계단 모양의 형상으로 덮었다. 계단 형상은 도 6에 나타내는 바와 같이 동일한 간격이며, 그 스텝 높이는 2층의 Si-C층의 높이에 상당하는 0.5㎚였다. 스텝 단면은 모두 Si 극성으로 통일되었다.
그 후, 포토리소그래피 공정을 이용하여 소오스, 드레인이 되어야 할 소정의 영역에 N을 이온 주입하였다. 이온 주입은 주입 온도 500℃, 200keV, 120keV, 70keV의 3 단계, 총 도스량을 7x1013/㎠로 실시하여 소오스, 드레인 영역으로서 깊이 0.5㎛, 농도 1x1018/㎤의 n 영역을 p영역 안에 형성하였다. 뒤이어서, 1650℃에서 10분간의 대기압 Ar 분위기 중에서 열처리를 실시하여 N 이온 주입 영역을 활성화하였다. 이 때의 활성화율은 80％이다.
다음으로, 실온에서 농도 40중량％의 질산(수용액)에 상기 탄화규소 기판을 침지한 상태로부터 가열하여 비등시키고, 이 비등 상태를 계속함으로써, 비점 120.7℃, 질산 농도 68%(중량비)의 공비 상태를 발현하게 하고, 이후 이 공비 상태로 5시간 지속하여, 탄화규소 기판 상에 30㎚의 균일한 산화 피막을 형성하여 이것을 게이트 절연막으로 하였다.
또한, 포토리소그래피 공정과 에칭 공정에 의해 소오스, 드레인 영역으로서 게이트 절연막에 개구부를 마련하여 소오스 전극, 드레인 전극, 그리고 게이트 전극을 형성하였다. 게이트 전극으로는 두께 100㎚의 TiN 전극을 이용하고, 게이트 길이는 2㎛, 게이트 폭은 10㎛로 하였다. 소오스, 드레인 전극에는 100㎚ 두께를 가지는 Al를 이용하였다.
상기와 같이 형성한 다이오드의 드레인 전류-드레인 전압 특성을 게이트 전압을 파라미터로 하여 측정한 바, 온 저항으로서 3.5mΩ·㎠를 얻을 수 있으며, 최대 채널 이동도는 240㎠/V/초에 이르렀다. 또, 게이트의 문턱값 전압은 +2.4V이며, 노멀리-오프의 트랜지스터인 것이 확인되었다. 다음에, 주위 온도를 300K로부터 500K로 변화시켜 채널 이동도의 온도 의존성을 측정한 바, 채널 이동도는 온도 T에 대해 T­2.15에 비례하는 경향을 나타내어, 부(負)의 온도 의존인 것이 판명되었다.
마지막으로, 전극과 게이트 절연막을 불화 수소 50% 용액으로 제거하고, 게이트 바로 아래의 탄화규소 표면의 중심선 평균 거칠기를 측정한 바, [-110] 방위에 평행한 직선의 거칠기는 원자 스텝이 보여지고 Ra로 0.5㎚, [110] 방위에 평행한 직선의 거칠기는 원자 스텝은 보이지 않고 Ra로 0.1㎚ 전후인 것이 판명되었다.
＜실시예 7＞
본 발명에 따라, n-channel의 횡형 MOS-FET를 제작하였다. 우선, 캐리어 농도 3.0×1018/㎤의 n 타입 단결정 입방정 탄화규소 기판 (001)면 상에 CVD법을 이용하여 p 타입의 호모에피택셜층을 성장시켰다. 성장 조건은 표 6에 따랐다. 성장막 두께는 성장 시간에 의해 조정하였다.
뒤이어서, 직경 1㎛의 다이아몬드 지립을 이용하여 호모에피택셜 성장시킨 입방정 탄화규소 박막 표면의 [-110] 방위에 대략 평행한 무수의 연마 홈을 형성하였다. 이 공정에 의해 (111)면과 (-1-11)면을 오프 방향으로 하는 기복으로 입방정 탄화규소 박막 표면을 피복하였다. 단, 연마 후의 단계에서는 이론적인 면 이외에 질서가 흐트러진 면이 나와 있는 상태이다. 기복의 고저차는 2㎚이며, 기복간의 평균 거리는 1㎛이다.
다음으로, 실시예 1과 동일한 방법 및 조건으로 열산화, 에칭, 묽은 불산 용액 침지, 린스 처리(세정)를 순차적으로 행함으로써 자연 산화막을 완전하게 제거하였다.
그 후, 이 입방정 탄화규소 기판에 실시예 1과 동일한 방법 및 조건으로 상압 수소 분위기 중에서의 열처리를 실시하여, [-110] 방위에 평행한 스텝단을 갖는 계단 모양의 형상으로 덮었다. 계단 형상은 도 6에 나타내는 바와 같이 동일한 간격이며, 그 스텝 높이는 2층의 Si-C층의 높이에 상당하는 0.5㎚인 것으로 인하여, 스텝 단면은 모두 Si 극성으로 통일되었다.
그 후, 포토리소그래피 공정을 이용하여 소오스, 드레인이 되어야 할 소정의 영역에 N을 이온 주입하였다. 이온 주입은 주입 온도 500℃, 200keV, 120keV, 70keV의 3단계, 총 도스량을 7×1013/㎠로 실시하여, 소오스, 드레인 영역으로서 깊이 0.5㎛, 농도 1×1018/㎤의 n 영역을 p 영역 안에 형성하였다. 그 다음에, 1650℃에서 10분간의 대기압 Ar 분위기 중에서 열처리를 실시하여 N 이온 주입 영역을 활성화하였다. 이 때의 활성화율은 80％이다.
다음으로, 건조 산소 분위기에서 게이트 절연막을 형성하였다. 이 때의 탄화규소에 대한 열산화는 표 7의 조건으로 실시하였다. 열산화에는 석영 반응관을 이용하여 상압에서 산소 3slm를 공급하여, 1100℃에서 60분 처리로 하였다. 처리 후의 탄화규소 표면에는 60㎚ 두께의 산화막이 형성되어 있는 것을 SIMS의 깊이 방향 분석으로 확인하였다.
열산화 조건
분위기 산소 100％
압력 상압
온도 1100℃
시간 60분
또한, 포토리소그래피 공정과 에칭 공정에 의해 소오스, 드레인 영역으로서 게이트 절연막에 개구부를 마련하여 소오스 전극, 드레인 전극, 그리고 게이트 전극을 형성하였다. 게이트 전극으로는 두께 100㎚의 TiN 전극을 이용하고, 게이트 길이는 2㎛, 게이트 폭은 10㎛로 하였다. 소오스, 드레인 전극에는 100㎚ 두께를 가지는 Al를 이용하였다.
상기와 같이 형성한 다이오드의 드레인 전류-드레인 전압 특성을 게이트 전압을 파라미터로 하여 측정한 바, 온 저항으로서 5.3mΩ·㎠를 얻을 수 있으며, 최대 채널 이동도는 145㎠/V/초에 이르렀다. 또, 게이트의 문턱값 전압은 +2.8V이며, 노멀리-오프의 트랜지스터인 것이 확인되었다. 다음에, 주위 온도를 300K로부터 500K로 변화시켜 채널 이동도의 온도 의존성을 측정한 바, 채널 이동도는 온도 T에 대해 T­1.82에 비례하는 경향을 나타내고, 부의 온도 의존인 것이 판명되었다.
마지막으로, 전극과 게이트 절연막을 불화수소 50% 용액으로 제거하고, 게이트 바로 아래의 탄화규소 표면의 중심선 평균 거칠기를 측정한 바, [-110] 방위에 평행한 직선의 거칠기는 원자 스텝이 보여지고 Ra=0.3~0.4㎚, [110] 방위에 평행한 직선의 거칠기는 원자 스텝은 보이지 않고 Ra=0.1㎚ 전후인 것이 판명되었다.
＜실시예 8＞
본 발명에 따라, n-channel의 횡형 MOS-FET를 제작하였다. 우선, 캐리어 농도 3.0×1018/㎤의 n 타입 단결정 입방정 탄화규소 기판 (001)면 상에 CVD법을 이용하여 p 타입의 호모에피택셜층을 성장시켰다. 성장 조건은 표 6에 따랐다. 성장막 두께는 성장 시간에 의해 조정하였다.
그 다음에, 직경 1㎛의 다이아몬드 지립을 이용하여 호모에피택셜 성장시킨 입방정 탄화규소 박막 표면의 [110] 방위에 대략 평행한 무수의 연마 홈을 형성하였다. 이 공정에 의해 (-111)면과 (1-11)면을 오프 방향으로 하는 기복으로 입방정 탄화규소 박막 표면을 피복하였다. 단, 연마 후의 단계에서는 이론적인 면 이외에 질서가 흐트러진 면이 나와 있는 상태이다. 기복의 고저차는 2㎚이며, 기복간의 평균 거리는 1㎛이다.
다음으로, 실시예 1과 동일한 방법 및 조건으로 열산화, 에칭, 묽은 불산 용액 침지, 린스 처리(세정)를 순차적으로 행함으로써 자연 산화막을 완전하게 제거하였다.
그 후, 이 입방정 탄화규소 기판에 실시예 1과 동일한 방법 및 조건으로 상압 수소 분위기 중에서의 열처리를 실시하여, [110] 방위에 평행한 스텝단을 갖는 계단 모양의 형상으로 덮었다. 계단 형상은 도 6에 나타내는 바와 같이 동일한 간격이며, 그 스텝 높이는 2층의 Si-C층의 높이에 상당하는 0.5㎚인 것으로 인하여, 스텝 단면은 모두 C 극성으로 통일되었다.
그 후, 실시예 7과 동일한 조건으로 N의 이온 주입 및 열처리를 실시하였다. N 이온 주입 영역의 활성화율은 80％이었다.
다음으로, 건조 산소 분위기에서 60분, 1150℃의 열산화를 실시하여, 탄화규소 기판 상에 45㎚의 균일한 산화 피막을 형성하고 이것을 게이트 절연막으로 하였다.
또한, 포토리소그래피 공정과 에칭 공정에 의해 소오스, 드레인 영역으로서 게이트 절연막에 개구부를 마련하여 소오스 전극, 드레인 전극, 그리고 게이트 전극을 형성하였다. 게이트 전극으로는 두께 100㎚의 TiN 전극을 이용하고, 게이트 길이는 2㎛, 게이트 폭은 10㎛로 하였다. 소오스, 드레인 전극에는 100㎚ 두께를 가지는 Al를 이용하였다.
상기와 같이 형성한 다이오드의 드레인 전류-드레인 전압 특성을, 게이트 전압을 파라미터로 하여 측정한 바, 온 저항으로서 4.1mΩ·㎠가 얻어지고, 최대 채널 이동도는 187㎠/V/초에 이르렀다. 또, 게이트의 문턱값 전압은 +2.3V이며, 노멀리-오프의 트랜지스터인 것이 확인되었다. 다음으로, 주위 온도를 300K로부터 500K로 변화시켜 채널 이동도의 온도 의존성을 측정한 바, 채널 이동도는 온도 T에 대해 T­2.04에 비례하는 경향을 나타내어, 부의 온도 의존인 것이 판명되었다.
마지막으로, 전극과 게이트 절연막을 불화수소 50% 용액으로 제거하고, 게이트 바로 아래의 탄화규소 표면의 중심선 평균 거칠기를 측정한 바, [110] 방위에 평행한 직선의 거칠기는 원자 스텝이 보여지고 Ra=0.3~0.4㎚, [-110] 방위에 평행한 직선의 거칠기는 원자 스텝은 보이지 않고 Ra=0.1㎚ 전후인 것이 판명되었다.
＜실시예 9＞
본 발명에 따라, n-channel의 횡형 MOS-FET를 제작하였다. 우선, 캐리어 농도 3.0×1018/㎤의 n 타입 단결정 입방정 탄화규소 기판 (001)면 상에 CVD법을 이용하여 p 타입의 호모에피택셜층을 성장시켰다. 성장 조건은 표 6에 따랐다. 성장막 두께는 성장 시간에 의해 조정하였다.
그 다음에, 직경 1㎛의 다이아몬드 지립을 이용하여 호모에피택셜 성장시킨 입방정 탄화규소 박막 표면의 [-110] 방위에 대략 평행한 무수의 연마 홈을 형성하였다. 이 공정에 의해 (111)면과 (-1-11)면을 오프 방향으로 하는 기복으로 입방정 탄화규소 박막 표면을 피복하였다. 단, 연마 후의 단계에서는 이론적인 면 이외에 질서가 흐트러진 면이 나와 있는 상태이다. 기복의 고저차는 2㎚이며, 기복간의 평균 거리는 1㎛이다.
다음에, 실시예 1과 동일한 방법 및 조건으로 열산화, 에칭, 묽은 불산 용액 침지, 린스 처리(세정)를 순차적으로 행함으로써 자연 산화막을 완전하게 제거하였다.
그 후, 이 입방정 탄화규소 기판에 실시예 1과 동일한 방법 및 조건으로 상압 수소 분위기 중에서의 열처리를 실시하여, [-110] 방위에 평행한 스텝단을 가지는 계단 모양의 형상으로 덮었다. 계단 형상은 도 6에 나타내는 바와 같이 동일한 간격이며, 그 스텝 높이는 2층의 Si-C층의 높이에 상당하는 0.5㎚인 것으로 인하여, 스텝 단면은 모두 Si 극성으로 통일되었다.
그 후, 실시예 7과 동일한 조건으로 N의 이온 주입 및 열처리를 실시하였다. N 이온 주입 영역의 활성화율은 80％이었다.
다음에, 상압 기상 성장 장치를 이용하고, 온도 650℃에서 반응 가스 SiH4, O2를 사용하여 게이트 절연막(산화막)을 형성하였다. 가스 유량비는 SiH4/O2=1/10로 하였다. 25분의 처리에 의해 60㎚ 두께의 산화막이 형성되었다.
다음에, 포토리소그래피 공정과 에칭 공정에 의해 소오스, 드레인 영역으로서 게이트 절연막에 개구부를 마련하여 소오스 전극, 드레인 전극, 그리고 게이트 전극을 형성하였다. 게이트 전극으로는 두께 100㎚의 TiN 전극을 이용하고, 게이트 길이는 2㎛, 게이트 폭은 10㎛로 하였다. 소오스, 드레인 전극에는 100㎚ 두께를 가지는 Al를 이용하였다.
상기와 같이 형성한 다이오드의 드레인 전류-드레인 전압 특성을 게이트 전압을 파라미터로 하여 측정한 바, 온 저항으로서 3.3mΩ·㎠가 얻어지며, 최대 채널 이동도는 245㎠/V/초에 이르렀다. 또, 게이트의 문턱값 전압은 +3.4V이며, 노멀리-오프의 트랜지스터인 것이 확인되었다. 다음에, 주위 온도를 300K로부터 500K로 변화시켜 채널 이동도의 온도 의존성을 측정한 바, 채널 이동도는 온도 T에 대해 T­2.0에 비례하는 경향을 나타내어, 부의 온도 의존인 것이 판명되었다.
마지막으로, 전극과 게이트 절연막을 불화수소 50% 용액으로 제거하고, 게이트 바로 아래의 탄화규소 표면의 중심선 평균 거칠기를 측정한 바, [110] 방위에 평행한 직선의 거칠기는 원자 스텝이 보여지고 Ra=0.3~0.4㎚, [-110] 방위에 평행한 직선의 거칠기는 원자 스텝은 보이지 않고 Ra=0.1㎚ 전후인 것이 판명되었다.
＜참고예 6＞
본 발명에 따라, n-channel의 횡형 MOS-FET를 제작하였다. 우선, 캐리어 농도 3.0×1018/㎤의 n 타입 단결정 입방정 탄화규소 기판 (001)면 상에 CVD법을 이용하여 p 타입의 호모에피택셜층을 성장시켰다. 성장 조건은 표 6에 따랐다. 성장막 두께는 성장 시간에 의해 조정하였다.
다음에, 실시예 1과 동일한 방법 및 조건으로 열산화, 에칭, 묽은 불산 용액 침지, 린스 처리(세정)를 순차적으로 행함으로써 자연 산화막을 완전하게 제거하였다.
그 후, 이 입방정 탄화규소 기판에 실시예 1과 동일한 방법 및 조건으로 상압 수소 분위기 중에서의 열처리를 실시하였으나, 표면은 평활한 채이며, 극성면의 존재를 시사하는 한 방향으로 배향한 스텝은 발견되지 않았다.
그 후, 실시예 7과 동일한 조건으로 N의 이온 주입 및 열처리를 실시하였다. N 이온 주입 영역의 활성화율은 80％이었다.
다음으로, 실온에서 농도 40중량％의 질산(수용액)에 상기 탄화규소 기판을 침지한 상태로부터 가열하여 비등시키고, 이 비등 상태를 계속함으로써, 비점 120.7℃, 질산 농도 68%(중량비)의 공비 상태를 발현시키고, 이후, 이 공비 상태에서 5시간 지속하여, 탄화규소 기판 상에 30㎚의 균일한 산화 피막을 형성하여 이것을 게이트 절연막으로 하였다.
또한, 포토리소그래피 공정과 에칭 공정에 의해 소오스, 드레인 영역으로서 게이트 절연막에 개구부를 마련하여 소오스 전극, 드레인 전극, 그리고 게이트 전극을 형성하였다. 게이트 전극으로는 두께 100㎚의 TiN 전극을 이용하고, 게이트 길이는 2㎛, 게이트 폭은 10㎛로 하였다. 소오스, 드레인 전극에는 100㎚ 두께를 가지는 Al를 이용하였다.
상기와 같이 형성한 다이오드의 드레인 전류-드레인 전압 특성을 게이트 전압을 파라미터로 하여 측정한 바, 온 저항은 21.4mΩ·㎠를 나타내고, 최대 채널 이동도는 36.3㎠/V/초를 나타냈다. 또, 게이트의 문턱값 전압은 +1.1V이며, 노멀리-오프의 트랜지스터인 것이 확인되었다. 다음에, 주위 온도를 300K로부터 500K로 변화시켜 채널 이동도의 온도 의존성을 측정한 바, 채널 이동도는 온도 T에 대해 T­0.41에 비례하는 경향을 나타내어, 부의 온도 의존인 것이 판명되었다.
마지막으로, 전극과 게이트 절연막을 불화수소 50% 용액으로 제거하고, 게이트 바로 아래의 탄화규소 표면의 중심선 평균 거칠기를 측정한 바, [110], [-110] 방위에 평행한 직선의 거칠기는 모두 Ra로 3㎚이며, 원자 스텝은 확인되지 않는 것이 판명되었다.
＜참고예 7＞
본 발명에 따라 n-channel의 횡형 MOS-FET를 제작하였다. 우선, 캐리어 농도 3.0×1018/㎤의 n 타입 단결정 입방정 탄화규소 기판 (001)면 상에 CVD법을 이용하여 p 타입의 호모에피택셜층을 성장시켰다. 성장 조건은 표 6에 따랐다. 성장막 두께는 성장 시간에 의해 조정하였다.
다음으로, 실시예 1과 동일한 방법 및 조건으로 열산화, 에칭, 묽은 불산 용액 침지, 린스 처리(세정)를 순차적으로 행함으로써 자연 산화막을 완전하게 제거하였다.
그 후, 이 입방정 탄화규소 기판에 실시예 1과 동일한 방법 및 조건으로 상압 수소 분위기 중에서의 열처리를 실시하였으나, 표면은 평활한 채이며, 극성면의 존재를 시사하는 한 방향에 배향한 스텝은 발견되지 않았다.
그 후, 실시예 7과 동일한 조건으로 N의 이온 주입 및 열처리를 실시하였다. N 이온 주입 영역의 활성화율은 80％이었다.
다음에, 건조 산소 분위기에서 60㎚ 두께를 가지는 게이트 절연막을 형성하였다. 이 때의 탄화규소에 대한 열산화는 표 7의 조건으로 실시하였다.
또한, 포토리소그래피 공정과 에칭 공정에 의해, 소오스, 드레인 영역으로서 게이트 절연막에 개구부를 마련하여 소오스 전극, 드레인 전극, 그리고 게이트 전극을 형성하였다. 게이트 전극으로는 두께 100㎚의 TiN 전극을 이용하고, 게이트 길이는 2㎛, 게이트 폭은 10㎛로 하였다. 소오스, 드레인 전극에는 100㎚ 두께를 가지는 Al를 이용하였다.
상기와 같이 형성한 다이오드의 드레인 전류-드레인 전압 특성을 게이트 전압을 파라미터로 하여 측정한 바, 온 저항은 32.9mΩ·㎠를 나타내고, 최대 채널 이동도는 25.5㎠/V/초에 머물렀다. 또, 게이트의 문턱값 전압은 +1.2V이며, 노멀리-오프의 트랜지스터인 것이 확인되었다. 다음에, 주위 온도를 300K로부터 500K로 변화시켜 채널 이동도의 온도 의존성을 측정한 바, 채널 이동도는 온도 T에 대해 T­1.28에 비례하는 경향을 나타내어, 부의 온도 의존인 것이 판명되었다.
마지막으로, 전극과 게이트 절연막을 불화수소 50% 용액으로 제거하고, 게이트 바로 아래의 탄화규소 표면의 중심선 평균 거칠기를 측정한 바, [110], [-110] 방위에 평행한 직선의 거칠기는 모두 Ra로 2~3㎚이며, 원자 스텝은 확인되지 않는 것이 판명되었다.
＜참고예 8＞
본 발명에 따라, n-channel의 횡형 MOS-FET를 제작하였다. 우선 캐리어 농도 3.0×1018/㎤의 n 타입 단결정 입방정 탄화규소 기판 (001)면 상에 CVD법을 이용하여 p 타입의 호모에피택셜층을 성장시켰다. 성장 조건은 표 6에 따랐다. 성장막 두께는 성장 시간에 의해 조정하였다.
그 다음에, 직경 1㎛의 다이아몬드 지립을 이용하여 호모에피택셜 성장시킨 입방정 탄화규소 박막 표면의 [-110] 방위에 대략 평행한 무수의 연마 홈을 형성하였다. 이 공정에 의해 (111)면과 (-1-11)면을 오프 방향으로 하는 기복으로 입방정 탄화규소 박막 표면을 피복하였다. 단, 연마 후의 단계에서는 이론적인 면 이외에 질서가 흐트러진 면이 나와 있는 상태이다. 기복의 고저차는 2㎚이며, 기복간의 평균 거리는 1㎛이다.
다음으로, 실시예 1과 동일한 방법 및 조건으로 열산화, 에칭, 묽은 불산 용액 침지, 린스 처리(세정)를 순차적으로 행함으로써 자연 산화막을 완전하게 제거하였다.
이 표면은 랜덤인 스텝이 관측되고 특정 극성면이 배향한 스텝은 발견되지 않았다.
그 후, 실시예 7과 동일한 조건으로 N의 이온 주입 및 열처리를 실시하였다. N 이온 주입 영역의 활성화율은 80％이었다.
다음으로, 건조 산소 분위기에서 60㎚ 두께를 가지는 게이트 절연막을 형성하였다. 이 때의 탄화규소에 대한 열산화는 표 7의 조건으로 실시하였다.
또한, 포토리소그래피 공정과 에칭 공정에 의해 소오스, 드레인 영역으로서 게이트 절연막에 개구부를 마련하여 소오스 전극, 드레인 전극, 그리고 게이트 전극을 형성하였다. 게이트 전극으로는 두께 100㎚의 TiN 전극을 이용하고, 게이트 길이는 2㎛, 게이트 폭은 10㎛로 하였다. 소오스, 드레인 전극에는 100㎚ 두께를 가지는 Al를 이용하였다.
상기와 같이 형성한 다이오드의 드레인 전류-드레인 전압 특성을 게이트 전압을 파라미터로 하여 측정한 바, 온 저항으로서 74.7mΩ·㎠를 얻을 수 있으며, 최대 채널 이동도는 11.2㎠/V/초에 머물렀다. 또, 게이트의 문턱값 전압은 +1.2V이며, 노멀리-오프의 트랜지스터인 것이 확인되었다. 다음에, 주위 온도를 300K로부터 500K로 변화시켜 채널 이동도의 온도 의존성을 측정한 바, 채널 이동도는 온도 T에 대해 T­1.57에 비례하는 경향을 나타내어, 부의 온도 의존인 것이 판명되었다.
마지막으로, 전극과 게이트 절연막을 불화수소 50% 용액으로 제거하고, 게이트 바로 아래의 탄화규소 표면의 중심선 평균 거칠기를 측정한 바, [110], [-110] 방위에 평행한 직선의 거칠기는 모두 Ra로 2~3㎚이며, 원자 스텝은 확인되지 않는 것이 판명되었다.
＜참고예 9＞
본 발명에 따라, n-channel의 횡형 MOS-FET를 제작하였다. 우선, 캐리어 농도 3.0×1018/㎤의 n 타입 단결정 입방정 탄화규소 기판 (001)면 상에 CVD법을 이용하여 p 타입의 호모에피택셜층을 성장시켰다. 성장 조건은 표 6에 따랐다. 성장막 두께는 성장 시간에 의해 조정하였다.
다음에, 실시예 1과 동일한 방법 및 조건으로 열산화, 에칭, 묽은 불산 용액 침지, 린스 처리(세정)를 순차적으로 행함으로써 자연 산화막을 완전하게 제거하였다.
그 후, 이 입방정 탄화규소 기판에 100%의 상압 수소 분위기 중에서 10분간의 열처리를 실시하였으나, 표면은 평활한 채이며, 극성면의 존재를 시사하는 한 방향으로 배향한 스텝은 발견되지 않았다.
그 후, 포토리소그래피 공정을 이용하여 소오스, 드레인이 되어야 할 소정의 영역에 N을 이온 주입하였다. 이온 주입은 주입 온도 500℃, 200keV, 120keV, 70keV의 3 단계, 총 도스량을 7×1013/㎠로 실시하고, 소오스, 드레인 영역으로서 깊이 0.5㎛, 농도 1×1018/㎤의 n 영역을 p 영역 안에 형성하였다. 그 다음에, 1650℃에서 10분간의 대기압 Ar 분위기 중에서 열처리를 실시하여 N 이온 주입 영역을 활성화하였다. 이 때의 활성화율은 80％이다.
다음으로, 건조 산소 분위기에서 60㎚ 두께를 가지는 게이트 절연막을 형성하였다. 이 때의 탄화규소에 대한 열산화는 표 7의 조건으로 실시하였다. 게이트 절연막을 형성한 후, N2O 분위기 중에서 1150℃의 열처리를 실시하였다. 이 열처리에 의해, 게이트 산화막 중에 N 원자가 확산하여, 게이트 절연막/3C-SiC 계면에 N이 국재화한다. 계면에 국재화한 N 농도는 2x1014/㎤인 것을 SIMS에 의해 구하였다.
다음으로, 포토리소그래피 공정과 에칭 공정에 의해 소오스, 드레인 영역으로서 게이트 절연막에 개구부를 마련하여 소오스 전극, 드레인 전극, 그리고 게이트 전극을 형성하였다. 게이트 전극으로는 두께 100㎚의 TiN 전극을 이용하고, 게이트 길이는 2㎛, 게이트 폭은 10㎛로 하였다. 소오스, 드레인 전극에는 100㎚ 두께를 가지는 Al를 이용하였다.
상기와 같이 형성한 다이오드의 드레인 전류-드레인 전압 특성을 게이트 전압을 파라미터로 하여 측정한 바, 온 저항은 3.0mΩ·㎠를 나타내고, 최대 채널 이동도는 234㎠/V/초에 이르렀다. 단, 게이트의 문턱값 전압은 ―2.1V로 되어, 노멀리-온의 트랜지스터 특성을 나타냈다. 뒤이어서, 주위 온도를 300K로부터 500K로 변화시켜 채널 이동도의 온도 의존성을 측정한 바, 채널 이동도는 온도 T에 대해 T+1.33에 비례하는 경향을 나타내어, 정(正)의 온도 의존인 것이 판명되었다.
마지막으로, 전극과 게이트 절연막을 불화수소 50% 용액으로 제거하고, 게이트 바로 아래의 탄화규소 표면의 중심선 평균 거칠기를 측정한 바, [110], [-110] 방위에 평행한 직선의 거칠기는 모두 Ra로 2~3㎚이며, 원자 스텝은 확인되지 않는 것이 판명되었다.
이상, 실시예 6~9, 참고예 6~9로부터 얻어진 결과를 이하에 정리한다.
MOS-FET 성능 비교표
산화전
표면
처리방법		 계면
스텝의
극성		 게이트
절연막
형성방법		 온
저항
(mΩ·㎠)		 채널
이동도
(㎠/V/초)		 채널
이동도의
온도
의존성		 게이트
문턱값
전압
(V)		 계면의 거칠기(nm)
기복 사면내에서
[110]에 평행한 직선의 거칠기		 계면의 거칠기(nm)
기복 사면내에서
[-110]에 평행한 직선의 거칠기
실시예 6 한방향 연마홈+수소처리 Si 질산산화 3.5 240 부 +2.4 0.5 0.1
실시예 7 한방향 연마홈+수소처리 Si 건조산소산화 5.3 145 부 +2.8 0.3~0.4 0.1
실시예 8 한방향 연마홈+수소처리 C 건조산소산화 4.1 187 부 +2.3 0.1 0.3~0.4
실시예 9 한방향 연마홈+수소처리 Si CVD막 3.3 245 부 +3.4 0.3 0.1 이하
참고예 6 수소처리 혼합 질산산화 21.4 36.3 부 +1.1 2 3
참고예 7 수소처리 혼합 건조산소산화 32.9 25.5 부 +1.2 2.5 2.2
참고예 8 한방향 연마홈 혼합 건조산소산화 74.7 11.2 부 +1.2 3 2.2
참고예 9 수소처리 혼합 건조산소산화 3.0 234 정 -2.1 2.8 3
표 8로부터, 이하의 것이 확인된다. 실시예 6~9와 참고예 6~8을 비교하면, 게이트 절연막의 형성에 앞서, 3C-SiC 표면의 원자 레벨의 스텝을 단일 극성화함으로써, MOS 계면의 평활성이 향상되어 높은 채널 이동도(낮은 온 저항)가 실현되는 것이 분명하다. 또한, 이 스텝의 단일 극성화의 효과는 게이트 절연막 형성 방법의 차이에 관계없이 발현된다.
한편, 참고예 9에 있어서는 일본 특개2000-156478호 공보에 기술되어 있는 바와 같이, 게이트 절연막에 질화 처리를 실시함으로써 채널 이동도의 향상(온 저항의 저감)이 실현되지만, 게이트 문턱값 전압이 부 방향으로 변동하며, 또한 채널 이동도도 온도에 대해 정의 의존성을 나타내게 된다. 게이트 문턱값 전압이 부라고 하는 것은 게이트 전극에 정의 인가 전압을 가하지 않은 한 MOS-FET는 온 상태가 되어, 파워 반도체 디바이스로는 바람직하지 않은 동작에 이른다. 또, 온도 상승에 수반하여, MOS-FET에 흐르는 전류가 증가하고, 이것이 새로운 온도 상승을 초래함으로써 참고예 9에 의해 제작된 MOS-FET는 열적인 폭주에 이르는 것이 분명하다. 이와는 대조적으로, 본 발명에 의한 실시예 7, 8에 있어서는 3C-SiC 표면의 원자 레벨의 스텝을 단일 극성화함으로써, MOS 계면의 질화를 실시하지 않고, 참고예 9와 동등한 채널 이동도를 얻을 뿐만 아니라, 채널 이동도는 부의 온도 의존성을 나타내어, 게이트 문턱값 전압은 정이 된다.
이상에 의해, 본 발명은 종래보다 고성능이면서 고안정인 MOS-FET의 제조법을 제공하는 것은 분명하다.
<실시예 10>
본 발명에 따라 MOS 다이오드를 제작하였다. 처음에, 캐리어 농도 5.0×1016/㎤의 n 타입 단결정 입방정 탄화규소 기판 (011)기판에 대해 [110] 방위로 4도의 미경사 연마를 실시하였다. 미경사 연마에 있어서는 기판을 4도 각도를 갖는 쐐기 형상의 연마 대좌(wedge-shaped polishing base)에 [110] 방위가 사면에 배향하도록 붙였다.
그 다음에, 하기의 조건에 의해 미경사 연마면을 형성하였다.
SiC 표면의 미경사 연마 조건
연마제 가압(kg/㎠) 가공 시간(분)
제1 연마 10㎛ 다이아몬드 슬러리 2.2 40
제2 연마 3㎛ 다이아몬드 슬러리 2.2 15
제3 연마 0.5㎛ 다이아몬드 슬러리 1.7 20
제4 연마 콜로이달 실리카 2.5 60
다음으로, 연마 홈 제작 공정에 의해서 탄화규소 표면에 발생한 결정 결함층을 제거하기 위해, 1100℃ 60분의 건조 산소 분위기 중에서의 열산화를 실시한 후, 그 열산화막을 5% HF 중의 10분간의 에칭으로 제거하였다. 이 공정에 의해, 상기 기복 형상이 유지된 채로 탄화규소 표면의 15㎚의 영역이 균일하게 제거되었다.
다음에, 표 3의 조건에 따라 기판 표면을 세정한 후 묽은 불산 용액에 약 5분간 침지하고, 추가로 초순수로 5분간 린스 처리(세정)함으로써 자연 산화막을 완전하게 제거하였다.
뒤이어서, 세정한 미경사면에 CVD법을 이용하여 캐리어 농도 3.0×1015/㎤의 n 타입 호모에피택셜층을 성장시켰다. 성장 조건은 표 2에 따랐다. 성장막 두께는 성장 시간에 의해 조정하였다.
미경사면 상에 성장시킨 호모에피택셜 성장층 표면에는 [110] 방위로 배향한 동일한 간격의 계단 형상이 나타난, 그 스텝 높이는 2층의 Si-C층의 높이에 상당하는 0.5~0.6㎚인 것으로 인하여, 모든 스텝 단면은 Si 극성으로 통일되었다.
그 후, 1000℃ 600분의 건조 산소 분위기 중에서의 열산화에 의해 입방정 탄화규소 표면에 막 두께 45~55㎚의 열산화막을 형성하였다.
＜실시예 11＞
본 발명에 따라, MOS 다이오드를 제작하였다. 처음에, 캐리어 농도 5.0×1016/㎤의 n 타입 단결정 육방정 탄화규소 기판 (4H-SiC)(01-10) 기판에 대해, [0001] 방위에 4도의 미경사 연마를 실시하였다. 미경사 연마에 있어서는 기판을 4도의 각도를 가지는 쐐기 모양의 연마 대좌에 [0001] 방위가 사면에 배향하도록 붙였다.
그 다음에, 표 9의 조건에 의해 미경사면을 형성하였다.
다음에, 연마 홈 제작 공정에 의해서 탄화규소 표면에 발생한 결정 결함층을 제거하기 위해, 1100℃ 60분의 건조 산소 분위기 중에서의 열산화를 실시한 후, 그 열산화막을 5% HF 중의 10분간 에칭으로 제거하였다. 이 공정에 의해, 상기 기복 형상이 유지된 채로 탄화규소 표면의 15㎚의 영역이 균일하게 제거되었다.
다음으로, 표 3의 조건에 따라 기판 표면을 세정한 후 묽은 불산 용액에 약 5분간 침지하고, 추가로 초순수로 5분간 린스 처리(세정)함으로써 자연 산화막을 완전하게 제거하였다.
그 다음에, 세정한 미경사면에 CVD법을 이용하여 캐리어 농도 3.0×1015/㎤의 n 타입 호모 에피택셜층을 성장시켰다. 성장 조건은 표 10에 따랐다. 성장막 두께는 성장 시간에 의해 조정하였다.
육방정 탄화규소에 대한 호모에피택셜 성장 조건
성장 온도(℃) 1750
SiH4 유량(sccm) 30
C3H8 유량(sccm) 21
NH3 유량(sccm) 0.5
H2 유량(slm) 4
압력(Torr) 20
성장막 두께(㎛) 15
미경사면 상에 성장시킨 호모에피택셜 성장층 표면에는 [0001] 방위로 배향한 동일한 간격의 계단 형상이 나타난, 그 스텝 높이는 2층의 Si-C층의 높이에 상당하는 0.5~0.6㎚인 것으로 인하여, 모든 스텝 단면은 Si 극성으로 통일되었다.
그 후, 1200℃ 600분의 건조 산소 분위기 중에서의 열산화에 의해 육방정 탄화규소 표면에 막 두께 45~55㎚의 열산화막을 형성하였다.
＜참고예 10＞
참고예로서, 하기와 같이 MOS 다이오드를 제작하였다. 처음에, 캐리어 농도 5.0×1016/㎤의 n 타입 단결정 입방정 탄화규소 기판 (011) 기판면 상에 CVD법을 이용하여 캐리어 농도 3.0×1015/㎤의 n 타입 호모에피택셜층을 성장시켰다. 성장 조건은 표 2에 따랐다. 성장막 두께는 성장 시간에 의해 조정하였다.
성장시킨 호모에피택셜 성장층 표면은 평활하며, 특정 방향으로 배향한 스텝은 발견되지 않았다.
그 후, 1000℃ 600분의 건조 산소 분위기 중에서의 열산화에 의해, 입방정 탄화규소 표면에 막 두께 45~55㎚의 열산화막을 형성하였다.
＜참고예 11＞
참고예로서 이하와 같이 MOS 다이오드를 제작하였다. 처음에, 캐리어 농도 5.0×1016/㎤의 n 타입 단결정 육방정 탄화규소 기판 (4H-SiC)(01-10) 기판면 상에 CVD법을 이용하여 캐리어 농도 3.0×1015/㎤의 n 타입 호모 에피택셜층을 성장시켰다. 성장 조건은 표 10에 따랐다. 성장막 두께는 성장 시간에 의해 조정하였다.
미경사면 상에 성장시킨 호모에피택셜 성장층 표면은 평활하며, 특정 방향으로 배향한 스텝은 발견되지 않았다.
그 후, 1200℃ 600분의 건조 산소 분위기 중에서의 열산화에 의해, 육방정 탄화규소 표면에 막 두께 45~55㎚의 열산화막을 형성하였다.
상기 실시예 10, 11, 및 참고예 10, 11의 4 시료에 대해, 열산화막을 형성한 호모에피택셜 입방정 탄화규소막 표면에 실시예 1과 동일한 방법 및 조건으로 100㎚ 두께의 니켈을 퇴적하고, 추가로 n 타입 단결정 입방정 탄화규소 기판의 이면측 전체 면에 100㎚ 두께의 니켈을 증착하여, 20㎜ □형상의 탄화규소 기판 상에 MOS 다이오드 어레이를 제작하였다.
다음으로, 상기 MOS 다이오드 어레이에 대해, 산화막 용량 측정으로부터 산화막 두께를 구하고, 전류-전압 측정으로부터 내압을 구하였다. 그들 산화막 두께 및 내압으로부터 산화막의 절연 파괴 전계 강도와 그 표준 편차를 구하였다.
마지막으로 MOS 다이오드의 내압 측정이 종료된 실시예 10, 11, 및 참고예 10, 11에 대해 산화막을 불화수소 50% 용액으로 제거하고, 노출한 탄화규소 표면의 중심선 평균 거칠기를 측정하였다. 각 시료의 산화막 절연 파괴 전계 강도, 및 산화막 제거면에서의 중심선 거칠기의 측정 결과를 표 11에 정리한다. 산화막 형성에 앞서, 본 발명에 의해 표면의 원자 레벨의 스텝 극성을 통일시킨 시료에 대해서는 형성한 산화막이 높은 절연 파괴 전계 강도, 높은 웨이퍼면내 균일성을 나타내고 있다. 또한 내압 측정 후의 산화막 제거면의 면 거칠기 측정 결과로부터, 본 발명을 실시한 시료에 있어서 평활한 산화막/탄화규소 계면이 얻어지고 있음이 확인되었다. 이들 결과는 실시예 5와 동일하며, 거시적인 비극성면의 표면에 있어서 미시적인 스텝 극성을 통일시킴으로써, 열산화 속도의 극성 의존성의 영향이 저감한 것을 나타내고 있다. 그리고, 이들 결과와 실시예 5~9로부터 얻어진 지견과 합하여, 본 발명이 3C-SiC뿐만 아니라, 육방정 SiC의 비극성면에 대해서도 양호한 소자 특성을 얻는 수단을 제공하는 것은 분명하다.
입방정 탄화규소 (011) 및 육방정 탄화규소 (01-10)면에 대한 본 발명의 효과 비교
탄화규소의
종류		 면 방위 산화막의 절연파괴전계강도, 및 표준편차(MV/㎝) 산화막 제거면의 중심선 평균
거칠기(nm)
스텝에 평행		 산화막 제거면의 중심선 평균
거칠기(nm)
스텝에 직교
실시예 10 입방정 (011) 8.0±0.1 0.2 0.8
참고예 10 입방정 (011) 7.4±0.5 2.2 2
실시예 11 육방정(4H) (01-10) 8.2±0.2 0.1 0.6
참고예 11 육방정(4H) (01-10) 7.3±0.4 2 2.4
이상, 입방정 탄화규소 (001)면, (011)면, 그리고 육방정 탄화규소 (01-10)면에서의 쇼트키 배리어 다이오드, MOS 다이오드, 그리고 MOS-FET 형성에 관련되는 실시예를 나타냈다. 그러나, 본 발명의 효과는 상기 실시예에서 시작(試作)된 반도체 소자에 한정되지 않고, 금속/탄화규소 구조 혹은 금속/절연막/탄화규소 구조를 가지는 모든 반도체 소자에 대해 그 효과를 발휘하는 것이다. 또, 표면 극성의 통일 방법이나 절연막의 형성 수단으로 한정되는 일 없이, 표면의 극성이 비극성인 한, 어떠한 면 방위에 있어서도 동일한 효과를 발현하는 것이다.
＜실시예 12＞
캐리어 농도 3.0×1018/㎤의 n 타입 단결정 입방정 탄화규소 기판 (001)면 상에 CVD법을 이용하여 p 타입의 호모에피택셜층을 성장시켰다. 성장 조건은 표 6에 따랐다. 성장막 두께는 성장 시간에 의해 조정하였다.
그 다음에, 직경 0.1㎛의 다이아몬드 지립을 이용하여 호모에피택셜 성장시킨 입방정 탄화규소 박막 표면의 [-110] 방위에 대략 평행한 무수의 연마 홈을 형성하였다. 이 공정에 의해 (111)면과 (-1-11)면을 오프 방향으로 하는 기복으로 입방정 탄화규소 박막 표면을 피복하였다. 기복의 고저차는 6㎚이며, 기복간의 평균 거리는 5㎚로 매우 작은 기복으로 되었다.
다음으로, 실시예 1과 동일한 방법 및 조건으로 열산화, 에칭, 묽은 불산 용액 침지, 린스 처리(세정)를 순차적으로 행함으로써 자연 산화막을 완전하게 제거하였다.
그 후, 이 입방정 탄화규소 기판에 500℃의 온도에서 용융 KOH 중에 20분간 쬐어, 탄화규소 표면을 이방성 에칭 처리하였다. 그 결과, 입방정 탄화규소 기판 표면은 (001)면에 대해 경사각 54.7° 및 125.3°의 사면, 즉 (111)면, (-1-11)면의 Si면이 연속해서 반복하는 톱 모양의 기복으로 덮혀졌다. 기복 높이는 3㎚ 전후였다.
그 후, 실시예 7과 동일한 조건으로 N의 이온 주입 및 열처리를 실시하였다. N 이온 주입 영역의 활성화율은 80％이었다.
다음으로, 건조 산소 분위기에서 게이트 절연막을 형성하였다. 이 때의 탄화규소에 대한 열산화는 표 7의 조건으로 실시하였다. 열산화에는 석영 반응관을 이용하여 상압에서 산소 3slm를 공급하여, 1100℃에서 60분 처리로 하였다. 처리 후의 탄화규소 표면에는 60㎚ 두께의 산화막이 형성되어 있는 것을 SIMS의 깊이 방향 분석으로 확인하였다.
또한, 포토리소그래피 공정과 에칭 공정에 의해 소오스, 드레인 영역으로서 게이트 절연막에 개구부를 마련하여 소오스 전극, 드레인 전극, 그리고 게이트 전극을 형성하였다. 게이트 전극으로는 두께 100㎚의 TiN 전극을 이용하고, 게이트 길이는 2㎛, 게이트 폭은 10㎛로 하였다. 소오스, 드레인 전극에는 100㎚ 두께를 가지는 Al를 이용하였다.
상기와 같이 형성한 MOSFET의 드레인 전류-드레인 전압 특성을 게이트 전압을 파라미터로 하여 측정한 바, 온 저항으로서 5.3mΩ·㎠를 얻을 수 있고, 최대 채널 이동도는 250㎠/V/초에 이르렀다. 또, 게이트의 문턱값 전압은 +2.8V이며, 노멀리-오프의 트랜지스터인 것이 확인되었다. 다음에, 주위 온도를 300K로부터 500K로 변화시켜 채널 이동도의 온도 의존성을 측정한 바, 채널 이동도는 온도 T에 대해 T­1.82에 비례하는 경향을 나타내어, 부의 온도 의존인 것이 판명되었다.
마지막으로, 전극과 게이트 절연막을 불화수소 50% 용액으로 제거하고, 게이트 바로 아래의 탄화규소 표면의 중심선 평균 거칠기를 측정한 바, 톱 모양을 횡단하는 [110] 방위에 평행한 직선의 거칠기는 Ra=3~4㎚, 기복 사면 내에서의 [-110] 방위에 평행한 직선의 거칠기는 0.1㎚, 또한 [-110] 방위에 평행한 직선의 거칠기는 원자 스텝은 보이지 않아 Ra=0.1㎚ 전후인 것이 판명되었다.
＜실시예 13＞
SiC 표면 수소 처리의 온도 의존성을 조사하였다. 우선 캐리어 농도 3.0×1018／㎤의 n 타입 단결정 입방정 탄화규소 기판 (001)면 상에 CVD법을 이용하여 p 타입의 호모에피택셜층을 성장시켰다. 성장 조건은 표 6에 따랐다. 또, 직경 1㎛ 다이아몬드 지립을 이용하여 호모에피택셜 성장시킨 입방정 탄화규소 기판 표면의 [-110] 방위에 대략 평행한 무수의 연마 홈을 형성하였다. 다음에, 상기 연마 홈 제작 공정에 의해서 탄화규소 표면에 발생한 결정 결함층을 제거하기 위해, 1100℃ 60분의 건조 산소 분위기 중에서의 열산화를 실시한 후, 그 열산화막을 5% HF 중 10분간의 에칭으로 제거하였다. 이 공정에 의해, 상기 기복 형상이 유지된 채로 탄화규소 표면의 15㎚의 영역이 균일하게 제거되었다.
다음으로, RCA 세정 후, 묽은 불산 용액에 약 5분간 침지하고, 추가로 초순수로 5분간 린스 처리(세정)함으로써 자연 산화막을 완전하게 제거하였다.
상기 단결정 탄화규소 기판에 수소 처리를 200℃로부터 800℃까지의 온도에서 실시하였다.
탄화규소 표면은 200℃에서는 거의 에칭되지 않으며, AFM으로 탄화규소 표면을 관찰하였으나 원자 스텝은 확인할 수 없었다. 300℃로부터 600℃까지의 온도 영역에서는 수소 처리 후의 탄화규소 표면은 Si 극성면 스텝 높이 0.5㎚ 전후의 스텝같은 표면이 관측되었다. 700℃ 이상의 온도에서는 양 극성면의 방향을 나타내는 스텝이 확인되는 결과가 되었다. 또, 스텝 높이도 2㎚ 이상으로 커졌다.
그 후 모든 시료에 대해, 실시예 7과 동일한 조건으로 N의 이온 주입 및 열처리를 실시하였다. N 이온 주입 영역의 활성화율은 80％이었다.
다음으로, 질산 산화, 즉 실온에서 농도 60중량％의 질산 수용액에 상기 탄화규소 기판을 침지한 상태로부터 가열하여 비등시키고, 이 비등 상태를 계속시킴으로써, 비점 120.7℃, 질산 농도 68％(중량비)의 공비 상태를 발언시키고, 이후, 이 공비 상태에서 수 시간 지속시켜 30㎚ 두께를 가지는 게이트 산화막(절연막)을 형성하였다. 또한, 포토리소그래피 공정과 에칭 공정에 의해 소오스, 드레인 영역으로서 게이트 절연막에 개구부를 마련하여 소오스 전극, 드레인 전극, 그리고 게이트 전극을 형성하였다. 게이트 전극으로는 두께 100㎚의 TiN 전극을 이용하고, 게이트 길이는 2㎛, 게이트 폭은 10㎛로 하였다. 소오스, 드레인 전극에는 100㎚ 두께를 가지는 Al를 이용하였다.
상기와 같이 제작한 MOSFET의 드레인 전류-드레인 전압 특성을 게이트 전압을 파라미터로 하여 측정하여, 온 저항과 채널 이동도를 표 X에 정리하였다. 마지막으로, 전극과 게이트 절연막을 불화수소 50% 용액으로 제거하고, 게이트 바로 아래의 탄화규소 표면의 중심선 평균 거칠기를 측정한 결과를 표 12에 함께 나타낸다.
수소 처리 온도 의존
수소 처리
온도(℃)		 계면 스텝의
극성		 온 저항
(mΩ·㎠)		 채널 이동도
(㎠/V/초)		 계면 거칠기
Ra(nm)
200 무 50.5 35 0.2
300 Si 5.3 185 0.2
400 Si 3.3 245 0.1
500 Si 4.0 225 0.1
600 Si 5.2 240 0.2
700 혼합 21 170 0.8
800 혼합 32 145 1.2
MOSFET 제작 전의 탄화규소 표면이 단일 극성면화된 탄화규소 기판, 즉 수소 처리 온도가 300~600℃ 범위인 탄화규소 기판을 이용하여 제작한 MOSFET 시료에서는 온 저항 3~5.3mΩ㎠, 채널 이동도 185~245㎠/V/초로 양호한 값을 나타내었다. MOS 계면의 거칠기는 Ra=0.2㎚ 이하라는 값을 얻었다.
Si면과 C면 양 극성면이 기판 표면에 얻어진 시료, 즉 수소 처리 온도가 700℃, 800℃인 탄화규소 기판을 이용하여 제작한 MOSFET 특성은 온 저항이 20mΩ·㎠ 이상으로 크고, 또 채널 이동도는 145~170㎠/V/초라는 결과를 얻었다. MOS 계면의 거칠기는 Ra=0.8~1.2㎚로 다른 시료보다 큰 값을 나타냈다.
수소 처리시에 탄화규소 표면이 에칭되지 않았던 시료, 즉 수소 처리 온도 200℃의 탄화규소 기판을 이용하여 제작한 MOSFET 특성은 온 저항이 높고, 채널 이동도가 50㎠/V/초로 작은 값을 나타내었다.
이로부터, 수소 처리 300~600℃에서 표면 처리한 단결정 입방정 탄화규소 기판을 이용하여 제작한 MOS-FET는 평활한 MOS 계면을 가지고, 그 결과, 채널부에서의 뛰어난 전류 수송 특성을 나타내며, 게다가 고온 동작에 있어서 쿨롬 산란이나 계면 준위의 영향이 적은 열안정성을 갖는다.
11: 탄화규소 기판,
12: 탄화규소 에피택셜층,
13: 쇼트키 전극,
14: 기판 하부 전극
21: 탄화규소 기판,
22: 탄화규소 에피택셜층,
23: 소오스 영역,
24: 드레인 영역,
25: 소오스 전극,
26: 드레인 전극,
27: 게이트 절연막,
28: 게이트 전극

Claims (16)

  1. 탄화규소로 이루어지는 반도체 기판과, 상기 반도체 기판 상에 형성되는 게이트 절연막과, 상기 게이트 절연막 상에 형성되는 게이트 전극을 가지는 반도체 소자에 있어서,
    상기 반도체 기판 표면의 상기 게이트 절연막과의 접합면은 거시적으로는 비극성면에 평행하고, 또한 미시적으로는 비극성면과 극성면으로 이루어지며, 상기 극성면에서는 Si면 또는 C면 중 어느 한쪽의 면이 우세한 것을 특징으로 하는 반도체 소자.
  2. 탄화규소로 이루어지는 반도체 기판과, 상기 반도체 기판 상에 형성되는 게이트 절연막과, 상기 게이트 절연막 상에 형성되는 게이트 전극을 가지는 반도체 소자에 있어서,
    상기 반도체 기판 표면의 상기 게이트 절연막과의 접합면은 테라스면과 한 방향으로 배향한 스텝단을 가지며,
    상기 테라스면은 비극성면이고,
    상기 스텝단은 Si면 또는 C면 중 어느 한쪽의 극성면으로 이루어지는 것을 특징으로 하는 반도체 소자.
  3. 탄화규소로 이루어지는 반도체 기판과, 상기 반도체 기판 상에 형성되는 게이트 절연막과, 상기 게이트 절연막 상에 형성되는 게이트 전극을 가지는 반도체 소자에 있어서,
    상기 반도체 기판 표면의 상기 게이트 절연막과의 접합면은 테라스면과 한 방향으로 배향한 스텝단을 가지며,
    상기 테라스면은 비극성면이고,
    상기 테라스면이 스텝단의 배향 방향 및 스텝단의 배향 방향과 기판면내 직교 방향의 폭 비로 10배 이상인 것을 특징으로 하는 반도체 소자.
  4. 탄화규소로 이루어지는 반도체 기판과, 상기 반도체 기판 상에 형성되는 게이트 절연막과, 상기 게이트 절연막 상에 형성되는 게이트 전극을 가지는 반도체 소자에 있어서,
    상기 반도체 기판 표면의 상기 게이트 절연막과의 접합면은 거시적으로는 비극성면에 평행하고, 또한 한 방향으로 배향한 스텝단을 포함하며,
    상기 스텝단의 진폭이 0.5~10㎚의 범위인 것을 특징으로 하는 반도체 소자.
  5. 탄화규소로 이루어지는 반도체 기판과, 상기 반도체 기판 상에 형성되는 전극을 가지는 반도체 소자에 있어서,
    상기 반도체 기판 표면의 상기 전극과의 접합면은 거시적으로는 비극성면에 평행하며, 또한 미시적으로는 비극성면과 극성면으로 이루어지고, 상기 극성면에서는 Si면 또는 C면 중 어느 한쪽의 면이 우세한 것을 특징으로 하는 반도체 소자.
  6. 탄화규소로 이루어지는 반도체 기판과, 상기 반도체 기판 상에 형성되는 전극을 가지는 반도체 소자에 있어서,
    상기 반도체 기판 표면의 상기 전극과의 접합면은 테라스면과 한 방향으로 배향한 스텝단을 가지며,
    상기 테라스면은 비극성면이고,
    상기 스텝의 단면은 비극성면 및 Si면 또는 C면 중 어느 한쪽의 극성면으로 이루어지는 것을 특징으로 하는 반도체 소자.
  7. 탄화규소로 이루어지는 반도체 기판과, 상기 반도체 기판 상에 형성되는 전극을 가지는 반도체 소자에 있어서,
    상기 반도체 기판 표면의 상기 전극과의 접합면은 테라스면과 한 방향으로 배향한 스텝을 가지며,
    상기 테라스면은 비극성면이고,
    상기 테라스면이 스텝 방향 및 스텝 방향과 면내 직교 방향의 폭 비로 10배 이상인 것을 특징으로 하는 반도체 소자.
  8. 탄화규소로 이루어지는 반도체 기판과, 상기 반도체 기판 상에 형성되는 전극을 가지는 반도체 소자에 있어서,
    상기 반도체 기판 표면의 상기 전극과의 접합면은 거시적으로는 비극성면에 평행하며, 또한 한 방향으로 배향한 요철(凹凸)을 포함하고,
    상기 요철의 진폭이 0.5~10㎚의 범위인 것을 특징으로 하는 반도체 소자.
  9. 청구항 1, 청구항 2, 청구항 5 및 청구항 6 중 어느 한 항에 있어서,
    상기 접합면에서의 상기 한쪽의 극성면이 차지하는 면적의 비율이 접합면 중의 전체 극성면의 면적을 1로 했을 때에 0.75~1의 범위인 것을 특징으로 하는 반도체 소자.
  10. 청구항 2, 청구항 3, 청구항 6 및 청구항 7 중 어느 한 항에 있어서,
    상기 테라스면의 폭(스텝단의 배향 방향과 기판면내 직교 방향의 폭)이 0~100㎚인 것을 특징으로 하는 반도체 소자.
  11. 청구항 1 내지 청구항 10 중 어느 한 항에 있어서,
    상기 반도체 기판은 단결정 반도체 기판 상에 형성된 탄화규소 호모에피택셜막(homoepitaxial film)을 포함하는 것을 특징으로 하는 반도체 소자.
  12. 청구항 1 내지 청구항 11 중 어느 한 항에 있어서,
    상기 반도체 기판이 입방정 탄화규소이며, 상기 비극성면이 {001}면 또는 {110}면인 것을 특징으로 하는 반도체 소자.
  13. 청구항 1 내지 청구항 11 중 어느 한 항에 있어서,
    상기 반도체 기판이 육방정 탄화규소이며, 상기 비극성면이 {11-20}, {1-100}, {03-38}면 중 어느 하나인 것을 특징으로 하는 반도체 소자.
  14. 청구항 1, 청구항 2, 청구항 5, 청구항 6 및 청구항 9 중 어느 한 항에 있어서,
    상기 특정한 극성면이 Si 극성면인 것을 특징으로 하는 반도체 소자.
  15. 청구항 1 내지 청구항 14 중 어느 한 항에 기재된 반도체 소자의 제조 방법으로서,
    적어도 한쪽의 주표면이 비극성면인 탄화규소 반도체 기판을 준비하는 공정,
    상기 반도체 기판의 비극성면의 적어도 일부에 한 방향으로 배향한 스텝을 형성하는 공정,
    상기 스텝 단면의 극성을 특정한 극성면으로 통일시키는 공정을 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  16. 청구항 15에 있어서,
    상기 한 방향으로 배향한 스텝을 형성하는 공정 및 스텝 단면의 극성을 특정한 극성면으로 통일시키는 공정은 게이트 절연막 또는 전극을 형성하는 공정의 전에 행해지는 제조 방법.
KR1020107012801A 2007-11-12 2008-11-11 반도체 소자 및 반도체 소자 제조법 KR20100110295A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2007293258A JP5307381B2 (ja) 2007-11-12 2007-11-12 半導体素子ならびに半導体素子製造法
JPJP-P-2007-293258 2007-11-12

Publications (1)

Publication Number Publication Date
KR20100110295A true KR20100110295A (ko) 2010-10-12

Family

ID=40638693

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020107012801A KR20100110295A (ko) 2007-11-12 2008-11-11 반도체 소자 및 반도체 소자 제조법

Country Status (6)

Country Link
US (1) US20110006310A1 (ko)
EP (1) EP2221859A4 (ko)
JP (1) JP5307381B2 (ko)
KR (1) KR20100110295A (ko)
CN (1) CN101919032A (ko)
WO (1) WO2009063844A1 (ko)

Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5332216B2 (ja) * 2008-02-04 2013-11-06 住友電気工業株式会社 半導体装置およびその製造方法
JP5880429B2 (ja) 2010-03-12 2016-03-09 住友電気工業株式会社 炭化珪素半導体装置の製造方法
WO2011114890A1 (ja) 2010-03-16 2011-09-22 シャープ株式会社 半導体装置およびその製造方法
CN102971853B (zh) * 2010-08-03 2016-06-29 住友电气工业株式会社 半导体器件及其制造方法
GB2484506A (en) * 2010-10-13 2012-04-18 Univ Warwick Heterogrowth
JP5343984B2 (ja) 2011-01-17 2013-11-13 株式会社デンソー 化合物半導体基板およびその製造方法
WO2012131898A1 (ja) * 2011-03-29 2012-10-04 株式会社日立製作所 炭化珪素半導体装置
JP5879770B2 (ja) * 2011-06-27 2016-03-08 住友電気工業株式会社 半導体装置およびその製造方法
WO2013051555A1 (ja) * 2011-10-07 2013-04-11 旭硝子株式会社 炭化ケイ素単結晶基板および研磨液
US8900979B2 (en) 2011-11-23 2014-12-02 University Of South Carolina Pretreatment method for reduction and/or elimination of basal plane dislocations close to epilayer/substrate interface in growth of SiC epitaxial films
JP5759393B2 (ja) * 2012-01-12 2015-08-05 住友電気工業株式会社 炭化珪素半導体装置の製造方法
DE112012006675T5 (de) * 2012-07-09 2015-04-30 Hitachi, Ltd. MOS-Feldeffekttransistor
JP6070155B2 (ja) 2012-12-18 2017-02-01 住友電気工業株式会社 炭化珪素半導体装置
US11721547B2 (en) 2013-03-14 2023-08-08 Infineon Technologies Ag Method for manufacturing a silicon carbide substrate for an electrical silicon carbide device, a silicon carbide substrate and an electrical silicon carbide device
DE112015003559T5 (de) 2014-08-01 2017-04-20 Sumitomo Electric Industries, Ltd. Epitaxialer Wafer und Herstellungsverfahren dafür
JP5910802B1 (ja) * 2014-08-29 2016-04-27 住友電気工業株式会社 炭化珪素半導体装置およびその製造方法
WO2016051935A1 (ja) * 2014-10-03 2016-04-07 日本碍子株式会社 半導体素子用のエピタキシャル基板およびその製造方法
FI126189B (fi) * 2015-09-21 2016-08-15 Innohome Oy Valvonta- ja ohjausmenetelmä huonon ilmanlaadun ja tulipalon ehkäisemiseksi sekä vaarallisen tilan hälyttämiseksi
JP6884532B2 (ja) * 2016-09-02 2021-06-09 住友電気工業株式会社 ＳｉＣ構造体の製造方法
CN110301033B (zh) * 2017-02-16 2023-06-09 信越化学工业株式会社 化合物半导体层叠基板及其制造方法以及半导体元件
JP6865431B2 (ja) * 2017-02-16 2021-04-28 国立大学法人埼玉大学 エッチング方法
US10659175B2 (en) * 2018-07-16 2020-05-19 Litepoint Corporation System and method for over-the-air (OTA) testing to detect faulty elements in an active array antenna of an extremely high frequency (EHF) wireless communication device
GB2575804A (en) * 2018-07-23 2020-01-29 Sumitomo Chemical Co Top gate gas sensor
US11430867B2 (en) * 2020-01-24 2022-08-30 Taiwan Semiconductor Manufacturing Co., Ltd. Channel mobility improvement

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3461274B2 (ja) * 1996-10-16 2003-10-27 株式会社東芝 半導体装置
JP3600406B2 (ja) * 1997-06-19 2004-12-15 三菱電機株式会社 ＳｉＣ半導体装置とその製造方法
JP2000044396A (ja) 1998-07-29 2000-02-15 Toyota Central Res & Dev Lab Inc 炭化珪素単結晶の製造方法
JP2000294777A (ja) * 1999-04-08 2000-10-20 Mitsubishi Electric Corp 半導体装置及びその製造方法
JP4185215B2 (ja) 1999-05-07 2008-11-26 弘之 松波 ＳｉＣウエハ、ＳｉＣ半導体デバイス、および、ＳｉＣウエハの製造方法
JP3745668B2 (ja) 2001-10-12 2006-02-15 株式会社豊田中央研究所 ＳｉＣ単結晶の製造方法並びにＳｉＣ種結晶の製造方法
EP1306890A2 (en) * 2001-10-25 2003-05-02 Matsushita Electric Industrial Co., Ltd. Semiconductor substrate and device comprising SiC and method for fabricating the same
JP2003234301A (ja) * 2001-10-25 2003-08-22 Matsushita Electric Ind Co Ltd 半導体基板、半導体素子及びその製造方法
JP4360085B2 (ja) * 2002-12-25 2009-11-11 株式会社デンソー 炭化珪素半導体装置
JP2005166930A (ja) * 2003-12-02 2005-06-23 Matsushita Electric Ind Co Ltd ＳｉＣ−ＭＩＳＦＥＴ及びその製造方法
CN1906767B (zh) * 2004-02-27 2012-06-13 罗姆股份有限公司 半导体装置及其制造方法
JP4442366B2 (ja) 2004-08-27 2010-03-31 住友電気工業株式会社 エピタキシャルＳｉＣ膜とその製造方法およびＳｉＣ半導体デバイス
JP4549167B2 (ja) 2004-11-25 2010-09-22 三菱電機株式会社 炭化珪素半導体装置の製造方法
JP4775102B2 (ja) * 2005-05-09 2011-09-21 住友電気工業株式会社 半導体装置の製造方法
JP2006351744A (ja) 2005-06-15 2006-12-28 Fuji Electric Holdings Co Ltd 炭化珪素半導体装置の製造方法
WO2007034761A1 (en) * 2005-09-20 2007-03-29 Showa Denko K.K. Semiconductor device and method for fabrication thereof
JP4769541B2 (ja) * 2005-10-27 2011-09-07 トヨタ自動車株式会社 半導体材料の製造方法
JP5037003B2 (ja) * 2005-11-25 2012-09-26 一般財団法人電力中央研究所 ショットキーバリアダイオードおよびその使用方法

Also Published As

Publication number Publication date
WO2009063844A1 (ja) 2009-05-22
US20110006310A1 (en) 2011-01-13
CN101919032A (zh) 2010-12-15
EP2221859A4 (en) 2013-03-13
JP2009123753A (ja) 2009-06-04
JP5307381B2 (ja) 2013-10-02
EP2221859A1 (en) 2010-08-25

Similar Documents

Publication Publication Date Title
KR20100110295A (ko) 반도체 소자 및 반도체 소자 제조법
EP1981076B1 (en) Method for manufacturing silicon carbide semiconductor device
KR100853991B1 (ko) 바이폴라형 반도체 장치 및 그의 제조방법
US8203150B2 (en) Silicon carbide semiconductor substrate and method of manufacturing the same
JP4843854B2 (ja) Ｍｏｓデバイス
KR20120023710A (ko) 반도체 장치
US20090085044A1 (en) Silicon carbide semiconductor substrate and silicon carbide semiconductor device by using thereof
KR20060123409A (ko) 탄화규소 반도체 소자 및 그 제조 방법
WO2011046021A1 (ja) 炭化珪素基板の製造方法および炭化珪素基板
JP4224253B2 (ja) 半導体装置及びその製造方法
KR20090089362A (ko) 탄화규소 반도체 장치 및 그 제조 방법
JP2003234301A (ja) 半導体基板、半導体素子及びその製造方法
KR20140060266A (ko) 탄화규소 반도체 장치의 제조 방법
JP2008205296A (ja) 炭化珪素半導体素子及びその製造方法
EP3584821A1 (en) Compound semiconductor laminate substrate, method for manufacturing same, and semiconductor element
KR20120023016A (ko) 반도체 장치
JP2019140165A (ja) 炭化珪素半導体素子およびその製造方法
JPH09321323A (ja) 炭化けい素半導体基板とその製造方法およびその基板を用いた炭化けい素半導体素子
JP4613682B2 (ja) 炭化珪素半導体装置およびその製造方法
CA2753709A1 (en) Method of manufacturing silicon carbide substrate
CN102869816A (zh) 碳化硅衬底
CN115552630B (zh) SiC层叠体、其制造方法和半导体器件
JP2008235767A (ja) 半導体素子及びその製造方法
JP2021010027A (ja) 半導体装置および半導体装置の製造方法

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid