KR20140060266A - 탄화규소 반도체 장치의 제조 방법 - Google Patents

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도루 히요시
다케요시 마스다
게이지 와다
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스미토모덴키고교가부시키가이샤
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Abstract

탄화규소층상에 퇴적법에 의해 마스크층(17)이 형성된다. 마스크층(17)이 패터닝된다. 패터닝된 마스크층(17)을 마스크로서 이용한 에칭에 의해 탄화규소층을 부분적으로 제거함으로써, 측벽(20)을 갖는 게이트 홈(6)이 형성된다. 게이트 홈(6)의 측벽(20)상에 게이트 절연막이 형성된다. 게이트 절연막상에 게이트 전극이 형성된다. 탄화규소층은 육방정 및 입방정 중 어느 하나의 결정형을 가지며, 게이트 홈의 측벽은, 탄화규소층의 결정형이 육방정인 경우에는 실질적으로 {0-33-8}면 및 {01-1-4}면 중 어느 한쪽을 포함하고, 탄화규소층의 결정형이 입방정인 경우에는 실질적으로 {100}면을 포함한다.

Description

탄화규소 반도체 장치의 제조 방법{METHOD FOR MANUFACTURING SILICON CARBIDE SEMICONDUCTOR DEVICE}
본 발명은, 탄화규소 반도체 장치의 제조 방법에 관한 것이며, 보다 특정적으로는, 탄화규소층을 갖는 탄화규소 반도체 장치의 제조 방법에 관한 것이다.
종래, 반도체 장치의 재료로서 탄화규소(SiC)를 이용하는 것이 제안되어 있다. 예컨대 탄화규소를 이용하여 트렌치 게이트형의 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)을 형성하는 것이 제안되어 있다[일본 특허 공개 제2008-235546호 공보(특허문헌 1) 참조].
이 공보에서는, 트렌치 게이트형의 MOSFET에서의 게이트 절연막의 내압을 향상시키기 위해, 게이트 전극 및 게이트 절연막이 내부에 배치되는 게이트 홈의 측벽을 테이퍼형으로 하는 것이 제안되어 있다. 구체적으로는, 개구 패턴을 갖는 에칭 마스크를 이용하여 탄화규소로 이루어지는 반도체층을 이방성 에칭에 의해 부분적으로 제거한 후, 등방성 에칭을 행함으로써, 반도체층에 형성되는 게이트 홈의 측벽을 테이퍼형으로 하고 있다.
특허문헌 1: 일본 특허 공개 제2008-235546호 공보
여기서, 예컨대 결정형이 육방정인 탄화규소에 대해서는, 면방위가 {0-33-8}로 되어 있는 면 등의, 소위 반극성면을 MOSFET 등의 반도체 장치의 채널로서 이용하면, 큰 채널 이동도를 실현할 수 있는 것이 종래 보고되어 있다. 그러나, 전술한 바와 같이 반극성면을, 트렌치 게이트형의 MOSFET의 채널로서 형성하는(즉 게이트 홈의 측벽을 반극성면에 의해 구성하는) 것은, 전술한 특허문헌 1에는 개시되어 있지 않다. 이 공보에 개시되어 있는 바와 같이, 게이트 홈의 측벽을 등방성 에칭에 의해 단순히 테이퍼형으로 가공하는 것만으로는, 형성된 측벽이 정확히 상기 반극성면으로는 되지 않는다. 이 경우, 형성된 반도체 장치의 특성(예컨대 채널 이동도)이 충분히 향상되지 않는다고 하는 문제가 있었다.
또한 상기 공보에서는, 게이트 홈을 형성하기 위한 에칭 마스크의 구체적인 형성 방법이 개시되어 있지 않다. 본 발명자 등은, 이 형성 방법이 부적절하면, 게이트 홈의 내면에 오목부가 생김으로써, 내압이 저하될 수 있다는 것을 발견하였다.
본 발명은, 상기와 같은 과제를 해결하기 위해 이루어진 것이며, 본 발명의 목적은, 특성이 안정된 고품질의 반도체 장치를 얻을 수 있는, 탄화규소 반도체 장치의 제조 방법을 제공하는 것이다.
본 발명의 탄화규소 반도체 장치의 제조 방법은, 다음의 공정을 갖는다. 주표면을 갖는 탄화규소층이 준비된다. 주표면상에 퇴적법에 의해 마스크층이 형성된다. 마스크층이 패터닝된다. 패터닝된 마스크층을 마스크로서 이용한 에칭에 의해 탄화규소층을 부분적으로 제거함으로써, 측벽을 갖는 게이트 홈이 형성된다. 게이트 홈의 측벽상에 게이트 절연막이 형성된다. 게이트 절연막상에 게이트 전극이 형성된다. 탄화규소층은 육방정 및 입방정 중 어느 하나의 결정형을 가지며, 게이트 홈의 측벽은, 탄화규소층의 결정형이 육방정인 경우에는 실질적으로 {0-33-8}면 및 {01-1-4}면 중 어느 한쪽을 포함하고, 탄화규소층의 결정형이 입방정인 경우에는 실질적으로 {100}면을 포함한다.
여기서, 측벽이 실질적으로 {0-33-8}면 및 {01-1-4}면 중 어느 한쪽을 포함한다란, 측벽을 구성하는 결정면이 {0-33-8}면 및 {01-1-4}면 중 어느 한쪽으로 되어 있는 경우, 및 측벽을 구성하는 결정면에 대해서, <1-100> 방향에서의 {0-33-8}면 또는 {01-1-4}면에 대한 오프각이 -3˚ 이상 3˚ 이하의 면으로 되어 있는 것을 의미한다. 또한 「<1-100> 방향에서의 {0-33-8}면 또는 {01-1-4}면에 대한 오프각」이란, <1-100> 방향 및 <0001> 방향이 뻗는 평면에의 상기 측벽의 법선의 정사영과, {0-33-8}면 또는 {01-1-4}면의 법선이 이루는 각도이며, 그 부호는, 상기 정사영이 <1-100> 방향에 대하여 평행하게 근접하는 경우가 플러스이며, 상기 정사영이 <0001> 방향에 대하여 평행하게 근접하는 경우가 마이너스이다. 또한, 측벽이 실질적으로 {100}면을 포함한다란, 측벽을 구성하는 결정면이 {100}면으로 되어 있는 경우, 및 측벽을 구성하는 결정면이 {100}면으로부터 임의의 결정 방위에서 -3˚ 이상 3˚ 이하의 오프각을 갖는 결정면으로 되어 있는 경우를 의미한다.
이 제조 방법에 의하면, 게이트 홈의 측벽이 실질적으로 상기 {0-33-8}면, {01-1-4}면 및 {100}면 중 어느 하나, 즉 안정적인 반극성면으로 되어 있다. 이러한 측벽을 채널로서 이용함으로써, 고품질의 반도체 장치를 제조할 수 있다.
또한, 이 제조 방법에 의하면 마스크층이 퇴적법에 의해 형성되기 때문에, 마스크층이 열산화법에 의해 형성되는 경우에 비해, 게이트 홈의 내면에 오목부가 생기는 것을 방지할 수 있다. 이것에 의해, 이 오목부에서 생기는 전계 집중에 기인한 내압의 저하를 방지할 수 있다.
바람직하게는 상기 마스크층을 형성하는 공정은, 산화규소, 질화규소, 산화알루미늄, 질화알루미늄, 및 질화갈륨으로부터 선택되는 1종 이상의 재료를 퇴적시키는 것에 의해 행해진다. 이들 재료는 고온에서의 내식성이 우수하기 때문에, 이들 재료로부터 만들어진 마스크층은, 고온하에서 부식성 분위기를 이용하는 에칭용의 마스크층에 적합하다.
바람직하게는 게이트 홈을 형성하는 공정은, 열 에칭을 행하는 공정을 포함한다. 이것에 의해, 전술한 면방위를 갖는 측벽을 자기(自己) 형성적으로 형성할 수 있다. 또한 측벽에 가공 변질층이 형성되는 것을 방지할 수 있다.
바람직하게는 열 에칭을 행하는 공정은, 탄화규소층에 산소 및 염소를 함유하는 반응 가스를 접촉시키면서 탄화규소층을 가열함으로써 행해진다. 본 발명자등은, 탄화규소층(탄화규소의 단결정층)에 대하여, 산소 및 염소를 함유하는 반응 가스를 접촉시키면서, 이 탄화규소층을 가열함으로써, 탄화규소에서 에칭 속도가 가장 느린 결정면이 자기 형성된다고 하는 지견을 얻었다. 그리고, 반응 가스의 조성(예컨대 산소와 염소의 비율)이나 가열 온도를 조절함으로써, 전술한 {0-33-8}면, {01-1-4}면 또는 {100}면을 자기 형성할 수 있는 것을 발견하였다.
바람직하게는 게이트 홈을 형성하는 공정은, 열 에칭을 행하기 전에, 스퍼터링 작용을 갖는 에칭을 행하는 공정을 포함한다. 보다 바람직하게는 스퍼터링 작용을 갖는 에칭은, 반응성 이온 에칭이다. 이것에 의해, 마스크층의 개구 패턴중에 잔사가 발생하고 있던 경우라도, 이 잔사는, 스퍼터링 작용을 갖는 에칭에서 탄화규소층의 일부와 함께 제거된다. 이 때문에, 그 후의 열 에칭시에는 이 잔사는 이미 제거되어 있다. 따라서 상기 잔사에 기인한 열 에칭의 변동을 억제할 수 있다.
본 발명에 의하면, 특성이 안정된 고품질의 탄화규소 반도체 장치를 얻을 수 있다.
도 1은 본 발명에 의한 반도체 장치의 실시형태 1을 도시하는 단면 모식도이다.
도 2는 도 1에 도시한 반도체 장치의 제조 방법을 설명하기 위한 단면 모식도이다.
도 3은 도 1에 도시한 반도체 장치의 제조 방법을 설명하기 위한 단면 모식도이다
도 4는 도 1에 도시한 반도체 장치의 제조 방법을 설명하기 위한 단면 모식도이다.
도 5는 도 1에 도시한 반도체 장치의 제조 방법을 설명하기 위한 단면 모식도이다.
도 6은 도 1에 도시한 반도체 장치의 제조 방법을 설명하기 위한 단면 모식도이다.
도 7은 도 1에 도시한 반도체 장치의 제조 방법을 설명하기 위한 단면 모식도이다.
도 8은 도 1에 도시한 반도체 장치의 제조 방법을 설명하기 위한 단면 모식도이다.
도 9는 도 1에 도시한 반도체 장치의 제조 방법을 설명하기 위한 단면 모식도이다.
도 10은 도 1에 도시한 반도체 장치의 제조 방법을 설명하기 위한 단면 모식도이다.
도 11은 도 1에 도시한 반도체 장치의 제조 방법을 설명하기 위한 단면 모식도이다.
도 12는 비교예의 반도체 장치의 제조 방법을 설명하기 위한 단면 모식도이다.
도 13은 도 12의 XIII 영역의 확대도이다.
도 14는 비교예의 반도체 장치의 제조 방법을 설명하기 위한 단면 모식도이다.
도 15는 비교예의 반도체 장치를 설명하기 위한 단면 모식도이다.
도 16은 도 1에 도시한 반도체 장치의 제조 방법의 변형예를 설명하기 위한 단면 모식도이다.
도 17은 도 1에 도시한 반도체 장치의 제조 방법의 변형예를 설명하기 위한 단면 모식도이다.
도 18은 도 1에 도시한 반도체 장치의 변형예를 도시하는 단면 모식도이다.
도 19는 본 발명에 의한 반도체 장치의 실시형태 2를 도시하는 단면 모식도이다.
도 20은 도 19에 도시한 반도체 장치의 제조 방법을 설명하기 위한 단면 모식도이다.
도 21은 도 19에 도시한 반도체 장치의 제조 방법을 설명하기 위한 단면 모식도이다.
도 22는 도 19에 도시한 반도체 장치의 제조 방법을 설명하기 위한 단면 모식도이다.
도 23은 도 19에 도시한 반도체 장치의 제조 방법을 설명하기 위한 단면 모식도이다.
도 24는 도 19에 도시한 반도체 장치의 제조 방법을 설명하기 위한 단면 모식도이다.
도 25는 도 19에 도시한 반도체 장치의 제조 방법을 설명하기 위한 단면 모식도이다.
도 26은 도 19에 도시한 반도체 장치의 제조 방법을 설명하기 위한 단면 모식도이다.
도 27은 도 19에 도시한 반도체 장치의 제조 방법을 설명하기 위한 단면 모식도이다.
도 28은 도 19에 도시한 반도체 장치의 변형예를 도시하는 단면 모식도이다.
도 29는 탄화규소층 측벽의 부분 확대 단면 모식도이다.
도 30은 시료 1에 대한 실험의 결과를 도시하는 주사형 전자 현미경 사진이다.
도 31은 시료 2에 대한 실험의 결과를 도시하는 주사형 전자 현미경 사진이다.
이하, 도면에 기초하여 본 발명의 실시형태에 대해서 설명한다. 또한 이하의 도면에서 동일 또는 상당하는 부분에는 동일한 참조 번호를 붙이고 그 설명은 반복하지 않는다. 또한, 본 명세서중에서의 결정학적 설명에서는, 개별 방위를 [], 집합 방위를 <>, 개별면을 (), 집합면을 {}로 각각 나타내고 있다. 또한, 마이너스의 지수에 대해서는, 결정학상, "-"(바)를 숫자 위에 붙이게 되어 있지만, 본 명세서중에서는, 숫자 앞에 마이너스의 부호를 붙이고 있다.
(실시형태 1)
도 1을 참조하면, 본 발명에 의한 반도체 장치는, 경사진 측벽을 갖는 게이트 홈을 이용한 종형의 디바이스인 종형 MOSFET이다. 이 반도체 장치는, n형의 도전형을 갖는 기판(1)과, 기판(1)의 주표면(도면중, 상면)상에 에피택셜로 형성된 탄화규소층을 갖는다. 기판(1)은, 결정형이 육방정인 탄화규소 또는 결정형이 입방정인 탄화규소로 이루어진다. 이것에 대응하여, 기판(1)상에 에피택셜로 형성되는 탄화규소층도, 결정형이 육방정인 탄화규소 또는 결정형이 입방정인 탄화규소로 이루어진다. 탄화규소층은, 도전형이 n형인 에피택셜층인 내압 유지층(2)과, 도전형이 p형인 p형 보디층(3)과, 도전형이 n형인 n형 소스 콘택트층(4)과, 도전형이 p형인 콘택트 영역(5)을 갖는다. 또한 반도체 장치는, 게이트 절연막(8)과, 게이트 전극(9)과, 층간 절연막(10)과, 소스 전극(12)과, 소스 배선 전극(13)과, 드레인 전극(14)과, 이면 보호 전극(15)을 갖는다.
내압 유지층(2)은, 기판(1)의 한쪽의 주표면상에 형성되어 있다. 내압 유지층(2)상에는 p형 보디층(3)이 형성되어 있다. p형 보디층(3)상에는, n형 소스 콘택트층(4)이 형성되어 있다. 이 n형 소스 콘택트층(4)으로 둘러싸이도록, p형의 콘택트 영역(5)이 형성되어 있다. n형 소스 콘택트층(4), p형 보디층(3) 및 내압 유지층(2)을 부분적으로 제거함으로써 게이트 홈(6)이 형성되어 있다. 게이트 홈(6)의 측벽은 기판(1)의 주표면(도면중, 상면)에 대하여 경사져 있다. 바꿔 말하면, 게이트 홈(6)의 측벽은 탄화규소층의 주표면(도면중, 상면)에 대하여 경사져 있다. 탄화규소층의, 경사진 측벽에 의해 둘러싸인 볼록부[n형 소스 콘택트층(4) 및 콘택트 영역(5)의 상부]의 평면 형상은, 기판(1)의 결정형이 육방정인 경우에는, 예컨대 육각형으로 되어 있어도 좋다. 또한, 기판(1)의 결정형이 입방정인 경우, 상기 볼록부의 평면 형상은, 예컨대 사각형상으로 되어 있어도 좋다.
게이트 홈(6)의 측벽 및 바닥벽상에는 게이트 절연막(8)이 형성되어 있다. 이 게이트 절연막(8)은 n형 소스 콘택트층(4)의 상부 표면상에까지 연장되어 있다. 이 게이트 절연막(8)상으로서, 게이트 홈(6)의 내부를 충전하도록 게이트 전극(9)이 형성되어 있다. 게이트 전극(9)의 상부 표면은, 게이트 절연막(8)에서 n형 소스 콘택트층(4)의 상부 표면상에 위치하는 부분의 상면과 대략 동일한 높이로 되어 있다.
게이트 절연막(8) 중 n형 소스 콘택트층(4)의 상부 표면상에 연장되는 부분과, 게이트 전극(9)을 덮도록, 층간 절연막(10)이 형성되어 있다. 층간 절연막(10) 및 게이트 절연막(8)의 일부를 제거함으로써, n형 소스 콘택트층(4)의 일부와 p형의 콘택트 영역(5)을 노출하도록 개구부(11)가 형성되어 있다. 이 개구부(11)의 내부를 충전하고, p형의 콘택트 영역(5) 및 n형 소스 콘택트층(4)의 일부와 접촉하도록 소스 전극(12)이 형성되어 있다. 소스 전극(12)의 상부 표면과 접촉하고, 층간 절연막(10)의 상부 표면상에 연장되도록 소스 배선 전극(13)이 형성되어 있다. 또한, 기판(1)에서 내압 유지층(2)이 형성된 주표면과는 반대측의 이면상에는, 드레인 전극(14)이 형성되어 있다. 이 드레인 전극(14)은 오믹 전극이다. 이 드레인 전극(14)에서, 기판(1)과 대향하는 면과는 반대측의 면상에 이면 보호 전극(15)이 형성되어 있다.
도 1에 도시한 반도체 장치에서는, 게이트 홈(6)의 측벽이 경사지고, 이 측벽은, p형 보디층(3) 등을 구성하는 탄화규소층의 결정형이 육방정인 경우에는 실질적으로 {0-33-8}면 및 {01-1-4}면 중 어느 한쪽으로 되어 있다. 또한, p형 보디층(3) 등을 구성하는 탄화규소층의 결정형이 입방정인 경우에는, 이 게이트 홈(6)의 경사진 측벽은 실질적으로 {100}면으로 되어 있다. 도 1로부터 알 수 있는 바와 같이, 이들의 소위 반극성면으로 되어 있는 측벽을 반도체 장치의 능동 영역인 채널 영역으로서 이용할 수 있다. 그리고, 이들의 측벽은 안정적인 결정면이기 때문에, 이 측벽을 채널 영역에 이용한 경우, 다른 결정면[예컨대 (0001)면]을 채널 영역에 이용한 경우보다, 누설 전류를 충분히 저감할 수 있고, 높은 내압을 얻을 수 있다.
다음에 도 1에 도시한 반도체 장치의 동작에 대해서 간단히 설명한다. 도 1을 참조하면, 게이트 전극(9)에 임계값 이하의 전압을 부여한 상태, 즉 오프 상태에서는, p형 보디층(3)과 도전형이 n형인 내압 유지층(2) 사이가 역바이어스가 되어, 비도통 상태가 된다. 한편, 게이트 전극(9)에 플러스의 전압을 인가하면, p형 보디층(3)에서 게이트 절연막(8)과 접촉하는 영역의 근방인 채널 영역에서, 반전층이 형성된다. 그 결과, n형 소스 콘택트층(4)과 내압 유지층(2)이 전기적으로 접속된 상태가 된다. 이 결과, 소스 전극(12)과 드레인 전극(14) 사이에 전류가 흐른다.
다음에, 도 2 내지 도 11을 참조하여, 도 1에 도시한 본 발명에 의한 반도체 장치의 제조 방법을 설명한다.
우선, 도 2를 참조하여, 탄화규소로 이루어지는 기판(1)의 주표면상에, 도전형이 n형인 탄화규소의 에피택셜층을 형성한다. 이 에피택셜층은 내압 유지층(2)이 되는 부분을 포함한다. 내압 유지층(2)을 형성하기 위한 에피택셜 성장은, 예컨대 원료 가스로서 실란(SiH4)과 프로판(C3H8)의 혼합 가스를 이용하고, 캐리어 가스로서, 예컨대 수소 가스(H2)를 이용한 CVD법에 의해 실시할 수 있다. 또한, 이 때 도전형이 n형인 불순물로서, 예컨대 질소(N)나 인(P)을 도입하는 것이 바람직하다. 이 내압 유지층(2)의 n형 불순물의 농도는, 예컨대 5×1015 ㎝-3 이상 5×1016 ㎝-3 이하로 할 수 있다.
다음에, 내압 유지층(2)의 상부 표면층에 이온 주입을 행하는 것에 의해, p형 보디층(3) 및 n형 소스 콘택트층(4)을 형성한다. p형 보디층(3)을 형성하기 위한 이온 주입에 있어서는, 예컨대 알루미늄(Al) 등의, 도전형이 p형인 불순물을 이온 주입한다. 이 때, 주입하는 이온의 가속 에너지를 조정함으로써 p형 보디층(3)이 형성되는 영역의 깊이를 조정할 수 있다.
다음에 도전형이 n형인 불순물을, p형 보디층(3)이 형성된 내압 유지층(2)에 이온 주입함으로써, n형 소스 콘택트층(4)을 형성한다. n형의 불순물로서는, 예컨대 인 등을 이용할 수 있다. 이와 같이 하여, 도 3에 도시하는 구조를 얻는다.
다음에, 도 4에 도시하는 바와 같이, n형 소스 콘택트층(4)상에, 즉 탄화규소층의 주표면(도면중, 상면)상에, 마스크층(17)이 퇴적법에 의해 형성된다. 여기서 퇴적법이란, 형성되는 막의 재료 모두가 외부로부터 공급되는 것을 특징으로 하는 방법이다. 따라서 퇴적법은, 열산화법, 즉, 막이 형성되게 되는 영역에 이미 존재해 있던 원소를 재료의 일부로서 이용하는 방법을 포함하지 않는다. 퇴적법으로서는, 예컨대 CVD(Chemical Vapor Deposition)법, 스퍼터법, 또는 저항 가열형 증착법을 이용할 수 있다. 바람직하게는, 마스크층(17)을 형성하는 공정은, 산화규소, 질화규소, 산화알루미늄, 질화알루미늄, 및 질화갈륨으로부터 선택되는 1종 이상의 재료를 퇴적시키는 것에 의해 행해진다.
다음에, 도 5에 도시하는 바와 같이, 마스크층(17)이 패터닝된다. 마스크층(17)의 패터닝은, 예컨대 포토리소그래피법에 의해 행해질 수 있다. 또한 마스크층(17)의 개구 패턴의 폭은, 예컨대 0.1 ㎛ 이상 2 ㎛ 이하이다.
다음에, 패터닝된 마스크층(17)을 마스크로 하여 이용한 에칭에 의해 탄화규소층을 부분적으로 제거함으로써, 측벽을 갖는 게이트 홈(6)(도 1)이 형성된다. 구체적으로는, 이하의 공정이 행해진다.
우선, 도 6에 도시하는 바와 같이, 마스크층(17)을 마스크로서 이용하여, n형 소스 콘택트층(4), p형 보디층(3) 및 내압 유지층(2)의 일부를, 스퍼터링 작용(물리적 에칭 작용)을 갖는 에칭에 의해 제거한다. 이러한 에칭 방법으로서는, 예컨대 이온 밀링 또는 반응성 이온 에칭, 특히 유도 결합 플라즈마(ICP) RIE를 이용할 수 있다. 구체적으로는, 예컨대 반응 가스로서 SF6 또는 SF6과 O2의 혼합 가스를 이용한 ICP-RIE를 이용할 수 있다. 이러한 에칭에 의해, 도 1의 게이트 홈(6)이 형성되어야 하는 영역에, 게이트 홈(6)의 형성에 앞서, 그 측벽이 기판(1)의 주표면에 대하여 대략 수직인 세로 홈(16)이 형성된다.
다음에, 도 7에 도시하는 바와 같이, 열 에칭이 행해진다. 구체적으로는, 탄화규소층에 반응 가스를 접촉시키면서 탄화규소층을 가열하는 처리가 행해진다. 이것에 의해 내압 유지층(2), p형 보디층(3) 및 n형 소스 콘택트층(4)에서 정해진 결정면이 표출된다. 바꿔 말하면, 도 6에 도시한 세로 홈(16)의 측벽에 대하여 열 에칭을 행하는 것에 의해, 도 7에 도시한 바와 같이 기판(1)의 주표면에 대하여 경사진 측벽(20)을 갖는 게이트 홈(6)을 형성할 수 있다.
정해진 결정면을 형성하기 위해 바람직하게는 반응성 가스로서 산소 가스와 염소 가스의 혼합 가스가 이용된다. 혼합 가스의 공급에 있어서, 염소의 유량에 대한 산소의 유량의 비율은, 바람직하게는 0.1 이상 2.0 이하가 되고, 보다 바람직하게는 0.25 이상이 된다. 또한 반응 가스는, 전술한 염소 가스와 산소 가스에 더하여 캐리어 가스를 포함하고 있어도 좋다. 캐리어 가스로서는, 예컨대 질소(N2) 가스, 아르곤 가스, 헬륨 가스 등을 이용할 수 있다.
또한 열 에칭에서의 열처리 온도는, 바람직하게는 700℃ 이상 1200℃ 이하가 된다. 열처리 온도를 700℃ 이상으로 함으로써, SiC의 에칭 속도 70 ㎛/hr 정도를 확보할 수 있다. 하한 온도는, 보다 바람직하게는 800℃ 이상이 되고, 더 바람직하게는 900℃ 이상이 된다. 상한 온도는, 보다 바람직하게는 1100℃ 이하가 되고, 더 바람직하게는 1000℃ 이하가 된다. 또한, 이 경우에 마스크층(17)의 재료로서 산화규소, 질화규소, 산화알루미늄, 질화알루미늄, 또는 질화갈륨을 이용하면, 마스크층(17)의 재료에 대한 SiC의 에칭 선택비를 매우 크게 할 수 있기 때문에, SiC의 에칭중의 마스크층(17)의 소모를 억제할 수 있다.
또한, 이 측벽(20)에 표출하는 결정면은, 예컨대 {0-33-8}면으로 되어 있다. 즉, 전술한 조건의 에칭에서는, 에칭 속도가 가장 느린 결정면인 {0-33-8}면이 게이트 홈(6)의 측벽(20)으로서 자기 형성된다. 이 결과, 도 7에 도시하는 바와 같은 구조를 얻는다. 또한 측벽(20)을 구성하는 결정면은 {01-1-4}면으로 되어 있어도 좋다. 또한, 내압 유지층(2) 등을 구성하는 탄화규소층의 결정형이 입방정인 경우에는, 측벽(20)을 구성하는 결정면은 {100}면이어도 좋다. 바람직하게는, {0-33-8}면으로서는 (0-33-8)면이 이용되고, 또한 {01-1-4}면으로서는 (01-1-4)면이 이용된다.
또한, 세로 홈(16)의 측벽에 가공 변질층이 존재해 있던 경우, 상기 열 에칭 공정의 시간을 충분히 길게 함으로써 이 가공 변질층은 제거될 수 있다. 변질층의 제거를 보다 확실하게 하기 위해서는, 세로 홈(16)의 측벽에 대한 열 에칭을 0.1 ㎛ 이상의 깊이에 걸쳐 행하는 것이 바람직하다.
다음에, 마스크층(17)을 에칭 등 임의의 방법에 의해 제거한다. 이상에 의해 게이트 홈(6)이 형성된다.
그 후, 게이트 홈(6)의 내부로부터 n형 소스 콘택트층(4)의 상부 표면상에까지 연장되도록, 정해진 패턴을 갖는 레지스트막(도시 생략)을, 포토리소그래피법을 이용하여 형성한다. 레지스트막으로서는, 게이트 홈(6)의 바닥부 및 n형 소스 콘택트층(4)의 상부 표면의 일부에 개구 패턴이 형성되어 있는 것을 이용한다. 그리고, 이 레지스트막을 마스크로서 이용하여, 도전형이 p형인 불순물을 이온 주입함으로써, 게이트 홈(6)의 바닥부에 전계 완화 영역(7)을 형성하고, n형 소스 콘택트층(4)의 일부 영역에 도전형이 p형인 콘택트 영역(5)을 형성한다. 그 후 레지스트막을 제거한다. 이 결과, 도 8에 도시하는 바와 같은 구조를 얻는다.
그리고, 전술한 이온 주입에 의해 주입된 불순물을 활성화하기 위한 활성화 어닐링 공정을 실시한다. 이 활성화 어닐링 공정에서는, 탄화규소로 이루어지는 에피택셜층의 표면에, 특히 캡층을 형성하지 않고 어닐링 처리를 실시한다. 여기서, 발명자 등은, 전술한 {0-33-8}면에 대해서는, 캡층 등의 보호막을 표면에 형성하지 않고 활성화 어닐링 처리를 행하여도, 표면 성상이 열화하지 않고, 충분한 표면 평활성을 유지할 수 있다는 것을 발견하였다. 이 때문에, 종래 필요하다고 생각되었던 활성화 어닐링 처리 전의 보호막(캡층)의 형성 공정을 생략하고, 직접 활성화 어닐링 공정을 실시하고 있다. 또한 전술한 캡층을 형성한 후에 활성화 어닐링 공정을 실시하여도 좋다. 또한 예컨대 n형 소스 콘택트층(4) 및 p형의 콘택트 영역(5)의 상부 표면상에만 캡층을 설치한 구성으로 하여, 활성화 어닐링 처리를 실시하여도 좋다.
다음에, 도 9에 도시하는 바와 같이, 게이트 홈(6)의 내부로부터 n형 소스 콘택트층(4) 및 p형의 콘택트 영역(5)의 상부 표면상에까지 연장되도록 게이트 절연막(8)을 형성한다. 이에 수반하여, 게이트 홈(6)의 측벽상에 게이트 절연막이 형성된다. 게이트 절연막(8)으로서는, 예컨대 탄화규소로 이루어지는 에피택셜층을 열산화함으로써 얻어지는 산화막(산화규소막)을 이용할 수 있다.
다음에, 도 10에 도시하는 바와 같이, 게이트 홈(6)의 내부를 충전하도록, 게이트 절연막(8)상에 게이트 전극(9)이 형성된다. 게이트 전극(9)의 형성 방법으로서는, 예컨대 이하와 같은 방법을 이용할 수 있다. 우선, 게이트 절연막(8)상에서, 게이트 홈(6)의 내부 및 p형의 콘택트 영역(5)상의 영역에까지 연장되는 게이트 전극이 되어야 하는 도전체막을, 스퍼터링법 등을 이용하여 형성한다. 도전체막의 재료로서는 도전성을 갖는 재료이면, 금속 등 임의의 재료를 이용할 수 있다. 그 후, 에치백 또는 CMP(Chemical Mechanical Polishing)법 등 임의의 방법을 이용하여, 게이트 홈(6)의 내부 이외의 영역에 형성된 도전체막의 부분을 제거한다. 이 결과, 게이트 홈(6)의 내부를 충전하는 도전체막이 잔존하고, 이 도전체막에 의해 게이트 전극(9)이 구성된다.
다음에, 게이트 전극(9)의 상부 표면, 및 p형의 콘택트 영역(5)상에서 노출되어 있는 게이트 절연막(8)의 상부 표면상을 덮도록 층간 절연막(10)(도 11 참조)을 형성한다. 층간 절연막으로서는, 절연성을 갖는 재료이면, 임의의 재료를 이용할 수 있다. 그리고, 층간 절연막(10)상에, 패턴을 갖는 레지스트막을 포토리소그래피법을 이용하여 형성한다. 이 레지스트막(도시 생략)에는, p형의 콘택트 영역(5)상에 위치하는 영역에 개구 패턴이 형성되어 있다.
그리고, 이 레지스트막을 마스크로서 이용하여, 층간 절연막(10) 및 게이트 절연막(8)을 부분적으로 에칭에 의해 제거한다. 이 결과, 층간 절연막(10) 및 게이트 절연막(8)에는 개구부(11)(도 11 참조)가 형성된다. 이 개구부(11)의 바닥부에서는, p형의 콘택트 영역(5) 및 n형 소스 콘택트층(4)의 일부가 노출된 상태가 된다. 그 후, 이 개구부(11)의 내부를 충전하고, 전술한 레지스트막의 상부 표면상을 덮도록 소스 전극(12)(도 11 참조)이 되어야 하는 도전체막을 형성한다. 그 후, 약액 등을 이용하여 레지스트막을 제거함으로써, 레지스트막상에 형성되어 있던 도전체막의 부분을 동시에 제거한다(리프트 오프). 이 결과, 개구부(11)의 내부에 충전된 도전체막에 의해 소스 전극(12)을 형성할 수 있다. 이 소스 전극(12)은 p형의 콘택트 영역(5) 및 n형 소스 콘택트층(4)과 오믹 접촉한 오믹 전극이다.
또한, 기판(1)의 이면측[내압 유지층(2)이 형성된 주표면과 반대측의 표면측]에, 드레인 전극(14)(도 11 참조)을 형성한다. 드레인 전극(14)으로서는, 기판(1)과 오믹 접촉이 가능한 재료이면, 임의의 재료를 이용할 수 있다. 이와 같이 하여, 도 11에 도시하는 구조를 얻는다.
그 후, 소스 전극(12)의 상부 표면에 접촉하고, 층간 절연막(10)의 상부 표면상에 연장되는 소스 배선 전극(13)(도 1 참조), 및 드레인 전극(14)의 표면에 형성된 이면 보호 전극(15)(도 1 참조)을 각각 스퍼터링법 등의 임의의 방법을 이용하여 형성한다. 이 결과, 도 1에 도시하는 반도체 장치를 얻을 수 있다.
다음에 비교예의 제조 방법에 대해서 설명한다. 본 비교예에서는, 퇴적법에 의한 마스크층(17)(도 4)이 형성되는 대신에, 열산화법에 의해 마스크층(17Z)(도 12)이 형성된다. 탄화규소층에는 관통 전위 등의 결정 결함(DF)이 존재하는 경우가 있고, 이 경우, 결정 결함(DF)의 지점에서 열산화의 진행이 빨라진다. 이 결과, 마스크층(17Z)에, 탄화규소층을 침식하는 돌기(P1)(도 13)가 형성된다. 돌기(P1) 및 그 주변이 마스크층(17Z)의 패터닝에 의해 마스크층(17Z)의 개구부가 되면, 돌기(P1)에 대응하여 탄화규소층에 오목부(P2)(도 14)가 형성된다. 이 오목부(P2)는, 에칭을 경유하여도 잔존하고, 그 결과, 반도체 장치의, 게이트 절연막(8)에 피복된 게이트 전극(9)에 돌기(P3)가 형성된다. 이 돌기(P3)의 지점에는, 반도체 장치의 사용중에 전계 집중이 생기기 쉽고, 이 결과, 반도체 장치의 내압이 저하되어 버린다.
이에 대하여 본 실시형태에 의하면, 마스크층(17)(도 4)이 퇴적법에 의해 형성되기 때문에, 상기 비교예와 달리, 마스크층(17)이 형성될 때에 마스크층(17)이 탄화규소층을 침식하는 경우가 없다. 따라서 비교예에서 생길 수 있는 내압의 저하를 방지할 수 있다.
다음에, 도 1에 도시한 본 발명에 의한 반도체 장치의 제조 방법의 변형예를 설명한다.
이 변형예에서는, 우선 도 2 내지 도 6에 도시한 공정을 실시한다. 그 후, 도 6에 도시한 마스크층(17)을 제거한다. 다음에, 세로 홈(16)의 내부로부터 n형 소스 콘택트층(4)의 상부 표면상에까지 연장되도록 규소로 이루어지는 Si 피막(21)(도 16 참조)을 형성한다. 이 상태로, 열처리를 행하는 것에 의해, 세로 홈(16)의 내주면 및 n형 소스 콘택트층(4)의 상부 표면의 Si 피막(21)과 접촉한 영역에서 탄화규소의 재구성이 일어난다. 이와 같이 하여, 도 16에 도시하는 바와 같이, 홈의 측벽이 정해진 결정면({0-33-8}면)이 되도록 탄화규소의 재구성층(22)이 형성된다. 이 결과, 도 16에 도시하는 바와 같은 구조를 얻는다.
이 후, 잔존해 있는 Si 피막(21)을 제거한다. Si 피막(21)의 제거 방법으로서는, 예컨대 HNO3과 HF 등의 혼합액(가스)을 이용한 에칭을 이용할 수 있다. 그 후, 추가로 전술한 재구성층(22)을 에칭에 의해 제거한다. 재구성층(22)을 제거하기 위한 에칭으로서는, ICP-RIE를 이용할 수 있다. 이 결과, 도 17에 도시하는 바와 같이 경사진 측벽을 갖는 게이트 홈(6)을 형성할 수 있다.
이 후, 앞에 설명한 도 8 내지 도 11에 도시한 공정을 실시함으로써, 도 1에 도시한 반도체 장치를 얻을 수 있다.
다음에, 도 18을 참조하여, 도 1에 도시한 반도체 장치의 변형예를 설명한다. 도 18에 도시한 반도체 장치는, 기본적으로는 도 1에 도시한 반도체 장치와 같은 구성을 구비하지만, 게이트 홈(6)의 형상이 도 1에 도시한 반도체 장치와는 상이하다. 구체적으로는, 도 18에 도시한 반도체 장치에서는, 게이트 홈(6)의 단면 형상이 V자형으로 되어 있다. 또한, 상이한 관점에서 말하면, 도 18에 도시한 반도체 장치의 게이트 홈(6)은, 기판(1)의 주표면에 대하여 경사져 서로 대향하는 측벽이, 그 하부에서 직접 접속된 상태로 되어 있다. 게이트 홈(6)의 바닥부(대향하는 측벽의 하부가 서로 접속된 부분)에는, 전계 완화 영역(7)이 형성되어 있다. 이러한 구성의 반도체 장치에 의해서도, 도 1에 도시한 반도체 장치와 동일한 효과를 얻을 수 있다. 또한 도 18에 도시한 반도체 장치에서는, 게이트 홈(6)에서 도 1에 도시한 바와 같은 평탄한 바닥면이 형성되어 있지 않기 때문에, 도 18에 도시한 게이트 홈(6)의 폭은 도 1에 도시한 게이트 홈(6)의 폭보다 좁게 되어 있다. 이 결과, 도 18에 도시한 반도체 장치에서는, 도 1에 도시한 반도체 장치보다 사이즈를 작게 하는 것이 가능하여, 반도체 장치의 미세화 및 고집적화에 유리하다.
(실시형태 2)
도 19를 참조하여, 본 발명에 의한 반도체 장치의 실시형태 2를 설명한다.
도 19를 참조하면, 본 발명에 의한 반도체 장치는, 경사진 측벽을 갖는 게이트 홈을 이용한 종형의 디바이스인 IGBT이다. 도 19에 도시한 반도체 장치는, p형의 도전형을 갖는 기판(31)과, 기판(31)의 주표면(도면 중, 상면)상에 에피택셜로 형성된 탄화규소층을 갖는다. 기판(31)은, 결정형이 육방정인 탄화규소 또는 결정형이 입방정인 탄화규소로 이루어진다. 이것에 대응하여, 기판(31)상에 에피택셜로 형성되는 탄화규소층도, 결정형이 육방정인 탄화규소 또는 결정형이 입방정인 탄화규소로 이루어진다. 탄화규소층은, 도전형이 p형인 버퍼층으로서의 p형 에피택셜층(36)과, 도전형이 n형인 내압 유지층으로서의 n형 에피택셜층(32)과, 도전형이 p형인 웰 영역에 대응하는 p형 반도체층(33)과, 도전형이 n형인 n형 이미터 콘택트층(34)과, 도전형이 p형인 콘택트 영역(35)을 갖는다. 또한 반도체 장치는, 게이트 절연막(8)과, 게이트 전극(9)과, 층간 절연막(10)과, 이미터 전극(42)과, 이미터 배선 전극(43)과, 콜렉터 전극(44)과, 이면 보호 전극(15)을 갖는다.
p형 에피택셜층(36)은, 기판(31)의 한쪽의 주표면상에 형성되어 있다. p형 에피택셜층(36)상에는 n형 에피택셜층(32)이 형성되어 있다. n형 에피택셜층(32)상에는 p형 반도체층(33)이 형성되어 있다. p형 반도체층(33)상에는, n형 이미터 콘택트층(34)이 형성되어 있다. 이 n형 이미터 콘택트층(34)으로 둘러싸이도록, p형의 콘택트 영역(35)이 형성되어 있다. n형 이미터 콘택트층(34), p형 반도체층(33) 및 n형 에피택셜층(32)을 부분적으로 제거함으로써 게이트 홈(6)이 형성되어 있다. 게이트 홈(6)의 측벽은 기판(31)의 주표면에 대하여 경사져 있다. 바꿔 말하면, 게이트 홈(6)의 측벽은 탄화규소층의 주표면(도면중, 상면)에 대하여 경사져 있다. 경사진 측벽에 의해 둘러싸인 볼록부[상부 표면상에 이미터 전극(42)이 형성된 볼록 형상부]의 평면 형상은, 기판(31)의 결정형이 육방정인 경우에는, 예컨대 육각형으로 되어 있어도 좋다. 또한, 기판(31)의 결정형이 입방정인 경우, 상기 볼록부의 평면 형상은, 예컨대 사각형상으로 되어 있어도 좋다.
게이트 홈(6)의 측벽 및 바닥벽상에는 게이트 절연막(8)이 형성되어 있다. 이 게이트 절연막(8)은 n형 이미터 콘택트층(34)의 상부 표면상에까지 연장되어 있다. 이 게이트 절연막(8)상으로서, 게이트 홈(6)의 내부를 충전하도록 게이트 전극(9)이 형성되어 있다. 게이트 전극(9)의 상부 표면은, 게이트 절연막(8)에서 n형 이미터 콘택트층(34)의 상부 표면상에 위치하는 부분의 상면과 대략 동일한 높이로 되어 있다.
게이트 절연막(8)중 n형 이미터 콘택트층(34)의 상부 표면상에 연장되는 부분과 게이트 전극(9)을 덮도록 층간 절연막(10)이 형성되어 있다. 층간 절연막(10)과 게이트 절연막(8)의 일부를 제거함으로써, n형 이미터 콘택트층(34)의 일부와 p형의 콘택트 영역(35)을 노출하도록, 개구부(11)가 형성되어 있다. 이 개구부(11)의 내부를 충전하고, p형의 콘택트 영역(35) 및 n형 이미터 콘택트층(34)의 일부와 접촉하도록 이미터 전극(42)이 형성되어 있다. 이미터 전극(42)의 상부 표면과 접촉하고, 층간 절연막(10)의 상부 표면상에 연장되도록 이미터 배선 전극(43)이 형성되어 있다.
또한, 기판(31)에서 n형 에피택셜층(32)이 형성된 주표면과는 반대측의 이면상에는, 도 1에 도시한 반도체 장치와 마찬가지로, 콜렉터 전극(44) 및 이면 보호 전극(15)이 형성되어 있다.
도 19에 도시한 반도체 장치에서도, 도 1에 도시한 반도체 장치와 마찬가지로, 게이트 홈(6)의 측벽이 경사지고, 이 측벽은, p형 반도체층(33) 등을 구성하는 탄화규소층의 결정형이 육방정인 경우에는 실질적으로 {0-33-8}면 및 {01-1-4}면 중 어느 한쪽으로 되어 있다. 또한, p형 반도체층(33) 등을 구성하는 탄화규소층의 결정형이 입방정인 경우에는, 이 게이트 홈(6)의 경사진 측벽은 실질적으로 {100}면으로 되어 있다. 이 경우도, 도 1에 도시한 반도체 장치와 동일한 효과를 얻을 수 있다.
다음에, 도 19에 도시한 반도체 장치의 동작을 간단히 설명한다.
게이트 전극(9)에 마이너스의 전압을 인가하고, 이 마이너스의 전압이 임계값을 초과하면, 게이트 전극(9) 측방의 게이트 절연막(8)에 접하는 p형 반도체층(33)의 게이트 홈(6)에 대향하는 단부 영역(채널 영역)에 반전층이 형성되고, n형 이미터 콘택트층(34)과, 내압 유지층인 n형 에피택셜층(32)이 전기적으로 접속된다. 이것에 의해, n형 이미터 콘택트층(34)으로부터 내압 유지층인 n형 에피택셜층(32)에 전자가 주입되고, 이것에 대응하여 기판(31)으로부터 버퍼층인 p형 에피택셜층(36)을 통해 정공이 n형 에피택셜층(32)에 공급된다. 그 결과, n형 에피택셜층(32)에 전도도 변조가 생김으로써, 이미터 전극(42)-콜렉터 전극(44)간의 저항이 현저히 저하된다. 즉 IGBT가 온 상태가 된다.
한편, 게이트 전극(9)에 인가되는 상기 마이너스의 전압이 임계값 이하인 경우, 상기 채널 영역에 반전층이 형성되지 않기 때문에, n형 에피택셜층(32)과 p형 반도체층(33) 사이가, 역바이어스의 상태로 유지된다. 그 결과, IGBT가 오프 상태가 되어, 전류는 흐르지 않는다.
도 20 내지 도 27을 참조하여, 본 발명에 의한 반도체 장치의 실시형태 2의 제조 방법을 설명한다.
우선, 도 20을 참조하면, 탄화규소로 이루어지는 기판(31)의 주표면상에, 도전형이 p형으로서 탄화규소로 이루어지는 p형 에피택셜층(36)을 형성한다. 그리고, p형 에피택셜층(36)상에 도전형이 n형인 탄화규소의 n형 에피택셜층(32)을 형성한다. 이 n형 에피택셜층(32)은 내압 유지층이 된다. p형 에피택셜층(36) 및 n형 에피택셜층(32)을 형성하기 위한 에피택셜 성장은, 예컨대 원료 가스로서 실란(SiH4)과 프로판(C3H8)의 혼합 가스를 이용하고, 캐리어 가스로서, 예컨대 수소 가스(H2)를 이용한 CVD법에 의해 실시할 수 있다. 또한, 이 때, 도전형이 p형인 불순물로서는, 예컨대 알루미늄(Al) 등을 도입하고, 도전형이 n형인 불순물로서, 예컨대 질소(N)나 인(P)을 도입하는 것이 바람직하다.
다음에, n형 에피택셜층(32)의 상부 표면층에 이온 주입을 행하는 것에 의해, p형 반도체층(33) 및 n형 이미터 콘택트층(34)을 형성한다. p형 반도체층(33)을 형성하기 위한 이온 주입에서는, 예컨대 알루미늄(Al) 등의 도전형이 p형인 불순물을 이온 주입한다. 이 때, 주입하는 이온의 가속 에너지를 조정함으로써 p형 반도체층(33)이 형성되는 영역의 깊이를 조정할 수 있다.
다음에 도전형이 n형인 불순물을, p형 반도체층(33)이 형성된 n형 에피택셜층(32)에 이온 주입함으로써, n형 이미터 콘택트층(34)을 형성한다. n형의 불순물로서는, 예컨대 인 등을 이용할 수 있다. 이와 같이 하여, 도 21에 도시하는 구조를 얻는다.
다음에, 도 22에 도시하는 바와 같이, n형 이미터 콘택트층(34)의 상부 표면상에 마스크층(17)을 형성한다. 마스크층(17)으로서, 예컨대 실리콘 산화막 등의 절연막을 이용할 수 있다. 마스크층(17)의 형성 방법으로서는, 도 6에서 설명한 마스크층(17)의 제조 방법과 같은 방법을 이용할 수 있다. 이 결과, 도 22에 도시한 세로 홈(16)이 형성되어야 하는 영역에 개구 패턴을 갖는 마스크층(17)이 형성된다.
그리고, 이 마스크층(17)을 마스크로서 이용하여, n형 이미터 콘택트층(34), p형 반도체층(33) 및 n형 에피택셜층(32)의 일부를 에칭에 의해 제거한다. 에칭의 방법 등은, 도 6에 도시한 공정과 같은 방법을 이용할 수 있다. 이와 같이 하여, 도 22에 도시하는 구조를 얻는다.
다음에, n형 에피택셜층(32), p형 반도체층(33) 및 n형 이미터 콘택트층(34)에서 정해진 결정면을 표출시키는 열 에칭 공정을 실시한다. 이 열 에칭 공정의 조건은, 도 7을 참조하여 설명한 열 에칭 공정의 조건과 같은 조건을 이용할 수 있다. 이 결과, 도 23에 도시하는 바와 같이 기판(31)의 주표면에 대하여 경사진 측벽(20)을 갖는 게이트 홈(6)을 형성할 수 있다. 또한, 측벽(20)에 표출하는 결정면의 면방위는, 예컨대 {0-33-8}로 되어 있다. 이와 같이 하여, 도 23에 도시하는 바와 같은 구조를 얻는다.
다음에, 마스크층(17)을 에칭 등 임의의 방법에 의해 제거한다. 그 후, 도 8에 도시한 공정과 마찬가지로, 게이트 홈(6)의 내부로부터 n형 이미터 콘택트층(34)의 상부 표면상에까지 연장되도록, 정해진 패턴을 갖는 레지스트막(도시 생략)을, 포토리소그래피법을 이용하여 형성한다. 레지스트막으로서는, 게이트 홈(6)의 바닥부 및 n형 이미터 콘택트층(34)의 상부 표면의 일부에 개구 패턴이 형성되어 있는 것을 이용한다. 그리고, 이 레지스트막을 마스크로서 이용하여, 도전형이 p형인 불순물을 이온 주입함으로써, 게이트 홈(6)의 바닥부에 전계 완화 영역(7)을 형성하고, n형 이미터 콘택트층(34)의 일부 영역에 도전형이 p형인 콘택트 영역(35)을 형성한다. 그 후 레지스트막을 제거한다. 이 결과, 도 24에 도시하는 바와 같은 구조를 얻는다.
그리고, 전술한 이온 주입에 의해 주입된 불순물을 활성화하기 위한 활성화 어닐링 공정을 실시한다. 이 활성화 어닐링 공정에서는, 이미 설명한 본 발명의 실시형태 1의 경우와 마찬가지로, 탄화규소로 이루어지는 에피택셜층의 표면[구체적으로는 게이트 홈(6)의 측벽(20)상]에 특히 캡층을 형성하지 않고 어닐링 처리를 실시한다. 또한 전술한 캡층을 형성한 후에 활성화 어닐링 공정을 실시하여도 좋다. 또한, 예컨대 n형 이미터 콘택트층(34) 및 p형의 콘택트 영역(35)의 상부 표면상에만 캡층을 설치한 구성으로 하여, 활성화 어닐링 처리를 실시하여도 좋다.
다음에, 도 25에 도시하는 바와 같이, 게이트 홈(6)의 내부로부터 n형 이미터 콘택트층(34) 및 p형의 콘택트 영역(35)의 상부 표면상에까지 연장되도록 게이트 절연막(8)을 형성한다. 게이트 절연막(8)의 재질이나 형성 방법은, 도 9에서의 게이트 절연막(8)의 재질이나 형성 방법과 마찬가지이다. 이와 같이 하여, 도 25에 도시하는 구조를 얻는다.
다음에, 도 26에 도시하는 바와 같이, 게이트 홈(6)의 내부를 충전하도록, 게이트 절연막(8)상에 게이트 전극(9)을 형성한다. 게이트 전극(9)의 형성 방법으로서는, 도 10에 도시한 게이트 전극(9)의 형성 방법과 같은 형성 방법을 이용할 수 있다. 이와 같이 하여, 도 26에 도시하는 구조를 얻는다.
다음에, 게이트 전극(9)의 상부 표면, 및 p형의 콘택트 영역(35)상에서 노출되어 있는 게이트 절연막(8)의 상부 표면상을 덮도록 층간 절연막(10)(도 27 참조)을 형성한다. 층간 절연막(10)으로서는, 절연성을 갖는 재료이면, 임의의 재료를 이용할 수 있다. 그리고, 도 11에 도시한 공정과 마찬가지로, 층간 절연막(10) 및 게이트 절연막(8)에는 개구부(11)(도 27 참조)가 형성된다. 이 개구부(11)의 형성 방법은, 도 11에서의 개구부의 형성 방법과 마찬가지이다. 이 개구부(11)의 바닥부에서는, p형의 콘택트 영역(35) 및 n형 이미터 콘택트층(34)의 일부가 노출된 상태가 된다.
그 후, 도 11에서 설명한 방법과 같은 방법을 이용하여, 개구부(11)의 내부에 충전된 도전체막에 의해 이미터 전극(42)을 형성한다. 이 이미터 전극(42)은 p형의 콘택트 영역(35) 및 n형 이미터 콘택트층(34)과 오믹 접촉한 오믹 전극이다.
또한, 기판(31)의 이면측[n형 에피택셜층(32)이 형성된 주표면과 반대측의 표면측]에, 콜렉터 전극(44)(도 27 참조)을 형성한다. 콜렉터 전극(44)으로서는, 기판(31)과 오믹 접촉이 가능한 재료이면, 임의의 재료를 이용할 수 있다. 이와 같이 하여, 도 27에 도시하는 구조를 얻는다.
그 후, 이미터 전극(42)의 상부 표면에 접촉하고, 층간 절연막(10)의 상부 표면상에 연장되는 이미터 배선 전극(43)(도 19 참조), 및 콜렉터 전극(44)의 표면에 형성된 이면 보호 전극(15)(도 19 참조)을 각각 스퍼터링법 등의 임의의 방법을 이용하여 형성한다. 이 결과, 도 19에 도시하는 반도체 장치를 얻을 수 있다.
다음에, 도 28을 참조하여, 도 19에 도시한 반도체 장치의 변형예를 설명한다. 도 28에 도시한 반도체 장치는, 기본적으로는 도 19에 도시한 반도체 장치와 같은 구성을 구비하지만, 게이트 홈(6)의 형상이 도 19에 도시한 반도체 장치와는 상이하다. 구체적으로는, 도 28에 도시한 반도체 장치에서는, 게이트 홈(6)의 단면형상이 도 18에 도시한 반도체 장치와 마찬가지로, V자형으로 되어 있다. 게이트 홈(6)의 바닥부(대향하는 측벽의 하부가 서로 접속된 부분)에는, 전계 완화 영역(7)이 형성되어 있다. 이러한 구성의 반도체 장치에 의해서도, 도 19에 도시한 반도체 장치와 동일한 효과를 얻을 수 있다. 또한 도 28에 도시한 반도체 장치에서는, 게이트 홈(6)에서 도 19에 도시한 바와 같은 평탄한 바닥면이 형성되어 있지 않기 때문에, 도 28에 도시한 게이트 홈(6)의 폭은 도 19에 도시한 게이트 홈(6)의 폭보다 좁게 되어 있다. 이 결과, 도 28에 도시한 반도체 장치에서는, 도 19에 도시한 반도체 장치보다 사이즈를 작게 하는 것이 가능하여, 반도체 장치의 미세화 및 고집적화에 유리하다.
또한, 상기 실시형태 1 또는 실시형태 2에서, 마스크층의 개구 패턴의 형상은, 선형(예컨대 스트라이프형), 또는 곡선형 등 임의의 형상으로 할 수 있다. 예컨대 마스크층의 형상으로서 평면 형상이 정육각형인 복수의 섬 형상 패턴이, 개구 패턴을 통해 정렬 배치되어 있도록(예컨대 삼각 격자를 형성하도록 배치) 하여도 좋다. 또한 섬 형상 패턴의 평면 형상은 정육각형 이외의 임의의 형상(예컨대 다각형상, 원형상, 타원형상 등)이어도 좋다.
또한 마스크층(17)이 탄화규소층의 주표면상에 잔존한 상태로 열 에칭을 행하여도 좋다. 이 경우, 열 에칭을 행할 때에, 탄화규소층의 주표면으로서 세로 홈(16)에 인접하는 영역을 마스크층(17)이 덮은 상태가 되기 때문에, 이 열 에칭에 의해 탄화규소층의 주표면이 손상을 받는 것을 방지할 수 있다.
또한 본 명세서에서, 게이트 홈(6)의 측벽(20)이 상기 {0-33-8}면, {01-1-4}면 및 {100}면 중 어느 하나로 되어 있다고 하는 경우에는, 이 게이트 홈(6)의 측벽을 구성하는 결정면이 복수 존재하고, 이들 복수의 결정면에 상기 {0-33-8}면, {01-1-4} 면 및 {100}면 중 어느 하나가 포함된다고 하는 경우를 포함하고 있다. 이하, 게이트 홈(6)의 측벽이 {0-33-8}면으로 되어 있는 경우를 예로서 구체적으로 설명한다.
본 발명에서 {0-33-8}면이란, 도 29에 도시하는 바와 같이, 미시적으로는, 예컨대 게이트 홈(6)의 측벽에서, 면방위 {0-33-8}을 갖는 면(56a)(제1 면)과, 면(56a)에 이어지고 면(56a)의 면방위와 상이한 면방위를 갖는 면(56b)(제2 면)이 교대로 설치되는 것에 의해 구성된, 화학적으로 안정한 면도 포함한다. 여기서 「미시적」이란, 원자 간격의 2배 정도의 치수를 적어도 고려하는 정도로 상세하게라는 것을 의미한다. 바람직하게는 면(56b)은 면방위 {0-11-1}을 갖는다. 또한 도 29에서의 면(56b)의 길이(폭)는, 예컨대 Si 원자(또는 C 원자)의 원자 간격의 2배여도 좋다.
또한, 게이트 홈의 측벽이 {01-1-4}면으로 되어 있는 경우를 예로서 설명하면, 본 발명에서 {01-1-4}면이란, 도 29에 도시하는 바와 같이, 미시적으로는, 면방위 {01-1-4}를 갖는 면(56a)(제1 면)과, 면(56a)에 이어지고 면(56a)의 면방위와 상이한 면방위를 갖는 면(56b)(제2 면)이 교대로 설치되는 것에 의해 구성된, 화학적으로 안정한 면도 포함한다. 또한, 게이트 홈의 측벽이 {100}면으로 되어 있는 경우를 예로서 설명하면, 본 발명에서 {100}면이란, 도 29에 도시하는 바와 같이, 미시적으로는, 면방위 {100}을 갖는 면(56a)(제1 면)과, 면(56a)에 이어지고 면(56a)의 면방위와 상이한 면방위를 갖는 면(56b)(제2 면)이 교대로 설치되는 것에 의해 구성된, 화학적으로 안정한 면도 포함한다.
또한 게이트 홈(6)의 측벽은, 육방정계의 탄화규소에서의 6회 대칭이 되는 등가인 면방위 중 적어도 2면을 포함하고 있어도 좋다.
[실시예]
본 발명의 효과를 확인하기 위해, 이하와 같은 실험을 행하였다.
(시료)
시료 1 내지 시료 3을 형성하기 위한 탄화규소로 이루어지는 기판을 3장 준비하였다. 또한 이 기판의 주표면은, (0001)면으로부터의 오프각이 8˚로 되어 있다. 그리고, 이 기판의 주표면상에, 탄화규소의 에피택셜층을 형성하였다. 이 에피택셜층의 두께는 10 ㎛로 하였다.
그리고, 이 에피택셜층의 표면상에, CVD법을 이용하여 실리콘 산화막을 포함하는 마스크층을 형성하였다. 마스크층의 두께는 0.05 ㎛로 하였다. 그리고, 이 마스크층상에, 포토리소그래피법을 이용하여 패턴을 갖는 레지스트막을 형성하였다. 레지스트막의 패턴은, 평면 형상이 정육각형인 섬 형상 패턴이, 개구부를 통해 나열된 구성으로 하였다. 정육각형의 한 변의 길이는 4.0 ㎛로 하였다. 개구부의 폭(인접하는 섬 형상 패턴 사이의 거리)은, 시료 1에서는 4 ㎛, 시료 2, 시료 3에서는 2 ㎛로 하였다.
(실험내용)
실험 1:
시료 1 및 시료 2에 대해서, 마스크층을 마스크로서 이용하여 섬 형상 패턴 사이에서 노출되어 있는 탄화규소층을 제거하기 위해, 열 에칭을 실시하였다. 구체적으로는, 산소 가스와 염소 가스의 혼합 가스를 반응 가스로서 이용하여, 열처리 온도를 900℃로 하였다. 또한, 산소 가스의 유량을 1.5 slm(Standard Liter per minute), 염소 가스의 유량을 1.5 slm으로 하였다. 또한, 처리 시간은 15분으로 하였다.
실험 2:
시료 3에 대해서, 마스크층을 마스크로서 이용하여 섬 형상 패턴 사이에서 노출되어 있는 탄화규소를 제거하여 홈을 형성하기 위해, 반응성 이온 에칭(RIE)을 실시하였다. RIE의 프로세스 조건은 파워: 800 W, 바이어스: 10 W, SF6의 유량을 20 sccm(Standard Cubic Centimeter per minute)으로 하였다.
또한, 상기 RIE 후, 열 에칭을 실시하였다. 열 에칭의 조건은, 기본적으로 전술한 실험 1의 조건과 동일하지만, 처리 시간이 상이하다. 구체적으로는, 시료 3에 대하여 행한 열 에칭의 시간은 10분이다.
(결과)
실험 1의 결과:
도 30 및 도 31을 참조하여, 실험 1의 결과를 설명한다. 도 30에 도시하는 바와 같이, 시료 1에 대해서는 마스크층(17) 사이에서 탄화규소층이 에칭에 의해 제거되어, 게이트 홈이 확실하게 형성되어 있는 것을 알 수 있다. 마스크층(17) 사이의 거리인 개구부의 폭(L)이 4 ㎛인 시료 1에서는, 열 에칭에 의해 마스크층(17) 사이에서 노출되어 있던 탄화규소층이 제거되어, 경사진 측벽을 갖는 게이트 홈이 형성되어 있다.
한편, 도 31에 도시하는 바와 같이, 마스크층(17) 사이의 개구부의 폭(L)이 2 ㎛인 시료 2에서는, 열 에칭만으로는 이 개구부로부터 노출된 탄화규소층을 충분히 제거할 수 없어, 게이트 홈이 형성되어 있지 않은 부분이 남아 있었다.
실험 2의 결과:
실험 2에서 가공된 시료 3에 대해서는, 도 30에 도시하는 시료 1과 마찬가지로, 마스크층(17) 사이에서 노출되어 있던 탄화규소층이 거의 제거되어, 마스크층(17) 사이에 빠짐없이 게이트 홈이 형성되어 있었다. 이와 같이, 마스크층(17)의 개구부의 폭이 2 ㎛로 비교적 좁은 조건이어도, 게이트 홈을 확실하게 형성하는 것이 가능했다.
이번에 개시된 실시형태 및 실시예는 모든 점에서 예시로서 제한적인 것이 아닌 것으로 생각되어야 한다. 본 발명의 범위는 상기한 설명이 아니라 청구범위에 의해 표시되고, 청구범위와 균등한 의미 및 범위 내에서의 모든 변경이 포함되는 것이 의도된다.
1, 31: 기판, 2: 내압 유지층, 3: p형 보디층, 4: n형 소스 콘택트층, 5, 35: 콘택트 영역, 6: 게이트 홈, 16: 세로 홈, 7: 전계 완화 영역, 8: 게이트 절연막, 9: 게이트 전극, 10: 층간 절연막, 11: 개구부, 12: 소스 전극, 13: 소스 배선 전극, 14: 드레인 전극, 15: 이면 보호 전극, 17: 마스크층, 20: 측벽, 21: Si 피막, 22: SiC 재구성층, 32: n형 에피택셜층, 33: p형 반도체층, 36: p형 에피택셜층, 42: 이미터 전극, 43: 이미터 배선 전극, 44: 콜렉터 전극.

Claims (6)

  1. 주표면을 갖는 탄화규소층을 준비하는 공정과,
    상기 주표면상에 퇴적법에 의해 마스크층(17)을 형성하는 공정과,
    상기 마스크층을 패터닝하는 공정과,
    패터닝된 상기 마스크층을 마스크로서 이용한 에칭에 의해 상기 탄화규소층을 부분적으로 제거함으로써, 측벽(20)을 갖는 게이트 홈(6)을 형성하는 공정과,
    상기 게이트 홈의 상기 측벽상에 게이트 절연막(8)을 형성하는 공정과,
    상기 게이트 절연막상에 게이트 전극(9)을 형성하는 공정
    을 포함하고,
    상기 탄화규소층은 육방정 및 입방정 중 어느 하나의 결정형을 가지며, 상기 게이트 홈의 상기 측벽은, 상기 탄화규소층의 결정형이 육방정인 경우에는 실질적으로 {0-33-8}면 및 {01-1-4}면 중 어느 한쪽을 포함하고, 상기 탄화규소층의 결정형이 입방정인 경우에는 실질적으로 {100}면을 포함하는 것인 탄화규소 반도체 장치의 제조 방법.
  2. 제1항에 있어서, 상기 마스크층을 형성하는 공정은, 산화규소, 질화규소, 산화알루미늄, 질화알루미늄, 및 질화갈륨으로부터 선택되는 1종 이상의 재료를 퇴적시키는 것에 의해 행해지는 것인 탄화규소 반도체 장치의 제조 방법.
  3. 제1항 또는 제2항에 있어서, 상기 게이트 홈을 형성하는 공정은, 열 에칭을 행하는 공정을 포함하는 것인 탄화규소 반도체 장치의 제조 방법.
  4. 제3항에 있어서, 상기 열 에칭을 행하는 공정은, 상기 탄화규소층에 산소 및 염소를 함유하는 반응 가스를 접촉시키면서 상기 탄화규소층을 가열함으로써 행해지는 것인 탄화규소 반도체 장치의 제조 방법.
  5. 제3항 또는 제4항에 있어서, 상기 게이트 홈을 형성하는 공정은, 상기 열 에칭을 행하기 전에, 스퍼터링 작용을 갖는 에칭을 행하는 공정을 포함하는 것인 탄화규소 반도체 장치의 제조 방법.
  6. 제5항에 있어서, 상기 스퍼터링 작용을 갖는 에칭은, 반응성 이온 에칭인 것인 탄화규소 반도체 장치의 제조 방법.
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