CN103718299A - 碳化硅半导体器件的制造方法 - Google Patents

碳化硅半导体器件的制造方法 Download PDF

Info

Publication number
CN103718299A
CN103718299A CN201280037160.2A CN201280037160A CN103718299A CN 103718299 A CN103718299 A CN 103718299A CN 201280037160 A CN201280037160 A CN 201280037160A CN 103718299 A CN103718299 A CN 103718299A
Authority
CN
China
Prior art keywords
layer
semiconductor device
silicon carbide
face
gate groove
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201280037160.2A
Other languages
English (en)
Inventor
日吉透
增田健良
和田圭司
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sumitomo Electric Industries Ltd
Original Assignee
Sumitomo Electric Industries Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sumitomo Electric Industries Ltd filed Critical Sumitomo Electric Industries Ltd
Publication of CN103718299A publication Critical patent/CN103718299A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
    • H01L21/0475—Changing the shape of the semiconductor body, e.g. forming recesses
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3081—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their composition, e.g. multilayer masks, materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
    • H01L29/045—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes by their particular orientation of crystalline planes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
    • H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02529—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H01L29/0623—Buried supplementary region, e.g. buried guard ring
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System
    • H01L29/1608—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/4238—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the surface lay-out

Abstract

通过沉积法在碳化硅层上形成掩膜层（17）。图案化掩膜层（17）。使用图案化的掩膜层（17）作为掩膜，通过蚀刻移除碳化硅层的一部分，形成具有侧壁（20）的栅沟槽（6）。在栅沟槽（6）的侧壁（20）上形成栅绝缘膜（8）。在该栅绝缘膜上形成栅电极。碳化硅层具有六方和立方晶体类型中的一种，并且在碳化硅层为六方晶型的情况下栅沟槽的侧壁基本包括{0-33-8}面和{01-1-4}面中的一个，并且在碳化硅层为立方晶型的情况下栅沟槽的侧壁基本包括{100}面。

Description

碳化硅半导体器件的制造方法
技术领域
本发明涉及一种碳化硅半导体器件的制造方法，更具体地，涉及一种具有碳化硅层的碳化硅半导体器件的制造方法。
背景技术
通常，提出使用碳化硅（SiC）作为半导体器件的材料。例如，提出利用碳化硅形成沟槽栅型MOSFET（金属氧化物半导体场效应晶体管）（参见日本专利特开No.2008-235546（专利文献1））。
为了提高沟槽栅型MOSFET中栅绝缘膜的击穿电压，该公布提出形成其中布置有栅电极和栅绝缘膜的栅沟槽，以具有锥形侧壁。具体地，通过利用具有开口图案的蚀刻掩膜执行各向异性蚀刻，移除由碳化硅制成的半导体层的一部分，其后执行各向同性蚀刻，在半导体层中形成栅沟槽，以具有锥形侧壁。
引用列表
专利文献
PTL1：日本专利特开No.2008-235546
发明内容
技术问题
这里，例如，关于六方晶型的碳化硅，传统地已经报导：通过利用所谓的半极性面，如具有{0-33-8}面取向的面，作为如MOSFET的半导体器件中的沟道，可以实现高沟道迁移率。然而，专利文献1没有公开形成如上所述的半极性面作为沟槽栅型MOSFET中的沟道（即，形成栅沟槽以具有由半极性面构成的侧壁）。仅仅通过各向同性蚀刻处理栅沟槽的侧壁，以具有该公布中公开的锥形形状，不会导致形成精确对应于上述半极性面的侧壁。在这种情况下，存在形成的半导体器件的特性（例如，沟道迁移率）没有充分提高的问题。
此外，上述公布中没有公开形成用于栅沟槽的蚀刻掩膜的具体方法。本发明的发明人已经发现，如果形成方法不恰当，则在栅沟槽的内部会形成凹部，这会导致击穿电压降低。
为了解决上述问题提出了本发明，并且本发明的一个目的是提供一种用于能够获得具有稳定特性的高质量的半导体器件的碳化硅半导体器件的制造方法。
问题的解决方案
根据本发明的碳化硅半导体器件的制造方法，包括以下步骤：制备具有主表面的碳化硅层；通过沉积法在主表面上形成掩膜层；图案化掩膜层；利用图案化的掩膜层作为掩膜，通过蚀刻移除碳化硅层的一部分，形成具有侧壁的栅沟槽；在栅沟槽的侧壁上形成栅绝缘膜；和在栅绝缘膜上形成栅电极。碳化硅层具有六方和立方晶体类型中的一种，并且在碳化硅层为六方晶型的情况下栅沟槽的侧壁基本包括{0-33-8}面和{01-1-4}面中的一个，并且在碳化硅层为立方晶型的情况下基本包括{100}面。
这里，表述“侧壁基本上包括{0-33-8}平面和{01-1-4}面中的一个”指的是构成侧壁的晶面是{01-33-8}面与{01-1-4}面中的一个的情况，和构成侧壁的结晶面是在<1-100>方向上相对于{0-33-8}面或{01-1-4}面具有不小于-3°且不大于3°的偏离角的平面的情况。应当注意，“在<1-100>方向上相对于{0-33-8}面或{01-1-4}面的偏离角”指的是由上述侧壁到由<1-100>方向和<0001>方向所定义的平面的法线与{0-33-8}面或{01-1-4}面的法线的正交投影所形成的角度。正值的符号对应于正交投影接近于与<1-100>方向平行的情况，而负值的符号对应于正交投影接近于与<0001>方向平行的情况。此外，表述“侧壁基本上包括{100}面”指的是构成侧壁的晶面是{100}晶面的情况，以及构成侧壁的晶面是在任一晶体取向上相对于{100}面具有不小于-3°且不大于3°的偏离角的晶面。
根据该制造方法，栅沟槽的侧壁基本上对应于{0-33-8}面、{01-1-4}面和{100}面中的任一个，也就是，稳定的半极性面。通过利用这样的侧壁作为沟道，可以制造高质量的半导体器件。
而且，根据该制造方法，由于掩膜层是通过沉积法形成的，所以当与通过热氧化形成掩膜层的情况相比，可以防止在栅沟槽的内侧形成凹部。由此，能够避免由于发生在该凹部中的电场集中所引起的击穿电压的降低。
优选地，形成掩膜层的步骤是通过沉积选自氧化硅、氮化硅、氧化铝、氮化铝和氮化镓中的一种或多种材料来执行的。由于这些材料具有优异的耐热腐蚀性，所以由这些材料制成的掩膜层适合作为掩膜层，用于在高温下使用腐蚀性气氛的蚀刻。
优选地，形成栅沟槽的步骤包括：执行热蚀刻的步骤。由此，可以自发形成具有上述面取向的侧壁。此外，可以防止在侧壁中形成处理损伤层。
优选地，执行热蚀刻的步骤是通过加热碳化硅层同时将碳化硅层暴露于含有氧和氯的反应气体中来执行的。本发明人已经发现，通过加热碳化硅层（碳化硅单晶层），同时将碳化硅层暴露于含有氧和氯的反应气体，在碳化硅中自发形成了允许最慢蚀刻速度的晶面。本发明人还发现，通过调节反应气体的组成（例如，氧和氯间的比率）和加热温度，可以自发地形成上述{0-33-8}面、{01-1-4}面或{100}面。
优选地，形成栅沟槽的步骤包括：在执行热蚀刻之前，执行具有溅射效果的蚀刻的步骤。更优选地，具有溅射效果的蚀刻是反应离子蚀刻。从而，即使残留物留在掩膜层中的开口图案中，残余物也通过具有溅射效果的蚀刻而与碳化硅层的部分一起被移除。因此，当此后执行热蚀刻时，已移除了残留物。这可以抑制由于残余物造成的热蚀刻变化。
发明的有利效果
根据本发明，可以获得具有稳定特性的高质量碳化硅半导体器件。附图说明
图1是示出根据本发明的半导体器件的第一实施例的示意性截面图。
图2是用于示出制造图1中所示的半导体器件的方法的示意性截面图。
图3是用于示出制造图1中所示的半导体器件的方法的示意性截面图。
图4是用于示出制造图1中所示的半导体器件的方法的示意性截面图。
图5是用于示出制造图1中所示的半导体器件的方法的示意性截面图。
图6是用于示出制造图1中所示的半导体器件的方法的示意性截面图。
图7是用于示出制造图1中所示的半导体器件的方法的示意性截面图。
图8是用于示出制造图1中所示的半导体器件的方法的示意性截面图。
图9是用于示出制造图1中所示的半导体器件的方法的示意性截面图。
图10是用于示出制造图1中所示的半导体器件的方法的示意性截面图。
图11是用于示出制造图1中所示的半导体器件的方法的示意性截面图。
图12是用于示出制造比较示例中的半导体器件的方法的示意性截面图。
图13是图12中的区域XIII的放大图。
图14是用于示出制造比较示例中的半导体器件的方法的示意性截面图。
图15是用于示出比较示例中的半导体器件的示意性截面图。
图16是用于示出制造图1中所示的半导体器件的方法的变形的示意性截面图。
图17是用于示出制造图1中所示的半导体器件的方法的变形的示意性截面图。
图18是示出图1中所示的半导体器件的变形的示意性截面图。
图19是示出根据本发明的半导体器件的第二实施例的示意性截面图。
图20是用来示出制造图19中所示的半导体器件的方法的示意性截面图。
图21是用来示出制造图19中所示的半导体器件的方法的示意性截面图。
图22是用来示出制造图19中所示的半导体器件的方法的示意性截面图。
图23是用来示出制造图19中所示的半导体器件的方法的示意性截面图。
图24是用来示出制造图19中所示的半导体器件的方法的示意性截面图。
图25是用来示出制造图19中所示的半导体器件的方法的示意性截面图。
图26是用来示出制造图19中所示的半导体器件的方法的示意性截面图。
图27是用来示出制造图19中所示的半导体器件的方法的示意性截面图。
图28是示出图19中所示的半导体器件的变形的示意性截面图。
图29是碳化硅层的侧壁的局部放大的示意性截面图。
图30是示出关于样品1的实验结果的扫描电子显微镜相片。
图31是示出关于样品2的实验结果的扫描电子显微镜相片。
具体实施方式
下面，参照附图描述本发明的实施例。应当注意，在下面提到的图中，相同或相应的部分被赋予相同的附图标记，并且不重复描述。另外，在本说明书中的晶体的描述中，单个取向用[]表示，组取向用<>表示，单个面用（）表示，而组面用{}表示。此外，负指数应该是通过在数值上放置“-”（短横）的晶体学表示，但是在本说明书中通过在数字前面放置负号来表示。
（第一实施例）
参考图1，根据本发明的半导体器件是垂直型的MOSFET，它是采用具有倾斜侧壁的栅沟槽的垂直型器件。该半导体器件具有n型导电性的衬底1，和外延形成在衬底1的主表面（图中的上表面）上的碳化硅层。衬底1是由六方晶型碳化硅或立方晶型碳化硅制成的。因此，外延形成在衬底1上的碳化硅层也是由六方晶型碳化硅或立方晶型碳化硅制成的。碳化硅层具有用作具有n型导电性的外延层的击穿电压保持层2、具有p型导电性的p型体层3、具有n型导电性的n型源接触层4和具有p型导电性的接触区5。此外，半导体器件具有栅绝缘膜8、栅电极9、层间绝缘膜10、源电极12、源线电极13、漏电极14和背侧表面保护电极15。
击穿电压保持层2形成在衬底1的一个主表面上。每个p型体层3形成在击穿电压保持层2上。在p型体层3上，形成了n型源接触层4。P型接触区5形成为被n型源接触层4包围。通过移除部分n型源接触层4、p型体层3和击穿电压保持层2，来形成栅沟槽6。每个栅沟槽6的侧壁相对于衬底1的主表面（图中的上表面）是倾斜的。换句话说，栅沟槽6的每个侧壁相对于碳化硅层的主表面（图中的上表面）是倾斜的。在碳化硅层中，倾斜的侧壁包围突起部分（n型源接触层4和接触区5的上部）。如果衬底1是六方晶型的，则突起部分可以具有，例如，六边形的平面形状。此外，如果衬底1是立方晶型的，则突起部分可以具有，例如，四边形的平面形状。
栅绝缘膜8形成在栅沟槽6的侧壁和底壁上。栅绝缘膜8延伸到每个n型源接触层4的上表面上。栅电极9形成在栅绝缘膜8上，以填充栅沟槽6的内部。栅电极9具有与栅绝缘膜8在每个n型源接触层4的上表面上的部分的上表面基本上同高的上表面。
形成层间绝缘膜10，以覆盖栅电极9以及栅绝缘膜8延伸到每个n型源接触层4的上表面上的部分。通过移除部分层间绝缘膜10和栅绝缘膜8，形成开口11，以暴露部分n型源接触层4和p型接触区5。源电极12形成为与p型接触区5和部分n型源接触层4相接触，以便填充开口11的内部。源线电极13形成为与每个源极电极12的上表面接触，以在层间绝缘膜10的上表面上延伸。另外，漏电极14形成在衬底1的背侧表面上，衬底1的背侧表面与在其上面形成了击穿电压保持层2的其主表面相对。该漏电极14是欧姆电极。漏电极14具有表面，该表面与其面对衬底的表面相对，并且在该表面上形成了背侧表面保护电极15。
在图1所示的半导体器件中，栅沟槽6的每个侧壁是倾斜的，并且在构成p型体层3等的碳化硅层属于六方晶型的情况下，基本上对应于{0-33-8}面和{01-1-4}面中的一个。另外，在构成p型体层3等的碳化硅层属于立方晶型的情况下，栅沟槽6的倾斜侧壁基本上对应于{100}面。如从图1看到的，如此对应于所谓的半极性面的每个侧壁可以用作沟道区，其是半导体器件的有源区。在这样的侧壁用于沟道区的情况下，与其它晶面（如（0001）面）用于沟道区的情况相比，因为每个侧壁都对应于稳定的晶面，所以可充分地减小泄漏电流，并且可以获得高击穿电压。
下面简要地描述图1中所示的半导体器件的操作。参照图1，当等于或小于阈值的电压施加到栅电极9上时，即，当半导体器件处于OFF状态时，p型体层3和n型导电性的击穿电压保持层2被反向偏置。因此，它们处在非导通状态。另一方面，当栅电极9被馈送以正电压时，反型层形成在p型体层3与栅绝缘膜8接触的区域附近的沟道区中。因此，n型源接触层4和击穿电压保持层2彼此电连接。其结果是，电流在源电极12和漏电极14之间流动。
下面参考图2至图11，描述根据本发明的用于制造图1中所示的半导体器件的方法。
首先，参照图2，在由碳化硅制成的衬底1的主表面上，形成具有n型导电性的碳化硅外延层。该外延层包括用作击穿电压保持层2的部分。例如，击穿电压保持层2是通过采用CVD法外延生长的方式形成的，CVD法利用硅烷（SiH4）和丙烷（C3H8）的混合气体作为原料气体并利用氢气（H2）作为载气。这样做时，例如，优选引入氮（N）或磷（P）作为n型导电性的杂质。击穿电压保持层2可以包含例如浓度不小于5×1015cm-3且不大于5×1016cm-3的n型杂质。
接下来，将离子注入到击穿电压保持层2的上表面层中，从而形成p型体层3和n型源接触层4。在用来形成p型体层3的离子注入时，注入了p型导电性的杂质离子，例如铝（Al）。在这样做时，通过调整要注入的离子的加速能量，可以调节其中将要形成p型体层3的区域的深度。
接下来，将n型导电性的杂质离子注入到由此在其中形成的具有p型体层3的击穿电压保持层2中，由此形成n型源接触层4。作为示例，可用的n型杂质是磷等。以这种方式，获得了图3所示的结构。
接下来，如图4所示，通过沉积法，在n型源接触层4上，也就是，在碳化硅层的主表面（图中的上表面）上，形成掩膜层17。本文所用的沉积法是一种特征为从外部提供用于要形成的膜的所有材料的方法。因此，该沉积法不包括热氧化法，也就是，利用将要形成膜的区域中已经存在的元素作为原料的一部分的方法。作为沉积法，例如，可以使用CVD（化学气相沉积）法、溅射法或电阻加热蒸发法。优选地，通过沉积选自氧化硅、氮化硅、氧化铝、氮化铝和氮化镓中的一种或多种材料，执行形成掩膜层17的步骤。
接下来，如图5所示，图案化掩膜层17。掩膜层17的图案化，例如，可以通过光刻法的方式来执行。应当注意，掩膜层17中的开口图案，例如，具有不小于0.1μm且不大于2μm的宽度。
接下来，通过使用图案化的掩膜层17作为掩膜蚀刻移除碳化硅层的一部分，形成具有侧壁的栅沟槽6（图1）。具体地，执行以下步骤。
首先，如图6所示，使用掩膜层17作为掩膜，通过具有溅射效果（物理蚀刻效果）的蚀刻的方式，移除部分n型源接触层4、p型体层3和击穿电压保持层2。作为这样的蚀刻方法，例如，可以使用离子研磨或反应离子蚀刻（RIE），具体地，感应耦合等离子体（ICP）RIE。具体地，例如，可以使用ICP-RIE，其采用SF6或SF6和O2的混合气体作为反应气体。通过这样的蚀刻，在形成栅沟槽6之前，在要形成图1所示的栅沟槽6区域中，形成侧壁基本垂直于衬底1的主表面的垂直沟槽16。
接下来，如图7所示，执行热蚀刻。具体地，执行在将碳化硅层暴露于反应气体的同时加热碳化硅层的处理。由此，在击穿电压保持层2、p型体层3和n型源接触层4每个中都呈现出预定的晶面。换句话说，通过在图6所示的垂直沟槽16的侧壁上执行热蚀刻，可以形成如7图所示的具有相对衬底1的主表面倾斜的侧壁20的栅沟槽6。
为了形成预定的晶面，优选使用氧气和氯气的混合气体作为反应气体。在供应混合气体时，氧气的流速与氯气的流速的比率优选设定为不小于0.1且不大于2.0，更优选为不大于0.25。应当注意，除氯气和氧气之外，反应气体可以含有载气。作为示例，可以使用的载气是氮气（N2）、氩气、氦气等。
另外，热蚀刻时的热处理温度优选设置为不小于700℃且不大于1200℃。通过将热处理温度设定为不低于700℃，可以确保大约70μm/hr的SiC蚀刻速度。下限温度更优选设定为不低于800℃，且进一步优选设定为不低于900℃。上限温度更优选设定为不超过1100℃，且进一步优选设定为不超过1000℃。另外，如果在这种场合下使用氧化硅、氮化硅、氧化铝、氮化铝或氮化镓作为掩膜层17的材料，则可以显著增加SiC相对于掩膜层17的材料的蚀刻选择性，因此可抑制蚀刻SiC过程中掩膜层17的消耗。
应当注意，在每个侧壁20上呈现的晶面，例如，对应于{0-33-8}面。即，在上述条件下的蚀刻时，栅沟槽6的侧壁20自发形成为对应于{0-33-8}面，它是允许最慢蚀刻速度的晶面。结果，获得了如图7所示的结构。应当注意，构成侧壁20的晶面可以是{01-1-4}面。此外，在构成击穿电压保持层2等的碳化硅层是立方晶型的情况下，构成侧壁20的晶面可以是{100}面。优选地，（0-33-8）面用作{0-33-8}面，并且（01-1-4）面用作{01-1-4}面。
应当注意，如果在垂直沟槽16的侧壁中存在处理破坏层，则通过充分增加热蚀刻步骤时间段可以移除该处理破坏层。为了更可靠地移除损坏层，优选在垂直沟槽16的侧壁上执行热蚀刻，深度不小于0.1μm。
接下来，通过如蚀刻的任何方法移除掩膜层17。由此形成了栅沟槽6。
此后，利用光刻法形成具有预定图案的抗蚀剂膜（未图示），以便从栅沟槽6的内侧延伸到每个n型源接触层4的上表面。作为抗蚀剂膜，可以使用具有符合栅沟槽6的底部和n型源接触层4的上表面部分的开口图案的抗蚀剂膜。通过使用该抗蚀剂膜作为掩膜注入p型导电性的杂质离子，在栅沟槽6的底部形成电场缓和区7，以及在n型源接触层4的部分区域上形成p型导电性的接触区5。此后，移除抗蚀剂膜。结果，获得了图8所示的结构。
然后，执行活化退火步骤，以活化通过上述离子注入方式注入的杂质。在此活化退火步骤中，在由碳化硅制成的外延层的表面上没有形成特定帽盖层的情况下，执行退火处理。这里，本发明人发现，在采用上述{0-33-8}面的情况下，即使在没有在其表面上形成如帽盖层的保护膜的情况下执行活化退火处理，表面的性质也从未恶化，并且可以保持足够的表面光滑度。因此，省略了传统上需要的在活化退火处理前形成保护膜（帽盖层）的步骤，并且直接执行活化退火步骤。应当注意，执行活化退火步骤之前可以形成上述帽盖层。可选地，例如，在执行活化退火处理之前，帽盖层可以仅提供在n型源接触层4和p型接触区5的上表面上。
接下来，如9图所示，形成栅绝缘膜8，以从栅沟槽6的内侧延伸到n型源接触层4和p型接触区5的上表面上。因此，栅绝缘膜形成在栅沟槽6的侧壁上。作为栅绝缘膜8，例如，可以使用通过热氧化由碳化硅制成的外延层而获得的氧化物膜（氧化硅膜）。
接下来，如图10所示，在栅绝缘膜8上形成栅电极9，以填充栅沟槽6的内侧。作为用于形成栅电极9的方法，例如，可以使用下面的方法。首先，采用溅射法等在绝缘膜8上形成导体膜。导体膜将成为延伸到栅沟槽6的内侧和p型接触区5上的区域的栅电极。导体膜可以由诸如金属的任何材料制成，只要该材料具有导电性。然后，用适当的方法，如回蚀法或CMP（化学机械抛光）方法，移除形成在除栅沟槽6内侧之外的区域上的导电膜部分。结果，填充栅沟槽6内侧的导体膜保留，以构成栅电极9。
接下来，形成层间绝缘膜10（参照图11），以覆盖栅电极9的上表面和在p型接触区5上暴露的栅绝缘膜8的上表面。该层间绝缘膜可以由任何材料制成，只要该材料是绝缘的。此外，使用光刻法，在层间绝缘膜10上形成具有图案的抗蚀剂膜。抗蚀剂膜（未示出）上提供有形成为符合p型接触区5上的区域的开口图案。
使用该抗蚀剂膜作为掩膜，通过蚀刻的方式，移除部分层间绝缘膜10和栅绝缘膜8。结果，形成了开口11（参照图11），延伸通过层间绝缘膜10和栅绝缘膜8。每个开口11都有底部，在底部暴露了p型接触区5和部分n型源接触层4。此后，形成用作源电极12（参照图11）的导体膜，以填充开口11的内侧并覆盖上述抗蚀剂膜的上表面。此后，用化学溶液等移除抗蚀剂膜，从而同时移除了形成在抗蚀剂膜上的导体膜的部分（剥离）。结果，填充开口11内部的导体膜构成源电极12。该源电极12是欧姆电极，与p型接触区5和n型源接触层4欧姆接触。
另外，在衬底1的背侧表面（衬底1的这个表面与上面形成了击穿电压保持层2的衬底1的主表面相对）上形成漏电极14（参照图11）。漏电极14可以由任何材料制成，只要该材料允许与衬底1的欧姆接触。以这种方式，获得了图11所示的结构。
之后，用适当的方法，如溅射法，形成源线电极13（参照图1）和背侧表面保护电极15（参照图1）。使源线电极13与每个源电极12的上表面接触，并在层间绝缘膜10的上表面上延伸。背侧表面保护电极15形成在漏电极14的表面上。结果，可以获得图1所示的半导体器件。
以下描述比较示例的制造方法。在比较示例中，通过热氧化法形成了掩膜层17Z（图12），而不是通过沉积法形成掩膜层17（图4）。在碳化硅层中，可能存在晶体缺陷DF，如穿线位错，在这种情况下，在晶体缺陷DF的位置热氧化进行的更快。结果，在掩膜层17Z中形成了侵蚀碳化硅层的突起P1（图13）。当通过图案化掩膜层17Z在突起P1和其周围的位置在掩膜层17Z中形成开口时，在碳化硅层中形成了凹部P2（图14），以对应突起P1。甚至在蚀刻后，凹部P2保留，结果，在半导体器件中以栅绝缘膜8覆盖的栅电极9中形成了突起P3。在使用半导体器件时，在突起P3的位置，可能产生电场集中，导致半导体器件的击穿电压降低。
与此相反，根据本实施例，与上述比较示例不同，由于掩膜层17（图4）是由沉积法形成的，在形成掩膜层17的过程中掩膜层17没有腐蚀碳化硅层。因此，能够避免在比较示例中可能出现的击穿电压的降低。
下面描述根据本发明的图1中所示的半导体器件制造方法的变形。
在该变形中，首先执行图2至图6所示的步骤。此后，移除图6所示的掩膜层17。接下来，形成由硅制成的Si膜21（参照图16），以从垂直沟槽16的内部延伸到n型源接触层4的上表面。在这种状态下，执行热处理，使碳化硅在垂直沟槽16的内周表面和n型源接触层4的上表面上与Si膜21接触的区域中重构。因此，形成了碳化硅的重构层22，如图16所示，使得沟槽的每个侧壁对应于预定的晶面（{0-33-8}面）。结果，获得了如图16所示的结构。
此后，移除剩余的Si膜21。例如，可以通过使用HNO3和HF等的混合液体（气体）的蚀刻的方式移除Si膜21。此后，通过蚀刻的方式进一步移除上述重组层22。作为移除重组层22的蚀刻，可以使用ICP-RIE。结果，可以形成具有如17图所示的倾斜侧壁的栅沟槽6。
此后，通过执行图8至图11中所示的上述步骤，可以得到图1所示的半导体器件。
接下来，参照图18，描述图1所示的半导体器件的变形。图18所示的半导体器件基本上具有与图1所示的半导体器件相同的结构，但与其不同的是栅沟槽6的形状方面。具体地，在图18所示的半导体器件中，栅沟槽6具有V形的横截面形状。此外，从不同的角度考虑，图18所示的半导体器件的栅沟槽6具有相对于衬底1的主表面倾斜的侧壁，彼此相对，并在它们的下部彼此连接。在栅沟槽6的底部部分（相对侧壁的下部彼此连接的部分），形成电场缓和区7。这样构成的半导体器件，能够提供与图1所示的半导体器件相同的效果。此外，在图18所示的半导体器件中，栅沟槽6不具有如图1所示的平坦的底表面。因此，图18所示的栅沟槽6具有比图1所示的栅沟槽6的宽度更窄的宽度。结果，与图1所示的半导体器件相比，图18所示的半导体器件可以减小尺寸。这在半导体器件中实现更精细的设计和更高的集成度方面是有利的。
（第二实施例）
参考图19，下面描述根据本发明的半导体器件的第二实施例。
参考图19，根据本发明的半导体器件是IGBT，其是利用具有倾斜侧壁的栅沟槽的垂直型器件。图19所示的半导体器件具有p型导电性的衬底31和外延形成在衬底31的主表面（图中的上表面）上的碳化硅层。衬底31是由六方晶型碳化硅或立方晶型碳化硅制成的。因此，外延形成在衬底31上的碳化硅层也是由六方晶型碳化硅或立方晶型碳化硅制成的。该碳化硅层具有用作具有p型导电性的缓冲层的p型外延层36、用作具有n型导电性的击穿电压保持层的n型外延层32、对应于具有p型导电性的阱区的p型半导体层33、具有n型导电性的n型发射极接触层34和具有p型导电性的接触区35。此外，半导体器件具有栅绝缘膜8、栅电极9、层间绝缘膜10、发射极电极42、发射极线电极43、集电极电极44和背侧表面保护电极15。
P型外延层36形成在衬底31的一个主表面上。在p型外延层36上，形成了n型外延层32。在n型外延层32上，形成了每个p型半导体层33。在p型半导体层33上，形成了n型发射极接触层34。P型接触区35形成为被n型发射极接触层34围绕。通过移除部分的n型发射极接触层34、p型半导体层33和n型外延层32，形成栅沟槽6。栅沟槽6的每一个侧壁相对于衬底31的主表面倾斜。换句话说，栅沟槽6的每个侧壁相对碳化硅层的主表面（图中的上表面）是倾斜的。该倾斜的侧壁围绕突出部分（具有在上面形成了发射极电极42的上表面的突出形部分）。如果衬底31属于六方晶型，那么突出部分可以具有，例如，六方形平面形状。此外，如果衬底31属于立方晶型，那么突出部分可以具有，例如，正方形平面形状。
栅绝缘膜8形成在栅沟槽6的侧壁和底壁上。栅绝缘膜8延伸到n型发射极接触层34的上表面上。栅电极9形成在栅绝缘膜8上，以填充栅沟槽6的内部。栅电极9具有与栅绝缘膜8在n型发射极接触层34的上表面上的部分的上表面基本同高的上表面。
形成层间绝缘膜10，以覆盖栅电极9以及栅绝缘膜8延伸到n型发射极接触层34的上表面上的部分。通过移除部分层间绝缘膜10和栅绝缘膜8，形成开口11，以暴露部分n型发射极接触层34和p型接触区35。发射极电极42形成为与p型接触区35和部分n型发射极接触层34接触，以填充开口11的内部。发射极线电极43形成为与每个发射极电极42的上表面接触，以在层间绝缘膜10的上表面上延伸。
另外，与图1中所示的半导体器件一样，集电极电极44和背侧表面保护电极15形成在衬底31的、与上面形成了n型外延层32的其主表面相对的背侧表面上。
与图1中所示的半导体器件一样，在图19所示的半导体器件中，栅极沟槽6的每个侧壁是倾斜的，并且在构成p型半导体层33等的碳化硅层属于六方晶型的情况下，基本上对应于{0-33-8}面和{01-1-4}面中的一个。另外，在构成p型半导体层33等的碳化硅层属于立方晶型的情况下，栅沟槽6的倾斜侧壁基本上对应于{100}面。在这种情况下，也可以获得类似于图1中所示的半导体器件的效果。
下面简要描述图19中所示的半导体器件的操作。
当负电压施加到栅电极9并超过阈值时，在p型半导体层33的末端区（沟道区）形成反型层，p型半导体层33与横向布置到栅电极9的栅绝缘膜8接触并面对栅极沟槽6。因此，用作击穿电压保持层的n型发射极接触层34和n型外延层32彼此电连接。由此，电子从n型发射极接触层34注入到用作击穿电压保持层的n型外延层32。相应地，正空穴从衬底31经由用作缓冲层的p型外延层36供应到n型外延层32。结果，在n型外延层32中产生电导率调制，显著减小了发射极电极42和集电极电极44之间的电阻。也就是，IGBT进入ON状态。
另一方面，当施加到栅电极9的负电压等于或小于阈值时，在沟道区中没有形成反型层。因此，在n型外延层32和p型半导体层33之间维持反向偏置状态。结果，IGBT进入OFF状态，从而其中没有电流流过。
参考图20至图27，下面描述制造根据本发明的第二实施例的半导体器件的方法。
首先，参考图20，在由碳化硅制成的衬底31的主表面上，形成具有p型导电性的由碳化硅制成的p型外延层36。此外，在p型外延层36上，形成具有n型导电性的n型碳化硅外延层32。n型外延层32用作击穿电压保持层。例如，通过采用CVD法的外延生长的方式，形成p型外延层36和n型外延层32，CVD法利用硅烷（SiH4）和丙烷（C3H8）的混合气体作为原料气体且利用氢气（H2）作为载气。这样做时，例如，优选引入铝（Al）作为p型导电性的杂质，并且例如，引入氮（N）或磷（P）作为n型导电性的杂质。
接下来，将离子注入到n型外延层32的上表面层中，从而形成p型半导体层33和n型发射极接触层34。在用于形成p型半导体层33的离子注入时，注入例如铝（Al）的p型导电性的杂质离子。这样做时，通过调整要注入的离子的加速能量，可以调节在其中将要形成p型半导体层33的区域的深度。
接下来，向由此其中形成有p型半导体层33的n型外延层32中注入n型导电性的杂质离子，从而形成n型发射极接触层34。作为示例，可以使用的n型杂质是磷等。通过这种方式，获得了图21所示的结构。
接下来，如图22所示，在n型发射极接触层34的上表面上形成掩膜层17。作为掩膜层17，可以使用如氧化硅膜的绝缘膜。作为用于形成掩膜层17的方法，可以使用与如图6所示的制造掩膜层17的方法相同的方法。结果，形成了掩膜层17，其具有与将要形成图22所示的垂直沟槽16的区域一致的开口图案。
然后，使用掩膜层17作为掩膜，通过蚀刻的方式移除部分n型发射极接触层34、p型半导体层33和n型外延层32。作为用于蚀刻等的方法等，可以利用与图6所示的步骤相同的方法。以这种方式，获得了图22所示的结构。
接下来，执行热蚀刻步骤，以在n型外延层32、p型半导体层33和n型发射极接触层34每个中呈现预定晶面。该热蚀刻步骤的条件可以与参考图7描述的热蚀刻步骤的条件相同。结果，可以形成栅沟槽6，其具有如图23所示的相对衬底31的主表面倾斜的侧壁20。应当注意，在每个侧壁20上呈现的晶面的平面取向例如是{0-33-8}。以这种方式，获得了图23所示的结构。
接下来，通过如蚀刻的任意方法的方式移除掩膜层17。此后，如图8所示的步骤一样，使用光刻法形成具有预定图案的抗蚀剂膜（未示出），使得从栅沟槽6的内部延伸到n型发射极接触层34的上表面上。作为抗蚀剂膜，可以使用具有与栅沟槽6的底部和n型发射极接触层34的上表面的一部分一致的开口图案的抗蚀剂膜。通过使用该抗蚀剂膜作为掩膜，注入p型导电性的杂质离子，在栅沟槽6的底部形成电场缓和区7，并且在n型发射极接触层34的部分区域上形成p型导电性的接触区35。此后，移除抗蚀剂膜。以这种方式，获得如图24所示的结构。
然后，执行活化退火步骤，以激活通过上述离子注入的方式注入的杂质。在此活化退火步骤中，与本发明的上述第一实施例的情况一样，执行退火处理，无需在由碳化硅制成的外延层的表面上（具体地，在栅沟槽6的侧壁20上）形成特定的帽盖层。应当注意，在执行活化退火步骤之前可以形成上述帽盖层。可选地，例如，在执行活化退火处理之前，帽盖层可以仅提供在n型发射极接触层34和p型接触区35的上表面上。
接下来，如图25所示，栅绝缘膜8形成为从栅沟槽6的内部延伸到n型发射极接触层34和p型接触区35的上表面上。栅绝缘膜8是由与图9所示的栅绝缘膜8相同的材料形成的，并且通过与用来形成图9所示的栅绝缘膜8的方法相同的方法的方式形成。以这种方式，获得了图25所示的结构。
接下来，如图26所示，在栅绝缘膜8上形成栅电极9，以填充栅沟槽6的内部。栅电极9可以通过与用来形成图10所示的栅电极9的方法相同的方法的方式来形成。以这种方式，获得了图26所示的结构。
接下来，形成层间绝缘膜10（参照图27），以覆盖栅电极9的上表面和在p型接触区35上暴露的栅绝缘膜8的上表面。层间绝缘膜10可以使用任何材料制成，只要该材料是绝缘的。另外，与图11所示的步骤相同，在层间绝缘膜10和栅绝缘膜8中形成开口11（参照图27）。每个开口11都是使用与用来形成图11中的开口的方法相同的方法形成的。开口11具有底部，在底部暴露了p型接触区35和部分n型发射极接触层34。
此后，用与图11中说明的方法同样的方法，由填充在开口11内部的导电膜形成发射极电极42。发射极电极42是欧姆电极，使得与p型接触区35和n型发射极接触层34欧姆接触。
另外，在衬底31的背侧表面（与在上面形成了n型外延层32的其主表面相对的表面）上形成集电极电极44（参照图27）。集电极电极44可由任何材料制成，只要该材料可与衬底31欧姆接触。以这种方式，获得了图27所示的结构。
之后，用如溅射法的适当方法，形成发射极线电极43（参照图19）和背侧表面保护电极15（参照图19）。发射极线电极43使得与发射极电极42的上表面接触，并在层间绝缘膜10的上表面上延伸。背侧表面保护电极15形成在集电极电极44的表面上。结果，能够获得图19所示的半导体器件。
接下来，参考图28，描述图19所示的半导体器件的变形。图28所示的半导体器件基本具有与图19所示的半导体器件相同的构造，它们之间的不同在于栅沟槽6的形状方面。具体地，在图28所示的半导体器件中，与图18所示的半导体器件相同，栅沟槽6具有V形横截面形状。在栅沟槽6的底部（相对侧壁的下部彼此连接的部分），形成了电场缓和区7。利用这样构造的半导体器件，能够提供与图19所示的半导体器件相同的效果。此外，在图28所示的半导体器件中，栅沟槽6不具有如图19所示的平坦的底表面。因此，图28所示的栅沟槽6具有比图19所示的栅沟槽6更窄的宽度。结果，与图19所示的半导体器件相比，图28所示的半导体器件可以减小尺寸。这在半导体器件中实现更精细的设计和更高的集成度方面是有利的。
应该注意，在上述第一或第二实施例中，掩膜层中的开口图案可以具有任何形状，诸如直线的形状（例如，条带）或曲线。例如，作为掩膜层的形状，每个都具有正六边形的平面形状的多个岛状图案可以对准和布置（例如，布置形成三角形晶格），开口图案夹在它们之间。另外，除了正六边形之外，岛形图案的平面形状可以是任何形状（例如，多边形、圆形、椭圆形等）。
此外，利用残留在碳化硅层的主表面上的掩膜层17，可以执行热蚀刻。在这种情况下，当执行热蚀刻时，掩膜层17覆盖为碳化硅层的主表面且与垂直沟槽16相邻的区域，因此可以防止碳化硅层的主表面被热蚀刻损坏。
在本说明书中，栅沟槽6的侧壁20对应于{0-33-8}面、{01-1-4}面和{100}面中任何一个的情况包括存在组成栅沟槽6的侧壁的多个晶面的情况，并且多个晶面包括{0-33-8}面、{01-1-4}面和{100}面中的任意一个。下面具体地描述栅沟槽6的侧壁对应于{0-33-8}面的示例性情况。
在本发明中，{0-33-8}面微观上还包括通过例如在图29所示的栅沟槽6的侧壁中通过交替提供面56a（第一面）和面56b（第二面）构成的化学稳定面。面56a具有{0-33-8}面取向，而连接到面56a的面56b具有与面56a不同的面取向。这里，术语“微观上”指的是“精细到考虑大小至少约是原子间距两倍那么大的程度”。优选地，面56b具有{0-11-1}面取向。另外，图29中的面56b例如可以具有Si原子（或C原子）的原子间距两倍的长度（宽度）。
另外，下面描述栅沟槽的侧壁对应于{01-1-4}面的示例情况。在本发明中，微观上{01-1-4}面还包括如图29所示的通过交替提供面56a（第一面）和面56b（第二面）构成的化学稳定面。面56a具有{01-1-4}面取向，而连接到面56a的面56b具有与面56a不同的面取向。此外，下面描述栅沟槽的侧壁对应于{100}面的示例情况。在本发明中，微观上{100}面还包括如图29所示的通过交替提供面56a（第一面）和面56b（第二面）构成的化学稳定面。面56a具有{100}面取向，而连接到面56a的面56b具有与面56a不同的面取向。
此外，在六方晶型碳化硅中，栅沟槽6的侧壁可以包括至少两个具有六重对称性的等价面取向的面。
（示例）
进行如下所述的实验，以证实本发明的效果。
（样品）
制备由碳化硅制成的三个衬底，以形成样品1至3。每个衬底具有相对于（0001）面具有8°的偏离角的主表面。然后，在每个衬底的主表面上，形成碳化硅的外延层。该外延层的厚度为10μm。
接下来，在外延层的表面上，用CVD法形成由氧化硅膜制成的掩膜层。该掩膜层具有0.05μm的厚度。然后，在该掩膜层上，使用光刻法形成具有图案的抗蚀剂膜。构造该抗蚀剂膜的图案，使得每个具有正六边形平面形状的岛状图案分别与夹在其间的开口对齐。正六边形具有4.0μm的边长。在样品1中开口的宽度（即，相邻的岛状图案之间的距离）设定为4μm，且在样品2和3中设定为2μm。
（实验说明）
实验1：
利用掩膜层作为掩膜，对试样1和2执行热蚀刻，以移除岛状图案之间暴露的碳化硅层。具体地，使用氧气和氯气的混合气体作为反应气体，并且将热处理温度设定为900℃。另外，氧气的流速设定为1.5slm（每分钟标准升），氯气的流量设定为1.5slm。此外，处理时间设定为15分钟。
实验2：
利用掩膜层作为掩膜，对样品3执行反应离子蚀刻（RIE），以移除岛状图案之间暴露的碳化硅，并形成沟槽。作为RIE的处理条件，功率设定为800W，偏置设定为10W，并且SF6的流速设定为20sccm（每分钟标准立方厘米）。
此外，在RIE之后执行热蚀刻。除了处理时间，热蚀刻的条件基本上与上述实验1相同。具体地，对样品3执行10分钟的热蚀刻。
（结果）
实验1的结果：
参照图30和图31说明实验1的结果。如图30中可以看到的，在样品1中，通过蚀刻移除掩膜层17之间的碳化硅层，并整齐地形成栅沟槽。在样品1中，作为掩膜层17之间的距离的开口宽度L设定为4μm，通过热蚀刻移除掩膜层17之间暴露的碳化硅层，并形成具有倾斜侧壁的栅沟槽。
另一方面，如图31所示，在其中掩膜层17之间的开口的宽度L设定为2μm的样品2中，从开口暴露的碳化硅层不能单独通过热蚀刻充分移除，留有其中没有形成栅沟槽的部分。
实验2的结果：
在实验2中处理的样品3中，几乎移除了在掩膜层17之间暴露的碳化硅层，并且栅沟槽被彻底形成在掩膜层17之间，与图30中所示的样品1一样。因此，即使在掩膜层17之间的开口具有2μm的相对窄宽度的条件下，也能够以可靠的方式形成栅沟槽。
本文所公开的实施例和示例是说明性的且在任何方面是非限制性的。本发明的范围由权利要求项定义，而不是由上面的描述定义，并且意图包括与权利要求项等同的范围和含义内的任何修改。
附图标记说明
1、31：衬底；2：击穿电压保持层；3：p型体层；4：n型源接触层；5、35：接触区域；6：栅沟槽；16：垂直沟槽；7：电场缓和区；8：栅绝缘膜；9：栅电极；10：层间绝缘膜；11：开口；12：源电极；13：源线电极；14：漏电极；15：背侧表面保护电极；17：掩膜层；20：侧壁；21：Si膜；22：SiC重构层；32：n型外延层；33：p型半导体层；36：p型外延层；42：发射极电极；43：发射极线电极；44：集电极电极。

Claims (6)

1.一种制造碳化硅半导体器件的方法，包括以下步骤：
制备具有主表面的碳化硅层；
通过沉积法在所述主表面上形成掩膜层（17）；
图案化所述的掩膜层；
通过使用所述图案化的掩膜层作为掩膜的蚀刻，移除所述碳化硅层的一部分，来形成具有侧壁（20）的栅沟槽（6）；
在所述栅沟槽的所述侧壁上形成栅绝缘膜（8）；和
在所述栅绝缘膜上形成栅电极（9），
其中所述碳化硅层具有六方和立方晶体类型中的一种，并且所述栅沟槽的所述侧壁在所述碳化硅层为六方晶型的情况下基本包括{0-33-8}面和{01-1-4}面中的一个，并且在所述碳化硅层为立方晶型的情况下基本包括{100}面。
2.根据权利要求1所述的制造碳化硅半导体器件的方法，其中通过沉积选自氧化硅、氮化硅、氧化铝、氮化铝和氮化镓的一种或多种材料，来执行形成所述掩膜层的所述步骤。
3.根据权利要求1或2所述的制造碳化硅半导体器件的方法，其中形成所述栅沟槽的所述步骤包括执行热蚀刻的步骤。
4.根据权利要求3所述的制造碳化硅半导体器件的方法，其中在将所述碳化硅层暴露于包含氧和氯的反应气体的同时，通过加热所述碳化硅层，来进行执行所述热蚀刻的所述步骤。
5.根据权利要求3或4所述的制造碳化硅半导体器件的方法，其中形成所述栅沟槽的所述步骤包括在执行所述热蚀刻之前执行具有溅射效果的蚀刻的步骤。
6.根据权利要求5所述的制造碳化硅半导体器件的方法，其中所述具有溅射效果的蚀刻是反应离子蚀刻。
CN201280037160.2A 2011-09-14 2012-08-14 碳化硅半导体器件的制造方法 Pending CN103718299A (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2011-200305 2011-09-14
JP2011200305A JP2013062397A (ja) 2011-09-14 2011-09-14 炭化珪素半導体装置の製造方法
PCT/JP2012/070681 WO2013038862A1 (ja) 2011-09-14 2012-08-14 炭化珪素半導体装置の製造方法

Publications (1)

Publication Number Publication Date
CN103718299A true CN103718299A (zh) 2014-04-09

Family

ID=47830210

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201280037160.2A Pending CN103718299A (zh) 2011-09-14 2012-08-14 碳化硅半导体器件的制造方法

Country Status (5)

Country Link
US (1) US20130065384A1 (zh)
JP (1) JP2013062397A (zh)
KR (1) KR20140060266A (zh)
CN (1) CN103718299A (zh)
WO (1) WO2013038862A1 (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104599952A (zh) * 2015-01-22 2015-05-06 中国科学院半导体研究所 一种去除碳化硅等离子体刻蚀形成的刻蚀损伤层的方法
CN116854477A (zh) * 2023-07-04 2023-10-10 北京亦盛精密半导体有限公司 一种各向异性电阻率的碳化硅陶瓷及其制备方法、碳化硅薄片类制件

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9343579B2 (en) * 2013-05-20 2016-05-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP6146146B2 (ja) * 2013-06-07 2017-06-14 住友電気工業株式会社 炭化珪素半導体装置およびその製造方法
JP2015060859A (ja) * 2013-09-17 2015-03-30 住友電気工業株式会社 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
JP2016127177A (ja) * 2015-01-06 2016-07-11 住友電気工業株式会社 炭化珪素基板、炭化珪素半導体装置および炭化珪素基板の製造方法
JP2016143788A (ja) * 2015-02-03 2016-08-08 住友電気工業株式会社 炭化珪素半導体装置の製造方法
JP7384750B2 (ja) * 2020-06-10 2023-11-21 株式会社東芝 半導体装置
WO2022200338A1 (en) 2021-03-22 2022-09-29 Hitachi Energy Switzerland Ag Power semiconductor device

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5976936A (en) * 1995-09-06 1999-11-02 Denso Corporation Silicon carbide semiconductor device
JP2002261275A (ja) * 2001-03-05 2002-09-13 Shikusuon:Kk Ｍｏｓデバイス
US6734461B1 (en) * 1999-09-07 2004-05-11 Sixon Inc. SiC wafer, SiC semiconductor device, and production method of SiC wafer
JP2005340685A (ja) * 2004-05-31 2005-12-08 Fuji Electric Holdings Co Ltd 炭化珪素半導体素子
CN1838428A (zh) * 2005-03-25 2006-09-27 新电元工业株式会社 碳化硅半导体器件
US20070057262A1 (en) * 2005-09-12 2007-03-15 Fuji Electric Holding Co., Ltd. Semicoductor device and manufacturing method thereof
US20070200116A1 (en) * 2006-01-10 2007-08-30 Christopher Harris Silicon carbide dimpled substrate
CN102652362A (zh) * 2010-08-03 2012-08-29 住友电气工业株式会社 半导体器件及其制造方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030012925A1 (en) * 2001-07-16 2003-01-16 Motorola, Inc. Process for fabricating semiconductor structures and devices utilizing the formation of a compliant substrate for materials used to form the same and including an etch stop layer used for back side processing
JP2006303469A (ja) * 2005-03-25 2006-11-02 Shindengen Electric Mfg Co Ltd ＳｉＣ半導体装置
JP4450241B2 (ja) 2007-03-20 2010-04-14 株式会社デンソー 炭化珪素半導体装置の製造方法
JP5589263B2 (ja) * 2008-05-29 2014-09-17 富士電機株式会社 炭化珪素半導体基板のトレンチ形成方法
JP2011044513A (ja) * 2009-08-20 2011-03-03 National Institute Of Advanced Industrial Science & Technology 炭化珪素半導体装置

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5976936A (en) * 1995-09-06 1999-11-02 Denso Corporation Silicon carbide semiconductor device
US6734461B1 (en) * 1999-09-07 2004-05-11 Sixon Inc. SiC wafer, SiC semiconductor device, and production method of SiC wafer
JP2002261275A (ja) * 2001-03-05 2002-09-13 Shikusuon:Kk Ｍｏｓデバイス
JP2005340685A (ja) * 2004-05-31 2005-12-08 Fuji Electric Holdings Co Ltd 炭化珪素半導体素子
CN1838428A (zh) * 2005-03-25 2006-09-27 新电元工业株式会社 碳化硅半导体器件
US20070057262A1 (en) * 2005-09-12 2007-03-15 Fuji Electric Holding Co., Ltd. Semicoductor device and manufacturing method thereof
US20070200116A1 (en) * 2006-01-10 2007-08-30 Christopher Harris Silicon carbide dimpled substrate
CN102652362A (zh) * 2010-08-03 2012-08-29 住友电气工业株式会社 半导体器件及其制造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104599952A (zh) * 2015-01-22 2015-05-06 中国科学院半导体研究所 一种去除碳化硅等离子体刻蚀形成的刻蚀损伤层的方法
CN116854477A (zh) * 2023-07-04 2023-10-10 北京亦盛精密半导体有限公司 一种各向异性电阻率的碳化硅陶瓷及其制备方法、碳化硅薄片类制件

Also Published As

Publication number Publication date
KR20140060266A (ko) 2014-05-19
JP2013062397A (ja) 2013-04-04
WO2013038862A1 (ja) 2013-03-21
US20130065384A1 (en) 2013-03-14

Similar Documents

Publication Publication Date Title
CN102971853B (zh) 半导体器件及其制造方法
CN103718299A (zh) 碳化硅半导体器件的制造方法
US9006747B2 (en) SiC semiconductor element and manufacturing method thereof
CN103718298B (zh) 碳化硅半导体器件及其制造方法
CN103582950B (zh) 半导体器件和用于制造半导体器件的方法
US8999854B2 (en) Method for manufacturing silicon carbide semiconductor device
US20100197088A1 (en) Method for manufacturing semiconductor device
CN102859697A (zh) 碳化硅半导体器件
CN104380472A (zh) 碳化硅半导体器件
KR20140112009A (ko) 탄화규소 반도체 장치의 제조방법
CN103765594A (zh) 碳化硅半导体器件
JP2012038771A (ja) 半導体装置およびその製造方法
CN104584220B (zh) 用于制造碳化硅半导体器件的方法
CN104508828A (zh) 用于制造碳化硅半导体器件的方法
US10312362B2 (en) Switching element having inclined body layer surfaces
US8963234B2 (en) Semiconductor device
JP2015082632A (ja) 炭化珪素半導体装置およびその製造方法
US20190319102A1 (en) Semiconductor device

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20140409