TWI624944B - Semiconductor device and method of manufacturing same - Google Patents

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TWI624944B
TWI624944B TW105105729A TW105105729A TWI624944B TW I624944 B TWI624944 B TW I624944B TW 105105729 A TW105105729 A TW 105105729A TW 105105729 A TW105105729 A TW 105105729A TW I624944 B TWI624944 B TW I624944B
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Hiroshi Kono
Kohei Morizuka
Yoichi Hori
Atsuko Yamashita
Tomohiro Nitta
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Toshiba Kk
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Abstract

本發明之實施形態提供一種具有接觸電阻小之電極之半導體裝置及其製造方法。
實施形態之半導體裝置具備：碳化矽層；第1電極；絕緣膜，其設置於碳化矽層與第1電極之間；第2電極，其設置於碳化矽層之與第1電極為相反側，且電連接於碳化矽層；第1導電型之第1碳化矽區域，其設置於碳化矽層內之第1電極側；第2導電型之第2碳化矽區域，其設置於第1碳化矽區域內之第1電極側；第1導電型之第3碳化矽區域，其設置於第2碳化矽區域內之第1電極側；第2導電型之第4碳化矽區域，其設置於第2碳化矽區域內之第3碳化矽區域之第2電極側；及第3電極，其一端設置於較第3碳化矽區域更靠第1電極側，另一端設置於較第3碳化矽區域更靠第4碳化矽區域側，且包含金屬矽化物。

Description

半導體裝置及其製造方法 [相關申請案]
本申請案享有以日本專利申請案2015-181273號(申請日：2015年9月14日)為基礎申請案之優先權。本申請案藉由參照該基礎申請案而包含基礎申請案之全部內容。
本發明之實施形態主要係關於一種半導體裝置及其製造方法。
於開關電源或反相器等電路中使用開關元件或二極體等半導體元件。對該等半導體元件要求高耐壓、低接通電阻。此處，耐壓與接通電阻之間存在由元件材料決定之取捨關係。
隨著迄今為止之技術開發之進步，於主要之半導體元件中，實現了作為通常使用之元件材料之矽(Si)之極限附近之低接通電阻。為了進一步提高耐壓或降低接通電阻，較佳為變更元件材料。藉由將GaN或AlGaN等氮化鎵(GaN)系半導體材料或碳化矽(SiC)系半導體材料等寬能帶隙半導體材料用作開關元件材料，而可改善取捨關係，從而能夠實現元件之飛躍性之高耐壓化或低接通電阻化。
本發明之實施形態提供一種具有接觸電阻較小之電極之半導體裝置及其製造方法。
實施形態之半導體裝置具備：碳化矽層；第1電極；第1絕緣膜，其設置於碳化矽層與第1電極之間；第2電極，其設置於碳化矽層 之與第1電極為相反側，且電連接於碳化矽層；第1導電型之第1碳化矽區域，其設置於碳化矽層內之第1電極側；第2導電型之第2碳化矽區域，其設置於第1碳化矽區域內之第1電極側；第1導電型之第3碳化矽區域，其設置於第2碳化矽區域內之第1電極側；第2導電型之第4碳化矽區域，其設置於第2碳化矽區域內之第3碳化矽區域之第2電極側；及第3電極，其一端設置於較第3碳化矽區域更靠第1電極側，另一端設置於較第3碳化矽區域更靠第4碳化矽區域側，且包含金屬矽化物。
10‧‧‧碳化矽層
10a‧‧‧第5碳化矽區域
10a1‧‧‧第1面
10a2‧‧‧第2面
10b‧‧‧第1碳化矽區域
10c‧‧‧第5碳化矽區域
12‧‧‧第2碳化矽區域
20‧‧‧第4碳化矽區域
22‧‧‧第3碳化矽區域
22a‧‧‧第3面
22b‧‧‧第2面
30‧‧‧第3電極
30a‧‧‧第1部分
30b‧‧‧第2部分
30c‧‧‧第3部分
30d‧‧‧第4面
32‧‧‧第2電極
34‧‧‧第1電極
36‧‧‧第4電極
52‧‧‧第1絕緣膜
54‧‧‧第2絕緣膜
60‧‧‧第1遮罩
62‧‧‧第2遮罩
70‧‧‧金屬層
100‧‧‧半導體裝置
200‧‧‧半導體裝置
300‧‧‧半導體裝置
L1‧‧‧長度
L2‧‧‧長度
t1‧‧‧膜厚
t2‧‧‧膜厚
圖1A-C係第1實施形態之半導體裝置之模式性剖視圖。
圖2係表示第1實施形態之半導體裝置之製造方法之流程圖。
圖3係第1實施形態之半導體裝置之製造方法中之製造中途之半導體裝置之模式性剖視圖。
圖4係第1實施形態之半導體裝置之製造方法中之製造中途之半導體裝置之模式性剖視圖。
圖5係第1實施形態之半導體裝置之製造方法中之製造中途之半導體裝置之模式性剖視圖。
圖6係第1實施形態之半導體裝置之製造方法中之製造中途之半導體裝置之模式性剖視圖。
圖7係第1實施形態之半導體裝置之製造方法中之製造中途之半導體裝置之模式性剖視圖。
圖8係第1實施形態之半導體裝置之製造方法中之製造中途之半導體裝置之模式性剖視圖。
圖9係第2實施形態之半導體裝置之模式性剖視圖。
圖10係第3實施形態之半導體裝置之模式性剖視圖。
以下，使用圖式對本發明之實施形態進行說明。
於本說明書中，存在對相同或類似之構件標註相同之符號，並省略重複說明之情形。
於本說明書中，n+、n、n-及p+、p、p-之表述表示各導電型中之雜質濃度之相對高低。即，n+表示n型之雜質濃度相對高於n，n-表示n型之雜質濃度相對低於n。又，p+表示p型之雜質濃度相對高於p，p-表示p型之雜質濃度相對低於p。再者，亦存在將n+與n-簡記為n型，且將p+與p-簡記為p型之情形。以下，將第1導電型設為n型，且將第2導電型設為p型進行說明。
於本說明書中，為了表示零件等之位置關係，將圖式之上方向記述為「上」，將圖式之下方向記述為「下」。於本說明書中，「上」、「下」之概念未必為表示與重力方向之關係之用語。
(第1實施形態)
圖1A係本實施形態之半導體裝置之模式性剖視圖。本實施形態之半導體裝置為DI MOSFET(Double Implantation Metal Oxide Semiconductor Field Effect Transistor，雙注入金屬氧化物半導體場效晶體管)。
半導體裝置100具備碳化矽層10、第1電極34、第2電極32、第3電極30、第4電極36、第1絕緣膜52及第2絕緣膜54。碳化矽層10具有第1碳化矽區域10b、第2碳化矽區域12、第3碳化矽區域22、第4碳化矽區域20及第5碳化矽區域10a。
碳化矽層10具有第1面10a1及設置於第1面10a1之相反側之第2面10a2。於碳化矽層10為4H-SiC之情形時，第1面10a1之面指數為(0001)。又，於碳化矽層10為3C-SiC之情形時，第1面10a1之面指數為(001)。又，於碳化矽層10為6H-SiC之情形時，第1面10a1之面指數為(0001)。再者，於本說明書中，將面指數表述為(0001)或(001)之情形 包含根據為了獲得優質之碳化矽層等目的而設置10度以內之偏離角之情形。第1面之面指數可藉由XRD(X-ray diffraction：X射線繞射)進行測定。
第1絕緣膜(絕緣膜)52設置於第1面10a1上。或者，第1絕緣膜52設置於碳化矽層10與第1電極34之間。第1絕緣膜52為閘極絕緣膜。第1絕緣膜例如為矽氧化膜或high-k膜。
第1電極34設置於第1絕緣膜52上。第1電極34為閘極電極。第1電極34例如包含摻雜有雜質之多晶矽。
第1碳化矽區域10b設置於碳化矽層10內，且一部分設置於第1面10a1。或者，第1碳化矽區域10b設置於碳化矽層10內之第1電極側。第1碳化矽區域10b為漂移區域。第1碳化矽區域10b例如包含1×1014cm-3以上且3×1016cm-3以下之n型雜質。第1碳化矽區域10b之雜質濃度低於第5碳化矽區域10a之雜質濃度。
第2碳化矽區域12設置於第1碳化矽區域10b內，且一部分設置於第1面10a1。或者，第2碳化矽區域12設置於第1碳化矽區域10b內之第1電極34側。第2碳化矽區域12為井區域。第2碳化矽區域12係作為MOSFET(Metal-Oxide-Semiconductor Field Effect Transistor，金屬氧化物半導體場效晶體管)之通道區域發揮功能。第2碳化矽區域12之膜厚例如為0.6μm左右。第2碳化矽區域12例如包含1018cm-3以上且1019cm-3以下之p型雜質之峰值濃度。p型雜質例如為Al(鋁)、B(硼)、Ga(鎵)或In(銦)。
第3碳化矽區域22設置於第2碳化矽區域12內，且一部分設置於第1面10a1。或者，第3碳化矽區域22設置於第2碳化矽區域12內之第1電極34側。第3碳化矽區域22係作為MOSFET之源極區域發揮功能。第3碳化矽區域22之膜厚例如為0.1μm左右，小於第2碳化矽區域12。第3碳化矽區域22例如包含1×1019cm-3以上且1×1020cm-3以下之n型雜 質。
第4碳化矽區域20隔著第3面22a設置於第2碳化矽區域12內之第3碳化矽區域22之下方。或者，第4碳化矽區域20設置於第2碳化矽區域12內之第3碳化矽區域22之第2電極32側。第4碳化矽區域20為接觸區域。第4碳化矽區域20用於降低第2碳化矽區域12與第3電極30之接觸電阻。第4碳化矽區域20之膜厚例如為0.2μm左右，小於第2碳化矽區域12。第4碳化矽區域20例如包含1×1019cm-3以上且1×1020cm-3以下之p型雜質。
第5碳化矽區域10a設置於第1碳化矽區域10b與第2電極32之間的碳化矽層10內。第5碳化矽區域10a例如為包含1×1018cm-3以上且1×1020cm-3以下之n型雜質之n型4H-SiC。n型雜質例如為N(氮)、As(砷)、P(磷)或Sb(銻)。
第3電極30包含第1面10a1與第3面22a而設置於第2碳化矽區域12內。或者，第3電極30之一端設置於較第3碳化矽區域22更靠第1電極34側，另一端設置於較第3碳化矽區域22更靠第4碳化矽區域20側。第3電極30為接觸電極。第3電極30具有設置於第3面22a之下方之第1部分30a、設置於第3面22a與第1面10a1之間的第2部分30b及設置於第3碳化矽區域22之上方之第3部分30c。因此，第3電極30之膜厚大於第3電極30所包含之第1面10a1之部分與第3電極30所包含之第3面22a之部分之距離。換言之，第3電極30之膜厚大於第3碳化矽區域22之膜厚。此處，第3面22a係自第4碳化矽區域20與第3碳化矽區域22之間向第3電極30延伸之平面。
又，與第1面10a1垂直之第4面30d內之第1部分30a之與第3面22a平行之方向之長度L1，短於第3面30d內之第2部分30b之與第3面22a平行之方向之長度L2。
圖1B與圖1C係表示第1面10a1與第4面30d之關係之模式圖。定義 X軸方向、作為相對於X軸方向垂直之1個方向之Y軸方向、作為相對於X軸方向及Y軸方向垂直之方向之Z軸方向。於第1面10a1為相對於Z軸垂直之面即與XY平面平行之面之情形時，第4面30d為與x軸垂直之平面即與yz平面平行之平面。因此，第4面30d相對於第1面10a1垂直。
第3電極30之膜厚、第3電極30所包含之第1面10a1之部分與第3電極30所包含之第3面22a之部分之距離、上述L1及L2例如可藉由利用TEM(Transmission Electron Microscope：透射型電子顯微鏡)-EDX(Energy Dispersive X-ray Spectroscopy，能量色散X射線光譜法)觀察半導體裝置100之剖面或對進行該剖面中之元素分析而進行測定。
第3電極30包含金屬矽化物。金屬矽化物例如為鈦矽化物、鋁矽化物、鎳矽化物、鈷矽化物、鉭矽化物、鎢矽化物或鉿矽化物。為了縮小接觸電阻，尤佳為鎳矽化物。
第2電極32與第2面10a2相接而設置。再者，第2電極32可與第2面10a2直接相接，亦可隔著中間層等間接地相接。或者，第2電極32設置於碳化矽層10之與第1電極34為相反側，且電連接於碳化矽層10。第2電極32包含金屬矽化物。為了縮小接觸電阻，尤佳為鎳矽化物。
第2絕緣膜54設置於第1絕緣膜52及第1電極34之側方及上方。第2絕緣膜54將第3電極30與第1電極32電絕緣。
第4電極36為源極電極。第4電極36電連接於第3電極30。或者，第4電極36設置於第3電極30上及第2絕緣膜54側方及第2絕緣膜54上。第4電極36例如具有Ti(鈦)/Al(鋁)之積層結構，且藉由公知之製程而形成。再者，亦可於第4電極36與第3電極30之間設置具有Ti/TiN(氮化鈦)/Al之積層結構之障壁金屬。又，亦可於第4電極36之上部設置包含SiN(氮化矽)之鈍化膜。
接下來，對本實施形態之半導體裝置100之作用效果進行記載。
藉由設置第1部分30a與第2部分30b而使第3電極之膜厚大於第1面10a1與第3面22a之距離。藉由設置第1部分30a，與未設置第1部分30a之情形相比，第3電極30與第4碳化矽區域20之接觸電阻被降低。另一方面，藉由第2部分30b降低第3電極30與第3碳化矽區域22之接觸電阻。因此，藉由使第3電極30具有第1部分30a與第2部分30b之兩者而降低第3電極30與第4碳化矽區域20及第3碳化矽區域22之接觸電阻。
由於L1短於L2、即L2長於L1，因此第3電極30更深地進入至第3碳化矽區域22內而設置。藉此，能夠進一步降低第3電極30與第3碳化矽區域22之接觸電阻。
由於第3電極30具有第3部分30c，因此膜厚較第1面10a1與第3面22a之距離進一步增大。藉此，可提高第3電極30之製造上之裕度。
接下來，對本實施形態之半導體裝置100之製造方法進行記載。
圖2係表示本實施形態之半導體裝置之製造方法之流程圖。圖3至圖8係本實施形態之半導體裝置之製造方法中之製造中途之半導體裝置之模式性剖視圖。
本實施形態之半導體裝置100之製造方法係於n型之第5碳化矽區域10a上形成n型之第1碳化矽區域10b，於第1碳化矽區域10b上形成第1遮罩60，隔著第1遮罩60於第1碳化矽區域10b上離子注入p型雜質而形成p型之第2碳化矽區域(碳化矽層)12，去除第1遮罩60並於第2碳化矽區域12上及第1碳化矽區域10b上形成第2遮罩62(mask)，隔著第2遮罩62於第2碳化矽區域12上離子注入p型雜質而形成p型之第4碳化矽區域20，隔著第2遮罩62於第4碳化矽區域20上離子注入n型雜質而形成具有與第4碳化矽區域20相接之第3面22a及設置於第3面之相反側之第4面22b之n型之第3碳化矽區域22，去除第2遮罩62並藉由熱處理使離子注入之雜質活化，而於第1碳化矽區域10b上、第2碳化矽區域12上 及第3碳化矽區域22上形成第1絕緣膜52，於第1絕緣膜52上形成第1電極34，於第1碳化矽區域10b及第3電極30上之第1絕緣膜52及第1電極34之側方及上方形成第2絕緣膜54，於第3碳化矽區域22及第2絕緣膜54上形成包含金屬之金屬層70，對形成有金屬層70之第2碳化矽區域12進行熱處理，而於第4碳化矽區域20上之第3碳化矽區域22之側方形成膜厚大於第3面與第2面之距離且包含金屬矽化物之第3電極，再去除金屬膜70。
首先，準備n型之第5碳化矽區域10a。
繼而，如圖3所示，例如利用磊晶成長法於n型之第5碳化矽區域10a上形成n型之第1碳化矽區域10b(S10)。
繼而，例如使用光阻於第1碳化矽區域10b上形成第1遮罩60(S12)。
繼而，如圖4所示，隔著第1遮罩60於第1碳化矽區域10b上離子注入p型雜質而形成p型之第2碳化矽區域12(S14)。
繼而，去除第1遮罩60(S16)。
繼而，於第2碳化矽區域12上及第1碳化矽區域10b上形成第2遮罩(mask)62(S18)。再者，亦可不去除第1遮罩60而形成第2遮罩。
繼而，如圖5所示，隔著第2遮罩62於第2碳化矽區域12上離子注入p型雜質而形成p型之第4碳化矽區域20(S20)。
繼而，如圖6所示，隔著第2遮罩62於第4碳化矽區域上離子注入n型雜質，而形成具有與第4碳化矽區域相接之第3面及設置於第3面之相反側之第2面之n型之第3碳化矽區域22(S22)。此處，第3碳化矽區域22之膜厚較佳為100nm以下。再者，亦可於離子注入n型雜質而形成n型之第3碳化矽區域22後離子注入p型雜質而形成p型之第4碳化矽區域20。
再者，第4碳化矽區域20之形成與第3碳化矽區域22之形成即便 不隔著第2遮罩62進行，亦可利用分別不同之遮罩進行。但是，藉由使第4碳化矽區域20之形成與第3碳化矽區域22之形成均隔著第2遮罩62進行，而能夠使製造製程簡單。
繼而，去除第2遮罩62(S24)。之後，例如藉由1600℃左右之熱處理而使離子注入之雜質活化。繼而，於第1碳化矽區域10b上、第2碳化矽區域12上及第3碳化矽區域22上形成第1絕緣膜52。繼而，於第1絕緣膜52上形成第1電極34。繼而，於第1絕緣膜52及第1電極34之側方及上方形成第2絕緣膜54(S26)。繼而，形成未圖示之遮罩，利用RIE(Reactive Ion Etching：反應性離子蝕刻)法等去除第2絕緣膜54之一部分而形成接觸區域，去除未圖示之遮罩。
繼而，如圖7所示，於第3碳化矽區域22及第2絕緣膜54上形成包含金屬之金屬膜70(S28)。此處，金屬層70之膜厚t1較佳為90nm以上且150nm以下。又，金屬層70之膜厚t1與第3碳化矽區域22之膜厚t2之比較佳為1以上且2以下、即1≦t1/t2≦2。
繼而，如圖8所示，例如於1000℃下對形成有金屬層70之第2碳化矽區域12進行5分鐘熱處理，而於第4碳化矽區域20上之第3碳化矽區域22之側方形成膜厚大於第3面與第2面之距離且包含金屬矽化物之第3電極30(S30)。此處，所形成之第3電極30具有第1部分30a與第2部分30b。第3電極30亦可進而具有第3部分30c。繼而，於第3電極30上形成第4電極36。
繼而，使用硫酸過氧化氫混合物等化學溶液去除金屬膜70(S32)。繼而，與第5碳化矽區域10a之第2面10a2相接而形成第2電極32(S34)，獲得本實施形態之半導體裝置100。再者，第3部分30c亦可藉由逆向濺鍍法等去除。
接下來，對本實施形態之半導體裝置100之製造方法之作用效果進行記載。
為了實現半導體裝置之細微化，較佳為形成與源極區域及井區域之接觸電阻較小之電極。作為比較形態，考慮如下形態：於井區域上藉由離子注入而注入n型之雜質，形成源極區域，接著形成貫通源極區域之溝槽，接著於該溝槽下部藉由離子注入而注入p型之雜質，形成接觸區域，繼而，於溝槽之側壁及底部形成鎳等金屬而形成電極。
於該比較形態中，在藉由離子注入而注入n型之雜質從而形成溝槽後，再次藉由離子注入而注入p型之雜質。因此，製造製程變得複雜。
又，於形成溝槽之情形時，該溝槽必須貫通源極區域。因此，溝槽之深度控制成為重要且難以解決之製造製程。
亦可採取於離子注入n型之雜質與p型之雜質後形成溝槽之製造方法。但是，形成溝槽之部位之控制必須藉由晶片之對準控制而進行，因此較為困難。
進而，形成於溝槽側壁之鎳等金屬之膜厚之控制事關重要。若鎳等金屬之膜厚過小，則無法形成電極。另一方面，若該膜厚變得過大，則於其後之熱處理時源極區域與鎳等之反應過度進行，而有源極區域消失之虞。
又，於藉由濺鍍等在溝槽側壁形成金屬膜之情形時，通常會於溝槽側壁形成薄之金屬膜，因此難以形成膜厚適當之金屬膜。
於本實施形態之半導體裝置100之製造方法中，未形成溝槽，而形成第4碳化矽區域20、第3碳化矽區域22及金屬膜70，並進行熱處理而形成包含金屬矽化物之第3電極30。於因第5碳化矽區域10a為4H-SiC或6H-SiC而第3面22a之面方位為(0001)之情形時，與第3面22a垂直之方向之面方位包含(1-100)或(11-20)。[1-100]方向或[11-20]方向上之金屬矽化物之反應速度高於[0001]方向。因此，與第3面22a垂直 之第3面30d內之第1部分30a之與第3面22a平行之方向之長度，短於第3面30d內之第2部分30b之與第3面22a平行之方向之長度。結果，第3電極30與第3碳化矽區域22之接觸電阻降低，而穩定地形成側壁接點。
另一方面，p型之第4碳化矽區域20中之金屬矽化物之形成速度低。因此，形成於第3面之下方之第1部分之體積極度小於第2部分之體積。因此，例如於整個第4碳化矽區域形成金屬矽化物之虞極小。結果，本實施形態之製造方法不會成為如上述形成溝槽時之例如溝槽之深度控制般之難以解決之製造製程，而成為容易之製造製程。
相比於在離子注入n型雜質而形成第3碳化矽區域22後再離子注入p型雜質而形成第4碳化矽區域20，在離子注入p型雜質而形成第4碳化矽區域20後再離子注入n型雜質而形成第3碳化矽區域22更能夠去除因離子注入p型雜質時之n型雜質所導致之不良影響。
藉由利用同一第2遮罩62進行第4碳化矽區域20與第3碳化矽區域22之形成，可不進行位置對準地(自對準地)形成第4碳化矽區域20與第3碳化矽區域22。
於金屬層70之膜厚t1與第3碳化矽區域之膜厚t2之比小於1、即t1/t2<1或t1小於90nm之情形時，金屬膜70之膜厚過小而無法形成具有足夠之體積之第3電極30，因此有與第4碳化矽區域20或第3碳化矽區域22之接觸電阻增加之虞。另一方面，於金屬層70之膜厚t1與第3碳化矽區域之膜厚t2之比超過2、即t1/t2>2或t1大於150nm之情形時，金屬膜70之膜厚過大而導致金屬膜70與第3碳化矽區域22之反應過度進行，從而有第3碳化矽區域22變得過小而導致閘極-源極間短路之虞。
第3碳化矽區域22之膜厚為100nm以下，因此能夠充分地與金屬膜70進行反應而良好地形成金屬矽化物。若大於100nm，則有不會充分地與金屬膜70進行反應之虞。
又，藉由以5μm以下之間隔配置複數個本實施形態之半導體裝置，而提供低電阻之半導體裝置。
如上所述，根據本實施形態之半導體裝置，可提供一種具有接觸電阻較低之電極之半導體裝置。
(第2實施形態)
與第1實施形態之半導體裝置之不同點在於，本實施形態之半導體裝置為溝槽型MOSFET。此處，對於與第1實施形態重複之方面省略記載。
圖9係本實施形態之半導體裝置200之模式性剖視圖。於本實施形態之半導體裝置200中，第4碳化矽區域20兼作接觸區域與井區域。於第4電極36與第1電極34之間例如設置包含氧化矽之第4絕緣膜58。
於本實施形態之半導體裝置中，亦可提供一種具有接觸電阻較低之電極之半導體裝置。
(第3實施形態)
與第1實施形態及第2實施形態之半導體裝置之不同點在於，本實施形態之半導體裝置為IGBT(Insulated Gate Bipolar Transistor，絕緣閘雙極性晶體管)。此處，對於與第1實施形態及第2實施形態重複之方面省略記載。
圖10係本實施形態之半導體裝置之模式性剖視圖。
於本實施形態之半導體裝置300中，第5碳化矽區域10c為p+型之碳化矽層。第5碳化矽區域10c例如包含雜質濃度5×1018atoms/cm3程度之Al(鋁)作為p型雜質。第5碳化矽區域10c作為半導體裝置300之集極區域發揮功能。本實施形態之半導體裝置300為IGBT。
第3電極30作為發射電極發揮功能。又，第2電極32作為集電極發揮功能。
於本實施形態之半導體裝置中，亦可提供一種具有接觸電阻較 低之電極之半導體裝置。
已對本發明之若干實施形態進行了說明，但該等實施形態係作為示例而提出，並未意圖限定發明之範圍。該等新穎之實施形態能以其他各種形態加以實施，且可於不脫離發明主旨之範圍內進行各種省略、替換、變更。該等實施形態或其變化包含於發明之範圍或主旨中，並且包含於申請專利範圍所記載之發明及其均等之範圍內。

Claims (16)

  1. 一種半導體裝置，其具備：碳化矽層；第1電極；第1絕緣膜，其設置於上述碳化矽層與上述第1電極之間；第2電極，其設置於上述碳化矽層之與上述第1電極為相反側，且電連接於上述碳化矽層；第1導電型之第1碳化矽區域，其設置於上述碳化矽層內之上述第1電極側；第2導電型之第2碳化矽區域，其設置於上述第1碳化矽區域內之上述第1電極側；第1導電型之第3碳化矽區域，其設置於上述第2碳化矽區域內之上述第1電極側；第2導電型之第4碳化矽區域，其設置於上述第2碳化矽區域內之上述第3碳化矽區域之上述第2電極側；及包含金屬矽化物之第3電極，其係在上述第2碳化矽區域中，以上述第1電極側之一端較上述第3碳化矽區域突出且上述第4碳化矽區域側之另一端較上述第3碳化矽區域突出之方式設置。
  2. 如請求項1之半導體裝置，其中上述金屬矽化物為鈦矽化物、鋁矽化物、鎳矽化物、鈷矽化物、鉭矽化物、鎢矽化物或鉿矽化物。
  3. 如請求項1之半導體裝置，其中上述第3碳化矽區域之膜厚為100nm以下。
  4. 如請求項1之半導體裝置，其進而具備設置於上述第1絕緣膜及上述第1電極之側方及上方之第2絕緣膜。
  5. 如請求項4之半導體裝置，其進而具備設置於上述第3電極上及上述第2絕緣膜側方及上述第2絕緣膜上之第4電極。
  6. 如請求項1之半導體裝置，其進而具備設置於上述第1碳化矽區域與上述第2電極之間的上述碳化矽層內之第1導電型之第5碳化矽區域。
  7. 如請求項1之半導體裝置，其進而具備設置於上述第1碳化矽區域與上述第2電極之間的上述碳化矽層內之第2導電型之第5碳化矽區域。
  8. 一種半導體裝置之製造方法，其係於第1導電型之第1碳化矽區域上離子注入第2導電型雜質而形成第2導電型之第2碳化矽區域，該第1導電型之第1碳化矽區域設置於具有第1面及設置於上述第1面之相反側之第2面之碳化矽層內，且一部分設置於上述第1面；於上述第2碳化矽區域上離子注入第2導電型雜質而形成第2導電型之第4碳化矽區域，於上述第2碳化矽區域上離子注入第1導電型雜質，而形成與上述第4碳化矽區域隔著第3面而形成之第1導電型之第3碳化矽區域，於上述第3碳化矽區域上形成包含金屬之金屬層，對形成有上述金屬層之上述碳化矽層進行熱處理而形成第3電極，上述第3電極包含上述第1面與上述第3面而設置於上述第2碳化矽區域內，膜厚大於上述第3電極所包含之上述第1面之部分與上述第3電極所包含之上述第3面之部分之距離，且包含金屬矽化物。
  9. 如請求項8之半導體裝置之製造方法，其係於上述第2碳化矽區域上離子注入第2導電型雜質而形成上述第4碳化矽區域後，於 上述第2碳化矽區域上離子注入第1導電型雜質而形成上述第3碳化矽區域。
  10. 如請求項8之半導體裝置之製造方法，其係於上述第2碳化矽區域上離子注入第2導電型雜質之前及於上述第2碳化矽區域上離子注入第1導電型雜質之前，在上述第2碳化矽區域上形成遮罩，隔著上述遮罩於上述第2碳化矽區域上離子注入第2導電型雜質而形成上述第4碳化矽區域，隔著上述遮罩於上述第2碳化矽區域上離子注入第1導電型雜質而形成上述第3碳化矽區域。
  11. 如請求項8之半導體裝置之製造方法，其中上述金屬層之膜厚與上述第3碳化矽區域之膜厚之比為1以上且2以下。
  12. 如請求項8之半導體裝置之製造方法，其中上述第3碳化矽區域之膜厚為100nm以下。
  13. 如請求項8之半導體裝置之製造方法，其中上述金屬層之膜厚為90nm以上且150nm以下。
  14. 一種半導體裝置，其具備：碳化矽層，其具有第1面及設置於上述第1面之相反側之第2面；絕緣膜，其設置於上述第1面上；第1電極，其設置於上述絕緣膜上；第2電極，其與上述第2面相接而設置；第1導電型之第1碳化矽區域，其設置於上述碳化矽層內，且一部分設置於上述第1面；第2導電型之第2碳化矽區域，其設置於上述第1碳化矽區域內，且一部分設置於上述第1面； 第1導電型之第3碳化矽區域，其設置於上述第2碳化矽區域內，且一部分設置於上述第1面；第2導電型之第4碳化矽區域，其隔著第3面設置於上述第2碳化矽區域內之上述第3碳化矽區域之下方；及第3電極，其包含上述第1面與上述第3面而設置於上述第2碳化矽區域內，膜厚大於上述第3電極所包含之上述第1面之部分與上述第3電極所包含之上述第3面之部分之距離，且包含金屬矽化物；其中上述第3電極具有設置於上述第3面之下方之第1部分及設置於上述第1面與上述第3面之間的第2部分，與上述第1面垂直之第4面內之上述第1部分之與上述第1面平行之方向之長度係短於上述第4面內之上述第2部分之與上述第1面平行之方向之長度。
  15. 如請求項14之半導體裝置，其中上述第3電極進而具有設置於上述第1面之上方之第3部分。
  16. 如請求項14之半導體裝置，其中上述金屬矽化物為鈦矽化物、鋁矽化物、鎳矽化物、鈷矽化物、鉭矽化物、鎢矽化物或鉿矽化物。
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