WO2015068481A1 - 炭化珪素半導体装置の製造方法 - Google Patents

炭化珪素半導体装置の製造方法 Download PDF

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山田　俊介
増田　健良
拓 堀井
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住友電気工業株式会社
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Definitions

  • the present invention relates to a method for manufacturing a silicon carbide semiconductor device, and more particularly to a method for manufacturing a silicon carbide semiconductor device capable of reducing warpage and suppressing adhesion of impurities.
  • silicon carbide has been increasingly adopted as a material for semiconductor devices in order to enable the use of high-voltage, low-loss and high-temperature environments in semiconductor devices such as MOSFETs (Metal Oxide Semiconductor Field Effect Transistors). It is being Silicon carbide is a wide band gap semiconductor having a larger band gap than silicon that has been widely used as a material for forming semiconductor devices. Therefore, by adopting silicon carbide as a material constituting the semiconductor device, it is possible to achieve a high breakdown voltage and a low on-resistance of the semiconductor device. In addition, a semiconductor device that employs silicon carbide as a material has an advantage that a decrease in characteristics when used in a high temperature environment is small as compared with a semiconductor device that employs silicon as a material.
  • Patent Document 1 Japanese Utility Model Laid-Open No. 4-34732 describes a wafer annealing apparatus.
  • a ring-shaped cover is provided above the GaAs wafer so as to cover only the outer periphery of the GaAs wafer having a diameter of 76 mm, and the GaAs wafer is annealed.
  • the warp of the silicon carbide substrate is large, for example, when the silicon carbide substrate is disposed on the surface of the substrate holding portion, the region where the silicon carbide substrate is in contact with the surface of the substrate holding portion, and the silicon carbide substrate on the surface of the substrate holding portion. A non-contact area occurs. Therefore, for example, in a step of annealing a silicon carbide substrate such as an activation annealing step for activating impurities or an alloying annealing for alloying electrodes, a region in contact with the substrate holding portion in the silicon carbide substrate is held by the substrate. It becomes easier to be heated by heat conduction from the substrate holding part than a region not in contact with the part, and the silicon carbide substrate is not heated uniformly.
  • characteristic defects such as a decrease in threshold voltage and a breakdown voltage of the silicon carbide semiconductor device may occur.
  • the present invention has been made to solve the above-described problems, and an object of the present invention is to provide a method for manufacturing a silicon carbide semiconductor device capable of reducing warpage and suppressing adhesion of impurities. That is.
  • the method for manufacturing a silicon carbide semiconductor device includes the following steps.
  • a silicon carbide substrate having a first main surface and a second main surface opposite to the first main surface and having a maximum diameter of the first main surface greater than 100 mm is prepared.
  • Impurity regions are formed on the first main surface side of the silicon carbide substrate.
  • a cover member is disposed on the first main surface side so as to cover at least the entire impurity region. With the cover member disposed on the first main surface side of the silicon carbide substrate, the silicon carbide substrate is annealed at a temperature lower than the melting point of the cover member.
  • the present invention it is possible to provide a method for manufacturing a silicon carbide semiconductor device capable of reducing warpage and suppressing adhesion of impurities.
  • FIG. 3 is a schematic cross sectional view for schematically illustrating a first step of the method for manufacturing the silicon carbide semiconductor device according to one embodiment of the present invention.
  • 1 is a schematic plan view for schematically illustrating a first step of a method for manufacturing a silicon carbide semiconductor device according to one embodiment of the present invention.
  • It is a cross-sectional schematic diagram for demonstrating the curvature amount of a silicon carbide substrate.
  • FIG. 6 is a schematic cross sectional view for schematically illustrating a second step of the method for manufacturing the silicon carbide semiconductor device according to one embodiment of the present invention.
  • FIG. 10 is an enlarged schematic cross-sectional view for schematically illustrating a third step in the method for manufacturing a silicon carbide semiconductor device according to one embodiment of the present invention.
  • FIG. 11 is a schematic cross sectional view for schematically illustrating a third step in the method for manufacturing a silicon carbide semiconductor device according to one embodiment of the present invention.
  • FIG. 6 is a schematic cross sectional view for schematically illustrating a second step of the method for manufacturing the silicon carbide semiconductor device according to one embodiment of the present invention.
  • FIG. 10 is an enlarged schematic cross-sectional view for schematically illustrating a third step in the method for manufacturing a silicon carbide semiconductor device according to one embodiment of the present invention
  • FIG. 10 is a schematic cross sectional view for schematically illustrating a fifth step of the method for manufacturing the silicon carbide semiconductor device according to one embodiment of the present invention.
  • FIG. 10 is a schematic cross sectional view for schematically illustrating a sixth step of the method for manufacturing the silicon carbide semiconductor device according to one embodiment of the present invention.
  • FIG. 12 is a schematic cross sectional view for schematically illustrating a seventh step of the method for manufacturing the silicon carbide semiconductor device according to one embodiment of the present invention.
  • FIG. 11 is a schematic cross sectional view for schematically illustrating a modification of the third step of the method for manufacturing the silicon carbide semiconductor device according to one embodiment of the present invention. It is a cross-sectional schematic diagram for demonstrating schematically the modification of the 4th process of the manufacturing method of the silicon carbide semiconductor device which concerns on one embodiment of this invention.
  • the method for manufacturing silicon carbide semiconductor device 1 includes the following steps.
  • a silicon carbide substrate 10 having a first main surface 10a and a second main surface 10b opposite to the first main surface 10a and having a maximum diameter greater than 100 mm is prepared.
  • the Impurity region 4 is formed on first main surface 10a side of silicon carbide substrate 10.
  • cover member 2 is arranged on the first main surface 10a side so as to cover at least the entire impurity region 4.
  • Silicon carbide substrate 10 is annealed at a temperature lower than the melting point of cover member 2 in a state where cover member 2 is arranged on first main surface 10a side of silicon carbide substrate 10.
  • cover member 2 is disposed on the first main surface 10a side of silicon carbide substrate 10 so as to cover at least the entire impurity region 4 in plan view, and carbonized.
  • the silicon carbide substrate 10 is annealed at a temperature lower than the melting point of the cover member 2. Since cover member 2 is arranged on the first main surface 10a side of silicon carbide substrate 10, warpage of silicon carbide substrate 10 can be reduced by the weight of cover member 2.
  • silicon carbide substrate 10 is annealed with cover member 2 disposed on first main surface 10a side of silicon carbide substrate 10 so as to cover impurity region 4 as a whole, a metal such as sodium is present in the vicinity of impurity region 4. It is possible to suppress the adhesion of impurities.
  • the amount of warpage of silicon carbide substrate 10 at room temperature is set as the first amount of warpage, and the cover member
  • the cover member 2 having an absolute value of the difference between the first amount of warpage and the second amount of warpage of 100 ⁇ m or less is disposed.
  • the gap between first main surface 10a of silicon carbide substrate 10 and cover member 2 can be effectively reduced.
  • metal impurities such as sodium can be effectively suppressed from adhering to the vicinity of the impurity region 4.
  • the maximum diameter of the first main surface is 150 mm or more.
  • warp of silicon carbide substrate 10 can be effectively reduced even in a situation where silicon carbide substrate 10 has a large diameter and silicon carbide substrate 10 is likely to warp.
  • silicon carbide substrate 10 has a thickness of 700 ⁇ m or less. Thereby, the warp of silicon carbide substrate 10 can be effectively reduced even in a situation where the thickness of silicon carbide substrate 10 is reduced and silicon carbide substrate 10 is likely to warp.
  • the width of cover member 2 along first main surface 10a of silicon carbide substrate 10 is preferably It is larger than the width of one main surface 10a. Thereby, warpage of silicon carbide substrate 10 can be effectively reduced, and adhesion of metal impurities to first main surface 10a of silicon carbide substrate 10 can be effectively suppressed.
  • the step of arranging cover member 2 includes covering member 2 with first main body of silicon carbide substrate 10. Including a step of placing in contact with the surface 10a.
  • the step of annealing silicon carbide substrate 10 includes a step of activating impurities in impurity region 4.
  • cover member 2 is made of a material containing at least one of carbon and silicon carbide.
  • metal impurities such as sodium can be effectively suppressed from adhering to first main surface 10a of silicon carbide substrate 10 even in the annealing temperature range in which impurities in impurity region 4 are activated.
  • the formed gate electrode 27 is formed.
  • An interlayer insulating film 21 covering the gate electrode 27 is formed.
  • Source electrode 16 in contact with first main surface 10a of silicon carbide substrate 10 is formed.
  • the step of arranging the cover member 2 includes a step of arranging the cover member 2 so that the cover member 2 is in contact with the interlayer insulating film 21 and is separated from the source electrode 16.
  • the cover member is made of a material containing at least one of carbon, silicon, quartz, and silicon carbide.
  • a step of pressing cover member 2 against silicon carbide substrate 10 after the step of placing cover member 2 Further prepare.
  • metal impurities such as sodium from adhering to first main surface 10a of silicon carbide substrate 10.
  • silicon carbide substrate 10 is heated by heat conduction through a mechanism for pressing cover member 2 against silicon carbide substrate 10, the temperature in silicon carbide substrate 10 is made uniform. As a result, warpage of silicon carbide substrate 10 can be effectively reduced.
  • second main surface 10 b of silicon carbide substrate 10 is surface 3 a of substrate holding portion 3.
  • a step of holding the silicon carbide substrate 10 by the substrate holding part 3 so as to face the substrate In the step of pressing the cover member 2 against the silicon carbide substrate 10, the cover member 2 is made of silicon carbide so as to reduce the gap between the outer peripheral portion 10 c of the second main surface 10 b of the silicon carbide substrate 10 and the surface 3 a of the substrate holding portion 3. Pressed against the substrate 10.
  • MOSFET 1 As a silicon carbide semiconductor device according to an embodiment of the present invention will be described.
  • MOSFET 1 includes a silicon carbide substrate 10, a gate electrode 27, a gate insulating film 15, an interlayer insulating film 21, a source electrode 16, a surface protective electrode 19, The drain electrode 20 and the back surface protective electrode 23 are mainly included.
  • Silicon carbide substrate 10 has a first main surface 10a and a second main surface 10b opposite to first main surface 10a, and includes silicon carbide single crystal substrate 11 and silicon carbide single crystal substrate 11. And the silicon carbide epitaxial layer 5 provided in the main part.
  • Silicon carbide single crystal substrate 11 is made of, for example, a polytype 4H hexagonal silicon carbide single crystal. Maximum diameter of first main surface 10a of silicon carbide substrate 10 is greater than 100 mm, preferably 150 mm or more, and more preferably 200 mm or more.
  • First main surface 10a of silicon carbide substrate 10 is, for example, a surface that is off by 8 ° or less from a ⁇ 0001 ⁇ plane or a ⁇ 0001 ⁇ plane.
  • the first main surface 10a is, for example, a surface that is off by about 8 ° or less from the (0001) surface or the (0001) surface
  • the second main surface 10b is a (000-1) surface or ( 000-1) is a surface that is off by about 8 ° or less from the surface.
  • Silicon carbide substrate 10 has a thickness of, for example, 700 ⁇ m or less, and preferably 600 ⁇ m or less.
  • the thickness of silicon carbide substrate 10 is preferably 250 ⁇ m or more and less than 600 ⁇ m, more preferably 300 ⁇ m or more and less than 600 ⁇ m, further preferably 250 ⁇ m or more and 500 ⁇ m or less, and further preferably 350 ⁇ m or more and 500 ⁇ m or less.
  • Silicon carbide epitaxial layer 5 has a drift region 12, a body region 13, a source region 14, and a contact region 18.
  • the drift region 12 is an n-type (first conductivity type) region containing an impurity such as nitrogen.
  • the impurity concentration in drift region 12 is, for example, about 5.0 ⁇ 10 15 cm ⁇ 3 .
  • the body region 13 is a region having p-type (second conductivity type).
  • Impurities contained in body region 13 are, for example, Al (aluminum) or B (boron).
  • the impurity concentration contained in body region 13 is, for example, about 1 ⁇ 10 17 cm ⁇ 3 .
  • the source region 14 is an n-type region containing an impurity such as phosphorus.
  • the source region 14 is formed inside the body region 13 so as to be surrounded by the body region 13.
  • the impurity concentration of the source region 14 is higher than the impurity concentration of the drift region 12.
  • the impurity concentration of the source region 14 is, for example, 1 ⁇ 10 20 cm ⁇ 3 .
  • Source region 14 is separated from drift region 12 by body region 13.
  • Contact region 18 is a p-type region.
  • the contact region 18 is provided so as to be surrounded by the source region 14 and is in contact with the body region 13.
  • Contact region 18 contains an impurity such as Al or B at a higher concentration than the impurity contained in body region 13.
  • the impurity concentration of Al or B in the contact region 18 is, for example, 1 ⁇ 10 20 cm ⁇ 3 .
  • Gate insulating film 15 is formed in contact with first main surface 10a of silicon carbide substrate 10 so as to extend from the upper surface of one source region 14 to the upper surface of the other source region 14. Gate insulating film 15 is in contact with source region 14, body region 13, and drift region 12 at first main surface 10 a of silicon carbide substrate 10. Gate insulating film 15 is made of, for example, silicon dioxide.
  • the gate electrode 27 is disposed in contact with the gate insulating film 15 so as to extend from one source region 14 to the other source region 14.
  • the gate electrode 27 is formed above the source region 14, the body region 13 and the drift region 12 via the gate insulating film 15.
  • the gate electrode 27 is made of a conductor such as polysilicon doped with impurities or Al.
  • Source electrode 16 extends from each of the pair of source regions 14 to contact region 18 in a direction away from gate insulating film 15 and is in contact with first main surface 10a of silicon carbide substrate 10. Has been. Source electrode 16 is in contact with source region 14 and contact region 18 on first main surface 10a of silicon carbide substrate 10. Source electrode 16 includes, for example, TiAlSi, and is in ohmic contact with each of source region 14 and contact region 18 of silicon carbide substrate 10.
  • the interlayer insulating film 21 is provided so as to cover the gate electrode 27 and is in contact with the gate electrode 27 and the gate insulating film 15.
  • the interlayer insulating film 21 electrically insulates the gate electrode 27 and the source electrode 16 from each other.
  • the surface protection electrode 19 is formed in contact with the source electrode 16 and includes a conductor such as Al.
  • the surface protective electrode 19 is electrically connected to the source region 14 via the source electrode 16.
  • the drain electrode 20 is provided in contact with the second main surface 10b of the silicon carbide substrate 10.
  • the drain electrode 20 may be made of another material capable of making ohmic contact with the silicon carbide single crystal substrate 11 such as NiSi (nickel silicide). Thereby, drain electrode 20 is electrically connected to silicon carbide single crystal substrate 11.
  • Back surface protective electrode 23 is formed in contact with the main surface of drain electrode 20 opposite to silicon carbide single crystal substrate 11.
  • the back surface protective electrode 23 has a laminated structure including, for example, a Ti layer, a Pt layer, and an Au layer.
  • MOSFET 1 as the silicon carbide semiconductor device according to the present embodiment will be described.
  • silicon carbide substrate preparation step (S10: FIG. 2) is performed.
  • silicon carbide single crystal substrate 11 is prepared by slicing an ingot made of a hexagonal silicon carbide single crystal having polytype 4H formed by a sublimation method.
  • silicon carbide epitaxial layer 5 is formed on silicon carbide single crystal substrate 11 by, for example, a CVD (Chemical Vapor Deposition) method.
  • a carrier gas containing hydrogen (H 2 ) and a source gas containing monosilane (SiH 4 ), propane (C 3 H 8 ), nitrogen (N 2 ), and the like on the silicon carbide single crystal substrate 11 Is supplied, and silicon carbide single crystal substrate 11 is heated to, for example, about 1500 ° C.
  • silicon carbide epitaxial layer 5 is formed on silicon carbide single crystal substrate 11.
  • silicon carbide substrate 10 having first main surface 10a and second main surface 10b opposite to first main surface 10a is prepared.
  • Silicon carbide substrate 10 includes silicon carbide single crystal substrate 11 forming second main surface 10b, and silicon carbide epitaxial layer 5 provided on silicon carbide single crystal substrate 11 and forming first main surface 10a. Including.
  • first main surface 10a of silicon carbide substrate 10 has a substantially circular shape, and maximum diameter D1 of first main surface 10a is larger than 100 mm, preferably 150 mm or more. More preferably, it is 200 mm or more.
  • Silicon carbide substrate 10 has a thickness T (see FIG. 5) of, for example, 700 ⁇ m or less, and preferably 600 ⁇ m or less.
  • the thickness of silicon carbide substrate 10 is preferably 250 ⁇ m or more and less than 600 ⁇ m, more preferably 300 ⁇ m or more and less than 600 ⁇ m, further preferably 250 ⁇ m or more and 500 ⁇ m or less, and further preferably 350 ⁇ m or more and 500 ⁇ m or less.
  • second main surface 10 b of silicon carbide substrate 10 is warped due to warpage of silicon carbide substrate 10.
  • the center portion of the silicon carbide substrate 10 contacts the surface 3 a of the substrate holding portion 3, but the outer peripheral portion of the second main surface 10 b of the silicon carbide substrate 10 is separated from the surface 3 a of the substrate holding portion 3.
  • Warpage amount h of silicon carbide substrate 10 is such that second main surface 10b of silicon carbide substrate 10 is the most from surface 3a of substrate holding portion 3 in a cross-sectional view (field of view parallel to surface 3a of substrate holding portion 3).
  • a case where silicon carbide substrate 10 is warped so that silicon carbide substrate 10 protrudes on the opposite side to surface 3a of substrate holding portion 3 is defined as a positive warpage.
  • silicon carbide substrate 10 is arranged on flat surface 3a of substrate holding portion 3, for example, the outer peripheral portion of second main surface 10b of silicon carbide substrate 10 is warped due to warp of silicon carbide substrate 10.
  • the central portion of the second main surface 10 b of the silicon carbide substrate 10 is separated from the surface 3 a of the substrate holding part 3.
  • the first warpage amount h of silicon carbide substrate 10 is from a position max of first main surface 10a at which first main surface 10a of silicon carbide substrate 10 is farthest from surface 3a of substrate holding portion 3 in a cross-sectional view.
  • the first main surface 10a of the silicon carbide substrate 10 is a distance from the surface 3a of the substrate holding part 3 to the closest position min of the first main surface 10a.
  • the definition of the warpage amount of the cover member 2 described later is the same as the definition of the warpage amount of the silicon carbide substrate 10.
  • cover member 2 and silicon carbide substrate 10 are such that silicon carbide substrate 10 or cover member 2 is arranged on flat surface 3a at room temperature (27 ° C.), and cover member 2 and silicon carbide substrate 10 are, for example, static It is measured without being clamped by an electric chuck.
  • an impurity region forming step (S20: FIG. 2) is performed. Specifically, referring to FIG. 7, ion implantation is performed on first main surface 10 a of silicon carbide substrate 10. For example, Al (aluminum) ions are implanted into first main surface 10a of silicon carbide substrate 10, whereby p type body region 13 is formed in silicon carbide epitaxial layer 5. Next, for example, P (phosphorus) ions are implanted into the body region 13 at a depth shallower than the implantation depth of the Al ions, thereby forming the source region 14 having the n-type conductivity.
  • Al (aluminum) ions are implanted into first main surface 10a of silicon carbide substrate 10, whereby p type body region 13 is formed in silicon carbide epitaxial layer 5.
  • P (phosphorus) ions are implanted into the body region 13 at a depth shallower than the implantation depth of the Al ions, thereby forming the source region 14 having the n-type conductivity.
  • first main surface 10a of silicon carbide substrate 10 may include impurity region 4 and outer peripheral portion 10c where impurity region 4 is not formed.
  • first cover member arranging step (S30: FIG. 2) is performed. Specifically, referring to FIGS. 8 and 9, the impurity including at least body region 13, source region 14, and contact region 18 in a plan view (a visual field along the normal direction of first main surface 10 a).
  • First cover member 2 is arranged on the first main surface 10a side of silicon carbide substrate 10 so as to cover region 4 as a whole.
  • first cover member 2 is disposed in contact with first main surface 10 a of silicon carbide substrate 10.
  • First cover member 2 only needs to be in contact with at least a part of first main surface 10a of silicon carbide substrate 10, and may not be in contact with the entire first main surface 10a.
  • the first cover member 2 may be provided so as to be in contact with the impurity region 4 exposed on the first main surface 10a and to be separated from the outer peripheral portion 10d of the first main surface 10a.
  • the width W2 of the first cover member 2 along the first main surface 10a of the silicon carbide substrate 10 is the first width in the direction along the first main surface 10a. It may be larger than the width W1 of the main surface 10a.
  • the first cover member 2 is made of a material containing at least one of carbon and silicon carbide.
  • the first cover member 2 may be a carbon layer or a silicon carbide layer, or the surface of the silicon carbide layer may be coated with a carbon layer. A carbon layer denser than the layer may be coated.
  • First cover member 2 may be arranged such that the coated layer faces first main surface 10a of silicon carbide substrate 10.
  • first cover member 2 is made of polycrystalline silicon carbide. Polycrystalline silicon carbide has a smaller amount of warp and a lower cost than single crystal silicon carbide.
  • the warpage amount of the silicon carbide substrate 10 at room temperature is set as the first warpage amount
  • the warpage amount of the first cover member 2 at the room temperature is set as the second warpage amount.
  • the first cover member 2 whose absolute value of the difference between the first warpage amount and the second warpage amount is 100 ⁇ m or less is disposed in contact with the first main surface 10a of the silicon carbide substrate 10.
  • the first warpage amount h of silicon carbide substrate 10 is, for example, 50 ⁇ m when first main surface 10a is a silicon surface, and is ⁇ 50 ⁇ m, for example, when first main surface 10a is a carbon surface.
  • first main surface 10a is a silicon surface
  • silicon carbide substrate 10 warps so that first main surface 10a protrudes as shown in FIG.
  • the amount of warpage of the first cover member 2 is, for example, about ⁇ 50 ⁇ m to 50 ⁇ m.
  • first cover member 2 is arranged on first main surface 10 a of silicon carbide substrate 10, whereby the amount of warpage of silicon carbide substrate 10 due to the weight of first cover member 2. Is reduced. That is, warp amount g of silicon carbide substrate 10 after first cover member 2 is disposed is smaller than first warp amount h of silicon carbide substrate 10 before first cover member 2 is disposed. . When the absolute value of the difference between the first warpage amount of silicon carbide substrate 10 and the second warpage amount of first cover member 2 is small, first main surface 10a of silicon carbide substrate 10 and first cover The contact area with the member 2 is increased.
  • the first cover member 2 is made of the silicon carbide substrate 10 so that the warp direction (positive / negative of the warp) of the first cover member 2 is the same as the warp direction (positive / negative of the warp) of the silicon carbide substrate 10. Arranged on the first main surface 10a side.
  • the thickness of the first cover member 2 is preferably larger than the thickness of the silicon carbide substrate 10.
  • the thickness of the first cover member 2 is, for example, about 300 ⁇ m to 1 mm. It is noted that first cover member 2 is only disposed on first main surface 10a of silicon carbide substrate 10 and is not fixed to silicon carbide substrate 10.
  • an activation annealing step (S40: FIG. 2) is performed. Specifically, silicon carbide substrate 10 is annealed at a temperature lower than the melting point of cover member 2 in a state where cover member 2 is disposed on first main surface 10a side of silicon carbide substrate 10. More specifically, in a state where impurity region 4 is in contact with first cover member 2 on first main surface 10a of silicon carbide substrate 10, second main surface 10b of silicon carbide substrate 10 is substrate holding portion 3. And is held by the substrate holder 3.
  • the substrate holder 3 may include a heater. Silicon carbide substrate 10 and first cover member 2 are heated at a temperature of, for example, 1600 ° C. or more and 2000 ° C. or less for about 30 minutes. Thereby, the impurity in the impurity region 4 formed in the ion implantation process is activated. Thereby, desired carriers are generated in the impurity region 4.
  • the activation annealing step (S40: FIG. 2), when cover member 2 is arranged on the first main surface 10a side of silicon carbide substrate 10, for example, sodium (Na) and iron (Fe) present in the annealing furnace. ) Or the like can be prevented from adhering to first main surface 10a of silicon carbide substrate 10.
  • Metal impurities include chromium (Cr), copper (Cu), zinc (Zn), calcium (Ca), potassium (K), manganese (Mn), magnesium (Mg), cobalt (Co), nickel (Ni) and aluminum. (Al) or the like may be used.
  • the density of each of the metal impurities on first main surface 10a of silicon carbide substrate 10 after the activation annealing step (S40: FIG. 2) is preferably less than 1 ⁇ 10 12 atoms / cm 2 .
  • the density of metal impurities can be measured by ICP-MS (Inductively Coupled Plasma Mass Spectrometry) or fluorescent X-rays.
  • first cover member 2 may be pressed against silicon carbide substrate 10.
  • the pressing portion 6 made of carbon is disposed on the surface of the first cover member 2 on the side opposite to the surface in contact with the silicon carbide substrate 10, and the pressing portion 6 is from the upper side to the lower side in FIG. 10. (In other words, the direction from the first main surface 10 a to the second main surface 10 b of the silicon carbide substrate 10), and the first cover member 2 is pressed against the silicon carbide substrate 10.
  • the pressing portion 6 may be disposed on the center side of the first cover member 2 in a cross-sectional view. As shown in FIG. 15, the pressing portion 6 is in the first view in the cross-sectional view.
  • the cover member 2 may be disposed on the outer peripheral side.
  • the pressing portion 6 When the pressing portion 6 is disposed on the center side of the first cover member 2 in a cross-sectional view, the center side of the first cover member 2 is pressed against the center side of the first main surface 10a of the silicon carbide substrate 10. As a result, the amount of warpage of silicon carbide substrate 10 is reduced.
  • the pressing portion 6 When the pressing portion 6 is disposed on the outer peripheral side of the first cover member 2, the outer peripheral side of the first cover member 2 is pressed against the outer peripheral side of the first main surface 10 a of the silicon carbide substrate 10. The warpage amount of the silicon substrate 10 is reduced.
  • silicon carbide substrate 10 is held by substrate holding unit 3 such that second main surface 10b of silicon carbide substrate 10 faces surface 3a of substrate holding unit 3. Also good.
  • first cover member 2 is pressed against silicon carbide substrate 10
  • gap g between outer peripheral portion 10 c of second main surface 10 b of silicon carbide substrate 10 and surface 3 a of substrate holding portion 3 is reduced.
  • First cover member 2 is pressed against silicon carbide substrate 10 (see FIGS. 9 and 15).
  • first cover member 2 is pressed against silicon carbide substrate 10 such that outer peripheral portion 10c of second main surface 10b of silicon carbide substrate 10 is in contact with surface 3a of substrate holding portion 3.
  • the step of pressing first cover member 2 against silicon carbide substrate 10 may be performed during the activation annealing step (S40: FIG. 2), or the activation annealing step (S40: FIG. 2) is performed. It may be implemented from before. In other words, after the first cover member 2 is pressed against the silicon carbide substrate 10, the first cover member 2 and the silicon carbide substrate 10 may be heated, or the silicon carbide substrate 10 is heated to be carbonized. The amount of warpage of silicon carbide substrate 10 may be reduced by pressing first cover member 2 against silicon carbide substrate 10 after the amount of warpage of silicon substrate 10 has increased. After the activation annealing step is completed, first cover member 2 is removed from first main surface 10a of silicon carbide substrate 10.
  • a gate insulating film forming step (S50: FIG. 2) is performed.
  • silicon carbide substrate 10 is heated at 1350 ° C. for about 1 hour, for example, in an oxygen-containing atmosphere, so that silicon carbide substrate 10 is covered with silicon dioxide so as to cover first main surface 10a.
  • a gate insulating film 15 is formed.
  • the gate insulating film 15 has a drift region 12, a body region 13, a source region 14, and a first main surface 10 a so as to extend from one contact region 18 to the other contact region 18. , In contact with the contact region 18.
  • a gate electrode formation step (S60: FIG. 2) is performed.
  • the gate electrode 27 made of polysilicon containing impurities is formed on the gate insulating film 15 by LPCVD (Low Pressure Chemical Vapor Deposition).
  • Gate electrode 27 is formed to face source region 14 and body region 13 of impurity region 4 with gate insulating film 15 interposed therebetween.
  • an interlayer insulating film forming step (S70: FIG. 2) is performed.
  • an interlayer insulating film 21 made of silicon dioxide is formed by P (Plasma) -CVD so as to cover the gate electrode 27 and to be in contact with the gate insulating film 15 and the gate electrode 27.
  • the interlayer insulating film 21 is formed so that the gate electrode 27 is surrounded by the gate insulating film 15 and the interlayer insulating film 21.
  • a source electrode forming step (S80: FIG. 2) is performed. Referring to FIG. 12, interlayer insulating film 21 and gate insulating film 15 are removed in a region where source electrode 16 is to be formed, and source region 14 and contact region 18 are exposed from interlayer insulating film 21 and gate insulating film 15. Is formed. Next, source electrode 16 including, for example, NiSi or TiAlSi (titanium aluminum silicon) is formed in the above region by, for example, sputtering. Source electrode 16 is formed in contact with each of source region 14 and contact region 18 on first main surface 10a of silicon carbide substrate 10.
  • a second cover member arranging step (S90: FIG. 2) is performed. Specifically, in plan view, the second cover member 2 is formed on the first main surface 10a side of the silicon carbide substrate 10 so as to cover the entire impurity region 4 including at least the body region 13, the source region 14, and the contact region 18. Is placed. Preferably, as shown in FIG. 13, second cover member 2 is in contact with interlayer insulating film 21, and second cover member 2 is first main surface of silicon carbide substrate 10 so as to be separated from source electrode 16. It is arranged on the 10a side.
  • the width W2 of the second cover member 2 along the first main surface 10a of the silicon carbide substrate 10 is the first width in the direction along the first main surface 10a. It may be larger than the width W1 of the main surface 10a.
  • the second cover member 2 is made of a material containing at least one of carbon, silicon, quartz, and silicon carbide.
  • the second cover member 2 may be a carbon layer or a silicon carbide layer, or the surface of the silicon carbide layer may be coated with a carbon layer. A carbon layer denser than the layer may be coated.
  • First cover member 2 may be arranged such that the coated layer faces first main surface 10a of silicon carbide substrate 10.
  • first cover member 2 is made of polycrystalline silicon carbide. Polycrystalline silicon carbide has a smaller amount of warp and a lower cost than single crystal silicon carbide.
  • the warpage amount of the silicon carbide substrate 10 at room temperature is set as the first warpage amount
  • the warpage amount of the second cover member 2 is set as the second warpage amount.
  • the second cover member 2 whose absolute value of the difference between the first warpage amount and the second warpage amount is 100 ⁇ m or less is arranged on the first main surface 10a side of the silicon carbide substrate 10.
  • the warpage amount of the second cover member 2 is, for example, about ⁇ 50 ⁇ m to 50 ⁇ m.
  • second cover member 2 is arranged on the first main surface 10 a side of silicon carbide substrate 10, whereby the amount of warpage of silicon carbide substrate 10 due to the weight of second cover member 2. Is reduced.
  • the absolute value of the difference between the first warpage amount of silicon carbide substrate 10 and the second warpage amount of second cover member 2 is small, the interlayer provided on the first main surface 10a side of silicon carbide substrate 10 The contact area between the insulating film 21 and the second cover member 2 is increased. In other words, the gap between interlayer insulating film 21 provided on first main surface 10a side of silicon carbide substrate 10 and second cover member 2 is narrowed, so that impurities such as sodium, for example, are present in silicon carbide substrate 10 at the first level.
  • the second cover member 2 is made of the silicon carbide substrate 10 so that the warp direction (positive / negative of the warp) of the second cover member 2 is the same as the warp direction (positive / negative of the warp) of the silicon carbide substrate 10.
  • the thickness of the second cover member 2 is preferably larger than the thickness of the silicon carbide substrate 10.
  • the thickness of the second cover member 2 is, for example, about 300 ⁇ m or more and 1 mm or less.
  • Second cover member 2 is only disposed on interlayer insulating film 21 provided on the first main surface 10 a side of silicon carbide substrate 10, and is not fixed to interlayer insulating film 21.
  • a source electrode annealing step (S100: FIG. 2) is performed. Specifically, the second cover member 2 is in contact with the interlayer insulating film 21 and the second cover member 2 is separated from the source electrode 16 so that the second cover member 2 is the first cover of the silicon carbide substrate 10.
  • the second main surface 10b of the silicon carbide substrate 10 is disposed in contact with the surface 3a of the substrate holding unit 3 such as a tray and is held by the substrate holding unit 3 while being arranged on the main surface 10a side.
  • Silicon carbide substrate 10 provided with source electrode 16 and second cover member 2 are preferably annealed at a temperature of 900 ° C. or higher and 1300 ° C. or lower for about 5 minutes. As a result, at least a part of the source electrode 16 is silicided, and the source electrode 16 that is in ohmic contact with each of the source region 14 and the contact region 18 is formed.
  • the source electrode annealing step (S100: FIG. 2), when cover member 2 is arranged on the first main surface 10a side of silicon carbide substrate 10, for example, sodium (Na) and iron (Fe) present in the annealing furnace ) Or the like can be prevented from adhering to first main surface 10a of silicon carbide substrate 10.
  • Metal impurities include chromium (Cr), copper (Cu), zinc (Zn), calcium (Ca), potassium (K), manganese (Mn), magnesium (Mg), cobalt (Co), nickel (Ni) and aluminum. (Al) or the like may be used.
  • the density of each of the metal impurities at the interface between first main surface 10a of silicon carbide substrate 10 and gate insulating film 15 after the source electrode annealing step is less than 1 ⁇ 10 12 atoms / cm 2. It is preferable.
  • the density of the metal impurity can be measured by ICP-MS or fluorescent X-ray.
  • Second cover member 2 may be pressed against interlayer insulating film 21 provided on first main surface 10a side of silicon carbide substrate 10.
  • pressing portion 6 made of carbon is arranged on the surface of second cover member 2 opposite to the surface in contact with interlayer insulating film 21 of silicon carbide substrate 10, and pressing portion 6 is a silicon carbide substrate.
  • the second cover member 2 is pressed against the interlayer insulating film 21 provided on the silicon carbide substrate 10 by moving in the direction from the first main surface 10a to the second main surface 10b.
  • the pressing portion 6 may be disposed on the center side of the second cover member 2 in the sectional view, or the pressing portion 6 may be disposed on the outer peripheral side of the second cover member 2 in the sectional view.
  • Silicon carbide substrate 10 may be held by substrate holding portion 3 such that second main surface 10b of silicon carbide substrate 10 faces surface 3a of substrate holding portion 3.
  • second cover member 2 when second cover member 2 is pressed against interlayer insulating film 21 provided on the first main surface 10a side of silicon carbide substrate 10, outer peripheral portion 10c of second main surface 10b of silicon carbide substrate 10 is preferred.
  • second cover member 2 are pressed against silicon carbide substrate 10 so as to reduce gap g between substrate 3 and surface 3a of substrate holding portion 3 (see FIGS. 9 and 15).
  • second cover member 2 is pressed against silicon carbide substrate 10 such that outer peripheral portion 10c of second main surface 10b of silicon carbide substrate 10 is in contact with surface 3a of substrate holding portion 3.
  • the step of pressing second cover member 2 against silicon carbide substrate 10 may be performed during the source electrode annealing step (S100: FIG. 2) or the source electrode annealing step (S100: FIG. 2). It may be implemented from before. In other words, after the second cover member 2 is pressed against the interlayer insulating film 21 provided on the silicon carbide substrate 10, the second cover member 2 and the silicon carbide substrate 10 may be heated, After silicon carbide substrate 10 is heated and the amount of warpage of silicon carbide substrate 10 is increased, second cover member 2 is pressed against interlayer insulating film 21 provided on silicon carbide substrate 10, thereby providing a silicon carbide substrate. The amount of warpage of 10 may be reduced. After the source electrode annealing step is completed, second cover member 2 is removed from the first main surface 10a side of silicon carbide substrate 10.
  • Source electrode 16 is made of, for example, a material containing aluminum.
  • drain electrode 20 made of, for example, NiSi is formed in contact with second main surface 10b of silicon carbide substrate 10.
  • the drain electrode 20 may be TiAlSi, for example.
  • the formation of the drain electrode 20 is preferably performed by a sputtering method, but may be performed by vapor deposition.
  • the drain electrode 20 is heated by, for example, laser annealing. As a result, at least a part of the drain electrode 20 is silicided, and the drain electrode 20 that is in ohmic contact with the silicon carbide single crystal substrate 11 is formed.
  • a back surface protective electrode 23 is formed in contact with the drain electrode 20.
  • the MOSFET manufacturing method using both the first cover member and the second cover member has been described. However, only one of the first cover member and the second cover member is used. Thus, a MOSFET may be manufactured.
  • a MOSFET having a configuration in which the n-type and the p-type are interchanged may be used.
  • a planar type MOSFET has been described as an example of the silicon carbide semiconductor device of the present invention.
  • the silicon carbide semiconductor device may be, for example, a trench type MOSFET, an IGBT (Insulated Gate Bipolar Transistor, an insulated gate bipolar transistor). -La transistor) or Schottky barrier diode may be used.
  • cover member 2 is arranged on the first main surface 10a side of silicon carbide substrate 10 so as to cover at least the entire impurity region 4 in plan view, and silicon carbide.
  • Silicon carbide substrate 10 is annealed at a temperature lower than the melting point of cover member 2 in a state where cover member 2 is arranged on first main surface 10a side of substrate 10. Since cover member 2 is arranged on the first main surface 10a side of silicon carbide substrate 10, warpage of silicon carbide substrate 10 can be reduced by the weight of cover member 2.
  • silicon carbide substrate 10 is annealed with cover member 2 disposed on first main surface 10a side of silicon carbide substrate 10 so as to cover impurity region 4 as a whole, a metal such as sodium is present in the vicinity of impurity region 4. It is possible to suppress the adhesion of impurities.
  • the amount of warpage of silicon carbide substrate 10 at room temperature is the first amount of warpage, and the amount of warpage of cover member 2 at room temperature.
  • the cover member 2 having an absolute value of the difference between the first warp amount and the second warp amount being 100 ⁇ m or less is disposed.
  • the maximum diameter of the first main surface is 150 mm or more.
  • silicon carbide substrate 10 has a thickness of 700 ⁇ m or less. Therefore, the warp of silicon carbide substrate 10 can be effectively reduced even in a situation where the thickness of silicon carbide substrate 10 is reduced and silicon carbide substrate 10 is likely to warp.
  • the width of cover member 2 along first main surface 10a of silicon carbide substrate 10 is larger than the width of first main surface 10a. Therefore, warpage of silicon carbide substrate 10 can be effectively reduced, and adhesion of metal impurities to first main surface 10a of silicon carbide substrate 10 can be effectively suppressed.
  • the step of arranging cover member 2 includes the step of arranging cover member 2 in contact with first main surface 10a of silicon carbide substrate 10.
  • the step of annealing silicon carbide substrate 10 includes a step of activating impurities in impurity region 4.
  • MOSFET 1 it is made of a material containing at least one of carbon and silicon carbide.
  • metal impurities such as sodium can be effectively suppressed from adhering to first main surface 10a of silicon carbide substrate 10 even in the annealing temperature range in which impurities in impurity region 4 are activated.
  • gate electrode 27 provided to face impurity region 4 of silicon carbide substrate 10 is formed.
  • An interlayer insulating film 21 covering the gate electrode 27 is formed.
  • Source electrode 16 in contact with first main surface 10a of silicon carbide substrate 10 is formed.
  • the step of arranging the cover member 2 includes a step of arranging the cover member 2 so that the cover member 2 is in contact with the interlayer insulating film 21 and is separated from the source electrode 16.
  • the cover member is made of a material containing at least one of carbon, silicon, quartz, and silicon carbide.
  • the method further includes the step of pressing cover member 2 against silicon carbide substrate 10.
  • the clearance gap between cover member 2 and silicon carbide substrate 10 is reduced, it is possible to effectively prevent metal impurities such as sodium from adhering to first main surface 10a of silicon carbide substrate 10.
  • metal impurities such as sodium from adhering to first main surface 10a of silicon carbide substrate 10.
  • silicon carbide substrate 10 is heated by heat conduction through a mechanism for pressing cover member 2 against silicon carbide substrate 10, the temperature in silicon carbide substrate 10 is made uniform. As a result, warpage of silicon carbide substrate 10 can be effectively reduced.
  • SYMBOLS 1 Silicon carbide semiconductor device (MOSFET), 2 cover member, 1st cover member, 2nd cover member, 3 substrate holding part, 3a surface, 4 impurity region, 5 silicon carbide epitaxial layer, 6 pressing part, 10 silicon carbide Substrate, 10a first main surface, 10b second main surface, 10c, 10d outer periphery, 11 silicon carbide single crystal substrate, 12 drift region, 13 body region, 14 source region, 15 gate insulating film, 16 source electrode, 18 contact region, 19 surface protective electrode, 20 drain electrode, 21 interlayer insulating film, 23 back surface protective electrode, 27 gate electrode, D1 maximum diameter, W1, W2 width, g warp amount (gap), h warp amount, T thickness.
  • MOSFET Silicon carbide semiconductor device

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Abstract

　炭化珪素半導体装置（１）の製造方法は以下の工程を備えている。第１の主面（１０ａ）と、第１の主面（１０ａ）と反対側の第２の主面（１０ｂ）とを有し、かつ第１の主面（１０ａ）の最大径が１００ｍｍより大きい炭化珪素基板（１０）が準備される。炭化珪素基板（１０）の第１の主面（１０ａ）側に不純物領域（４）が形成される。平面視において、少なくとも不純物領域（４）の全体を覆うように第１の主面（１０ａ）側にカバー部材（２）が配置される。炭化珪素基板（１０）の第１の主面（１０ａ）側にカバー部材（２）を配置した状態で、カバー部材（２）の融点未満の温度で炭化珪素基板（１０）がアニールされる。これにより、反りを低減可能であり、かつ不純物の付着を抑制可能な炭化珪素半導体装置の製造方法を提供する。

Description

炭化珪素半導体装置の製造方法
　この発明は、炭化珪素半導体装置の製造方法に関し、特定的には、反りを低減可能であり、かつ不純物の付着を抑制可能な炭化珪素半導体装置の製造方法に関する。
　近年、ＭＯＳＦＥＴ（Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）などの半導体装置の高耐圧化、低損失化、高温環境下での使用などを可能とするため、半導体装置を構成する材料として炭化珪素の採用が進められつつある。炭化珪素は、従来から半導体装置を構成する材料として広く使用されている珪素に比べてバンドギャップが大きいワイドバンドギャップ半導体である。そのため、半導体装置を構成する材料として炭化珪素を採用することにより、半導体装置の高耐圧化、オン抵抗の低減などを達成することができる。また、炭化珪素を材料として採用した半導体装置は、珪素を材料として採用した半導体装置に比べて、高温環境下で使用された場合の特性の低下が小さいという利点も有している。
　たとえば、実開平４－３４７３２号公報（特許文献１）には、ウエハのアニール装置が記載されている。当該ウエハのアニール製造装置によれば、７６ｍｍの径を有するＧａＡｓウエハの外周部のみを覆うようにＧａＡｓウエハの上方にリング状の覆いが設けられてＧａＡｓウエハがアニールされる。
　また、S.J.　Pearton　and　R.　Caruso,　"Rapid　thermal　annealing　of　GaAs　in　a　graphite　susceptor　-　comparison　with　proximity　annealing",　J.　Appl.　Phys.　66　(2),　15　July　1989,　page　663-665（非特許文献１）には、ＧａＡｓ基板をグラファイトのサセプタ―内に配置して急速熱アニールする方法が記載されている。当該急速熱アニールする方法によれば、２インチ（約５０ｍｍ）の径を有するＧａＡｓ基板の上方にグラファイトキャップが配置されてＧａＡｓ基板がアニールされる。
実開平４－３４７３２号公報
S.J.　Pearton　and　R.　Caruso,　"Rapid　thermal　annealing　of　GaAs　in　a　graphite　susceptor　-　comparison　with　proximity　annealing",　J.　Appl.　Phys.　66　(2),　15　July　1989,　page　663-665
　炭化珪素基板の反りが大きいと、炭化珪素基板がたとえば基板保持部の表面に配置される際に、炭化珪素基板が基板保持部の表面に接する領域と、炭化珪素基板が基板保持部の表面に接しない領域とが生じる。そのため、たとえば不純物を活性化する活性化アニール工程や電極の合金化を行う合金化アニールなどの炭化珪素基板をアニールする工程において、炭化珪素基板の中で基板保持部と接している領域が基板保持部と接していない領域よりも基板保持部からの熱伝導によって加熱されやすくなり、炭化珪素基板が均一に加熱されない。そのため、当該炭化珪素基板を用いた炭化珪素半導体装置の電気的特性の不均一性の原因となる。上記文献に記載のように、直径が７６ｍｍ以下程度の場合であれば、炭化珪素半導体基板の反りはそれほど大きくなかった。しかしながら、直径が１００ｍｍより大きくなると炭化珪素半導体基板の反りが顕著に大きくなってきている。
　また、炭化珪素半導体基板の表面にたとえばナトリウムや鉄などの不純物が付着すると、炭化珪素半導体装置の閾値電圧の低下や耐圧の劣化などの特性不良を生じる場合がある。
　本発明は、上記のような課題を解決するために成されたものであり、その目的は、反りを低減可能であり、かつ不純物の付着を抑制可能な炭化珪素半導体装置の製造方法を提供することである。
　本発明に係る炭化珪素半導体装置の製造方法は以下の工程を備えている。第１の主面と、第１の主面と反対側の第２の主面とを有し、かつ第１の主面の最大径が１００ｍｍより大きい炭化珪素基板が準備される。炭化珪素基板の第１の主面側に不純物領域が形成される。平面視において、少なくとも不純物領域の全体を覆うように第１の主面側にカバー部材が配置される。炭化珪素基板の第１の主面側にカバー部材を配置した状態で、カバー部材の融点未満の温度で炭化珪素基板がアニールされる。
　本発明によれば、反りを低減可能であり、かつ不純物の付着を抑制可能な炭化珪素半導体装置の製造方法を提供することができる。
本発明の一実施の形態に係る炭化珪素半導体装置の構造を概略的に説明するための断面模式図である。 本発明の一実施の形態に係る炭化珪素半導体装置の製造方法を概略的に説明するためのフロー図である。 本発明の一実施の形態に係る炭化珪素半導体装置の製造方法の第１の工程を概略的に説明するための断面模式図である。 本発明の一実施の形態に係る炭化珪素半導体装置の製造方法の第１の工程を概略的に説明するための平面模式図である。 炭化珪素基板の反り量を説明するための断面模式図である。 炭化珪素基板の反り量を説明するための断面模式図である。 本発明の一実施の形態に係る炭化珪素半導体装置の製造方法の第２の工程を概略的に説明するための断面模式図である。 本発明の一実施の形態に係る炭化珪素半導体装置の製造方法の第３の工程を概略的に説明するための拡大断面模式図である。 本発明の一実施の形態に係る炭化珪素半導体装置の製造方法の第３の工程を概略的に説明するための断面模式図である。 本発明の一実施の形態に係る炭化珪素半導体装置の製造方法の第４の工程を概略的に説明するための断面模式図である。 本発明の一実施の形態に係る炭化珪素半導体装置の製造方法の第５の工程を概略的に説明するための断面模式図である。 本発明の一実施の形態に係る炭化珪素半導体装置の製造方法の第６の工程を概略的に説明するための断面模式図である。 本発明の一実施の形態に係る炭化珪素半導体装置の製造方法の第７の工程を概略的に説明するための断面模式図である。 本発明の一実施の形態に係る炭化珪素半導体装置の製造方法の第３の工程の変形例を概略的に説明するための断面模式図である。 本発明の一実施の形態に係る炭化珪素半導体装置の製造方法の第４の工程の変形例を概略的に説明するための断面模式図である。
　［本願発明の実施形態の説明］
　以下、図面に基づいて本発明の実施の形態について説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付しその説明は繰返さない。また、本明細書中の結晶学的記載においては、個別方位を［］、集合方位を＜＞、個別面を（）、集合面を｛｝でそれぞれ示している。また、負の指数については、結晶学上、”－”（バー）を数字の上に付けることになっているが、本明細書中では、数字の前に負の符号を付けている。また角度の記載には、全方位角を３６０度とする系を用いている。
　（１）実施の形態に係る炭化珪素半導体装置１の製造方法は以下の工程を備えている。第１の主面１０ａと、第１の主面１０ａと反対側の第２の主面１０ｂとを有し、かつ第１の主面１０ａの最大径が１００ｍｍより大きい炭化珪素基板１０が準備される。炭化珪素基板１０の第１の主面１０ａ側に不純物領域４が形成される。平面視において、少なくとも不純物領域４の全体を覆うように第１の主面１０ａ側にカバー部材２が配置される。炭化珪素基板１０の第１の主面１０ａ側にカバー部材２を配置した状態で、カバー部材２の融点未満の温度で炭化珪素基板１０がアニールされる。
　上記に係る炭化珪素半導体装置１の製造方法によれば、平面視において、少なくとも不純物領域４の全体を覆うように炭化珪素基板１０の第１の主面１０ａ側にカバー部材２が配置され、炭化珪素基板１０の第１の主面１０ａ側にカバー部材２を配置した状態で、カバー部材２の融点未満の温度で炭化珪素基板１０がアニールされる。カバー部材２が炭化珪素基板１０の第１の主面１０ａ側に配置されるので、カバー部材２の重みにより炭化珪素基板１０の反りを低減することができる。また不純物領域４の全体を覆うよう炭化珪素基板１０の第１の主面１０ａ側にカバー部材２が配置された状態で炭化珪素基板１０がアニールされるので、不純物領域４近傍にナトリウムなどの金属不純物が付着することを抑制することができる。
　（２）上記（１）に係る炭化珪素半導体装置１の製造方法において好ましくは、カバー部材２を配置する工程において、炭化珪素基板１０の室温における反り量を第１の反り量とし、かつカバー部材２の室温における反り量を第２の反り量とした場合、第１の反り量と第２の反り量との差の絶対値が１００μｍ以下であるカバー部材２が配置される。これにより、炭化珪素基板１０の第１の主面１０ａとカバー部材２との隙間を効果的に低減することができる。結果として、不純物領域４近傍にナトリウムなどの金属不純物が付着することを効果的に抑制することができる。
　（３）上記（１）または（２）に係る炭化珪素半導体装置１の製造方法において好ましくは、第１の主面の最大径は１５０ｍｍ以上である。これにより、炭化珪素基板１０の径が大きくなり炭化珪素基板１０が反りやすい状況においても効果的に炭化珪素基板１０の反りを低減することができる。
　（４）上記（１）～（３）のいずれかに係る炭化珪素半導体装置１の製造方法において好ましくは、炭化珪素基板１０の厚みは７００μｍ以下である。これにより、炭化珪素基板１０の厚みが小さくなり炭化珪素基板１０が反りやすい状況においても効果的に炭化珪素基板１０の反りを低減することができる。
　（５）上記（１）～（４）のいずれかに係る炭化珪素半導体装置１の製造方法において好ましくは、炭化珪素基板１０の第１の主面１０ａに沿ったカバー部材２の幅は、第１の主面１０ａの幅よりも大きい。これにより、炭化珪素基板１０の反りを効果的に低減し、かつ炭化珪素基板１０の第１の主面１０ａに金属不純物が付着することを効果的に抑制することができる。
　（６）上記（１）～（５）のいずれかに係る炭化珪素半導体装置１の製造方法において好ましくは、カバー部材２を配置する工程は、カバー部材２を炭化珪素基板１０の第１の主面１０ａに接して配置する工程を含む。炭化珪素基板１０をアニールする工程は、不純物領域４における不純物を活性化させる工程を含む。これにより、カバー部材２が炭化珪素基板１０の第１の主面１０ａに接して配置されるので、炭化珪素基板１０の第１の主面１０ａにナトリウムなどの金属不純物が付着することを抑制することができる。
　（７）上記（６）に係る炭化珪素半導体装置１の製造方法において好ましくは、カバー部材２は、炭素および炭化珪素の少なくともいずれかを含む材料からなる。これにより、不純物領域４における不純物を活性化させるアニールの温度域においても、炭化珪素基板１０の第１の主面１０ａにナトリウムなどの金属不純物が付着することを効果的に抑制することができる。
　（８）上記（１）～（５）のいずれかに係る炭化珪素半導体装置１の製造方法において好ましくは、不純物領域４が形成された後、炭化珪素基板１０の不純物領域４と対向して設けられたゲート電極２７が形成される。ゲート電極２７を覆う層間絶縁膜２１が形成される。炭化珪素基板１０の第１の主面１０ａと接するソース電極１６が形成される。カバー部材２を配置する工程は、カバー部材２が層間絶縁膜２１と接し、かつソース電極１６から離間するようにカバー部材２を配置する工程を含む。これにより、カバー部材２がソース電極１６から離間しているので、カバー部材２とソース電極１６とが反応してソース電極１６と炭化珪素基板１０との接触抵抗が変動することを抑制することができる。
　（９）上記（８）に係る炭化珪素半導体装置１の製造方法において好ましくは、カバー部材は、炭素、珪素、石英および炭化珪素の少なくともいずれかを含む材料からなる。これにより、ソース電極１６を合金化させるアニールの温度域においても、炭化珪素基板１０の第１の主面１０ａにナトリウムなどの金属不純物が付着することを効果的に抑制することができる。
　（１０）上記（１）～（９）のいずれかに係る炭化珪素半導体装置１の製造方法において好ましくは、カバー部材２が配置する工程の後、カバー部材２を炭化珪素基板１０に押し付ける工程をさらに備える。これにより、カバー部材２と炭化珪素基板１０との隙間が低減されるので、炭化珪素基板１０の第１の主面１０ａにナトリウムなどの金属不純物が付着することを効果的に抑制することができる。また炭化珪素基板１０は、カバー部材２を炭化珪素基板１０に押し付ける機構を介した熱伝導により加熱されるので、炭化珪素基板１０内の温度が均一化される。結果として、炭化珪素基板１０の反りを効果的に低減することができる。
　（１１）上記（１０）に係る炭化珪素半導体装置１の製造方法において好ましくは、不純物領域４を形成する工程の後、炭化珪素基板１０の第２の主面１０ｂが基板保持部３の表面３ａに対向するように炭化珪素基板１０を基板保持部３により保持する工程とをさらに備える。カバー部材２を炭化珪素基板１０に押し付ける工程において、炭化珪素基板１０の第２の主面１０ｂの外周部１０ｃと基板保持部３の表面３ａとの隙間を低減するようにカバー部材２が炭化珪素基板１０に押し付けられる。これにより、炭化珪素基板１０の第２の主面１０ｂの外周部１０ｃと基板保持部３の表面３ａとの隙間が低減されることにより、基板保持部３からの熱を効果的に炭化珪素基板１０に伝達することができる。結果として、炭化珪素基板１０内の温度が均一になり、炭化珪素基板１０の反りを効果的に低減することができる。
　［本願発明の実施形態の詳細］
　まず、本発明の一実施の形態に係る炭化珪素半導体装置としてのＭＯＳＦＥＴ１の構成について説明する。
　図１を参照して、本実施の形態に係るＭＯＳＦＥＴ１は、炭化珪素基板１０と、ゲート電極２７と、ゲート絶縁膜１５と、層間絶縁膜２１と、ソース電極１６と、表面保護電極１９と、ドレイン電極２０と、裏面保護電極２３とを主に有している。炭化珪素基板１０は、第１の主面１０ａと、第１の主面１０ａと反対側の第２の主面１０ｂとを有し、炭化珪素単結晶基板１１と、炭化珪素単結晶基板１１上に設けられた炭化珪素エピタキシャル層５とを主に含む。
　炭化珪素単結晶基板１１は、たとえばポリタイプ４Ｈの六方晶炭化珪素単結晶からなる。炭化珪素基板１０の第１の主面１０ａの最大径は１００ｍｍより大きく、好ましくは１５０ｍｍ以上であり、より好ましくは２００ｍｍ以上である。炭化珪素基板１０の第１の主面１０ａは、たとえば｛０００１｝面または｛０００１｝面から８°以下オフした面である。具体的には、第１の主面１０ａは、たとえば（０００１）面または（０００１）面から８°以下程度オフした面であり、第２の主面１０ｂは、（０００－１）面または（０００－１）面から８°以下程度オフした面である。炭化珪素基板１０の厚みは、たとえば７００μｍ以下であり、好ましくは６００μｍ以下である。炭化珪素基板１０の厚みは、好ましくは２５０μｍ以上６００μｍ未満であり、より好ましくは３００μｍ以上６００μｍ未満であり、さらに好ましくは２５０μｍ以上５００μｍ以下であり、さらに好ましくは３５０μｍ以上５００μｍ以下である。
　炭化珪素エピタキシャル層５は、ドリフト領域１２と、ボディ領域１３と、ソース領域１４と、コンタクト領域１８とを有している。ドリフト領域１２は、窒素などの不純物を含むｎ型（第１導電型）の領域である。ドリフト領域１２における不純物濃度は、たとえば５．０×１０15ｃｍ-3程度である。ボディ領域１３はｐ型（第２導電型）を有する領域である。ボディ領域１３に含まれる不純物は、たとえばＡｌ（アルミニウム）またはＢ（ホウ素）などである。ボディ領域１３に含まれる不純物濃度は、たとえば１×１０17ｃｍ-3程度である。
　ソース領域１４は、リンなどの不純物を含むｎ型の領域である。ソース領域１４は、ボディ領域１３に取り囲まれるように、ボディ領域１３の内部に形成されている。ソース領域１４の不純物濃度は、ドリフト領域１２の不純物濃度よりも高い。ソース領域１４の不純物濃度はたとえば１×１０20ｃｍ-3である。ソース領域１４は、ボディ領域１３によりドリフト領域１２と隔てられている。
　コンタクト領域１８はｐ型領域である。コンタクト領域１８は、ソース領域１４に囲まれて設けられており、ボディ領域１３に接して形成されている。コンタクト領域１８は、たとえばＡｌまたはＢなどの不純物をボディ領域１３に含まれる不純物よりも高い濃度で含んでいる。コンタクト領域１８におけるＡｌまたはＢなどの不純物濃度はたとえば１×１０20ｃｍ-3である。
　ゲート絶縁膜１５は、一方のソース領域１４の上部表面から他方のソース領域１４の上部表面にまで延在するように炭化珪素基板１０の第１の主面１０ａ上に接して形成されている。ゲート絶縁膜１５は、炭化珪素基板１０の第１の主面１０ａにおいてソース領域１４、ボディ領域１３およびドリフト領域１２に接している。ゲート絶縁膜１５は、たとえば二酸化珪素からなっている。
　ゲート電極２７は、一方のソース領域１４上から他方のソース領域１４上にまで延在するように、ゲート絶縁膜１５に接触して配置されている。ゲート電極２７は、ソース領域１４、ボディ領域１３およびドリフト領域１２の上方にゲート絶縁膜１５を介して形成されている。ゲート電極２７は、たとえば不純物がドーピングされたポリシリコンまたはＡｌなどの導電体からなっている。
　ソース電極１６は、一対のソース領域１４上のそれぞれから、ゲート絶縁膜１５から離れる向きにコンタクト領域１８上にまで延在するとともに、炭化珪素基板１０の第１の主面１０ａに接触して配置されている。ソース電極１６は、炭化珪素基板１０の第１の主面１０ａにおいてソース領域１４およびコンタクト領域１８と接する。ソース電極１６は、たとえばＴｉＡｌＳｉを含み、炭化珪素基板１０のソース領域１４およびコンタクト領域１８の各々とオーミック接合している。
　層間絶縁膜２１は、ゲート電極２７を覆うように設けられ、かつゲート電極２７およびゲート絶縁膜１５と接して設けられている。層間絶縁膜２１は、ゲート電極２７とソース電極１６とを電気的に絶縁している。表面保護電極１９は、ソース電極１６に接触して形成されており、たとえばＡｌなどの導電体を含んでいる。そして、表面保護電極１９は、ソース電極１６を介してソース領域１４と電気的に接続されている。
　ドレイン電極２０は、炭化珪素基板１０の第２の主面１０ｂ上に接触して設けられている。このドレイン電極２０は、ＮｉＳｉ（ニッケルシリサイド）など、炭化珪素単結晶基板１１とオーミックコンタクト可能な他の材料からなっていてもよい。これにより、ドレイン電極２０は炭化珪素単結晶基板１１と電気的に接続されている。裏面保護電極２３は、ドレイン電極２０の炭化珪素単結晶基板１１とは反対側の主面に接して形成されている。裏面保護電極２３は、たとえばＴｉ層と、Ｐｔ層と、Ａｕ層とからなる積層構造を有している。
　次に、本実施の形態に係る炭化珪素半導体装置としてのＭＯＳＦＥＴ１の製造方法について説明する。
　まず、炭化珪素基板準備工程（Ｓ１０：図２）が実施される。たとえば、昇華法により形成されたポリタイプ４Ｈを有する六方晶炭化珪素単結晶からなるインゴットをスライスすることにより、炭化珪素単結晶基板１１が準備される。次に、炭化珪素単結晶基板１１上に炭化珪素エピタキシャル層５を、たとえばＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法により形成する。具体的には、炭化珪素単結晶基板１１上に、水素（Ｈ2）を含むキャリアガスと、モノシラン（ＳｉＨ4）、プロパン（Ｃ3Ｈ8）および窒素（Ｎ2）などを含む原料ガスとが供給され、炭化珪素単結晶基板１１がたとえば１５００℃以上１７００℃以下程度に加熱される。これにより、図３に示すように、炭化珪素エピタキシャル層５が炭化珪素単結晶基板１１上に形成される。以上により、第１の主面１０ａと、第１の主面１０ａと反対側の第２の主面１０ｂとを有し炭化珪素基板１０が準備される。炭化珪素基板１０は、第２の主面１０ｂを形成する炭化珪素単結晶基板１１と、炭化珪素単結晶基板１１上に設けられ、第１の主面１０ａを形成する炭化珪素エピタキシャル層５とを含む。
　図４を参照して、炭化珪素基板１０の第１の主面１０ａは、略円状を有しており、第１の主面１０ａの最大径Ｄ１は１００ｍｍより大きく、好ましくは１５０ｍｍ以上であり、より好ましくは２００ｍｍ以上である。炭化珪素基板１０の厚みＴ（図５参照）は、たとえば７００μｍ以下であり、好ましくは６００μｍ以下である。炭化珪素基板１０の厚みは、好ましくは２５０μｍ以上６００μｍ未満であり、より好ましくは３００μｍ以上６００μｍ未満であり、さらに好ましくは２５０μｍ以上５００μｍ以下であり、さらに好ましくは３５０μｍ以上５００μｍ以下である。
　図５および図６を参照して、炭化珪素基板１０の反り量およびカバー部材２の反り量について説明する。
　図５を参照して、炭化珪素基板１０が、たとえば基板保持部３の平らな表面３ａ上に配置されると、炭化珪素基板１０の反りのため、炭化珪素基板１０の第２の主面１０ｂの中央部分は基板保持部３の表面３ａに接するが、炭化珪素基板１０の第２の主面１０ｂの外周部分は基板保持部３の表面３ａから離間する。炭化珪素基板１０の反り量ｈは、断面視（基板保持部３の表面３ａと平行な方向の視野）において、炭化珪素基板１０の第２の主面１０ｂが基板保持部３の表面３ａから最も離れた第２の主面１０ｂの位置ｍａｘから基板保持部３の表面３ａ（言い換えれば、炭化珪素基板１０の第２の主面１０ｂが基板保持部３の表面３ａから最も近い位置ｍｉｎ）までの距離である。図５に示すように、本明細書においては、炭化珪素基板１０が、基板保持部３の表面３ａに対して突出するように炭化珪素基板１０が反っている場合を負の反りとする。
　図６を参照して、炭化珪素基板１０が、基板保持部３の表面３ａと反対側に突出するように炭化珪素基板１０が反っている場合を正の反りとする。この場合、炭化珪素基板１０が、たとえば基板保持部３の平らな表面３ａ上に配置されると、炭化珪素基板１０の反りのため、炭化珪素基板１０の第２の主面１０ｂの外周部分は基板保持部３の表面３ａに接するが、炭化珪素基板１０の第２の主面１０ｂの中央部分は基板保持部３の表面３ａから離間する。炭化珪素基板１０の第１の反り量ｈは、断面視において、炭化珪素基板１０の第１の主面１０ａが基板保持部３の表面３ａから最も離れた第１の主面１０ａの位置ｍａｘから炭化珪素基板１０の第１の主面１０ａが基板保持部３の表面３ａから最も近い第１の主面１０ａの位置ｍｉｎまでの距離である。なお、後述するカバー部材２の反り量の定義は、炭化珪素基板１０の反り量の定義と同様である。またカバー部材２および炭化珪素基板１０の反り量は、室温（２７℃）において、炭化珪素基板１０またはカバー部材２を平らな表面３ａに配置し、カバー部材２および炭化珪素基板１０が、たとえば静電チャックなどによりクランプされていない状態で測定される。
　次に、不純物領域形成工程（Ｓ２０：図２）が実施される。具体的には、図７を参照して、炭化珪素基板１０の第１の主面１０ａに対してイオン注入が実施される。たとえばＡｌ（アルミニウム）イオンが、炭化珪素基板１０の第１の主面１０ａに対して注入されることにより、炭化珪素エピタキシャル層５内に導電型がｐ型のボディ領域１３が形成される。次に、たとえばＰ（リン）イオンが、上記Ａｌイオンの注入深さよりも浅い深さでボディ領域１３内に注入されることにより、導電型がｎ型のソース領域１４が形成される。そして、たとえばＡｌイオンが、ソース領域１４内にさらに注入されることにより、ソース領域１４に囲まれ、ソース領域１４と同等の深さを有し、かつ導電型がｐ型のコンタクト領域１８が形成される。炭化珪素エピタキシャル層５において、ボディ領域１３、ソース領域１４およびコンタクト領域１８のいずれも形成されない領域は、ドリフト領域１２となる。以上により、炭化珪素基板１０の第１の主面１０ａ側に、ボディ領域１３と、ソース領域１４と、コンタクト領域１８とを含むイオン注入により形成された不純物領域４が形成される。なお、炭化珪素基板１０の第１の主面１０ａは、不純物領域４と、不純物領域４が形成されていない外周部１０ｃとを含んでいてもよい。
　次に、第１のカバー部材配置工程（Ｓ３０：図２）が実施される。具体的には、図８および図９を参照して、平面視（第１の主面１０ａの法線方向に沿った視野）において、少なくともボディ領域１３、ソース領域１４およびコンタクト領域１８を含む不純物領域４全体を覆うように炭化珪素基板１０の第１の主面１０ａ側に第１のカバー部材２が配置される。好ましくは、図８に示すように、第１のカバー部材２は炭化珪素基板１０の第１の主面１０ａに接して配置される。第１のカバー部材２は、炭化珪素基板１０の第１の主面１０ａの少なくとも一部に接していればよく、第１の主面１０ａの全体に接していなくてもよい。たとえば、第１のカバー部材２は、第１の主面１０ａに露出した不純物領域４に接し、第１の主面１０ａの外周部１０ｄとは離間するように設けられてもよい。
　図１４に示すように、断面視において、炭化珪素基板１０の第１の主面１０ａに沿った第１のカバー部材２の幅Ｗ２は、第１の主面１０ａに沿った方向における第１の主面１０ａの幅Ｗ１よりも大きくてもよい。好ましくは、第１のカバー部材２は、炭素および炭化珪素の少なくともいずれかを含む材料からなる。言い換えれば、第１のカバー部材２は、炭素層または炭化珪素層であってもよいし、炭化珪素層の表面に炭素層がコーティングされたものであってもよし、炭素層の表面に当該炭素層よりも緻密な炭素の層がコーティングされたものであってもよい。コーティングされた層が炭化珪素基板１０の第１の主面１０ａに対向するように、第１のカバー部材２が配置されてもよい。好ましくは、第１のカバー部材２は多結晶炭化珪素からなる。多結晶炭化珪素は、単結晶炭化珪素よりも反り量が小さく、かつ低コストである。
　第１のカバー部材配置工程（Ｓ３０：図２）において、炭化珪素基板１０の室温における反り量を第１の反り量とし、かつ第１のカバー部材２の室温における反り量を第２の反り量とした場合、第１の反り量と第２の反り量との差の絶対値が１００μｍ以下である第１のカバー部材２が炭化珪素基板１０の第１の主面１０ａに接して配置される。炭化珪素基板１０の第１の反り量ｈは、第１の主面１０ａが珪素面の場合、たとえば５０μｍであり、第１の主面１０ａが炭素面の場合、たとえば、－５０μｍである。第１の主面１０ａが珪素面の場合、炭化珪素基板１０は、図６に示すように第１の主面１０ａが突出するように反る。また第１のカバー部材２の反り量は、たとえば－５０μｍ以上５０μｍ以下程度である。
　図９を参照して、第１のカバー部材２が炭化珪素基板１０の第１の主面１０ａ上に配置されることにより、第１のカバー部材２の重さにより炭化珪素基板１０の反り量が低減される。つまり、第１のカバー部材２が配置された後の炭化珪素基板１０の反り量ｇは、第１のカバー部材２が配置される前の炭化珪素基板１０の第１の反り量ｈよりも小さい。炭化珪素基板１０の第１の反り量と、第１のカバー部材２の第２の反り量の差の絶対値が小さいと、炭化珪素基板１０の第１の主面１０ａと、第１のカバー部材２との接触面積は大きくなる。つまり、炭化珪素基板１０の第１の主面１０ａと、第１のカバー部材２との隙間が狭くなるので、たとえばナトリウムなどの不純物が炭化珪素基板１０の第１の主面１０ａ上に付着することを効果的に抑制することができる。好ましくは、第１のカバー部材２の反りの方向（反りの正負）が、炭化珪素基板１０の反りの方向（反りの正負）と同じになるように第１のカバー部材２は炭化珪素基板１０の第１の主面１０ａ側に配置される。第１のカバー部材２の厚みは、炭化珪素基板１０の厚みよりも大きいことが好ましい。第１のカバー部材２の厚みは、たとえば３００μｍ以上１ｍｍ以下程度である。なお、第１のカバー部材２は、炭化珪素基板１０の第１の主面１０ａ上に配置されているだけであり、炭化珪素基板１０に固着されていない。
　次に、活性化アニール工程（Ｓ４０：図２）が実施される。具体的には、炭化珪素基板１０の第１の主面１０ａ側にカバー部材２が配置された状態で、カバー部材２の融点未満の温度で炭化珪素基板１０がアニールされる。より具体的には、炭化珪素基板１０の第１の主面１０ａにおいて不純物領域４が第１のカバー部材２と接した状態で、炭化珪素基板１０の第２の主面１０ｂが基板保持部３の表面３ａに配置され、基板保持部３によって保持される。基板保持部３はヒータを含んでいてもよい。炭化珪素基板１０および第１のカバー部材２が、たとえば１６００℃以上２０００℃以下の温度で３０分間程度加熱される。これにより、上記イオン注入工程にて形成された不純物領域４における不純物が活性化される。これにより、不純物領域４において所望のキャリアが生成する。
　活性化アニール工程（Ｓ４０：図２）において、炭化珪素基板１０の第１の主面１０ａ側にカバー部材２が配置されていると、たとえばアニール炉内に存在するナトリウム（Ｎａ）および鉄（Ｆｅ）などの金属不純物が炭化珪素基板１０の第１の主面１０ａに付着することを抑制することができる。金属不純物は、クロム（Ｃｒ）、銅（Ｃｕ）、亜鉛（Ｚｎ）、カルシウム（Ｃａ）、カリウム（Ｋ）、マンガン（Ｍｎ）、マグネシウム（Ｍｇ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）およびアルミニウム（Ａｌ）などであってもよい。活性化アニール工程（Ｓ４０：図２）後の炭化珪素基板１０の第１の主面１０ａ上における上記金属不純物の各々の密度は１×１０12ａｔｏｍｓ／ｃｍ2未満であることが望ましい。金属不純物の密度はＩＣＰ－ＭＳ（Ｉｎｄｕｃｔｉｖｅｌｙ　Ｃｏｕｐｌｅｄ　Ｐｌａｓｍａ　Ｍａｓｓ　Ｓｐｅｃｔｒｏｍｅｔｒｙ）または蛍光Ｘ線により測定することができる。
　図１０を参照して、第１のカバー部材２が配置された後、第１のカバー部材２が炭化珪素基板１０に押し付けられてもよい。具体的には、たとえば炭素からなる押し付け部６が第１のカバー部材２の炭化珪素基板１０と接する面とは反対側の面上に配置され、押し付け部６が図１０中における上側から下側の方向（言い換えれば、炭化珪素基板１０の第１の主面１０ａから第２の主面１０ｂに向かう方向）に移動し、第１のカバー部材２が炭化珪素基板１０に押し付けられる。図１０に示すように、断面視において、押し付け部６が第１のカバー部材２の中央側に配置されていてもよし、図１５に示すように、断面視において、押し付け部６が第１のカバー部材２の外周側に配置されていてもよい。
　断面視において、押し付け部６が第１のカバー部材２の中央側に配置されている場合、第１のカバー部材２の中央側が炭化珪素基板１０の第１の主面１０ａの中央側に押し付けられることにより、炭化珪素基板１０の反り量が低減される。押し付け部６が第１のカバー部材２の外周側に配置されている場合、第１のカバー部材２の外周側が炭化珪素基板１０の第１の主面１０ａの外周側に押し付けられることにより、炭化珪素基板１０の反り量が低減される。
　不純物領域形成工程（Ｓ２０：図２）の後、炭化珪素基板１０の第２の主面１０ｂが基板保持部３の表面３ａに対向するように炭化珪素基板１０が基板保持部３により保持されてもよい。好ましくは、第１のカバー部材２が炭化珪素基板１０に押し付けられる際、炭化珪素基板１０の第２の主面１０ｂの外周部１０ｃと基板保持部３の表面３ａとの隙間ｇを低減するように第１のカバー部材２が炭化珪素基板１０に押し付けられる（図９および図１５参照）。好ましくは、炭化珪素基板１０の第２の主面１０ｂの外周部１０ｃが、基板保持部３の表面３ａと接するように第１のカバー部材２が炭化珪素基板１０に押し付けられる。
　第１のカバー部材２が炭化珪素基板１０に押し付けられる工程は、活性化アニール工程（Ｓ４０：図２）中に実施されてもよいし、活性化アニール工程（Ｓ４０：図２）が実施される前から実施されてもよい。言い得れば、第１のカバー部材２が炭化珪素基板１０に押し付けられた後に、第１のカバー部材２および炭化珪素基板１０が加熱されてもよいし、炭化珪素基板１０が加熱されて炭化珪素基板１０の反り量が大きくなった後に、第１のカバー部材２が炭化珪素基板１０に押し付けられることにより、炭化珪素基板１０の反り量を低減してもよい。活性化アニール工程が終了した後、第１のカバー部材２が炭化珪素基板１０の第１の主面１０ａから取り除かれる。
　次に、ゲート絶縁膜形成工程（Ｓ５０：図２）が実施される。図１１を参照して、たとえば酸素を含む雰囲気中において炭化珪素基板１０を、たとえば１３５０℃で１時間程度加熱することにより、炭化珪素基板１０の第１の主面１０ａを覆うように二酸化珪素からなるゲート絶縁膜１５が形成される。具体的には、ゲート絶縁膜１５は、一方のコンタクト領域１８から他方のコンタクト領域１８まで延在するように、第１の主面１０ａにおいてドリフト領域１２と、ボディ領域１３と、ソース領域１４と、コンタクト領域１８とに接して形成される。
　次に、ゲート電極形成工程（Ｓ６０：図２）が実施される。たとえばＬＰＣＶＤ（Ｌｏｗ　Ｐｒｅｓｓｕｒｅ　Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法により、ゲート絶縁膜１５上に接触し、不純物を含むポリシリコンからなるゲート電極２７が形成される。ゲート電極２７は、ゲート絶縁膜１５を介して不純物領域４のソース領域１４およびボディ領域１３に対向して形成される。
　次に、層間絶縁膜形成工程（Ｓ７０：図２）が実施される。たとえばＰ（Ｐｌａｓｍａ）－ＣＶＤ法により、二酸化珪素からなる層間絶縁膜２１が、ゲート電極２７を覆い、かつゲート絶縁膜１５およびゲート電極２７と接するように形成される。言い換えれば、ゲート電極２７が、ゲート絶縁膜１５と層間絶縁膜２１とにより取り囲まれるように、層間絶縁膜２１が形成される。
　次に、ソース電極形成工程（Ｓ８０：図２）が実施される。図１２を参照して、ソース電極１６を形成すべき領域において層間絶縁膜２１およびゲート絶縁膜１５が除去され、ソース領域１４およびコンタクト領域１８が層間絶縁膜２１およびゲート絶縁膜１５から露出した領域が形成される。次に、たとえばスパッタリングにより、上記領域において、たとえばＮｉＳｉまたはＴｉＡｌＳｉ（チタンアルミニウムシリコン）を含むソース電極１６が形成される。ソース電極１６は、炭化珪素基板１０の第１の主面１０ａにおいてソース領域１４およびコンタクト領域１８の各々に接して形成される。
　次に、第２のカバー部材配置工程（Ｓ９０：図２）が実施される。具体的には、平面視において、少なくともボディ領域１３、ソース領域１４およびコンタクト領域１８を含む不純物領域４全体を覆うように炭化珪素基板１０の第１の主面１０ａ側に第２のカバー部材２が配置される。好ましくは、図１３に示すように、第２のカバー部材２が層間絶縁膜２１と接し、かつソース電極１６から離間するように第２のカバー部材２が炭化珪素基板１０の第１の主面１０ａ側に配置される。
　図１４に示すように、断面視において、炭化珪素基板１０の第１の主面１０ａに沿った第２のカバー部材２の幅Ｗ２は、第１の主面１０ａに沿った方向における第１の主面１０ａの幅Ｗ１よりも大きくてもよい。好ましくは、第２のカバー部材２は、炭素、珪素、石英および炭化珪素の少なくともいずれかを含む材料からなる。言い換えれば、第２のカバー部材２は、炭素層または炭化珪素層であってもよいし、炭化珪素層の表面に炭素層がコーティングされたものであってもよし、炭素層の表面に当該炭素層よりも緻密な炭素の層がコーティングされたものであってもよい。コーティングされた層が炭化珪素基板１０の第１の主面１０ａに対向するように、第１のカバー部材２が配置されてもよい。好ましくは、第１のカバー部材２は多結晶炭化珪素からなる。多結晶炭化珪素は、単結晶炭化珪素よりも反り量が小さく、かつ低コストである。
　第２のカバー部材配置工程（Ｓ９０：図２）において、炭化珪素基板１０の室温における反り量を第１の反り量とし、かつ第２のカバー部材２の室温における反り量を第２の反り量とした場合、第１の反り量と第２の反り量との差の絶対値が１００μｍ以下である第２のカバー部材２が炭化珪素基板１０の第１の主面１０ａ側に配置される。また第２のカバー部材２の反り量は、たとえば－５０μｍ以上５０μｍ以下程度である。
　図９を参照して、第２のカバー部材２が炭化珪素基板１０の第１の主面１０ａ側に配置されることにより、第２のカバー部材２の重さにより炭化珪素基板１０の反り量が低減される。炭化珪素基板１０の第１の反り量と、第２のカバー部材２の第２の反り量の差の絶対値が小さいと、炭化珪素基板１０の第１の主面１０ａ側に設けられた層間絶縁膜２１と、第２のカバー部材２との接触面積は大きくなる。つまり、炭化珪素基板１０の第１の主面１０ａ側に設けられた層間絶縁膜２１と、第２のカバー部材２との隙間が狭くなるので、たとえばナトリウムなどの不純物が炭化珪素基板１０の第１の主面１０ａおよびゲート絶縁膜１５の界面に拡散することを効果的に抑制することができる。好ましくは、第２のカバー部材２の反りの方向（反りの正負）が、炭化珪素基板１０の反りの方向（反りの正負）と同じになるように第２のカバー部材２は炭化珪素基板１０の第１の主面１０ａ側に配置される。第２のカバー部材２の厚みは、炭化珪素基板１０の厚みよりも大きいことが好ましい。第２のカバー部材２の厚みは、たとえば３００μｍ以上１ｍｍ以下程度である。なお、第２のカバー部材２は、炭化珪素基板１０の第１の主面１０ａ側に設けられた層間絶縁膜２１上に配置されているだけであり、層間絶縁膜２１に固着されていない。
　次に、ソース電極アニール工程（Ｓ１００：図２）が実施される。具体的には、第２のカバー部材２が層間絶縁膜２１と接し、かつ第２のカバー部材２がソース電極１６から離間するように第２のカバー部材２が炭化珪素基板１０の第１の主面１０ａ側に配置された状態で、炭化珪素基板１０の第２の主面１０ｂがたとえばトレーなどの基板保持部３の表面３ａに接して配置され、基板保持部３によって保持される。ソース電極１６が設けられた炭化珪素基板１０および第２のカバー部材２は、好ましくは、９００℃以上１３００℃以下の温度下で５分間程度アニールされる。これにより、ソース電極１６の少なくとも一部がシリサイド化し、ソース領域１４およびコンタクト領域１８の各々とオーミック接合するソース電極１６が形成される。
　ソース電極アニール工程（Ｓ１００：図２）において、炭化珪素基板１０の第１の主面１０ａ側にカバー部材２が配置されていると、たとえばアニール炉内に存在するナトリウム（Ｎａ）および鉄（Ｆｅ）などの金属不純物が炭化珪素基板１０の第１の主面１０ａに付着することを抑制することができる。金属不純物は、クロム（Ｃｒ）、銅（Ｃｕ）、亜鉛（Ｚｎ）、カルシウム（Ｃａ）、カリウム（Ｋ）、マンガン（Ｍｎ）、マグネシウム（Ｍｇ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）およびアルミニウム（Ａｌ）などであってもよい。ソース電極アニール工程（Ｓ１００：図２）後の炭化珪素基板１０の第１の主面１０ａおよびゲート絶縁膜１５の界面における上記金属不純物の各々の密度は１×１０12ａｔｏｍｓ／ｃｍ2未満であることが好ましい。金属不純物の密度はＩＣＰ－ＭＳまたは蛍光Ｘ線により測定することができる。
　第２のカバー部材２が炭化珪素基板１０の第１の主面１０ａ側に設けられた層間絶縁膜２１に押し付けられてもよい。具体的には、たとえば炭素からなる押し付け部６が第２のカバー部材２の炭化珪素基板１０の層間絶縁膜２１と接する面とは反対側の面上に配置され、押し付け部６が炭化珪素基板１０の第１の主面１０ａから第２の主面１０ｂに向かう方向に移動し、第２のカバー部材２が炭化珪素基板１０上に設けられた層間絶縁膜２１に押し付けられる。断面視において、押し付け部６が第２のカバー部材２の中央側に配置されていてもよし、断面視において、押し付け部６が第２のカバー部材２の外周側に配置されていてもよい。
　炭化珪素基板１０の第２の主面１０ｂが基板保持部３の表面３ａに対向するように炭化珪素基板１０が基板保持部３により保持されてもよい。好ましくは、第２のカバー部材２が炭化珪素基板１０の第１の主面１０ａ側に設けられた層間絶縁膜２１に押し付けられる際、炭化珪素基板１０の第２の主面１０ｂの外周部１０ｃと基板保持部３の表面３ａとの隙間ｇを低減するように第２のカバー部材２が炭化珪素基板１０に押し付けられる（図９および図１５参照）。好ましくは、炭化珪素基板１０の第２の主面１０ｂの外周部１０ｃが、基板保持部３の表面３ａと接するように第２のカバー部材２が炭化珪素基板１０に押し付けられる。
　第２のカバー部材２が炭化珪素基板１０に押し付けられる工程は、ソース電極アニール工程（Ｓ１００：図２）中に実施されてもよいし、ソース電極アニール工程（Ｓ１００：図２）が実施される前から実施されてもよい。言い得れば、第２のカバー部材２が炭化珪素基板１０上に設けられた層間絶縁膜２１に押し付けられた後に、第２のカバー部材２および炭化珪素基板１０が加熱されてもよいし、炭化珪素基板１０が加熱されて炭化珪素基板１０の反り量が大きくなった後に、第２のカバー部材２が炭化珪素基板１０上に設けられた層間絶縁膜２１に押し付けられることにより、炭化珪素基板１０の反り量を低減してもよい。ソース電極アニール工程が終了した後、第２のカバー部材２が炭化珪素基板１０の第１の主面１０ａ側から取り除かれる。
　次に、ソース電極１６に接し、かつ層間絶縁膜２１を覆うように表面保護電極１９が形成される。ソース電極１６は、たとえばアルミニウムを含む材料からなる。次に、炭化珪素基板１０の第２の主面１０ｂと接して、たとえばＮｉＳｉからなるドレイン電極２０が形成される。ドレイン電極２０は、たとえばＴｉＡｌＳｉなどであっても構わない。ドレイン電極２０の形成は、好ましくはスパッタリング法により実施されるが、蒸着により実施されても構わない。当該ドレイン電極２０が形成された後、当該ドレイン電極２０がたとえばレーザーアニールにより加熱される。これにより、当該ドレイン電極２０の少なくとも一部がシリサイド化し、炭化珪素単結晶基板１１とオーミック接合するドレイン電極２０が形成される。ドレイン電極２０に接して裏面保護電極２３が形成される。
　なお、上記実施の形態において、第１のカバー部材および第２のカバー部材の双方を用いるＭＯＳＦＥＴの製造方法について説明したが、第１のカバー部材および第２のカバー部材のいずれか一方だけが用いられてＭＯＳＦＥＴが製造されてもよい。また上記実施の形態においてｎ型とｐ型とが入れ替えられた構成のＭＯＳＦＥＴが用いられてもよい。さらに、上記実施の形態においては、本発明の炭化珪素半導体装置の一例として、プレーナ型のＭＯＳＦＥＴについて説明したが、炭化珪素半導体装置は、たとえばトレンチ型のＭＯＳＦＥＴ、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ　Ｇａｔｅ　Ｂｉｐｏｌａｒ　Ｔｒａｎｓｉｓｔｏｒ、絶縁ゲートバイポ-ラトランジスタ）やショットキーバリアダイオードなどであっても構わない。
　次に、本実施の形態に係る炭化珪素半導体装置としてのＭＯＳＦＥＴの製造方法の作用効果について説明する。
　本実施の形態に係るＭＯＳＦＥＴ１の製造方法によれば、平面視において、少なくとも不純物領域４の全体を覆うように炭化珪素基板１０の第１の主面１０ａ側にカバー部材２が配置され、炭化珪素基板１０の第１の主面１０ａ側にカバー部材２を配置した状態で、カバー部材２の融点未満の温度で炭化珪素基板１０がアニールされる。カバー部材２が炭化珪素基板１０の第１の主面１０ａ側に配置されるので、カバー部材２の重みにより炭化珪素基板１０の反りを低減することができる。また不純物領域４の全体を覆うよう炭化珪素基板１０の第１の主面１０ａ側にカバー部材２が配置された状態で炭化珪素基板１０がアニールされるので、不純物領域４近傍にナトリウムなどの金属不純物が付着することを抑制することができる。
　また本実施の形態に係るＭＯＳＦＥＴ１の製造方法によれば、カバー部材２を配置する工程において、炭化珪素基板１０の室温における反り量を第１の反り量とし、かつカバー部材２の室温における反り量を第２の反り量とした場合、第１の反り量と第２の反り量との差の絶対値が１００μｍ以下であるカバー部材２が配置される。これにより、炭化珪素基板１０の第１の主面１０ａとカバー部材２との隙間を効果的に低減することができる。結果として、不純物領域４近傍にナトリウムなどの金属不純物が付着することを効果的に抑制することができる。
　さらに本実施の形態に係るＭＯＳＦＥＴ１の製造方法によれば、カバー部材２を配置する工程において、第１の主面の最大径は１５０ｍｍ以上である。これにより、炭化珪素基板１０の径が大きくなり炭化珪素基板１０が反りやすい状況においても効果的に炭化珪素基板１０の反りを低減することができる。
　さらに本実施の形態に係るＭＯＳＦＥＴ１の製造方法によれば、炭化珪素基板１０の厚みは７００μｍ以下である。これにより、炭化珪素基板１０の厚みが小さくなり炭化珪素基板１０が反りやすい状況においても効果的に炭化珪素基板１０の反りを低減することができる。
　さらに本実施の形態に係るＭＯＳＦＥＴ１の製造方法によれば、炭化珪素基板１０の第１の主面１０ａに沿ったカバー部材２の幅は、第１の主面１０ａの幅よりも大きい。これにより、炭化珪素基板１０の反りを効果的に低減し、かつ炭化珪素基板１０の第１の主面１０ａに金属不純物が付着することを効果的に抑制することができる。
　さらに本実施の形態に係るＭＯＳＦＥＴ１の製造方法によれば、カバー部材２を配置する工程は、カバー部材２を炭化珪素基板１０の第１の主面１０ａに接して配置する工程を含む。炭化珪素基板１０をアニールする工程は、不純物領域４における不純物を活性化させる工程を含む。これにより、カバー部材２が炭化珪素基板１０の第１の主面１０ａに接して配置されるので、炭化珪素基板１０の第１の主面１０ａにナトリウムなどの金属不純物が付着することを抑制することができる。
　さらに本実施の形態に係るＭＯＳＦＥＴ１の製造方法によれば、炭素および炭化珪素の少なくともいずれかを含む材料からなる。これにより、不純物領域４における不純物を活性化させるアニールの温度域においても、炭化珪素基板１０の第１の主面１０ａにナトリウムなどの金属不純物が付着することを効果的に抑制することができる。
　さらに本実施の形態に係るＭＯＳＦＥＴ１の製造方法によれば、不純物領域４が形成された後、炭化珪素基板１０の不純物領域４と対向して設けられたゲート電極２７が形成される。ゲート電極２７を覆う層間絶縁膜２１が形成される。炭化珪素基板１０の第１の主面１０ａと接するソース電極１６が形成される。カバー部材２を配置する工程は、カバー部材２が層間絶縁膜２１と接し、かつソース電極１６から離間するようにカバー部材２を配置する工程を含む。これにより、カバー部材２がソース電極１６から離間しているので、カバー部材２とソース電極１６とが反応してソース電極１６と炭化珪素基板１０との接触抵抗が変動することを抑制することができる。
　さらに本実施の形態に係るＭＯＳＦＥＴ１の製造方法によれば、カバー部材は、炭素、珪素、石英および炭化珪素の少なくともいずれかを含む材料からなる。これにより、ソース電極１６を合金化させるアニールの温度域においても、炭化珪素基板１０の第１の主面１０ａにナトリウムなどの金属不純物が付着することを効果的に抑制することができる。
　さらに本実施の形態に係るＭＯＳＦＥＴ１の製造方法によれば、カバー部材２が配置する工程の後、カバー部材２を炭化珪素基板１０に押し付ける工程をさらに備える。これにより、カバー部材２と炭化珪素基板１０との隙間が低減されるので、炭化珪素基板１０の第１の主面１０ａにナトリウムなどの金属不純物が付着することを効果的に抑制することができる。また炭化珪素基板１０は、カバー部材２を炭化珪素基板１０に押し付ける機構を介した熱伝導により加熱されるので、炭化珪素基板１０内の温度が均一化される。結果として、炭化珪素基板１０の反りを効果的に低減することができる。
　さらに本実施の形態に係るＭＯＳＦＥＴ１の製造方法によれば、不純物領域４を形成する工程の後、炭化珪素基板１０の第２の主面１０ｂが基板保持部３の表面３ａに対向するように炭化珪素基板１０を基板保持部３により保持する工程とをさらに有する。カバー部材２を炭化珪素基板１０に押し付ける工程において、炭化珪素基板１０の第２の主面１０ｂの外周部と基板保持部３の表面３ａとの隙間を低減するようにカバー部材２が炭化珪素基板１０に押し付けられる。これにより、炭化珪素基板１０の第２の主面１０ｂの外周部と基板保持部３の表面３ａとの隙間が低減されることにより、基板保持部３からの熱を効果的に炭化珪素基板１０に伝達することができる。結果として、炭化珪素基板１０内の温度が均一になり、炭化珪素基板１０の反りを効果的に低減することができる。
　今回開示された実施の形態はすべての点で例示であって、制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味、および範囲内でのすべての変更が含まれることが意図される。
１　炭化珪素半導体装置（ＭＯＳＦＥＴ）、２　カバー部材、第１のカバー部材、第２のカバー部材、３　基板保持部、３ａ　表面、４　不純物領域、５　炭化珪素エピタキシャル層、６　押し付け部、１０　炭化珪素基板、１０ａ　第１の主面、１０ｂ　第２の主面、１０ｃ，１０ｄ　外周部、１１　炭化珪素単結晶基板、１２　ドリフト領域、１３　ボディ領域、１４　ソース領域、１５　ゲート絶縁膜、１６　ソース電極、１８　コンタクト領域、１９　表面保護電極、２０　ドレイン電極、２１　層間絶縁膜、２３　裏面保護電極、２７　ゲート電極、Ｄ１　最大径、Ｗ１，Ｗ２　幅、ｇ　反り量（隙間）、ｈ　反り量、Ｔ　厚み。

Claims (11)

  1. 　第１の主面と、前記第１の主面と反対側の第２の主面とを有し、かつ前記第１の主面の最大径が１００ｍｍより大きい炭化珪素基板を準備する工程と、
    　前記炭化珪素基板の前記第１の主面側に不純物領域を形成する工程と、
    　平面視において、少なくとも前記不純物領域の全体を覆うように前記第１の主面側にカバー部材を配置する工程と、
    　前記炭化珪素基板の前記第１の主面側に前記カバー部材を配置した状態で、前記カバー部材の融点未満の温度で前記炭化珪素基板をアニールする工程とを備える、炭化珪素半導体装置の製造方法。
  2. 　前記カバー部材を配置する工程において、前記炭化珪素基板の室温における反り量を第１の反り量とし、かつ前記カバー部材の室温における反り量を第２の反り量とした場合、前記第１の反り量と前記第２の反り量との差の絶対値が１００μｍ以下である前記カバー部材が配置される、請求項１に記載の炭化珪素半導体装置の製造方法。
  3. 　前記第１の主面の最大径は１５０ｍｍ以上である、請求項１または請求項２に記載の炭化珪素半導体装置の製造方法。
  4. 　前記炭化珪素基板の厚みは７００μｍ以下である、請求項１～請求項３のいずれか１項に記載の炭化珪素半導体装置の製造方法。
  5. 　断面視において、前記炭化珪素基板の前記第１の主面に沿った前記カバー部材の幅は、前記第１の主面の幅よりも大きい、請求項１～請求項４のいずれか１項に記載の炭化珪素半導体装置の製造方法。
  6. 　前記カバー部材を配置する工程は、前記カバー部材を前記炭化珪素基板の前記第１の主面に接して配置する工程を含み、
    　前記炭化珪素基板をアニールする工程は、前記不純物領域における不純物を活性化させる工程を含む、請求項１～請求項５のいずれか１項に記載の炭化珪素半導体装置の製造方法。
  7. 　前記カバー部材は、炭素および炭化珪素の少なくともいずれかを含む材料からなる、請求項６に記載の炭化珪素半導体装置の製造方法。
  8. 　前記不純物領域を形成する工程の後、前記炭化珪素基板の前記不純物領域と対向して設けられたゲート電極を形成する工程と、
    　前記ゲート電極を覆う層間絶縁膜を形成する工程と、
    　前記炭化珪素基板の前記第１の主面と接するソース電極を形成する工程とをさらに備え、
    　前記カバー部材を配置する工程は、前記カバー部材が前記層間絶縁膜と接し、かつ前記ソース電極から離間するように前記カバー部材を配置する工程を含む、請求項１～請求項５のいずれか１項に記載の炭化珪素半導体装置の製造方法。
  9. 　前記カバー部材は、炭素、珪素、石英および炭化珪素の少なくともいずれかを含む材料からなる、請求項８に記載の炭化珪素半導体装置の製造方法。
  10. 　前記カバー部材を配置する工程の後、前記カバー部材を前記炭化珪素基板に押し付ける工程をさらに備えた、請求項１～請求項９のいずれか１項に記載の炭化珪素半導体装置の製造方法。
  11. 　前記不純物領域を形成する工程の後、前記炭化珪素基板の前記第２の主面が基板保持部の表面に対向するように前記炭化珪素基板を前記基板保持部により保持する工程とをさらに備え、
    　前記カバー部材を前記炭化珪素基板に押し付ける工程において、前記炭化珪素基板の前記第２の主面の外周部と前記基板保持部の前記表面との隙間を低減するように前記カバー部材が前記炭化珪素基板に押し付けられる、請求項１０に記載の炭化珪素半導体装置の製造方法。
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