KR20140097130A - 반도체 장치 및 그 제조 방법 - Google Patents

반도체 장치 및 그 제조 방법 Download PDF

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다케요시 마스다
도루 히요시
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스미토모덴키고교가부시키가이샤
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Abstract

MOSFET(1)은, {0001}면에 대한 오프각이 50˚ 이상 65˚ 이하인 측벽면(20A)을 갖는 트렌치(20)가 형성된 기판(10)과, 산화막(30)과, 게이트 전극(40)을 구비한다. 기판(10)은, 소스 영역(14)과, 보디 영역(13)과, 소스 영역(14)과의 사이에 보디 영역(13)을 끼우도록 형성된 드리프트 영역(12)을 포함한다. 소스 영역(14) 및 보디 영역(13)은 이온 주입에 의해 형성되어 있다. 보디 영역(13)에서 소스 영역(14)과 드리프트 영역(12) 사이에 끼인 내부 영역(13A)의 주표면(10A)에 수직인 방향에서의 두께는, 1 ㎛ 이하이다. 보디 영역(13)의 불순물 농도는, 3×1017 ㎝-3 이상이다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING SAME}
본 발명은, 반도체 장치 및 그 제조 방법에 관한 것이며, 보다 특정적으로는, 채널 이동도의 저하 및 펀치스루의 발생이 억제되고, 효율적으로 제조할 수 있는 반도체 장치 및 그 제조 방법에 관한 것이다.
최근, 반도체 장치의 고내압화, 저손실화 등을 가능하게 하기 위해, 반도체 장치를 구성하는 재료로서의 탄화규소의 채용이 진행되고 있다. 탄화규소는, 종래부터 반도체 장치를 구성하는 재료로서 널리 이용되고 있는 규소에 비해 밴드갭이 큰 와이드 밴드갭 반도체이다. 이 때문에 반도체 장치를 구성하는 재료로서 탄화규소를 채용함으로써, 반도체 장치의 고내압화, 온 저항의 저감 등을 달성할 수 있다. 또한 탄화규소를 재료로서 채용한 반도체 장치는, 규소를 재료로서 채용한 반도체 장치에 비해, 고온 환경하에서 사용된 경우의 특성의 저하가 작다고 하는 이점도 갖고 있다.
탄화규소를 재료로서 채용한 반도체 장치로서는, 예컨대 MOSFET(Metal Oxide Semiconductor Field Effect Transistor) 등, 정해진 임계값 전압을 경계로서 채널 영역에서의 반전층의 형성의 유무를 제어하여, 전류의 도통 및 차단을 행하는 반도체 장치가 있다. 또한, MOSFET에 대해서는, 온 저항의 더 나은 저감을 달성하기 위해, 예컨대 종래의 플래너(평판)형의 소자 구조 대신에, 트렌치(홈)의 벽면을 따른 채널 영역의 형성을 특징으로 하는 트렌치형의 소자 구조를 채용하는 것 등이 검토되어 있다[예컨대, 일본 특허 공개 평성7-326755호 공보(특허문헌 1), 일본 특허 공개 제2008-235546호 공보(특허문헌 2) 및 일본 특허 공개 평성8-70124호 공보(특허문헌 3) 참조].
특허문헌 1 : 일본 특허 공개 평성7-326755호 공보 특허문헌 2 : 일본 특허 공개 제2008-235546호 공보 특허문헌 3 : 일본 특허 공개 평성8-70124호 공보
여기서, 종래의 MOSFET에서는, 반전층이 형성되는 보디 영역의 불순물 농도를 높게 하면 채널 이동도가 저하되기 때문에, 보디 영역의 불순물 농도는 일정값 이하로 해야 한다. 그러나, 보디 영역의 불순물 농도를 낮게 하면, 보디 영역에서의 완전한 공핍화(펀치스루)를 억제하기 위해 필요해지는 보디 영역의 두께가 증가한다. 이 때문에 예컨대 이온 주입에 의해 보디 영역을 형성하는 경우에는, 필요해지는 이온 주입의 횟수도 증가하고, 결과적으로 효율적으로 MOSFET를 제조하는 것은 곤란하게 된다. 이와 같이, 종래의 MOSFET에서는, 채널 이동도의 저하 및 펀치스루의 발생을 억제하면서, 효율적으로 제조하는 것은 곤란하다고 하는 문제점이 있었다.
본 발명은, 상기 과제를 감안하여 이루어진 것으로, 그 목적은, 채널 이동도의 저하 및 펀치스루의 발생이 억제되고, 효율적으로 제조할 수 있는 반도체 장치 및 그 제조 방법을 제공하는 것이다.
본 발명에 따른 반도체 장치는, {0001}면에 대한 오프각이 50˚ 이상 65˚ 이하인 벽면을 가지며 한쪽 주표면측에 개구하는 트렌치가 형성되고, 탄화규소로 이루어지는 기판과, 트렌치의 벽면 상에 접촉하여 형성된 산화막과, 산화막 상에 접촉하여 배치된 전극을 구비한다. 기판은, 상기 한쪽 주표면과 상기 벽면을 포함하도록 형성된 제1 도전형의 소스 영역과, 상기 벽면을 포함하고, 소스 영역에 접촉하도록 형성된 제2 도전형의 보디 영역과, 상기 벽면을 포함하고, 소스 영역과의 사이에 보디 영역을 끼우도록 보디 영역에 접촉하여 형성된 제1 도전형의 드리프트 영역을 포함한다. 소스 영역 및 보디 영역은, 이온 주입에 의해 형성되어 있다. 보디 영역에서 소스 영역과 드리프트 영역 사이에 끼인 영역의 상기 한쪽 주표면에 수직인 방향에서의 두께는, 1 ㎛ 이하이다. 보디 영역의 불순물 농도는 3×1017 ㎝-3 이상이다.
본 발명자는, 채널 이동도의 저하 및 펀치스루의 발생을 억제하면서, 효율적으로 반도체 장치를 제조하기 위한 방책에 대해서 상세히 검토를 행하였다. 그 결과, 채널 영역이 형성되는 영역 근방의 트렌치 벽면의 {0001}면에 대한 오프각을 정해진 범위, 구체적으로는 50˚ 이상 65˚ 이하로 함으로써, 채널 이동도의 증가와 보디 영역의 불순물 농도의 증가의 상반 관계가 대폭 개선된다고 하는 지견을 얻어, 본 발명에 상도(想到)하였다. 본 발명에 따른 반도체 장치에서, 기판에는 {0001}면에 대한 오프각의 범위가 50˚ 이상 65˚ 이하인 벽면을 갖는 트렌치가 형성되어 있다. 이 때문에 보디 영역의 불순물 농도를 3×1017 ㎝-3 이상으로까지 증가시킨 경우라도, 이 벽면을 따른 채널 영역에서의 채널 이동도의 저하가 억제된다. 또한 보디 영역의 불순물 농도를 상기 범위에까지 증가시킴으로써, 보디 영역의 소스 영역과 드리프트 영역 사이에 끼인 영역에서, 펀치스루의 발생을 억제하기 위해 필요로 되는 상기 한쪽 주표면에 수직인 방향의 두께는, 1 ㎛ 이하로까지 저감된다. 이것에 의해, 보디 영역의 형성에서 필요한 이온 주입의 횟수가 삭감되어, 결과적으로 효율적으로 반도체 장치를 제조할 수 있다. 이와 같이, 본 발명에 따른 반도체 장치에 의하면, 채널 이동도의 저하 및 펀치스루의 발생이 억제되고, 효율적으로 제조할 수 있는 반도체 장치를 제공할 수 있다.
상기 반도체 장치에서, 보디 영역의 불순물 농도는 2×1018 ㎝-3 이하여도 좋다. 이것에 의해, 채널 이동도의 저하를 보다 확실하게 억제하면서, 반도체 장치의 임계값 전압을 실용적으로 적절한 범위 내에 설정할 수 있다.
상기 반도체 장치에서, 보디 영역에서 소스 영역과 드리프트 영역 사이에 끼인 영역의 상기 한쪽 주표면에 수직인 방향에서의 두께는, 0.1 ㎛ 이상이어도 좋다. 이것에 의해, 이온 주입에 의해 채널 영역을 포함하는 상기 영역을 용이하게 형성할 수 있다.
상기 반도체 장치에서는, 상기 한쪽 주표면에 수직인 방향에서, 상기 한쪽 주표면으로부터 보디 영역과 드리프트 영역의 접촉면까지의 거리는, 1.2 ㎛ 이하여도 좋다.
이와 같이, 보디 영역 전체의 상기 한쪽 주표면에 수직인 방향에서의 두께를 상기 범위로 함으로써, 보디 영역의 형성에서 필요한 이온 주입의 횟수가 더 삭감되어, 한층 더 효율적인 제조가 가능한 반도체 장치를 제공할 수 있다.
상기 반도체 장치에서, 트렌치의 상기 벽면의 오프 방위와 <01-10> 방향이 이루는 각이 5˚ 이하여도 좋다.
<01-10> 방향은, 탄화규소 기판에서의 대표적인 오프 방위이다. 이 때문에 상기 벽면의 오프 방위와 <01-10> 방향이 이루는 각을 상기 범위로 함으로써, 상기 벽면을 포함하는 트렌치를 용이하게 형성할 수 있다.
상기 반도체 장치에서, 트렌치의 상기 벽면의, <01-10> 방향에서의 {03-38}면에 대한 오프각은 -3˚ 이상 5˚ 이하여도 좋다.
이것에 의해, 보디 영역의 불순물 농도의 증가에 의한 채널 이동도의 저하를 더 효과적으로 억제할 수 있다. 여기서, 면방위{03-38}에 대한 오프각을 -3˚ 이상 +5˚ 이하로 한 것은, 채널 이동도와 상기 오프각의 관계를 조사한 결과, 이 범위 내에서 특히 높은 채널 이동도가 얻어진 것에 기초하고 있다.
또한, 「<01-10> 방향에서의 {03-38}면에 대한 오프각」이란, <01-10> 방향 및 <0001> 방향을 포함하는 평면에의 벽면의 법선의 정사영과, {03-38}면의 법선이 이루는 각도이며, 그 부호는, 상기 정사영이 <01-10> 방향에 대하여 평행하게 근접하는 경우가 플러스이고, 상기 정사영이 <0001> 방향에 대하여 평행하게 근접하는 경우가 마이너스이다.
또한, 상기 벽면의 면방위는, 실질적으로 {03-38}인 것이 보다 바람직하고, 상기 벽면의 면방위는 {03-38}인 것이 더 바람직하다. 여기서, 상기 벽면의 면방위가 실질적으로 {03-38}이라는 것은, 트렌치 형성에서의 가공 정밀도 등을 고려하여 실질적으로 면방위를 {03-38}로 간주할 수 있는 오프각의 범위에 상기 벽면의 면방위가 포함되어 있는 것을 의미하고, 이 경우의 오프각의 범위는 예컨대 {03-38}에 대하여 오프각이 ±2˚의 범위이다. 이것에 의해, 보디 영역의 불순물 농도의 증가에 의한 채널 이동도의 저하를 한층 더 효과적으로 억제할 수 있다.
상기 반도체 장치에서, 트렌치의 상기 벽면의 오프 방위와 <-2110> 방향이 이루는 각은 5˚ 이하여도 좋다.
<-2110> 방향은, 상기 <01-10> 방향과 마찬가지로, 탄화규소 기판에서의 대표적인 오프 방위이다. 이 때문에, 상기 벽면의 오프 방위와 <-2110> 방향이 이루는 각을 상기 범위로 함으로써, 상기 벽면을 포함하는 트렌치를 용이하게 형성할 수 있다.
상기 반도체 장치에서, 트렌치의 상기 벽면은, 기판을 구성하는 탄화규소의 카본면측의 면이어도 좋다.
이것에 의해, 보디 영역의 불순물 농도의 증가에 의한 채널 이동도의 저하를 한층 더 효과적으로 억제할 수 있다. 여기서, 육방정의 단결정 탄화규소의 (0001)면은 실리콘면, (000-1)면은 카본면으로 정의된다. 즉, 상기 벽면의 오프 방위와 <01-10> 방향이 이루는 각이 5˚ 이하인 구성을 채용하는 경우, 상기 벽면을 (0-33-8)면에 가까운 것으로 함으로써, 채널 이동도의 저하를 한층 더 효과적으로 억제할 수 있다.
본 발명에 따른 반도체 장치의 제조 방법은, 탄화규소로 이루어지는 기판을 준비하는 공정과, 기판의 상기 한쪽 주표면측에 개구하고 {0001}면에 대한 오프각이 50˚ 이상 65˚ 이하인 벽면을 갖는 트렌치를 기판에 형성하는 공정과, 상기 벽면 상에 접촉하는 산화막을 형성하는 공정과, 산화막 상에 접촉하는 전극을 형성하는 공정을 포함한다. 기판을 준비하는 공정은, 제1 도전형의 드리프트 영역을 형성하는 공정과, 상기 한쪽 주표면을 포함하는 제1 도전형의 소스 영역과, 제2 도전형의 보디 영역을 서로 접촉하도록 형성하는 공정을 포함한다. 트렌치를 형성하는 공정에서는, 소스 영역과 보디 영역을 관통하여, 드리프트 영역에 도달하는 트렌치가 형성된다. 소스 영역과 보디 영역을 형성하는 공정에서는, 상기 한쪽 주표면에 수직인 방향에서의 소스 영역과 드리프트 영역 사이에 끼인 영역의 두께가 1 ㎛ 이하가 되고, 보디 영역의 불순물 농도가 3×1017 ㎝-3 이상이 되도록, 이온 주입에 의해 소스 영역과 보디 영역이 형성된다.
본 발명에 따른 반도체 장치의 제조 방법에 의하면, 채널 이동도의 저하 및 펀치스루의 발생을 억제하면서, 상기 본 발명에 따른 반도체 장치를 효율적으로 제조할 수 있다.
상기 반도체 장치의 제조 방법에서, 소스 영역과 보디 영역을 형성하는 공정에서는, 불순물 농도가 2×1018 ㎝-3 이하가 되도록 보디 영역이 형성되어도 좋다. 이것에 의해, 채널 이동도의 저하를 억제하면서, 반도체 장치의 임계값 전압을 실용적으로 적절한 범위 내에 설정할 수 있다.
상기 반도체 장치의 제조 방법에서, 소스 영역과 보디 영역을 형성하는 공정에서는, 상기 한쪽 주표면에 수직인 방향에서의 소스 영역과 드리프트 영역 사이에 끼인 영역의 두께가 0.1 ㎛ 이상이 되도록 소스 영역과 보디 영역이 형성되어도 좋다. 이것에 의해, 이온 주입에 의해 채널 영역을 포함하는 상기 영역을 용이하게 형성할 수 있다.
상기 반도체 장치의 제조 방법에서, 소스 영역과 보디 영역을 형성하는 공정에서는, 상기 한쪽 주표면에 수직인 방향에서, 상기 한쪽 주표면으로부터 드리프트 영역과의 접촉면까지의 거리가 1.2 ㎛ 이하가 되도록 보디 영역이 형성되어도 좋다.
이것에 의해, 보디 영역의 형성에서 필요한 이온 주입의 횟수가 더 삭감되어, 한층 더 효율적으로 반도체 장치를 제조할 수 있다.
상기 반도체 장치의 제조 방법에서, 트렌치를 형성하는 공정에서는, 상기 벽면의 오프 방위와 <01-10> 방향이 이루는 각이 5˚ 이하인 트렌치가 기판에 형성되어도 좋다.
이와 같이, 탄화규소 기판의 대표적인 오프 방위인 <01-10> 방향과 상기 벽면의 오프 방위가 이루는 각을 상기 범위로 함으로써, 상기 벽면을 포함하는 트렌치를 용이하게 기판에 형성할 수 있다.
상기 반도체 장치의 제조 방법에서, 트렌치를 형성하는 공정에서는, 상기 벽면의, <01-10> 방향에서의 {03-38}면에 대한 오프각이 -3˚ 이상 5˚ 이하인 트렌치가 기판에 형성되어도 좋다.
이와 같이, 트렌치의 상기 벽면의 <01-10> 방향에서의 {03-38}면에 대한 오프각을 상기 범위로 함으로써, 보디 영역의 불순물 농도의 증가에 의한 채널 이동도의 저하를 보다 효과적으로 억제할 수 있다.
상기 반도체 장치의 제조 방법에서, 트렌치를 형성하는 공정에서는, 상기 벽면의 오프 방위와 <-2110> 방향이 이루는 각이 5˚ 이하인 트렌치가 기판에 형성되어도 좋다.
이와 같이, 탄화규소 기판의 대표적인 오프 방위인 <-2110> 방향과 상기 벽면의 오프 방위가 이루는 각을 상기 범위로 함으로써, 상기 벽면을 포함하는 트렌치를 용이하게 기판에 형성할 수 있다.
상기 반도체 장치의 제조 방법에서, 트렌치를 형성하는 공정에서는, 상기 벽면이 기판을 구성하는 탄화규소의 카본면측의 면인 트렌치가 기판에 형성되어도 좋다.
이와 같이, 트렌치의 상기 벽면을 탄화규소의 카본면측의 면으로 함으로써, 보디 영역의 불순물 농도의 증가에 의한 채널 이동도의 저하를 한층 더 효과적으로 억제할 수 있다.
이상의 설명으로부터 분명한 바와 같이, 본 발명에 따른 반도체 장치 및 그 제조 방법에 의하면, 채널 이동도의 저하 및 펀치스루의 발생을 억제하면서, 효율적으로 반도체 장치를 제조할 수 있다.
도 1은 MOSFET의 구조를 도시하는 개략 단면도이다.
도 2는 MOSFET의 제조 방법을 개략적으로 도시하는 흐름도이다.
도 3은 MOSFET의 제조 방법을 설명하기 위한 개략 단면도이다.
도 4는 MOSFET의 제조 방법을 설명하기 위한 개략 단면도이다.
도 5는 MOSFET의 제조 방법을 설명하기 위한 개략 단면도이다.
도 6은 MOSFET의 제조 방법을 설명하기 위한 개략 단면도이다.
도 7은 MOSFET의 제조 방법을 설명하기 위한 개략 단면도이다.
도 8은 MOSFET의 제조 방법을 설명하기 위한 개략 단면도이다.
도 9는 MOSFET의 제조 방법을 설명하기 위한 개략 단면도이다.
이하, 도면에 기초하여 본 발명의 실시형태를 설명한다. 또한 이하의 도면에서 동일 또는 상당하는 부분에는 동일한 참조번호를 붙이고, 그 설명은 반복하지 않는다. 또한, 본 명세서중에서는, 개별 방위를 [], 집합 방위를 <>, 개별면을 (), 집합면을 {}로 각각 나타낸다. 또한, 마이너스의 지수에 대해서는, 결정학상, "-"(바)를 숫자 위에 붙이게 되어 있지만, 본 명세서 내에서는, 숫자 앞에 마이너스의 부호를 붙이고 있다.
우선, 본 발명의 일 실시형태에 따른 반도체 장치의 구조에 대해서 설명한다. 도 1을 참조하면, 본 실시형태에 따른 반도체 장치로서의 MOSFET(1)은, {0001}면에 대한 오프각이 8˚ 이하인 주표면(10A)을 가지며, 탄화규소로 이루어지는 기판(10)과, 산화막(30)과, 게이트 전극(40)과, 층간 절연막(50)과, 소스 전극(60)과, 드레인 전극(70)과, 소스 배선(80)을 구비한다. 기판(10)은, 탄화규소 기판(11)과, 드리프트 영역(12)과, 보디 영역(13)과, 소스 영역(14)과, 콘택트 영역(15)을 포함한다.
기판(10)에는, 측벽면(20A)과 바닥면(20B)을 가지며, 주표면(10A)측에 개구하는 트렌치(20)가 형성되어 있다. 트렌치(20)는, 소스 영역(14) 및 보디 영역(13)을 관통하면서, 바닥면(20B)이 드리프트 영역(12)에 위치하도록 형성되어 있다. 또한, 측벽면(20A)의 {0001}면에 대한 오프각은, 50˚ 이상 65˚ 이하로 되어 있다. 또한 보디 영역(13) 및 소스 영역(14)이 접촉하도록 인접하여 노출하는 트렌치 벽면의 {0001}면에 대한 오프각은, 모두 50˚ 이상 65˚ 이하로 되어 있다.
탄화규소 기판(11)은, 예컨대 N(질소) 등의 n형 불순물을 포함함으로써, 도전형이 n형으로 되어 있다. 드리프트 영역(12)은, 트렌치(20)의 측벽면(20A)과 바닥면(20B)을 포함하고, 탄화규소 기판(11)의 한쪽 주표면 상에 형성되어 있다. 드리프트 영역(12)은, 예컨대 P(인) 등의 n형 불순물을 포함함으로써 도전형이 n형으로 되어 있고, 그 농도는, 탄화규소 기판(11)보다 낮게 되어 있다.
보디 영역(13)은, 측벽면(20A)을 포함하고, 드리프트 영역(12)에서 봤을 때 탄화규소 기판(11)과는 반대측에 형성되어 있다. 보디 영역(13)은, 이온 주입에 의해 형성되어 있고, 예컨대 Al(알루미늄)이나 B(붕소) 등의 p형 불순물을 포함함으로써, 도전형이 p형으로 되어 있다. 또한, 보디 영역(13)에 포함되는 p형 불순물의 농도는 3×1017 ㎝-3 이상으로 되어 있다.
소스 영역(14)은, 기판(10)의 주표면(10A)과 트렌치(20)의 측벽면(20A)을 포함하고, 보디 영역(13)과 콘택트 영역(15)에 접촉하도록 형성되어 있다. 소스 영역(14)은, 이온 주입에 의해 형성되어 있고, 예컨대 P(인) 등의 n형 불순물을 포함함으로써, 도전형이 n형으로 되어 있다. 또한, 소스 영역(14)에 포함되는 n형 불순물의 농도는, 드리프트 영역(12)보다 높게 되어 있다.
콘택트 영역(15)은, 주표면(10A)을 포함하고, 보디 영역(13)과 소스 영역(14)에 접촉하도록 형성되어 있다. 콘택트 영역(15)은, 예컨대 Al(알루미늄)이나 B(붕소) 등의 p형 불순물을 포함함으로써, 도전형이 p형으로 되어 있다. 또한, 콘택트 영역(15)에 포함되는 p형 불순물의 농도는, 보디 영역(13)보다 높게 되어 있다.
이와 같이, 기판(10)은 주표면(10A)과 측벽면(20A)을 포함하도록 형성된 소스 영역(14)과, 측벽면(20A)을 포함하고, 소스 영역(14)에 접촉하도록 형성된 보디 영역(13)과, 측벽면(20A)을 포함하고, 소스 영역(14)과의 사이에 보디 영역(13)을 끼우도록 보디 영역(13)에 접촉하여 형성된 드리프트 영역(12)을 포함한다. 또한, 보디 영역(13)에서, 소스 영역(14)과 드리프트 영역(12) 사이에 끼인 영역인 내부 영역(13A)의 주표면(10A)에 수직인 방향에서의 두께는, 1 ㎛ 이하로 되어 있고, 그 p형 불순물 농도는, 보디 영역(13)의 내부 영역(13A) 이외의 영역과 마찬가지로, 3×1017 ㎝-3 이상으로 되어 있다.
산화막(30)은, 측벽면(20A) 및 바닥면(20B), 및 주표면(10A)에 접촉하여 형성되어 있다. 보다 구체적으로는, 산화막(30)은, 예컨대 이산화규소(SiO2)로 이루어져 있고, 측벽면(20A) 및 바닥면(20B), 및 주표면(10A)의 일부를 덮도록 형성되어 있다.
게이트 전극(40)은, 산화막(30)상에 접촉하여 형성되어 있다. 보다 구체적으로는, 게이트 전극(40)은, 예컨대 불순물이 첨가된 폴리실리콘, Al 등의 도전체로 이루어져 있고, 트렌치(20) 안을 충전하도록 형성되어 있다.
층간 절연막(50)은, 산화막(30)과 함께 게이트 전극(40)을 둘러싸도록 형성되어 있고, 게이트 전극(40)을 소스 전극(60) 및 소스 배선(80)에 대하여 전기적으로 절연하고 있다. 층간 절연막(50)은, 예컨대 이산화규소(SiO2)로 이루어져 있다.
소스 전극(60)은, 소스 영역(14) 및 콘택트 영역(15)에 접촉하도록 형성되어 있다. 소스 전극(60)은, 소스 영역(14)에 대하여 오믹 접촉할 수 있는 재료, 예컨대 NixSiy(니켈실리사이드), TixSiy(티탄실리사이드), AlxSiy(알루미늄실리사이드) 및 TixAlySiz(티탄알루미늄실리사이드) 등으로 이루어져 있고, 소스 영역(14)에 대하여 전기적으로 접속되어 있다.
드레인 전극(70)은, 탄화규소 기판(11)에서 봤을 때 드리프트 영역(12)과는 반대측에 형성되어 있다. 드레인 전극(70)은, 탄화규소 기판(11)과 오믹 접촉할 수 있는 재료, 예컨대 소스 전극(60)과 같은 재료로 이루어져 있고, 탄화규소 기판(11)에 대하여 전기적으로 접속되어 있다.
소스 배선(80)은, 소스 전극(60)에 접촉하도록 형성되어 있다. 소스 배선(80)은, 예컨대 Al 등의 도전체로 이루어져 있고, 소스 전극(60)을 통해 소스 영역(14)과 전기적으로 접속되어 있다.
다음에, MOSFET(1)의 동작에 대해서 설명한다. 도 1을 참조하면, 게이트 전극(40)에 인가된 전압이 임계값 전압 미만의 상태, 즉 오프 상태에서는, 소스 전극(60)과 드레인 전극(70) 사이에 전압이 인가되어도, 보디 영역(13)과 드리프트 영역(12) 사이에 형성되는 pn 접합이 역바이어스가 되고, 비도통 상태가 된다. 한편, 게이트 전극(40)에 임계값 전압 이상의 전압이 인가되면, 내부 영역(13A)에서 측벽면(20A)을 따르도록 캐리어가 축적되어, 반전층이 형성된다. 그 결과, 소스 영역(14)과 드리프트 영역(12)이 전기적으로 접속되어, 소스 전극(60)과 드레인 전극(70) 사이에 전류가 흐른다. 이상과 같이 하여, MOSFET(1)은 동작한다.
이상과 같이, 본 실시형태에 따른 반도체 장치로서의 MOSFET(1)에서, 측벽면(20A)의 {0001}면에 대한 오프각의 범위는, 50˚ 이상 65˚ 이하로 되어 있다. 이 때문에 보디 영역(13)의 불순물 농도를 3×1017 ㎝-3 이상으로까지 증가시킨 경우라도, 채널 이동도의 저하가 억제된다. 또한 보디 영역(13)의 불순물 농도를 상기 범위에까지 증가시킴으로써, 내부 영역(13A)에서 펀치스루의 발생을 억제하기 위해 필요로 되는 주표면(10A)에 수직인 방향의 두께는, 1 ㎛ 이하로까지 저감된다. 이것에 의해, 보디 영역(13)의 형성에서 필요한 이온 주입의 횟수가 삭감되어, 결과적으로 효율적으로 MOSFET(1)를 제조할 수 있다. 이와 같이, 본 실시형태에 따른 반도체 장치로서의 MOSFET(1)에 의하면, 채널 이동도의 저하 및 펀치스루의 발생이 억제되고, 효율적으로 제조할 수 있는 반도체 장치를 제공할 수 있다.
또한, MOSFET(1)에서, 보디 영역(13)의 불순물 농도는, 2×1018 ㎝-3 이하여도 좋다. 이것에 의해, 채널 이동도의 저하를 보다 확실하게 억제하면서, 반도체 장치의 임계값 전압을 실용적으로 적절한 범위 내에 설정할 수 있다.
또한, MOSFET(1)에서, 내부 영역(13A)의 주표면(10A)에 수직인 방향에서의 두께는, 0.1 ㎛ 이상이어도 좋다. 이것에 의해, 이온 주입에 의해 채널 영역을 포함하는 내부 영역(13A)을 용이하게 형성할 수 있다.
또한, MOSFET(1)에서는, 주표면(10A)에 수직인 방향에서 주표면(10A)으로부터 보디 영역(13)과 드리프트 영역(12)의 접촉면(12A)까지의 거리는, 1.2 ㎛ 이하여도 좋다. 이와 같이, 보디 영역(13) 전체의 주표면(10A)에 수직인 방향에서의 두께를 상기 범위로 함으로써, 보디 영역(13)의 형성에서 필요한 이온 주입의 횟수가 더 삭감되어, 한층 더 효율적인 제조가 가능한 반도체 장치를 제공할 수 있다.
또한, MOSFET(1)에서, 측벽면(20A) 중 적어도 하나의 오프 방위와 <01-10> 방향이 이루는 각이 5˚ 이하여도 좋다. 또한, 측벽면(20A) 중 적어도 하나의 오프 방위와 <-2110> 방향이 이루는 각이 5˚ 이하여도 좋다. 이와 같이, 측벽면(20A) 중 적어도 하나의 오프 방위와, 탄화규소 기판에서의 대표적인 오프 방위인 <01-10> 방향 및 <-2110> 방향이 이루는 각을 상기 범위로 함으로써, 측벽면(20A)을 포함하는 트렌치(20)를 용이하게 형성할 수 있다.
또한, MOSFET(1)에서, 측벽면(20A) 중 적어도 하나의, <01-10> 방향에서의 {03-38}면에 대한 오프각은, -3˚ 이상 5˚ 이하여도 좋다. 또한, 측벽면(20A) 중 적어도 하나는, 기판(10)을 구성하는 탄화규소의 카본면측의 면이어도 좋다. 이것에 의해, 보디 영역(13)의 불순물 농도의 증가에 의한 채널 이동도의 저하를 더 효율적으로 억제할 수 있다.
다음에, 본 발명의 일 실시형태에 따른 반도체 장치의 제조 방법에 대해서, 도 1 내지 도 9를 참조하여 설명한다. 본 실시형태에 따른 반도체 장치의 제조 방법에서는, 상기 본 실시형태에 따른 반도체 장치로서의 MOSFET(1)가 제조된다.
도 2를 참조하면, 우선 공정(S10)으로서, 기판 준비 공정이 실시된다. 이 공정(S10)에서는, 이하에 설명하는 공정(S11) 내지 공정(S13)이 실시됨으로써, 탄화규소로 이루어지는 기판(10)이 준비된다. 우선, 공정(S11)으로서, 탄화규소 기판 준비 공정이 실시된다. 이 공정(S11)에서는, 도 3을 참조하면, 예컨대 4H-SiC로 이루어지는 잉곳이 슬라이스됨으로써 탄화규소 기판(11)이 준비된다.
다음에, 공정(S12)으로서, 에피택셜 성장층 형성 공정이 실시된다. 이 공정(S12)에서는, 에피택셜 성장에 의해, 탄화규소 기판(11)의 한쪽 주표면 상에, 도전형이 n형인 탄화규소층(16)이 형성된다. 그리고, 탄화규소층(16) 중, 뒤의 공정(S13)으로써 이온이 주입되지 않는 영역이 드리프트 영역(12)이 됨으로써, 드리프트 영역(12)이 형성된다.
다음에, 공정(S13)으로서, 이온 주입 공정이 실시된다. 이 공정(S13)에서는, 우선 예컨대 Al 이온이 주표면(10A)을 포함하는 영역에 주입되고, 도전형이 p형인 보디 영역(13)이 형성된다. 다음에, 예컨대 P 이온이, 상기 Al 이온의 주입 깊이보다 얕은 주입 깊이로 주표면(10A)을 포함하는 영역에 주입되어, 도전형이 n형인 소스 영역(14)이 형성된다. 그리고, 예컨대 Al 이온이, 상기 P 이온의 주입 깊이보다 얕은 주입 깊이로 주표면(10A)을 포함하는 영역에 더 주입되어, 도전형이 p형인 콘택트 영역(15)이 형성된다.
이와 같이, 상기 공정(S10)은, 도전형이 n형인 드리프트 영역(12)을 형성하는 공정과, 주표면(10A)을 포함하는 도전형이 n형인 소스 영역(14)과, 도전형이 p형인 보디 영역(13)을 서로 접촉하도록 형성하는 공정을 포함한다. 또한, 소스 영역과 보디 영역을 형성하는 공정에서는, 이온 주입에 의해 소스 영역(14)과 보디 영역(13)이 형성된다. 또한, 주표면(10A)에 수직인 방향에서 소스 영역(14)과 보디 영역(13) 사이에 끼인 영역은, 채널 영역을 포함하는 내부 영역(13A)이 된다.
또한, 상기 공정(S13)에서, 보디 영역(13)은, 불순물 농도가 3×1017 ㎝-3 이상 2×1018 ㎝-3 이하가 되도록 형성된다. 보다 구체적으로는, 보디 영역(13)의 형성에서, Al 이온은, 예컨대 10 ㎂ 이상 2000 ㎂ 이하의 빔 전류로써 주입된다. 이것에 의해, 채널 이동도의 저하 및 펀치스루의 발생을 억제하면서, MOSFET(1)의 임계값 전압을 실용적으로 적절한 범위 내에 설정할 수 있다.
또한, 상기 공정(S13)에서, 보디 영역(13)은, 주표면(10A)에 수직인 방향에서 주표면(10A)으로부터 드리프트 영역(12)과의 접촉면(12A)까지의 거리, 즉 보디 영역(13) 전체의 두께가 1.2 ㎛ 이하가 되도록 형성되는 것이 바람직하다. 보다 구체적으로는, 보디 영역(13)의 형성에서, Al 이온은, 예컨대 10 keV 이상 800 keV 이하의 주입 에너지로 주입된다. 이것에 의해, 보디 영역(13)의 형성에서 필요한 이온 주입의 횟수가 보다 삭감되어, 한층 더 효율적으로 MOSFET(1)를 제조할 수 있다.
또한, 상기 공정(S13)에서, 주표면(10A)에 수직인 방향에서 소스 영역(14)과 드리프트 영역(12) 사이에 끼인 영역인 내부 영역(13A)의 두께가, 0.1 ㎛ 이상 1 ㎛ 이하가 되도록 소스 영역(14)과 보디 영역(13)이 형성된다. 이것에 의해, 이온 주입에 의해 채널 영역을 포함하는 내부 영역(13A)을 용이하게 형성할 수 있다.
다음에, 공정(S20)으로서, 트렌치 형성 공정이 실시된다. 이 공정(S20)에서는, 도 4를 참조하면, 측벽면(20A)과 바닥면(20B)을 포함하고, 주표면(10A)측에 개구하는 트렌치(20)가 기판(10)에 형성된다. 보다 구체적으로는, 우선 주표면(10A)의 트렌치(20)를 형성해야 하는 영역 이외의 영역에서, 예컨대 레지스트로 이루어지는 마스크층(17)이 형성된다. 다음에, 예컨대 RIE(Reactive Ion Etching) 등의 드라이 에칭에 의해, 소스 영역(14)과 보디 영역(13)을 관통하면서, 바닥면(20B)이 드리프트 영역(12)에 위치하도록 트렌치(20)가 형성된다. 다음에, 도 5를 참조하면, 예컨대 염소 가스 등의 할로겐계 가스를 이용한 열 에칭에 의해, 측벽면(20A)의 {0001}면에 대한 오프각이 50˚ 이상 65˚ 이하가 된다. 또한, 상기 공정(S20)에서는, 보디 영역(13) 및 소스 영역(14)이 접촉하도록 인접하여 노출하는 트렌치 벽면의 {0001}면에 대한 오프각이, 모두 50˚ 이상 65˚ 이하가 되도록 형성되어도 좋다. 그리고, 도 6을 참조하면, 트렌치(20)의 형성이 완료한 후에, 마스크층(17)이 제거된다.
또한, 상기 공정(S20)에서, 트렌치(20)는, 측벽면(20A) 중 적어도 하나의 오프 방위와 <01-10> 방향이 이루는 각이 5˚ 이하가 되도록 형성되어도 좋다. 또한, 트렌치(20)는, 측벽면(20A) 중 적어도 하나의 오프 방위와 <-2110> 방향이 이루는 각이 5˚ 이하가 되도록 형성되어도 좋다. 이와 같이, 탄화규소 기판의 대표적인 오프 방위와 측벽면(20A) 중 적어도 하나의 오프 방위가 이루는 각을 상기 범위로 함으로써, 측벽면(20A)을 포함하는 트렌치(20)를 용이하게 기판(10)에 형성할 수 있다.
또한, 상기 공정(S20)에서, 트렌치(20)는, 측벽면(20A) 중 적어도 하나의, <01-10> 방향에서의 {03-38}면에 대한 오프각이 -3˚ 이상 5˚ 이하가 되도록 형성되어도 좋다. 또한, 트렌치(20)는 측벽면(20A) 중 적어도 하나가 기판(10)을 구성하는 탄화규소의 카본면측의 면이 되도록 형성되어도 좋다. 이것에 의해, 보디 영역(13)의 불순물 농도의 증가에 의한 채널 이동도의 저하를 보다 효과적으로 억제할 수 있다.
또한, 본 실시형태에 따른 반도체 장치의 제조 방법에서는, 상기 공정(S20)에서, RIE 등의 드라이 에칭 후 열 에칭을 기판(10)에 더 실시함으로써, {0001}면에 대한 오프각이 50˚ 이상 65˚ 이하의 측벽면(20A)을 갖는 트렌치(20)가 형성되지만, 이것으로 한정되지 않는다. 예컨대 에칭 속도의 이방성이 높은 RIE를 채용함으로써, 열 에칭을 실시하지 않고, {0001}면에 대한 오프각이 50˚ 이상 65˚ 이하의 측벽면(20A)을 갖는 트렌치(20)가 형성되어도 좋다.
다음에, 공정(S30)으로서, 활성화 어닐링 공정이 실시된다. 이 공정(S30)에서는, 기판(10)을 가열함으로써, 상기 공정(S10)에서 도입된 불순물이 활성화된다.
다음에, 공정(S40)으로서, 산화막 형성 공정이 실시된다. 이 공정(S40)에서는, 도 7을 참조하면, 예컨대 산소를 포함하는 분위기 내에서 기판(10)이 가열되고, 측벽면(20A) 및 바닥면(20B), 및 주표면(10A)을 덮도록 산화막(30)이 형성된다.
다음에, 공정(S50)으로서, 질소 원자 도입 공정이 실시된다. 이 공정(S50)에서는, 질소 원자를 포함하는 가스를 함유하는 분위기 내에서 기판(10)을 가열함으로써, 산화막(30)과 기판(10)을 구성하는 탄화규소의 계면을 포함하는 영역에 질소 원자가 도입된다. 이 공정(S50)은 필수 공정이 아니지만, 이것을 실시함으로써, 산화막(30)과 기판(10)을 구성하는 탄화규소의 계면을 포함하는 영역에 존재하는 계면 준위를 저감시킬 수 있다. 이 때문에 계면 준위의 존재에 기인한 채널 이동도의 저하를 억제할 수 있다. 질소 원자를 포함하는 가스로서는, 예컨대 NO(일산화탄소), NO2(이산화질소) 및 N2O(아산화질소) 등이 이용되어도 좋다. 또한, 이 공정(S50)에서는, 전술한 바와 같이 질소 원자를 포함하는 가스를 함유하는 분위기 내에서 기판(10)을 가열한 후, 예컨대 아르곤 분위기 내에서 기판(10)을 더 가열하여도 좋다.
다음에, 공정(S60)으로서, 드레인 전극 형성 공정이 실시된다. 이 공정(S60)에서는, 도 8을 참조하면, 탄화규소 기판(11)에서, 드리프트 영역(12)이 형성되는 측과는 반대측의 한쪽 주표면 상에, 예컨대 Ni로 이루어지는 막이 형성된다. 그 후, 합금화 열처리가 실시되고, 상기 Ni로 이루어지는 막 중 적어도 일부가 실리사이드화됨으로써, 드레인 전극(70)이 형성된다.
다음에, 공정(S70)으로서, 게이트 전극 형성 공정이 실시된다. 이 공정(S70)에서는, 예컨대 LPCVD(Low Pressure Chemical Vapor Deposition)법에 의해, 트렌치(20) 안을 충전하도록, 불순물이 첨가된 폴리실리콘막이 형성된다. 이것에 의해, 산화막(30) 상에 접촉하도록 게이트 전극(40)이 형성된다.
다음에, 공정(S80)으로서, 층간 절연막 형성 공정이 실시된다. 이 공정(S80)에서는, 예컨대 P(Plasma)-CVD법에 의해, 절연체인 SiO2로 이루어지는 층간 절연막(50)이, 게이트 전극(40) 및 산화막(30)을 덮도록 형성된다.
다음에, 공정(S90)으로서, 소스 전극 형성 공정이 실시된다. 이 공정(S90)에서는, 도 9를 참조하면, 우선 소스 전극(60)을 형성해야 하는 영역에서, 층간 절연막(50) 및 산화막(30)이 제거되어, 소스 영역(14) 및 콘택트 영역(15)이 노출된 영역이 형성된다. 그리고, 드레인 전극(70)과 마찬가지로, 이 영역에 예컨대 Ni로 이루어지는 막이 형성되고, 이 막의 적어도 일부가 실리사이드화됨으로써, 소스 전극(60)이 형성된다.
다음에, 공정(S100)으로서, 소스 배선 형성 공정이 실시된다. 이 공정(S100)에서는, 도 1을 참조하면, 예컨대 증착법에 의해 Al 등의 도전체로 이루어지는 소스 배선(80)이, 소스 전극(60) 상에 접촉하도록 형성된다. 이상의 공정(S10) 내지 (S100)을 실시함으로써 MOSFET(1)가 제조되고, 본 실시형태에 따른 반도체 장치의 제조 방법이 완료된다. 이상과 같이, 본 실시형태에 따른 반도체 장치의 제조 방법에 의하면, 채널 이동도의 저하 및 펀치스루의 발생을 억제하면서, MOSFET(1)를 효율적으로 제조할 수 있다.
이번에 개시된 실시형태는 모든 점에서 예시로서, 제한적인 것이 아닌 것으로 생각되어야 한다. 본 발명의 범위는 상기한 설명이 아니라 청구범위에 의해 표시되고, 청구범위와 균등한 의미, 및 범위 내에서의 모든 변경이 포함되는 것이 의도된다.
본 발명의 반도체 장치 및 그 제조 방법은, 채널 이동도의 저하 및 펀치스루의 발생을 억제하면서, 효율적으로 제조하는 것이 요구되는 반도체 장치, 및 그 제조 방법에서 특히 유리하게 적용될 수 있다.
1: MOSFET, 10: 기판, 10A: 주표면, 11: 탄화규소 기판, 12: 드리프트 영역, 12A: 접촉면, 13: 보디 영역, 13A: 내부 영역, 14: 소스 영역, 15: 콘택트 영역, 16: 탄화규소층, 17: 마스크층, 20: 트렌치, 20A: 측벽면, 20B: 바닥면, 30: 산화막, 40: 게이트 전극, 50: 층간 절연막, 60: 소스 전극, 70: 드레인 전극, 80: 소스 배선.

Claims (9)

  1. {0001}면에 대한 오프각이 50˚ 이상 65˚ 이하인 벽면(20A)을 가지며 한쪽 주표면(10A)측에 개구하는 트렌치(20)가 형성되고, 탄화규소로 이루어지는 기판(10)과,
    상기 트렌치(20)의 상기 벽면(20A)상에 접촉하여 형성된 산화막(30)과,
    상기 산화막(30)상에 접촉하여 배치된 전극(40)을 구비하고,
    상기 기판(10)은,
    상기 한쪽 주표면(10A)과 상기 벽면(20A)을 포함하도록 형성된 제1 도전형의 소스 영역(14)과,
    상기 벽면(20A)을 포함하고, 상기 소스 영역(14)에 접촉하도록 형성된 제2 도전형의 보디 영역(13)과,
    상기 벽면(20A)을 포함하고, 상기 소스 영역(14)과의 사이에 상기 보디 영역(13)을 끼우도록 상기 보디 영역(13)에 접촉하여 형성된 제1 도전형의 드리프트 영역(12)을 포함하고,
    상기 소스 영역(14) 및 상기 보디 영역(13)은 이온 주입에 의해 형성되어 있으며,
    상기 보디 영역(13)에서 상기 소스 영역(14)과 상기 드리프트 영역(12) 사이에 끼인 영역(13A)의 상기 한쪽 주표면(10A)에 수직인 방향에서의 두께는, 1 ㎛ 이하이고,
    상기 보디 영역(13)의 불순물 농도는, 3×1017 ㎝-3 이상인 것인 반도체 장치(1).
  2. 제1항에 있어서, 상기 보디 영역(13)의 불순물 농도는, 2×1018 ㎝-3 이하인 것인 반도체 장치(1).
  3. 제1항 또는 제2항에 있어서, 상기 보디 영역(13)에서 상기 소스 영역(14)과 상기 드리프트 영역(12) 사이에 끼인 영역(13A)의 상기 한쪽 주표면(10A)에 수직인 방향에서의 두께는, 0.1 ㎛ 이상인 것인 반도체 장치(1).
  4. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 한쪽 주표면(10A)에 수직인 방향에서, 상기 한쪽 주표면(10A)으로부터 상기 보디 영역(13)과 상기 드리프트 영역(12)의 접촉면(12A)까지의 거리는, 1.2 ㎛ 이하인 것인 반도체 장치(1).
  5. 제1항 내지 제4항 중 어느 한 항에 있어서, 상기 벽면(20A)의 오프 방위와 <01-10> 방향이 이루는 각은 5˚ 이하인 것인 반도체 장치(1).
  6. 제5항에 있어서, 상기 벽면(20A)의, <01-10> 방향에서의 {03-38}면에 대한 오프각은 -3˚ 이상 5˚ 이하인 것인 반도체 장치(1).
  7. 제1항 내지 제4항 중 어느 한 항에 있어서, 상기 벽면(20A)의 오프 방위와 <-2110> 방향이 이루는 각은 5˚ 이하인 것인 반도체 장치(1).
  8. 제1항 내지 제7항 중 어느 한 항에 있어서, 상기 벽면(20A)은, 상기 기판(10)을 구성하는 탄화규소의 카본면측의 면인 것인 반도체 장치(1).
  9. 탄화규소로 이루어지는 기판(10)을 준비하는 공정과,
    상기 기판(10)의 한쪽 주표면(10A)측에 개구하고 {0001}면에 대한 오프각이 50˚ 이상 65˚ 이하인 벽면(20A)을 갖는 트렌치(20)를 상기 기판(10)에 형성하는 공정과,
    상기 벽면(20A)상에 접촉하는 산화막(30)을 형성하는 공정과,
    상기 산화막(30)상에 접촉하는 전극(40)을 형성하는 공정을 포함하고,
    상기 기판(10)을 준비하는 공정은,
    제1 도전형의 드리프트 영역(12)을 형성하는 공정과,
    상기 한쪽 주표면(10A)을 포함하는 제1 도전형의 소스 영역(14)과, 제2 도전형의 보디 영역(13)을 서로 접촉하도록 형성하는 공정을 포함하고,
    상기 트렌치(20)를 형성하는 공정에서는, 상기 소스 영역(14)과 상기 보디 영역(13)을 관통하고, 상기 드리프트 영역(12)에 도달하는 상기 트렌치(20)가 형성되며,
    상기 소스 영역(14)과 상기 보디 영역(13)을 형성하는 공정에서는, 상기 한쪽 주표면(10A)에 수직인 방향에서의 상기 소스 영역(14)과 상기 드리프트 영역(12) 사이에 끼인 영역(13A)의 두께가 1 ㎛ 이하가 되고, 상기 보디 영역(13)의 불순물 농도가 3×1017 ㎝-3 이상이 되도록, 이온 주입에 의해 상기 소스 영역(14)과 상기 보디 영역(13)이 형성되는 것인 반도체 장치의 제조 방법.
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