JP3610721B2 - 炭化珪素半導体装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は、炭化珪素半導体装置およびその製造方法に関し、炭化珪素半導体装置として、例えば、絶縁ゲート型電界効果トランジスタ、とりわけ大電力用の縦型MOSFET等として用いることができるものである。
【0002】
【従来の技術】
従来、炭化珪素半導体装置として、低オン抵抗、高耐圧に優れた溝ゲート型パワーMOSFETが提案されている(特開平7−326755号公報、あるいは特開平8−70124号公報)。
この溝ゲート型パワーMOSFETは、図17に示すように、n+ 型の単結晶炭化珪素(SiC)半導体基板1とn− 型エピタキシャル層2とp型エピタキシャル層3により六方晶系の単結晶炭化珪素よりなる半導体基板4が構成されており、その上面(主表面)を略(0001−)カーボン面としている。
【0003】
p型エピタキシャル層3の表層部の所定領域には、n+ 型ソース領域5が形成されており、n+ 型ソース領域5の所定位置には溝(トレンチ)7が形成されている。この溝7は、n+ 型ソース領域5とp型エピタキシャル層3を貫通してn− 型エピタキシャル層2に達し、p型エピタキシャル層3の表面に垂直な側面7aおよびp型エピタキシャル層3の表面に平行な底面7bを有する。
【0004】
溝7の内部には、ゲート絶縁膜9が形成され、このゲート絶縁膜9内にはゲート電極層10が充填されている。ゲート電極層10上には、層間絶縁膜11が配置されている。さらに、層間絶縁膜11上を含めたn+ 型ソース領域5の表面およびp型エピタキシャル層3の表面には、ソース電極層12が形成され、このソース電極層12はn+ 型ソース領域5とp型エピタキシャル層3に共に接している。また、n+ 型炭化珪素半導体基板1の表面(半導体基板4の裏面)には、ドレイン電極層13が形成されている。
【0005】
なお、ゲート電極層10に正電圧を印加することで、溝7の側面7aでのp型エピタキシャル層3の表面がチャネルとなって、ソース電極層12とドレイン電極層13の間に電流が流れる。
【0006】
【発明が解決しようとする課題】
上述した溝ゲート型パワーMOSFETにおけるソース・ドレイン間耐圧は、p型エピタキシャル層3とn− 型エピタキシャル層2のpn接合のアバランシェ条件と、p型エピタキシャル層3が全域空乏化してパンチスルーが生じる条件で決定される。従って、パンチスルーを防止し、かつアバランシェ発生電圧を高くするためには、p型エピタキシャル層3の不純物濃度を十分高くし、n+ 型ソース領域5とn− 型エピタキシャル層2に挟まれた領域の厚さaを十分厚くする必要がある。
【0007】
しかしながら、p型エピタキシャル層3の不純物濃度を高くすると、ゲート閾値電圧が高くなり、また不純物散乱の増大によりチャネル移動度が低下し、オン抵抗が大きくなる。また、厚さaを大きくすると、チャネル長が長くなり、オン抵抗が大きくなるという課題がある。
そこで、本出願人は、図18に示すように、溝7の側面7aにおいて、n+ 型ソース領域5、p型エピタキシャル層3、およびn− 型エピタキシャル層2の表面に、n型の炭化珪素の薄膜半導体層8をエピタキシャル成長法により形成した半導体装置を提案した(特願平7−229487号)。
【0008】
この図18に示す半導体装置においては、薄膜半導体層8をチャネル形成領域とし、ゲート電極層10に電圧を印加してゲート絶縁膜9に電界を加えることにより、薄膜半導体層8に蓄積型チャネルを誘起させて、ソース電極層12とドレイン電極層13の間に電流を流すようにしている。
このように、MOSFETの動作モードを、チャネル形成層の導電型を反転させることなくチャネルを誘起する蓄積モードとすることで、導電型を反転させチャネルを誘起する反転モードのMOSFETに比べ、低いゲート電圧でMOSFETを動作させることができる。
【0009】
また、p型エピタキシャル層3の不純物濃度とチャネルが形成される薄膜半導体層8の不純物濃度を独立に制御することができるため、p型エピタキシャル層3の不純物濃度を高くし、n+ 型ソース領域5とn− 型エピタキシャル層2に挟まれた厚さaを小さくすることにより、チャネル長を短くすることができ、高耐圧で、かつオン抵抗を低くすることができる。
【0010】
また、チャネルが形成される薄膜半導体層8の不純物濃度を低くすることにより、ゲート閾値電圧を低くしたりキャリアが流れるときの不純物拡散の影響を小さくすることができるため、チャネル移動度を大きくすることができ、さらにオン抵抗を小さくし電力損失を小さくすることができる。
従って、図18に示す溝ゲート型パワーMOSFETによれば、高耐圧、低電力損失で、ゲート閾値電圧が低い炭化珪素半導体装置を得ることができる。
【0011】
しかしながら、先に提案した図18に示す溝ゲート型パワーMOSFETにおいては、薄膜半導体層8が堆積する結晶の面方位をどのようにするかについては検討されていない。その面方位によっては、ソース・ドレイン間耐圧にばらつきが生じ、薄膜半導体層8を形成しないものに比べて、ソース・ドレイン間耐圧を高耐圧に維持できない可能性がある。
【0012】
そこで、本発明は、溝側面に炭化珪素の薄膜を形成した場合においても、ソース・ドレイン間耐圧のばらつきを少なくし、高耐圧の維持を容易にすることを目的とする。
【0013】
【課題を解決するための手段】
本発明者らは、薄膜半導体層8の表面の面方位、すなわちチャネルが形成される面が異なる溝ゲート型パワーMOSFETを作製し課題解決の検討を行った。
溝7を略[112−0]方向に対して平行な複数の溝側面からなる形状とし、溝7側面に薄膜半導体層8を形成した場合、薄膜半導体層8の表面の面方位は略{11−00}面となる。また、溝7を略[11−00]方向に対して平行な複数の面からなる溝形状とし、溝7側面に薄膜半導体層8を形成した場合、薄膜半導体層8の面方位は略{112−0}面となる。
【0014】
薄膜半導体層8の表面の面方位としては、上記した2つが代表的なものであり、その両者について検討を行ったころ、前者のものでは、表面形状の凹凸が少なくなるものの、ウエハ間、ウエハ面内でソース・ドレイン間耐圧にばらつきが生じたのに対し、後者のものでは、ウエハ間、ウエハ面内でソース・ドレイン間耐圧にばらつきがなく、薄膜半導体層8を形成しない場合の耐圧(設計耐圧)と同等な耐圧に維持することが容易にできた。
【0015】
この結果について、薄膜半導体層8の不純物濃度とソース・ドレイン間耐圧の関係を示すシミュレーションから検討を行った。図19に、ソース・ドレイン間耐圧が1000Vである溝ゲート型パワーMOSFETに、膜厚250nmで一定の膜厚の薄膜半導体層8を追加した場合のシミュレーションから予想されるソース・ドレイン間耐圧の不純物濃度依存性の一例を示す。
【0016】
図19に示すように、薄膜半導体層8の不純物濃度が7×1015cm−3以下の領域では、薄膜半導体層8を形成しない場合の耐圧である1000Vを維持しており、不純物濃度が7×1015cm−3からわずかに増加しても耐圧は急激に減少していく。不純物濃度が2×1016cm−3以上になると、耐圧は0Vとなる。従って、薄膜半導体層8の不純物濃度が7×1015cm−3以下であれば、耐圧は設計耐圧の1000Vを維持することができ、何らかの理由で不純物濃度に多少ばらつきが発生したとしても、耐圧にばらつきは発生しない。一方、薄膜半導体層8の不純物濃度の中心値が1×1016cm−3付近では、何らかの理由で不純物濃度がばらついた場合、耐圧は広範囲にばらつく。この耐圧のばらつきの範囲は、不純物濃度のばらつきの範囲で決まる。
【0017】
薄膜半導体層8のチャネル面を略{112−0}面にした場合には、ソース・ドレイン間耐圧が設計耐圧を維持していることから、薄膜半導体層8の不純物濃度の中心値が、設計耐圧を維持できるほどの低濃度領域にあるものと考えられる。また、薄膜半導体層8のチャネル面を略{11−00}面にした場合には、薄膜半導体層8の不純物濃度の中心値が、チャネル面を略{112−0}面にした場合に比べ、高濃度であり、ちょうど耐圧遷移領域にあるものと考えられる。
【0018】
すなわち、p型エピタキシャル層3とゲート絶縁膜9の間にp型エピタキシャル層3とは不純物濃度が異なる薄膜半導体層8を配置する構造では、ソース・ドレイン間耐圧を維持するためには、薄膜半導体層8の不純物濃度が低濃度であることが必要不可欠であるが、チャネル面を略{112−0}面にすることで、薄膜半導体層8の不純物濃度を容易に低濃度にすることができ、高耐圧で、ウエハ間、ウエハ面内でばらつきのない溝ゲート型パワーMOSFETを得ることができる。
【0019】
本発明は上記検討を基になされたもので、請求項1に記載の発明は、第1の半導体層を貫通する溝の側面に炭化珪素の薄膜半導体層(第2の半導体層)が形成された溝ゲート型パワーMOSFETにおいて、溝を[11−00]方向に対し平行な側面を有する溝形状とし、溝側面に第1導電型の第2の半導体層を形成したことを特徴としている。
【0020】
従って、第2の半導体層の面方位は{112−0}面になるため、第2の半導体層の低濃度化が容易になり、ソース・ドレイン間耐圧を、第2の半導体層を形成しない場合と同等な耐圧に維持することが可能になる。この場合、請求項2に記載の発明のように、溝の形状を各内角が等しい六角形にすれば、隣接する溝側面がなす角度は120度となり、オフ時にソース・ドレイン間に高電圧が印加された場合に、隣接する溝側面が形成する領域で電界集中によるアバランシェブレークダウンは発生しない。従って、ソース・ドレイン間耐圧の耐圧設計においては、高抵抗半導体層と第1の半導体層の不純物濃度及びその膜厚で決まる耐圧を考えればよいので、高耐圧設計が可能になる。
【0021】
なお、薄膜半導体層8の膜厚が厚いときには不純物濃度を低くする必要があるので、請求項1に記載の発明のように、第2の半導体層の膜厚が250nm以上のときに不純物濃度を7×1015cm-3以下にすれば、第2の半導体層を形成しないものと同等の耐圧を得ることができる。
【0024】
【発明の実施の形態】
以下、本発明を図に示す実施形態について説明する。
図1に、本実施形態におけるnチャネルタイプの溝ゲート型パワーMOSFET(縦型パワーMOSFET)を示す。
低抵抗半導体層としてのn+ 型炭化珪素半導体基板1は、六方晶炭化珪素が用いられている。このn+ 型炭化珪素半導体基板1上に、高抵抗半導体層としてのn− 型炭化珪素半導体層(n− 型エピタキシャル層)2と第1の半導体層としてのp型炭化珪素半導体層(p型エピタキシャル層)3が順次積層されている。このように、n+ 型炭化珪素半導体基板1とn− 型エピタキシャル層2とp型エピタキシャル層3とから単結晶炭化珪素よりなる半導体基板4が構成されており、その上面を略(0001−)カーボン面としている。
【0025】
p型エピタキシャル層3内の表層部における所定領域には、半導体領域としてのn+ 型ソース領域5が形成されている。さらに、p型エピタキシャル層3内の表層部におけるn+ 型ソース領域5の外周側の所定領域には、低抵抗p型炭化珪素領域6が形成されている。
また、n+ 型ソース領域5の所定領域に溝7が形成され、この溝7は、n+ 型ソース領域5とp型エピタキシャル層3を貫通しn− 型エピタキシャル層2に達している。溝7は半導体基板4の表面に垂直な側面7aおよび半導体基板4の表面に平行な底面7bを有する。
【0026】
また、溝7の側面7aは略[11−00]方向に延設されている。この場合、[11−00]方向は、<11−00>、<101−0>、<011−0>、<1−100>、<101−0>、<0110−>の6つの方向を総称したものであり、溝7の側面7aは、略[11−00]方向に対して平行である複数の面から構成される。
【0027】
また、溝7の側面7aの平面形状は、各内角が略等しい六角形となっている。つまり、図2の半導体基板4の平面図に示すように、六角形の6つの辺S1、S2、S3、S4、S5、S6において、辺S1とS2となす角度(内角)、辺S2とS3となす角度(内角)、辺S3とS4となす角度(内角)、辺S4とS5となす角度(内角)、辺S5とS6となす角度(内角)、辺S6とS1となす角度(内角)は略120゜となっている。
【0028】
図1の溝7の側面7aにおけるn+ 型ソース領域5とp型エピタキシャル層3とn− 型エピタキシャル層2の表面には、n型の炭化珪素の薄膜半導体層(第2の半導体層)8が延設されている。薄膜半導体層8は、厚さがおよそ100〜500nm程度の薄膜よりなり、薄膜半導体層8の結晶型は、p型エピタキシャル層3の結晶型と同じであり、例えば、6H−SiCとなっている。この他にも4H−SiCであったり、3C−SiCであってもよい。また、薄膜半導体層8の不純物濃度は、n+ 型炭化珪素半導体基板1およびn+ 型ソース領域5の不純物濃度より低くなっている。
【0029】
さらに、溝7内での薄膜半導体層8の表面と溝7の底面7bにはゲート絶縁膜9が形成されている。溝7内におけるゲート絶縁膜9の内側には、ゲート電極層10が充填されている。ゲート電極層10は層間絶縁膜11にて覆われている。n+ 型ソース領域5の表面および低抵抗p型炭化珪素領域6の表面には第1の電極層としてのソース電極層12が形成されている。n+ 型炭化珪素半導体基板1の表面(半導体基板4の裏面)には、第2の電極層としてのドレイン電極層13が形成されている。
【0030】
このように構成された溝ゲート型パワーMOSFETにおいて、薄膜半導体層8にチャネルが形成されるため、チャネル形成面は略[11−00]方向に平行な面、すなわち、略{112−0}面となる。この{112−0}面は、(21−1−0)、(112−0)、(1−21−0)、(2−110)、(112−0−)、(1210−)の6つの面を総称したものである。
【0031】
次に、溝ゲート型パワーMOSFETの製造工程を、図3〜図14を用いて説明する。
まず、図3に示すように、主表面が(0001−)カーボン面であるn+ 型炭化珪素半導体基板1を用意し、その表面にn− 型エピタキシャル層2をエピタキシャル成長させ、さらにn− 型エピタキシャル層2上にp型エピタキシャル層3をエピタキシャル成長させる。このようにして、n+ 型炭化珪素半導体基板1とn− 型エピタキシャル層2とp型エピタキシャル層3とからなる半導体基板4が形成される。なお、n+ 型炭化珪素半導体基板1の結晶軸を約3.5°〜8°傾けてn− 型エピタキシャル層2、p型エピタキシャル層3を形成しており、半導体基板4の主表面の面方位は(0001−)カーボン面に一致した面とはならないため、略(0001−)カーボン面と表記した。
【0032】
次に、図4に示すように、p型エピタキシャル層3の表層部の所定領域に、n+ 型ソース領域5を例えば窒素のイオン注入により形成する。さらに、p型エピタキシャル層3の表層部の別の所定領域に低抵抗p型炭化珪素領域6を例えばアルミニウムのイオン注入により形成する。
そして、図5に示すように、ドライエッチング法としてRIE(Reactive Ion Etching)法を用い、n+ 型ソース領域5及びp型エピタキシャル層3をともに貫通してn− 型エピタキシャル層2に達する溝7を形成する。この時、溝7の側面7aが略[11−00]方向に平行となるように溝7を形成する。それゆえ、図2に示すように、上面から見た溝7の側面7aの平面形状は、各内角が略等しい六角形となる。なお、プロセス上の理由により、溝7の側面7aは、精度よく[11−00]方向に平行になるとは限らないので、略[11−00]としている。
【0033】
さらに、図6に示すように、エピタキシャル成長法により溝7の内壁(側面7aおよび底面7b)を含めた半導体基板4の上面に薄膜半導体層8を形成する。具体的には、CVD法により、6H−SiCの上に6H−SiCの薄膜層をホモエピタキシャル成長させ、溝7の内壁におけるn+ 型ソース領域5、p型エピタキシャル層3およびn− 型エピタキシャル層2の表面に延びる薄膜半導体層8を形成する。
【0034】
このとき、エピ成長速度は(0001−)カーボン面に比べて、それに垂直な方向では8〜10倍以上であるので、薄膜半導体層8を溝側面7aで厚く溝底面7bで薄く形成することができる。また、ここで、溝側面7aの薄膜半導体層8の不純物濃度は、図19を用いて説明したように、設計耐圧を維持できるほどに低濃度にする。具体的には、膜厚が250nm以上のときに7×1015cm−3以下の不純物濃度にする。
【0035】
この薄膜半導体層8の形成工程において、溝形成工程によって生じた表面凹凸を低減しながら成長する。よって、チャネル形成面は平坦な面となり、チャネル移動度が向上する。また、薄膜半導体層8にはRIE法によるイオン衝撃で生じる結晶欠陥は存在しないので、移動度の低下を防止することができ、ソース・ドレイン間のオン抵抗を低減することができる。
【0036】
引き続き、図7に示すように、熱酸化により半導体基板4および薄膜半導体層8の表面と溝7の底面7bにはゲート絶縁膜(熱酸化膜)9を形成する。このとき、熱酸化膜は側面7aで薄く基板表面および溝底面7bで厚くなり、半導体基板4表面上および溝底面7b上にエピ成長で形成された薄膜半導体層8が酸化膜になる。これは、六方晶炭化珪素の酸化速度が(0001−)カーボン面で最も速く(0001−)カーボン面に垂直な面に比べ約5倍であるからである。このようにして、エピタキシャル成長による薄膜半導体層8のうち半導体基板4表面上および溝底面7bの薄膜半導体層8が熱酸化して溝側面7aにのみ薄膜半導体層8が残ることとなる。
【0037】
このゲート絶縁膜9の形成工程において、前述したようにチャネル形成面は平坦な面となるので、チャネル形成面に形成されるゲート絶縁膜(ゲート酸化膜)9の膜厚も均一とすることができる。その結果、完成したMOSFETにおいて、ゲート電圧印加時に局所的な電界集中箇所はない。そのため、ゲート酸化膜耐圧を向上することができる。また、同様な理由からゲート酸化膜寿命を長くすることができる。
【0038】
そして、図8に示すように、溝7内のゲート絶縁膜9の内側に、ゲート電極層10を充填する。さらに、図9に示すように、ゲート電極層10の上面に絶縁膜11を形成する。その後、図1に示すように、層間絶縁膜11上を含むn+ 型ソース領域5と低抵抗p型炭化珪素領域6の上に、ソース電極層12を形成する。また、n+ 型炭化珪素半導体基板1の表面に、ドレイン電極層13を形成して、溝ゲート型パワーMOSFETを完成する。
【0039】
なお、上述した実施形態において、n+ 型ソース領域5と低抵抗p型炭化珪素層6に形成されるソース電極層12は、異なる材料でもよい。また、低抵抗p型炭化珪素層6は省略も可能であり、この場合、ソース電極層12はn+ 型ソース領域5と第1のp型エピタキシャル層3に接するように形成される。また、ソース電極層12は、少なくともn+ 型ソース領域5の表面に形成されていればよい。
【0040】
さらに、本発明に係る炭化珪素半導体装置は、上述したnチャネル縦型のMOSFETに限らず、図1においてp型とn型を入れ替えた、pチャネル縦型MOSFETにおいても同様に適用することができる。
さらに、図1に示す構成では、溝7は半導体基板4の表面に対し側面7aがほぼ90゜となっているが、図10に示すように、溝7の側面7aと半導体基板4の表面のなす角度は必ずしも90゜に近くなくてもよい。また、溝7は底面を有しないV字型でもよい。さらに図11に示すように溝7の側面7aは平面でなくてもよく、滑らかな曲面でもよい。
【0041】
なお、溝7の側面7aと半導体基板4の表面のなす角度は、チャネル移動度が大きくなるように設計することにより、より良い効果が得られる。
また、図12に示すように、ゲート電極層10の上部が、n+ 型ソース領域5の上方に延びる形状であってもよい。本構成とすることで、n+ 型ソース領域5と薄膜半導体層8に誘起されたチャネルとの接続抵抗を低減することができる。
【0042】
さらに、図13に示すように、ゲート絶縁膜9の厚さは、チャネルが形成される薄膜半導体層8の中央部と下端でほぼ等しく、かつ薄膜半導体層8の下端より下までゲート電極層10が達している構造であってもよい。本構造とすることで薄膜半導体層8に誘起されたチャネルとドレイン領域との接続抵抗を低減することができる。さらには、図14に示すように実施してもよい。つまり、図12に示したようにゲート電極層10の上部が、n+ 型ソース領域5の上方に延びる形状であって、かつ、図13に示したように薄膜半導体層8の下端より下までゲート電極層10が延びている構造であってもよい。
【0043】
また、薄膜半導体層8とp型エピタキシャル層3とは異なる結晶型でもよく、例えば、p型エピタキシャル層3を6HのSiC、薄膜半導体層8を4HのSiCとしてキャリアが流れる方向の移動度を大きくすることにより低電力損失のMOSFETが得られる。
また、上述した実施形態においては、溝側面に成長させる薄膜層すなわち薄膜半導体層8をn型としているが、溝側面に成長させる薄膜層はn型に限らずp型であってもよい。なお、p型の場合には、図13のようにゲート電極層10の上部が、n+ 型ソース領域5の上方に延びる形状であって、かつ、溝側面に成長させる薄膜層の下端より下までゲート電極層10が延びている構造であることが望ましい。
【0044】
さらに、図15に示すように、溝7の側面の平面形状(詳しくは、ゲート電極層10側の形状)は、各内角が略等しい六角形としても良い。つまり、図16の基板4の平面図に示すように、六角形の6つの辺S11、S12、S13、S14、S15、S16において、辺S11とS12となす角度(内角)、辺S12とS13となす角度(内角)、辺S13とS14となす角度(内角)、辺S14とS15となす角度(内角)、辺S15とS16となす角度(内角)、辺S16とS11となす角度(内角)は略120度となっている。
【0045】
なお、本明細書において、六方晶系の単結晶炭化珪素の面および方向軸を表す場合、本来ならば図面に記載されているように、所要の数字の上にバーを付した表現を取るべきであるが、表現手段に制約があるため、所要の数字の上にバーを付す表現の代わりに、所要数字の後に「−」を付して表現している。
【図面の簡単な説明】
【図1】本発明の一実施形態に係る溝ゲート型パワーMOSFETの斜視図である。
【図2】図1に示す半導体基板4の平面図である。
【図3】図1に示す溝ゲート型パワーMOSFETの製造工程を説明するための断面図である。
【図4】図3に続く製造工程を説明するための断面図である。
【図5】図4に続く製造工程を説明するための断面図である。
【図6】図5に続く製造工程を説明するための断面図である。
【図7】図6に続く製造工程を説明するための断面図である。
【図8】図7に続く製造工程を説明するための断面図である。
【図9】図8に続く製造工程を説明するための断面図である。
【図10】図1に示す溝ゲート型パワーMOSFETの変形例を示す断面構造模式図である。
【図11】図1に示す溝ゲート型パワーMOSFETの変形例を示す断面構造模式図である。
【図12】図1に示す溝ゲート型パワーMOSFETの変形例を示す断面構造模式図である。
【図13】図1に示す溝ゲート型パワーMOSFETの変形例を示す断面構造模式図である。
【図14】図1に示す溝ゲート型パワーMOSFETの変形例を示す断面構造模式図である。
【図15】図1に示す溝ゲート型パワーMOSFETの変形例を示す斜視図である。
【図16】図15に示す半導体基板4の平面図である。
【図17】従来の溝ゲート型パワーMOSFETの断面構造模式図である。
【図18】本出願人が先に提案した溝ゲート型パワーMOSFETの断面構造模式図である。
【図19】ソース・ドレイン間耐圧が1000Vである溝ゲート型パワーMOSFETに薄膜半導体層を追加した場合のソース・ドレイン間耐圧の不純物濃度依存性を示す図である。
【符号の説明】
1…低抵抗半導体層としてのn+ 型炭化珪素半導体基板、
2…高抵抗半導体層としてのn− 型エピタキシャル層、
3…第1の半導体層としてのp型エピタキシャル層、4…半導体基板、
5…半導体領域としてのn+ 型ソース領域、7…溝、7a…側面、
7b…底面、8…第2の半導体層としての薄膜半導体層、
9…ゲート絶縁膜、10…ゲート電極層、11…層間絶縁膜、
12…第1の電極層としてのソース電極層、
13…第2の電極層としてのドレイン電極層。
Claims (2)
- 第1導電型の低抵抗半導体層と第1導電型の高抵抗半導体層と第2導電型の第1の半導体層とが積層され、六方晶系の単結晶炭化珪素よりなる半導体基板と、
前記第1の半導体層の表層部の所定領域に形成された第1導電型の半導体領域と、
前記半導体基板の表面から前記半導体領域と前記第1の半導体層を貫通し前記高抵抗半導体層に達するとともに、[11−00]方向に対して平行な側面を有する溝と、
前記溝の側面における少なくとも前記第1の半導体層の表面に形成された炭化珪素の薄膜よりなる第1導電型の第2の半導体層と、
少なくとも前記第2の半導体層の表面に形成されたゲート絶縁膜と、
前記溝内における前記ゲート絶縁膜の上に形成されたゲート電極層と、
前記半導体基板の表面のうち少なくとも前記半導体領域の一部の表面上に形成された第1の電極層と、
前記半導体基板の裏面に形成された第2の電極層とを備え、
前記第2の半導体層は、膜厚が250nm以上で不純物濃度が7×10 15 cm -3 以下であることを特徴とする炭化珪素半導体装置。 - 前記半導体基板の表面における前記溝の形状が、各内角が等しい六角形になっていることを特徴とする請求項1に記載の炭化珪素半導体装置。
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