JP3610721B2

JP3610721B2 - 炭化珪素半導体装置

Info

Publication number: JP3610721B2
Application number: JP05049797A
Authority: JP
Inventors: 有一竹内; 一都原
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 1997-03-05
Filing date: 1997-03-05
Publication date: 2005-01-19
Anticipated expiration: 2017-03-05
Also published as: JPH10247732A

Description

【０００１】
【発明の属する技術分野】
本発明は、炭化珪素半導体装置およびその製造方法に関し、炭化珪素半導体装置として、例えば、絶縁ゲート型電界効果トランジスタ、とりわけ大電力用の縦型ＭＯＳＦＥＴ等として用いることができるものである。
【０００２】
【従来の技術】
従来、炭化珪素半導体装置として、低オン抵抗、高耐圧に優れた溝ゲート型パワーＭＯＳＦＥＴが提案されている（特開平７−３２６７５５号公報、あるいは特開平８−７０１２４号公報）。
この溝ゲート型パワーＭＯＳＦＥＴは、図１７に示すように、ｎ^＋型の単結晶炭化珪素（ＳｉＣ）半導体基板１とｎ⁻型エピタキシャル層２とｐ型エピタキシャル層３により六方晶系の単結晶炭化珪素よりなる半導体基板４が構成されており、その上面（主表面）を略（０００１−）カーボン面としている。
【０００３】
ｐ型エピタキシャル層３の表層部の所定領域には、ｎ^＋型ソース領域５が形成されており、ｎ^＋型ソース領域５の所定位置には溝（トレンチ）７が形成されている。この溝７は、ｎ^＋型ソース領域５とｐ型エピタキシャル層３を貫通してｎ⁻型エピタキシャル層２に達し、ｐ型エピタキシャル層３の表面に垂直な側面７ａおよびｐ型エピタキシャル層３の表面に平行な底面７ｂを有する。
【０００４】
溝７の内部には、ゲート絶縁膜９が形成され、このゲート絶縁膜９内にはゲート電極層１０が充填されている。ゲート電極層１０上には、層間絶縁膜１１が配置されている。さらに、層間絶縁膜１１上を含めたｎ^＋型ソース領域５の表面およびｐ型エピタキシャル層３の表面には、ソース電極層１２が形成され、このソース電極層１２はｎ^＋型ソース領域５とｐ型エピタキシャル層３に共に接している。また、ｎ^＋型炭化珪素半導体基板１の表面（半導体基板４の裏面）には、ドレイン電極層１３が形成されている。
【０００５】
なお、ゲート電極層１０に正電圧を印加することで、溝７の側面７ａでのｐ型エピタキシャル層３の表面がチャネルとなって、ソース電極層１２とドレイン電極層１３の間に電流が流れる。
【０００６】
【発明が解決しようとする課題】
上述した溝ゲート型パワーＭＯＳＦＥＴにおけるソース・ドレイン間耐圧は、ｐ型エピタキシャル層３とｎ⁻型エピタキシャル層２のｐｎ接合のアバランシェ条件と、ｐ型エピタキシャル層３が全域空乏化してパンチスルーが生じる条件で決定される。従って、パンチスルーを防止し、かつアバランシェ発生電圧を高くするためには、ｐ型エピタキシャル層３の不純物濃度を十分高くし、ｎ^＋型ソース領域５とｎ⁻型エピタキシャル層２に挟まれた領域の厚さａを十分厚くする必要がある。
【０００７】
しかしながら、ｐ型エピタキシャル層３の不純物濃度を高くすると、ゲート閾値電圧が高くなり、また不純物散乱の増大によりチャネル移動度が低下し、オン抵抗が大きくなる。また、厚さａを大きくすると、チャネル長が長くなり、オン抵抗が大きくなるという課題がある。
そこで、本出願人は、図１８に示すように、溝７の側面７ａにおいて、ｎ^＋型ソース領域５、ｐ型エピタキシャル層３、およびｎ⁻型エピタキシャル層２の表面に、ｎ型の炭化珪素の薄膜半導体層８をエピタキシャル成長法により形成した半導体装置を提案した（特願平７−２２９４８７号）。
【０００８】
この図１８に示す半導体装置においては、薄膜半導体層８をチャネル形成領域とし、ゲート電極層１０に電圧を印加してゲート絶縁膜９に電界を加えることにより、薄膜半導体層８に蓄積型チャネルを誘起させて、ソース電極層１２とドレイン電極層１３の間に電流を流すようにしている。
このように、ＭＯＳＦＥＴの動作モードを、チャネル形成層の導電型を反転させることなくチャネルを誘起する蓄積モードとすることで、導電型を反転させチャネルを誘起する反転モードのＭＯＳＦＥＴに比べ、低いゲート電圧でＭＯＳＦＥＴを動作させることができる。
【０００９】
また、ｐ型エピタキシャル層３の不純物濃度とチャネルが形成される薄膜半導体層８の不純物濃度を独立に制御することができるため、ｐ型エピタキシャル層３の不純物濃度を高くし、ｎ^＋型ソース領域５とｎ⁻型エピタキシャル層２に挟まれた厚さａを小さくすることにより、チャネル長を短くすることができ、高耐圧で、かつオン抵抗を低くすることができる。
【００１０】
また、チャネルが形成される薄膜半導体層８の不純物濃度を低くすることにより、ゲート閾値電圧を低くしたりキャリアが流れるときの不純物拡散の影響を小さくすることができるため、チャネル移動度を大きくすることができ、さらにオン抵抗を小さくし電力損失を小さくすることができる。
従って、図１８に示す溝ゲート型パワーＭＯＳＦＥＴによれば、高耐圧、低電力損失で、ゲート閾値電圧が低い炭化珪素半導体装置を得ることができる。
【００１１】
しかしながら、先に提案した図１８に示す溝ゲート型パワーＭＯＳＦＥＴにおいては、薄膜半導体層８が堆積する結晶の面方位をどのようにするかについては検討されていない。その面方位によっては、ソース・ドレイン間耐圧にばらつきが生じ、薄膜半導体層８を形成しないものに比べて、ソース・ドレイン間耐圧を高耐圧に維持できない可能性がある。
【００１２】
そこで、本発明は、溝側面に炭化珪素の薄膜を形成した場合においても、ソース・ドレイン間耐圧のばらつきを少なくし、高耐圧の維持を容易にすることを目的とする。
【００１３】
【課題を解決するための手段】
本発明者らは、薄膜半導体層８の表面の面方位、すなわちチャネルが形成される面が異なる溝ゲート型パワーＭＯＳＦＥＴを作製し課題解決の検討を行った。
溝７を略［１１２−０］方向に対して平行な複数の溝側面からなる形状とし、溝７側面に薄膜半導体層８を形成した場合、薄膜半導体層８の表面の面方位は略｛１１−００｝面となる。また、溝７を略［１１−００］方向に対して平行な複数の面からなる溝形状とし、溝７側面に薄膜半導体層８を形成した場合、薄膜半導体層８の面方位は略｛１１２−０｝面となる。
【００１４】
薄膜半導体層８の表面の面方位としては、上記した２つが代表的なものであり、その両者について検討を行ったころ、前者のものでは、表面形状の凹凸が少なくなるものの、ウエハ間、ウエハ面内でソース・ドレイン間耐圧にばらつきが生じたのに対し、後者のものでは、ウエハ間、ウエハ面内でソース・ドレイン間耐圧にばらつきがなく、薄膜半導体層８を形成しない場合の耐圧（設計耐圧）と同等な耐圧に維持することが容易にできた。
【００１５】
この結果について、薄膜半導体層８の不純物濃度とソース・ドレイン間耐圧の関係を示すシミュレーションから検討を行った。図１９に、ソース・ドレイン間耐圧が１０００Ｖである溝ゲート型パワーＭＯＳＦＥＴに、膜厚２５０ｎｍで一定の膜厚の薄膜半導体層８を追加した場合のシミュレーションから予想されるソース・ドレイン間耐圧の不純物濃度依存性の一例を示す。
【００１６】
図１９に示すように、薄膜半導体層８の不純物濃度が７×１０^１５ｃｍ^−３以下の領域では、薄膜半導体層８を形成しない場合の耐圧である１０００Ｖを維持しており、不純物濃度が７×１０^１５ｃｍ^−３からわずかに増加しても耐圧は急激に減少していく。不純物濃度が２×１０^１６ｃｍ^−３以上になると、耐圧は０Ｖとなる。従って、薄膜半導体層８の不純物濃度が７×１０^１５ｃｍ^−３以下であれば、耐圧は設計耐圧の１０００Ｖを維持することができ、何らかの理由で不純物濃度に多少ばらつきが発生したとしても、耐圧にばらつきは発生しない。一方、薄膜半導体層８の不純物濃度の中心値が１×１０^１６ｃｍ^−３付近では、何らかの理由で不純物濃度がばらついた場合、耐圧は広範囲にばらつく。この耐圧のばらつきの範囲は、不純物濃度のばらつきの範囲で決まる。
【００１７】
薄膜半導体層８のチャネル面を略｛１１２−０｝面にした場合には、ソース・ドレイン間耐圧が設計耐圧を維持していることから、薄膜半導体層８の不純物濃度の中心値が、設計耐圧を維持できるほどの低濃度領域にあるものと考えられる。また、薄膜半導体層８のチャネル面を略｛１１−００｝面にした場合には、薄膜半導体層８の不純物濃度の中心値が、チャネル面を略｛１１２−０｝面にした場合に比べ、高濃度であり、ちょうど耐圧遷移領域にあるものと考えられる。
【００１８】
すなわち、ｐ型エピタキシャル層３とゲート絶縁膜９の間にｐ型エピタキシャル層３とは不純物濃度が異なる薄膜半導体層８を配置する構造では、ソース・ドレイン間耐圧を維持するためには、薄膜半導体層８の不純物濃度が低濃度であることが必要不可欠であるが、チャネル面を略｛１１２−０｝面にすることで、薄膜半導体層８の不純物濃度を容易に低濃度にすることができ、高耐圧で、ウエハ間、ウエハ面内でばらつきのない溝ゲート型パワーＭＯＳＦＥＴを得ることができる。
【００１９】
本発明は上記検討を基になされたもので、請求項１に記載の発明は、第１の半導体層を貫通する溝の側面に炭化珪素の薄膜半導体層（第２の半導体層）が形成された溝ゲート型パワーＭＯＳＦＥＴにおいて、溝を［１１−００］方向に対し平行な側面を有する溝形状とし、溝側面に第１導電型の第２の半導体層を形成したことを特徴としている。
【００２０】
従って、第２の半導体層の面方位は｛１１２−０｝面になるため、第２の半導体層の低濃度化が容易になり、ソース・ドレイン間耐圧を、第２の半導体層を形成しない場合と同等な耐圧に維持することが可能になる。この場合、請求項２に記載の発明のように、溝の形状を各内角が等しい六角形にすれば、隣接する溝側面がなす角度は１２０度となり、オフ時にソース・ドレイン間に高電圧が印加された場合に、隣接する溝側面が形成する領域で電界集中によるアバランシェブレークダウンは発生しない。従って、ソース・ドレイン間耐圧の耐圧設計においては、高抵抗半導体層と第１の半導体層の不純物濃度及びその膜厚で決まる耐圧を考えればよいので、高耐圧設計が可能になる。
【００２１】
なお、薄膜半導体層８の膜厚が厚いときには不純物濃度を低くする必要があるので、請求項１に記載の発明のように、第２の半導体層の膜厚が２５０ｎｍ以上のときに不純物濃度を７×１０¹⁵ｃｍ^-3以下にすれば、第２の半導体層を形成しないものと同等の耐圧を得ることができる。
【００２４】
【発明の実施の形態】
以下、本発明を図に示す実施形態について説明する。
図１に、本実施形態におけるｎチャネルタイプの溝ゲート型パワーＭＯＳＦＥＴ（縦型パワーＭＯＳＦＥＴ）を示す。
低抵抗半導体層としてのｎ^＋型炭化珪素半導体基板１は、六方晶炭化珪素が用いられている。このｎ^＋型炭化珪素半導体基板１上に、高抵抗半導体層としてのｎ⁻型炭化珪素半導体層（ｎ⁻型エピタキシャル層）２と第１の半導体層としてのｐ型炭化珪素半導体層（ｐ型エピタキシャル層）３が順次積層されている。このように、ｎ^＋型炭化珪素半導体基板１とｎ⁻型エピタキシャル層２とｐ型エピタキシャル層３とから単結晶炭化珪素よりなる半導体基板４が構成されており、その上面を略（０００１−）カーボン面としている。
【００２５】
ｐ型エピタキシャル層３内の表層部における所定領域には、半導体領域としてのｎ^＋型ソース領域５が形成されている。さらに、ｐ型エピタキシャル層３内の表層部におけるｎ^＋型ソース領域５の外周側の所定領域には、低抵抗ｐ型炭化珪素領域６が形成されている。
また、ｎ^＋型ソース領域５の所定領域に溝７が形成され、この溝７は、ｎ^＋型ソース領域５とｐ型エピタキシャル層３を貫通しｎ⁻型エピタキシャル層２に達している。溝７は半導体基板４の表面に垂直な側面７ａおよび半導体基板４の表面に平行な底面７ｂを有する。
【００２６】
また、溝７の側面７ａは略［１１−００］方向に延設されている。この場合、［１１−００］方向は、＜１１−００＞、＜１０１−０＞、＜０１１−０＞、＜１−１００＞、＜１０１−０＞、＜０１１０−＞の６つの方向を総称したものであり、溝７の側面７ａは、略［１１−００］方向に対して平行である複数の面から構成される。
【００２７】
また、溝７の側面７ａの平面形状は、各内角が略等しい六角形となっている。つまり、図２の半導体基板４の平面図に示すように、六角形の６つの辺Ｓ１、Ｓ２、Ｓ３、Ｓ４、Ｓ５、Ｓ６において、辺Ｓ１とＳ２となす角度（内角）、辺Ｓ２とＳ３となす角度（内角）、辺Ｓ３とＳ４となす角度（内角）、辺Ｓ４とＳ５となす角度（内角）、辺Ｓ５とＳ６となす角度（内角）、辺Ｓ６とＳ１となす角度（内角）は略１２０゜となっている。
【００２８】
図１の溝７の側面７ａにおけるｎ^＋型ソース領域５とｐ型エピタキシャル層３とｎ⁻型エピタキシャル層２の表面には、ｎ型の炭化珪素の薄膜半導体層（第２の半導体層）８が延設されている。薄膜半導体層８は、厚さがおよそ１００〜５００ｎｍ程度の薄膜よりなり、薄膜半導体層８の結晶型は、ｐ型エピタキシャル層３の結晶型と同じであり、例えば、６Ｈ−ＳｉＣとなっている。この他にも４Ｈ−ＳｉＣであったり、３Ｃ−ＳｉＣであってもよい。また、薄膜半導体層８の不純物濃度は、ｎ^＋型炭化珪素半導体基板１およびｎ^＋型ソース領域５の不純物濃度より低くなっている。
【００２９】
さらに、溝７内での薄膜半導体層８の表面と溝７の底面７ｂにはゲート絶縁膜９が形成されている。溝７内におけるゲート絶縁膜９の内側には、ゲート電極層１０が充填されている。ゲート電極層１０は層間絶縁膜１１にて覆われている。ｎ^＋型ソース領域５の表面および低抵抗ｐ型炭化珪素領域６の表面には第１の電極層としてのソース電極層１２が形成されている。ｎ^＋型炭化珪素半導体基板１の表面（半導体基板４の裏面）には、第２の電極層としてのドレイン電極層１３が形成されている。
【００３０】
このように構成された溝ゲート型パワーＭＯＳＦＥＴにおいて、薄膜半導体層８にチャネルが形成されるため、チャネル形成面は略［１１−００］方向に平行な面、すなわち、略｛１１２−０｝面となる。この｛１１２−０｝面は、（２１−１−０）、（１１２−０）、（１−２１−０）、（２−１１０）、（１１２−０−）、（１２１０−）の６つの面を総称したものである。
【００３１】
次に、溝ゲート型パワーＭＯＳＦＥＴの製造工程を、図３〜図１４を用いて説明する。
まず、図３に示すように、主表面が（０００１−）カーボン面であるｎ^＋型炭化珪素半導体基板１を用意し、その表面にｎ⁻型エピタキシャル層２をエピタキシャル成長させ、さらにｎ⁻型エピタキシャル層２上にｐ型エピタキシャル層３をエピタキシャル成長させる。このようにして、ｎ^＋型炭化珪素半導体基板１とｎ⁻型エピタキシャル層２とｐ型エピタキシャル層３とからなる半導体基板４が形成される。なお、ｎ^＋型炭化珪素半導体基板１の結晶軸を約３．５°〜８°傾けてｎ⁻型エピタキシャル層２、ｐ型エピタキシャル層３を形成しており、半導体基板４の主表面の面方位は（０００１−）カーボン面に一致した面とはならないため、略（０００１−）カーボン面と表記した。
【００３２】
次に、図４に示すように、ｐ型エピタキシャル層３の表層部の所定領域に、ｎ^＋型ソース領域５を例えば窒素のイオン注入により形成する。さらに、ｐ型エピタキシャル層３の表層部の別の所定領域に低抵抗ｐ型炭化珪素領域６を例えばアルミニウムのイオン注入により形成する。
そして、図５に示すように、ドライエッチング法としてＲＩＥ（ＲｅａｃｔｉｖｅＩｏｎＥｔｃｈｉｎｇ）法を用い、ｎ^＋型ソース領域５及びｐ型エピタキシャル層３をともに貫通してｎ⁻型エピタキシャル層２に達する溝７を形成する。この時、溝７の側面７ａが略［１１−００］方向に平行となるように溝７を形成する。それゆえ、図２に示すように、上面から見た溝７の側面７ａの平面形状は、各内角が略等しい六角形となる。なお、プロセス上の理由により、溝７の側面７ａは、精度よく［１１−００］方向に平行になるとは限らないので、略［１１−００］としている。
【００３３】
さらに、図６に示すように、エピタキシャル成長法により溝７の内壁（側面７ａおよび底面７ｂ）を含めた半導体基板４の上面に薄膜半導体層８を形成する。具体的には、ＣＶＤ法により、６Ｈ−ＳｉＣの上に６Ｈ−ＳｉＣの薄膜層をホモエピタキシャル成長させ、溝７の内壁におけるｎ^＋型ソース領域５、ｐ型エピタキシャル層３およびｎ⁻型エピタキシャル層２の表面に延びる薄膜半導体層８を形成する。
【００３４】
このとき、エピ成長速度は（０００１−）カーボン面に比べて、それに垂直な方向では８〜１０倍以上であるので、薄膜半導体層８を溝側面７ａで厚く溝底面７ｂで薄く形成することができる。また、ここで、溝側面７ａの薄膜半導体層８の不純物濃度は、図１９を用いて説明したように、設計耐圧を維持できるほどに低濃度にする。具体的には、膜厚が２５０ｎｍ以上のときに７×１０^１５ｃｍ^−３以下の不純物濃度にする。
【００３５】
この薄膜半導体層８の形成工程において、溝形成工程によって生じた表面凹凸を低減しながら成長する。よって、チャネル形成面は平坦な面となり、チャネル移動度が向上する。また、薄膜半導体層８にはＲＩＥ法によるイオン衝撃で生じる結晶欠陥は存在しないので、移動度の低下を防止することができ、ソース・ドレイン間のオン抵抗を低減することができる。
【００３６】
引き続き、図７に示すように、熱酸化により半導体基板４および薄膜半導体層８の表面と溝７の底面７ｂにはゲート絶縁膜（熱酸化膜）９を形成する。このとき、熱酸化膜は側面７ａで薄く基板表面および溝底面７ｂで厚くなり、半導体基板４表面上および溝底面７ｂ上にエピ成長で形成された薄膜半導体層８が酸化膜になる。これは、六方晶炭化珪素の酸化速度が（０００１−）カーボン面で最も速く（０００１−）カーボン面に垂直な面に比べ約５倍であるからである。このようにして、エピタキシャル成長による薄膜半導体層８のうち半導体基板４表面上および溝底面７ｂの薄膜半導体層８が熱酸化して溝側面７ａにのみ薄膜半導体層８が残ることとなる。
【００３７】
このゲート絶縁膜９の形成工程において、前述したようにチャネル形成面は平坦な面となるので、チャネル形成面に形成されるゲート絶縁膜（ゲート酸化膜）９の膜厚も均一とすることができる。その結果、完成したＭＯＳＦＥＴにおいて、ゲート電圧印加時に局所的な電界集中箇所はない。そのため、ゲート酸化膜耐圧を向上することができる。また、同様な理由からゲート酸化膜寿命を長くすることができる。
【００３８】
そして、図８に示すように、溝７内のゲート絶縁膜９の内側に、ゲート電極層１０を充填する。さらに、図９に示すように、ゲート電極層１０の上面に絶縁膜１１を形成する。その後、図１に示すように、層間絶縁膜１１上を含むｎ^＋型ソース領域５と低抵抗ｐ型炭化珪素領域６の上に、ソース電極層１２を形成する。また、ｎ^＋型炭化珪素半導体基板１の表面に、ドレイン電極層１３を形成して、溝ゲート型パワーＭＯＳＦＥＴを完成する。
【００３９】
なお、上述した実施形態において、ｎ^＋型ソース領域５と低抵抗ｐ型炭化珪素層６に形成されるソース電極層１２は、異なる材料でもよい。また、低抵抗ｐ型炭化珪素層６は省略も可能であり、この場合、ソース電極層１２はｎ^＋型ソース領域５と第１のｐ型エピタキシャル層３に接するように形成される。また、ソース電極層１２は、少なくともｎ^＋型ソース領域５の表面に形成されていればよい。
【００４０】
さらに、本発明に係る炭化珪素半導体装置は、上述したｎチャネル縦型のＭＯＳＦＥＴに限らず、図１においてｐ型とｎ型を入れ替えた、ｐチャネル縦型ＭＯＳＦＥＴにおいても同様に適用することができる。
さらに、図１に示す構成では、溝７は半導体基板４の表面に対し側面７ａがほぼ９０゜となっているが、図１０に示すように、溝７の側面７ａと半導体基板４の表面のなす角度は必ずしも９０゜に近くなくてもよい。また、溝７は底面を有しないＶ字型でもよい。さらに図１１に示すように溝７の側面７ａは平面でなくてもよく、滑らかな曲面でもよい。
【００４１】
なお、溝７の側面７ａと半導体基板４の表面のなす角度は、チャネル移動度が大きくなるように設計することにより、より良い効果が得られる。
また、図１２に示すように、ゲート電極層１０の上部が、ｎ^＋型ソース領域５の上方に延びる形状であってもよい。本構成とすることで、ｎ^＋型ソース領域５と薄膜半導体層８に誘起されたチャネルとの接続抵抗を低減することができる。
【００４２】
さらに、図１３に示すように、ゲート絶縁膜９の厚さは、チャネルが形成される薄膜半導体層８の中央部と下端でほぼ等しく、かつ薄膜半導体層８の下端より下までゲート電極層１０が達している構造であってもよい。本構造とすることで薄膜半導体層８に誘起されたチャネルとドレイン領域との接続抵抗を低減することができる。さらには、図１４に示すように実施してもよい。つまり、図１２に示したようにゲート電極層１０の上部が、ｎ^＋型ソース領域５の上方に延びる形状であって、かつ、図１３に示したように薄膜半導体層８の下端より下までゲート電極層１０が延びている構造であってもよい。
【００４３】
また、薄膜半導体層８とｐ型エピタキシャル層３とは異なる結晶型でもよく、例えば、ｐ型エピタキシャル層３を６ＨのＳｉＣ、薄膜半導体層８を４ＨのＳｉＣとしてキャリアが流れる方向の移動度を大きくすることにより低電力損失のＭＯＳＦＥＴが得られる。
また、上述した実施形態においては、溝側面に成長させる薄膜層すなわち薄膜半導体層８をｎ型としているが、溝側面に成長させる薄膜層はｎ型に限らずｐ型であってもよい。なお、ｐ型の場合には、図１３のようにゲート電極層１０の上部が、ｎ^＋型ソース領域５の上方に延びる形状であって、かつ、溝側面に成長させる薄膜層の下端より下までゲート電極層１０が延びている構造であることが望ましい。
【００４４】
さらに、図１５に示すように、溝７の側面の平面形状（詳しくは、ゲート電極層１０側の形状）は、各内角が略等しい六角形としても良い。つまり、図１６の基板４の平面図に示すように、六角形の６つの辺Ｓ１１、Ｓ１２、Ｓ１３、Ｓ１４、Ｓ１５、Ｓ１６において、辺Ｓ１１とＳ１２となす角度（内角）、辺Ｓ１２とＳ１３となす角度（内角）、辺Ｓ１３とＳ１４となす角度（内角）、辺Ｓ１４とＳ１５となす角度（内角）、辺Ｓ１５とＳ１６となす角度（内角）、辺Ｓ１６とＳ１１となす角度（内角）は略１２０度となっている。
【００４５】
なお、本明細書において、六方晶系の単結晶炭化珪素の面および方向軸を表す場合、本来ならば図面に記載されているように、所要の数字の上にバーを付した表現を取るべきであるが、表現手段に制約があるため、所要の数字の上にバーを付す表現の代わりに、所要数字の後に「−」を付して表現している。
【図面の簡単な説明】
【図１】本発明の一実施形態に係る溝ゲート型パワーＭＯＳＦＥＴの斜視図である。
【図２】図１に示す半導体基板４の平面図である。
【図３】図１に示す溝ゲート型パワーＭＯＳＦＥＴの製造工程を説明するための断面図である。
【図４】図３に続く製造工程を説明するための断面図である。
【図５】図４に続く製造工程を説明するための断面図である。
【図６】図５に続く製造工程を説明するための断面図である。
【図７】図６に続く製造工程を説明するための断面図である。
【図８】図７に続く製造工程を説明するための断面図である。
【図９】図８に続く製造工程を説明するための断面図である。
【図１０】図１に示す溝ゲート型パワーＭＯＳＦＥＴの変形例を示す断面構造模式図である。
【図１１】図１に示す溝ゲート型パワーＭＯＳＦＥＴの変形例を示す断面構造模式図である。
【図１２】図１に示す溝ゲート型パワーＭＯＳＦＥＴの変形例を示す断面構造模式図である。
【図１３】図１に示す溝ゲート型パワーＭＯＳＦＥＴの変形例を示す断面構造模式図である。
【図１４】図１に示す溝ゲート型パワーＭＯＳＦＥＴの変形例を示す断面構造模式図である。
【図１５】図１に示す溝ゲート型パワーＭＯＳＦＥＴの変形例を示す斜視図である。
【図１６】図１５に示す半導体基板４の平面図である。
【図１７】従来の溝ゲート型パワーＭＯＳＦＥＴの断面構造模式図である。
【図１８】本出願人が先に提案した溝ゲート型パワーＭＯＳＦＥＴの断面構造模式図である。
【図１９】ソース・ドレイン間耐圧が１０００Ｖである溝ゲート型パワーＭＯＳＦＥＴに薄膜半導体層を追加した場合のソース・ドレイン間耐圧の不純物濃度依存性を示す図である。
【符号の説明】
１…低抵抗半導体層としてのｎ^＋型炭化珪素半導体基板、
２…高抵抗半導体層としてのｎ⁻型エピタキシャル層、
３…第１の半導体層としてのｐ型エピタキシャル層、４…半導体基板、
５…半導体領域としてのｎ^＋型ソース領域、７…溝、７ａ…側面、
７ｂ…底面、８…第２の半導体層としての薄膜半導体層、
９…ゲート絶縁膜、１０…ゲート電極層、１１…層間絶縁膜、
１２…第１の電極層としてのソース電極層、
１３…第２の電極層としてのドレイン電極層。

Claims

第１導電型の低抵抗半導体層と第１導電型の高抵抗半導体層と第２導電型の第１の半導体層とが積層され、六方晶系の単結晶炭化珪素よりなる半導体基板と、
前記第１の半導体層の表層部の所定領域に形成された第１導電型の半導体領域と、
前記半導体基板の表面から前記半導体領域と前記第１の半導体層を貫通し前記高抵抗半導体層に達するとともに、［１１−００］方向に対して平行な側面を有する溝と、
前記溝の側面における少なくとも前記第１の半導体層の表面に形成された炭化珪素の薄膜よりなる第１導電型の第２の半導体層と、
少なくとも前記第２の半導体層の表面に形成されたゲート絶縁膜と、
前記溝内における前記ゲート絶縁膜の上に形成されたゲート電極層と、
前記半導体基板の表面のうち少なくとも前記半導体領域の一部の表面上に形成された第１の電極層と、
前記半導体基板の裏面に形成された第２の電極層とを備え、
前記第２の半導体層は、膜厚が２５０ｎｍ以上で不純物濃度が７×１０ ¹⁵ ｃｍ ^-3 以下であることを特徴とする炭化珪素半導体装置。
前記半導体基板の表面における前記溝の形状が、各内角が等しい六角形になっていることを特徴とする請求項１に記載の炭化珪素半導体装置。