JPH10247732A - 炭化珪素半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 溝ゲート型パワーＭＯＳＦＥＴにおいて、溝
側面に炭化珪素薄膜を形成し、高耐圧、低オン抵抗、ゲ
ート閾値電圧が低い構造を得る。 【解決手段】 炭化珪素の半導体基板１上に、ｎ^- 型エ
ピタキシャル層２とｐ型エピタキシャル層３が積層さ
れ、ｐ型エピタキシャル層３の表層部にｎ⁺ ソース領域
５が形成されている。ｎ⁺ ソース領域５の所定位置には
溝７が形成されており、この溝７は、略［１１−００］
方向に対し平行な複数の面からなる側面７ａを有してい
る。溝７の側面７ａには、ｎ型の炭化珪素の薄膜半導体
層８が形成されている。そして、薄膜半導体層８にゲー
ト酸化膜９が形成され、ゲート酸化膜９内にゲート電極
層１０が充填され、ゲート電極層１０上に層間絶縁膜１
１が形成され、ｎ⁺ ソース領域５の表面にソース電極層
１２が形成されている。また、半導体基板１の裏面には
ドレイン電極層１３が形成されている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、炭化珪素半導体装
置およびその製造方法に関し、炭化珪素半導体装置とし
て、例えば、絶縁ゲート型電界効果トランジスタ、とり
わけ大電力用の縦型ＭＯＳＦＥＴ等として用いることが
できるものである。

【０００２】

【従来の技術】従来、炭化珪素半導体装置として、低オ
ン抵抗、高耐圧に優れた溝ゲート型パワーＭＯＳＦＥＴ
が提案されている（特開平７−３２６７５５号公報、あ
るいは特開平８−７０１２４号公報）。この溝ゲート型
パワーＭＯＳＦＥＴは、図１７に示すように、ｎ⁺ 型の
単結晶炭化珪素（ＳｉＣ）半導体基板１とｎ^- 型エピタ
キシャル層２とｐ型エピタキシャル層３により六方晶系
の単結晶炭化珪素よりなる半導体基板４が構成されてお
り、その上面（主表面）を略（０００１−）カーボン面
としている。

【０００３】ｐ型エピタキシャル層３の表層部の所定領
域には、ｎ⁺ 型ソース領域５が形成されており、ｎ⁺ 型
ソース領域５の所定位置には溝（トレンチ）７が形成さ
れている。この溝７は、ｎ⁺ 型ソース領域５とｐ型エピ
タキシャル層３を貫通してｎ ^- 型エピタキシャル層２に
達し、ｐ型エピタキシャル層３の表面に垂直な側面７ａ
およびｐ型エピタキシャル層３の表面に平行な底面７ｂ
を有する。

【０００４】溝７の内部には、ゲート絶縁膜９が形成さ
れ、このゲート絶縁膜９内にはゲート電極層１０が充填
されている。ゲート電極層１０上には、層間絶縁膜１１
が配置されている。さらに、層間絶縁膜１１上を含めた
ｎ⁺ 型ソース領域５の表面およびｐ型エピタキシャル層
３の表面には、ソース電極層１２が形成され、このソー
ス電極層１２はｎ⁺ 型ソース領域５とｐ型エピタキシャ
ル層３に共に接している。また、ｎ⁺ 型炭化珪素半導体
基板１の表面（半導体基板４の裏面）には、ドレイン電
極層１３が形成されている。

【０００５】なお、ゲート電極層１０に正電圧を印加す
ることで、溝７の側面７ａでのｐ型エピタキシャル層３
の表面がチャネルとなって、ソース電極層１２とドレイ
ン電極層１３の間に電流が流れる。

【０００６】

【発明が解決しようとする課題】上述した溝ゲート型パ
ワーＭＯＳＦＥＴにおけるソース・ドレイン間耐圧は、
ｐ型エピタキシャル層３とｎ^- 型エピタキシャル層２の
ｐｎ接合のアバランシェ条件と、ｐ型エピタキシャル層
３が全域空乏化してパンチスルーが生じる条件で決定さ
れる。従って、パンチスルーを防止し、かつアバランシ
ェ発生電圧を高くするためには、ｐ型エピタキシャル層
３の不純物濃度を十分高くし、ｎ⁺ 型ソース領域５とｎ
^- 型エピタキシャル層２に挟まれた領域の厚さａを十分
厚くする必要がある。

【０００７】しかしながら、ｐ型エピタキシャル層３の
不純物濃度を高くすると、ゲート閾値電圧が高くなり、
また不純物散乱の増大によりチャネル移動度が低下し、
オン抵抗が大きくなる。また、厚さａを大きくすると、
チャネル長が長くなり、オン抵抗が大きくなるという課
題がある。そこで、本出願人は、図１８に示すように、
溝７の側面７ａにおいて、ｎ⁺ 型ソース領域５、ｐ型エ
ピタキシャル層３、およびｎ^- 型エピタキシャル層２の
表面に、ｎ型の炭化珪素の薄膜半導体層８をエピタキシ
ャル成長法により形成した半導体装置を提案した（特願
平７−２２９４８７号）。

【０００８】この図１８に示す半導体装置においては、
薄膜半導体層８をチャネル形成領域とし、ゲート電極層
１０に電圧を印加してゲート絶縁膜９に電界を加えるこ
とにより、薄膜半導体層８に蓄積型チャネルを誘起させ
て、ソース電極層１２とドレイン電極層１３の間に電流
を流すようにしている。このように、ＭＯＳＦＥＴの動
作モードを、チャネル形成層の導電型を反転させること
なくチャネルを誘起する蓄積モードとすることで、導電
型を反転させチャネルを誘起する反転モードのＭＯＳＦ
ＥＴに比べ、低いゲート電圧でＭＯＳＦＥＴを動作させ
ることができる。

【０００９】また、ｐ型エピタキシャル層３の不純物濃
度とチャネルが形成される薄膜半導体層８の不純物濃度
を独立に制御することができるため、ｐ型エピタキシャ
ル層３の不純物濃度を高くし、ｎ⁺ 型ソース領域５とｎ
^- 型エピタキシャル層２に挟まれた厚さａを小さくする
ことにより、チャネル長を短くすることができ、高耐圧
で、かつオン抵抗を低くすることができる。

【００１０】また、チャネルが形成される薄膜半導体層
８の不純物濃度を低くすることにより、ゲート閾値電圧
を低くしたりキャリアが流れるときの不純物拡散の影響
を小さくすることができるため、チャネル移動度を大き
くすることができ、さらにオン抵抗を小さくし電力損失
を小さくすることができる。従って、図１８に示す溝ゲ
ート型パワーＭＯＳＦＥＴによれば、高耐圧、低電力損
失で、ゲート閾値電圧が低い炭化珪素半導体装置を得る
ことができる。

【００１１】しかしながら、先に提案した図１８に示す
溝ゲート型パワーＭＯＳＦＥＴにおいては、薄膜半導体
層８が堆積する結晶の面方位をどのようにするかについ
ては検討されていない。その面方位によっては、ソース
・ドレイン間耐圧にばらつきが生じ、薄膜半導体層８を
形成しないものに比べて、ソース・ドレイン間耐圧を高
耐圧に維持できない可能性がある。

【００１２】そこで、本発明は、溝側面に炭化珪素の薄
膜を形成した場合においても、ソース・ドレイン間耐圧
のばらつきを少なくし、高耐圧の維持を容易にすること
を目的とする。

【００１３】

【課題を解決するための手段】本発明者らは、薄膜半導
体層８の表面の面方位、すなわちチャネルが形成される
面が異なる溝ゲート型パワーＭＯＳＦＥＴを作製し課題
解決の検討を行った。溝７を略［１１２−０］方向に対
して平行な複数の溝側面からなる形状とし、溝７側面に
薄膜半導体層８を形成した場合、薄膜半導体層８の表面
の面方位は略｛１１−００｝面となる。また、溝７を略
［１１−００］方向に対して平行な複数の面からなる溝
形状とし、溝７側面に薄膜半導体層８を形成した場合、
薄膜半導体層８の面方位は略｛１１２−０｝面となる。

【００１４】薄膜半導体層８の表面の面方位としては、
上記した２つが代表的なものであり、その両者について
検討を行ったころ、前者のものでは、表面形状の凹凸が
少なくなるものの、ウエハ間、ウエハ面内でソース・ド
レイン間耐圧にばらつきが生じたのに対し、後者のもの
では、ウエハ間、ウエハ面内でソース・ドレイン間耐圧
にばらつきがなく、薄膜半導体層８を形成しない場合の
耐圧（設計耐圧）と同等な耐圧に維持することが容易に
できた。

【００１５】この結果について、薄膜半導体層８の不純
物濃度とソース・ドレイン間耐圧の関係を示すシミュレ
ーションから検討を行った。図１９に、ソース・ドレイ
ン間耐圧が１０００Ｖである溝ゲート型パワーＭＯＳＦ
ＥＴに、膜厚２５０ｎｍで一定の膜厚の薄膜半導体層８
を追加した場合のシミュレーションから予想されるソー
ス・ドレイン間耐圧の不純物濃度依存性の一例を示す。

【００１６】図１９に示すように、薄膜半導体層８の不
純物濃度が７×１０¹⁵ｃｍ^-3以下の領域では、薄膜半導
体層８を形成しない場合の耐圧である１０００Ｖを維持
しており、不純物濃度が７×１０¹⁵ｃｍ^-3からわずかに
増加しても耐圧は急激に減少していく。不純物濃度が２
×１０¹⁶ｃｍ^-3以上になると、耐圧は０Ｖとなる。従っ
て、薄膜半導体層８の不純物濃度が７×１０¹⁵ｃｍ^-3以
下であれば、耐圧は設計耐圧の１０００Ｖを維持するこ
とができ、何らかの理由で不純物濃度に多少ばらつきが
発生したとしても、耐圧にばらつきは発生しない。一
方、薄膜半導体層８の不純物濃度の中心値が１×１０¹⁶
ｃｍ^-3付近では、何らかの理由で不純物濃度がばらつい
た場合、耐圧は広範囲にばらつく。この耐圧のばらつき
の範囲は、不純物濃度のばらつきの範囲で決まる。

【００１７】薄膜半導体層８のチャネル面を略｛１１２
−０｝面にした場合には、ソース・ドレイン間耐圧が設
計耐圧を維持していることから、薄膜半導体層８の不純
物濃度の中心値が、設計耐圧を維持できるほどの低濃度
領域にあるものと考えられる。また、薄膜半導体層８の
チャネル面を略｛１１−００｝面にした場合には、薄膜
半導体層８の不純物濃度の中心値が、チャネル面を略
｛１１２−０｝面にした場合に比べ、高濃度であり、ち
ょうど耐圧遷移領域にあるものと考えられる。

【００１８】すなわち、ｐ型エピタキシャル層３とゲー
ト絶縁膜９の間にｐ型エピタキシャル層３とは不純物濃
度が異なる薄膜半導体層８を配置する構造では、ソース
・ドレイン間耐圧を維持するためには、薄膜半導体層８
の不純物濃度が低濃度であることが必要不可欠である
が、チャネル面を略｛１１２−０｝面にすることで、薄
膜半導体層８の不純物濃度を容易に低濃度にすることが
でき、高耐圧で、ウエハ間、ウエハ面内でばらつきのな
い溝ゲート型パワーＭＯＳＦＥＴを得ることができる。

【００１９】本発明は上記検討を基になされたもので、
請求項１に記載の発明は、第１の半導体層を貫通する溝
の側面に炭化珪素の薄膜半導体層（第２の半導体層）が
形成された溝ゲート型パワーＭＯＳＦＥＴにおいて、溝
を略［１１−００］方向に対し平行な側面を有する溝形
状とし、溝側面に第２の半導体層を形成したことを特徴
としている。

【００２０】従って、第２の半導体層の面方位は略｛１
１２−０｝面になるため、第２の半導体層の低濃度化が
容易になり、ソース・ドレイン間耐圧を、第２の半導体
層を形成しない場合と同等な耐圧に維持することが可能
になる。この場合、請求項２に記載の発明のように、溝
の形状を各内角が略等しい六角形にすれば、隣接する溝
側面がなす角度は略１２０度となり、オフ時にソース・
ドレイン間に高電圧が印加された場合に、隣接する溝側
面が形成する領域で電界集中によるアバランシェブレー
クダウンは発生しない。従って、ソース・ドレイン間耐
圧の耐圧設計においては、高抵抗半導体層と第１の半導
体層の不純物濃度及びその膜厚で決まる耐圧を考えれば
よいので、高耐圧設計が可能になる。

【００２１】また、請求項３に記載の発明のように、第
２の半導体層を第１導電型とした場合には、チャネル形
成層の導電型を反転させることなくチャネルを誘起する
蓄積モードとして動作させることができる。なお、薄膜
半導体層８の膜厚が厚いときには不純物濃度を低くする
必要があるので、請求項４に記載の発明のように、第２
の半導体層の膜厚が２５０ｎｍ以上のときに不純物濃度
を７×１０¹⁵ｃｍ^-3以下にすれば、第２の半導体層を形
成しないものと同等の耐圧を得ることができる。

【００２２】請求項１に記載の溝ゲート型パワーＭＯＳ
ＦＥＴは、請求項５に記載の発明を用いて製造すること
ができる。この場合、溝はドライエッチング法を用いて
形成される。ドライエッチング法を用いると、エッチン
グ時のイオン衝撃により溝表面近傍に結晶欠陥が生じ、
エッチングされた表面の凹凸が大きくなるが、溝表面に
第２の半導体層をエピタキシャル成長法により形成する
ことにより、第２の半導体層にはドライエッチング法に
よるイオン衝撃で生じる結晶欠陥は存在せず、チャネル
形成面におけるチャネル移動度を向上させることができ
る。さらに、第２の半導体層の表面は凹凸が小さいため
第２の半導体層を熱酸化して形成されるゲート酸化膜の
膜厚を均一にすることができ、局所的な電界集中が発生
しないためゲート酸化膜耐圧が向上し、ゲート酸化膜寿
命の長い高信頼性の炭化珪素半導体装置を得ることがで
きる。

【００２３】また、請求項６に記載の発明のように、第
２の半導体層の結晶型を第１の半導体層の結晶型と同じ
にすることにより、容易に第２の半導体層を形成するこ
とができる。

【００２４】

【発明の実施の形態】以下、本発明を図に示す実施形態
について説明する。図１に、本実施形態におけるｎチャ
ネルタイプの溝ゲート型パワーＭＯＳＦＥＴ（縦型パワ
ーＭＯＳＦＥＴ）を示す。低抵抗半導体層としてのｎ⁺
型炭化珪素半導体基板１は、六方晶炭化珪素が用いられ
ている。このｎ⁺ 型炭化珪素半導体基板１上に、高抵抗
半導体層としてのｎ^- 型炭化珪素半導体層（ｎ^- 型エピ
タキシャル層）２と第１の半導体層としてのｐ型炭化珪
素半導体層（ｐ型エピタキシャル層）３が順次積層され
ている。このように、ｎ⁺ 型炭化珪素半導体基板１とｎ
^- 型エピタキシャル層２とｐ型エピタキシャル層３とか
ら単結晶炭化珪素よりなる半導体基板４が構成されてお
り、その上面を略（０００１−）カーボン面としてい
る。

【００２５】ｐ型エピタキシャル層３内の表層部におけ
る所定領域には、半導体領域としてのｎ⁺ 型ソース領域
５が形成されている。さらに、ｐ型エピタキシャル層３
内の表層部におけるｎ⁺ 型ソース領域５の外周側の所定
領域には、低抵抗ｐ型炭化珪素領域６が形成されてい
る。また、ｎ⁺ 型ソース領域５の所定領域に溝７が形成
され、この溝７は、ｎ⁺ 型ソース領域５とｐ型エピタキ
シャル層３を貫通しｎ^- 型エピタキシャル層２に達して
いる。溝７は半導体基板４の表面に垂直な側面７ａおよ
び半導体基板４の表面に平行な底面７ｂを有する。

【００２６】また、溝７の側面７ａは略［１１−００］
方向に延設されている。この場合、［１１−００］方向
は、＜１１−００＞、＜１０１−０＞、＜０１１−０
＞、＜１−１００＞、＜１０１−０＞、＜０１１０−＞
の６つの方向を総称したものであり、溝７の側面７ａ
は、略［１１−００］方向に対して平行である複数の面
から構成される。

【００２７】また、溝７の側面７ａの平面形状は、各内
角が略等しい六角形となっている。つまり、図２の半導
体基板４の平面図に示すように、六角形の６つの辺Ｓ
１、Ｓ２、Ｓ３、Ｓ４、Ｓ５、Ｓ６において、辺Ｓ１と
Ｓ２となす角度（内角）、辺Ｓ２とＳ３となす角度（内
角）、辺Ｓ３とＳ４となす角度（内角）、辺Ｓ４とＳ５
となす角度（内角）、辺Ｓ５とＳ６となす角度（内
角）、辺Ｓ６とＳ１となす角度（内角）は略１２０゜と
なっている。

【００２８】図１の溝７の側面７ａにおけるｎ⁺ 型ソー
ス領域５とｐ型エピタキシャル層３とｎ^- 型エピタキシ
ャル層２の表面には、ｎ型の炭化珪素の薄膜半導体層
（第２の半導体層）８が延設されている。薄膜半導体層
８は、厚さがおよそ１００〜５００ｎｍ程度の薄膜より
なり、薄膜半導体層８の結晶型は、ｐ型エピタキシャル
層３の結晶型と同じであり、例えば、６Ｈ−ＳｉＣとな
っている。この他にも４Ｈ−ＳｉＣであったり、３Ｃ−
ＳｉＣであってもよい。また、薄膜半導体層８の不純物
濃度は、ｎ⁺ 型炭化珪素半導体基板１およびｎ⁺ 型ソー
ス領域５の不純物濃度より低くなっている。

【００２９】さらに、溝７内での薄膜半導体層８の表面
と溝７の底面７ｂにはゲート絶縁膜９が形成されてい
る。溝７内におけるゲート絶縁膜９の内側には、ゲート
電極層１０が充填されている。ゲート電極層１０は層間
絶縁膜１１にて覆われている。ｎ⁺ 型ソース領域５の表
面および低抵抗ｐ型炭化珪素領域６の表面には第１の電
極層としてのソース電極層１２が形成されている。ｎ⁺
型炭化珪素半導体基板１の表面（半導体基板４の裏面）
には、第２の電極層としてのドレイン電極層１３が形成
されている。

【００３０】このように構成された溝ゲート型パワーＭ
ＯＳＦＥＴにおいて、薄膜半導体層８にチャネルが形成
されるため、チャネル形成面は略［１１−００］方向に
平行な面、すなわち、略｛１１２−０｝面となる。この
｛１１２−０｝面は、（２１−１−０）、（１１２−
０）、（１−２１−０）、（２−１１０）、（１１２−
０−）、（１２１０−）の６つの面を総称したものであ
る。

【００３１】次に、溝ゲート型パワーＭＯＳＦＥＴの製
造工程を、図３〜図１４を用いて説明する。まず、図３
に示すように、主表面が（０００１−）カーボン面であ
るｎ⁺ 型炭化珪素半導体基板１を用意し、その表面にｎ
^- 型エピタキシャル層２をエピタキシャル成長させ、さ
らにｎ^- 型エピタキシャル層２上にｐ型エピタキシャル
層３をエピタキシャル成長させる。このようにして、ｎ
⁺ 型炭化珪素半導体基板１とｎ^- 型エピタキシャル層２
とｐ型エピタキシャル層３とからなる半導体基板４が形
成される。なお、ｎ⁺ 型炭化珪素半導体基板１の結晶軸
を約３．５°〜８°傾けてｎ^- 型エピタキシャル層２、
ｐ型エピタキシャル層３を形成しており、半導体基板４
の主表面の面方位は（０００１−）カーボン面に一致し
た面とはならないため、略（０００１−）カーボン面と
表記した。

【００３２】次に、図４に示すように、ｐ型エピタキシ
ャル層３の表層部の所定領域に、ｎ ⁺ 型ソース領域５を
例えば窒素のイオン注入により形成する。さらに、ｐ型
エピタキシャル層３の表層部の別の所定領域に低抵抗ｐ
型炭化珪素領域６を例えばアルミニウムのイオン注入に
より形成する。そして、図５に示すように、ドライエッ
チング法としてＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅ
ｔｃｈｉｎｇ）法を用い、ｎ⁺ 型ソース領域５及びｐ型
エピタキシャル層３をともに貫通してｎ^- 型エピタキシ
ャル層２に達する溝７を形成する。この時、溝７の側面
７ａが略［１１−００］方向に平行となるように溝７を
形成する。それゆえ、図２に示すように、上面から見た
溝７の側面７ａの平面形状は、各内角が略等しい六角形
となる。なお、プロセス上の理由により、溝７の側面７
ａは、精度よく［１１−００］方向に平行になるとは限
らないので、略［１１−００］としている。

【００３３】さらに、図６に示すように、エピタキシャ
ル成長法により溝７の内壁（側面７ａおよび底面７ｂ）
を含めた半導体基板４の上面に薄膜半導体層８を形成す
る。具体的には、ＣＶＤ法により、６Ｈ−ＳｉＣの上に
６Ｈ−ＳｉＣの薄膜層をホモエピタキシャル成長させ、
溝７の内壁におけるｎ⁺ 型ソース領域５、ｐ型エピタキ
シャル層３およびｎ^- 型エピタキシャル層２の表面に延
びる薄膜半導体層８を形成する。

【００３４】このとき、エピ成長速度は（０００１−）
カーボン面に比べて、それに垂直な方向では８〜１０倍
以上であるので、薄膜半導体層８を溝側面７ａで厚く溝
底面７ｂで薄く形成することができる。また、ここで、
溝側面７ａの薄膜半導体層８の不純物濃度は、図１９を
用いて説明したように、設計耐圧を維持できるほどに低
濃度にする。具体的には、膜厚が２５０ｎｍ以上のとき
に７×１０¹⁵ｃｍ^-3以下の不純物濃度にする。

【００３５】この薄膜半導体層８の形成工程において、
溝形成工程によって生じた表面凹凸を低減しながら成長
する。よって、チャネル形成面は平坦な面となり、チャ
ネル移動度が向上する。また、薄膜半導体層８にはＲＩ
Ｅ法によるイオン衝撃で生じる結晶欠陥は存在しないの
で、移動度の低下を防止することができ、ソース・ドレ
イン間のオン抵抗を低減することができる。

【００３６】引き続き、図７に示すように、熱酸化によ
り半導体基板４および薄膜半導体層８の表面と溝７の底
面７ｂにはゲート絶縁膜（熱酸化膜）９を形成する。こ
のとき、熱酸化膜は側面７ａで薄く基板表面および溝底
面７ｂで厚くなり、半導体基板４表面上および溝底面７
ｂ上にエピ成長で形成された薄膜半導体層８が酸化膜に
なる。これは、六方晶炭化珪素の酸化速度が（０００１
−）カーボン面で最も速く（０００１−）カーボン面に
垂直な面に比べ約５倍であるからである。このようにし
て、エピタキシャル成長による薄膜半導体層８のうち半
導体基板４表面上および溝底面７ｂの薄膜半導体層８が
熱酸化して溝側面７ａにのみ薄膜半導体層８が残ること
となる。

【００３７】このゲート絶縁膜９の形成工程において、
前述したようにチャネル形成面は平坦な面となるので、
チャネル形成面に形成されるゲート絶縁膜（ゲート酸化
膜）９の膜厚も均一とすることができる。その結果、完
成したＭＯＳＦＥＴにおいて、ゲート電圧印加時に局所
的な電界集中箇所はない。そのため、ゲート酸化膜耐圧
を向上することができる。また、同様な理由からゲート
酸化膜寿命を長くすることができる。

【００３８】そして、図８に示すように、溝７内のゲー
ト絶縁膜９の内側に、ゲート電極層１０を充填する。さ
らに、図９に示すように、ゲート電極層１０の上面に絶
縁膜１１を形成する。その後、図１に示すように、層間
絶縁膜１１上を含むｎ⁺ 型ソース領域５と低抵抗ｐ型炭
化珪素領域６の上に、ソース電極層１２を形成する。ま
た、ｎ⁺ 型炭化珪素半導体基板１の表面に、ドレイン電
極層１３を形成して、溝ゲート型パワーＭＯＳＦＥＴを
完成する。

【００３９】なお、上述した実施形態において、ｎ⁺ 型
ソース領域５と低抵抗ｐ型炭化珪素層６に形成されるソ
ース電極層１２は、異なる材料でもよい。また、低抵抗
ｐ型炭化珪素層６は省略も可能であり、この場合、ソー
ス電極層１２はｎ⁺ 型ソース領域５と第１のｐ型エピタ
キシャル層３に接するように形成される。また、ソース
電極層１２は、少なくともｎ⁺ 型ソース領域５の表面に
形成されていればよい。

【００４０】さらに、本発明に係る炭化珪素半導体装置
は、上述したｎチャネル縦型のＭＯＳＦＥＴに限らず、
図１においてｐ型とｎ型を入れ替えた、ｐチャネル縦型
ＭＯＳＦＥＴにおいても同様に適用することができる。
さらに、図１に示す構成では、溝７は半導体基板４の表
面に対し側面７ａがほぼ９０゜となっているが、図１０
に示すように、溝７の側面７ａと半導体基板４の表面の
なす角度は必ずしも９０゜に近くなくてもよい。また、
溝７は底面を有しないＶ字型でもよい。さらに図１１に
示すように溝７の側面７ａは平面でなくてもよく、滑ら
かな曲面でもよい。

【００４１】なお、溝７の側面７ａと半導体基板４の表
面のなす角度は、チャネル移動度が大きくなるように設
計することにより、より良い効果が得られる。また、図
１２に示すように、ゲート電極層１０の上部が、ｎ⁺ 型
ソース領域５の上方に延びる形状であってもよい。本構
成とすることで、ｎ⁺ 型ソース領域５と薄膜半導体層８
に誘起されたチャネルとの接続抵抗を低減することがで
きる。

【００４２】さらに、図１３に示すように、ゲート絶縁
膜９の厚さは、チャネルが形成される薄膜半導体層８の
中央部と下端でほぼ等しく、かつ薄膜半導体層８の下端
より下までゲート電極層１０が達している構造であって
もよい。本構造とすることで薄膜半導体層８に誘起され
たチャネルとドレイン領域との接続抵抗を低減すること
ができる。さらには、図１４に示すように実施してもよ
い。つまり、図１２に示したようにゲート電極層１０の
上部が、ｎ⁺ 型ソース領域５の上方に延びる形状であっ
て、かつ、図１３に示したように薄膜半導体層８の下端
より下までゲート電極層１０が延びている構造であって
もよい。

【００４３】また、薄膜半導体層８とｐ型エピタキシャ
ル層３とは異なる結晶型でもよく、例えば、ｐ型エピタ
キシャル層３を６ＨのＳｉＣ、薄膜半導体層８を４Ｈの
ＳｉＣとしてキャリアが流れる方向の移動度を大きくす
ることにより低電力損失のＭＯＳＦＥＴが得られる。ま
た、上述した実施形態においては、溝側面に成長させる
薄膜層すなわち薄膜半導体層８をｎ型としているが、溝
側面に成長させる薄膜層はｎ型に限らずｐ型であっても
よい。なお、ｐ型の場合には、図１３のようにゲート電
極層１０の上部が、ｎ⁺ 型ソース領域５の上方に延びる
形状であって、かつ、溝側面に成長させる薄膜層の下端
より下までゲート電極層１０が延びている構造であるこ
とが望ましい。

【００４４】さらに、図１５に示すように、溝７の側面
の平面形状（詳しくは、ゲート電極層１０側の形状）
は、各内角が略等しい六角形としても良い。つまり、図
１６の基板４の平面図に示すように、六角形の６つの辺
Ｓ１１、Ｓ１２、Ｓ１３、Ｓ１４、Ｓ１５、Ｓ１６にお
いて、辺Ｓ１１とＳ１２となす角度（内角）、辺Ｓ１２
とＳ１３となす角度（内角）、辺Ｓ１３とＳ１４となす
角度（内角）、辺Ｓ１４とＳ１５となす角度（内角）、
辺Ｓ１５とＳ１６となす角度（内角）、辺Ｓ１６とＳ１
１となす角度（内角）は略１２０度となっている。

【００４５】なお、本明細書において、六方晶系の単結
晶炭化珪素の面および方向軸を表す場合、本来ならば図
面に記載されているように、所要の数字の上にバーを付
した表現を取るべきであるが、表現手段に制約があるた
め、所要の数字の上にバーを付す表現の代わりに、所要
数字の後に「−」を付して表現している。

【図面の簡単な説明】

【図１】本発明の一実施形態に係る溝ゲート型パワーＭ
ＯＳＦＥＴの斜視図である。

【図２】図１に示す半導体基板４の平面図である。

【図３】図１に示す溝ゲート型パワーＭＯＳＦＥＴの製
造工程を説明するための断面図である。

【図４】図３に続く製造工程を説明するための断面図で
ある。

【図５】図４に続く製造工程を説明するための断面図で
ある。

【図６】図５に続く製造工程を説明するための断面図で
ある。

【図７】図６に続く製造工程を説明するための断面図で
ある。

【図８】図７に続く製造工程を説明するための断面図で
ある。

【図９】図８に続く製造工程を説明するための断面図で
ある。

【図１０】図１に示す溝ゲート型パワーＭＯＳＦＥＴの
変形例を示す断面構造模式図である。

【図１１】図１に示す溝ゲート型パワーＭＯＳＦＥＴの
変形例を示す断面構造模式図である。

【図１２】図１に示す溝ゲート型パワーＭＯＳＦＥＴの
変形例を示す断面構造模式図である。

【図１３】図１に示す溝ゲート型パワーＭＯＳＦＥＴの
変形例を示す断面構造模式図である。

【図１４】図１に示す溝ゲート型パワーＭＯＳＦＥＴの
変形例を示す断面構造模式図である。

【図１５】図１に示す溝ゲート型パワーＭＯＳＦＥＴの
変形例を示す斜視図である。

【図１６】図１５に示す半導体基板４の平面図である。

【図１７】従来の溝ゲート型パワーＭＯＳＦＥＴの断面
構造模式図である。

【図１８】本出願人が先に提案した溝ゲート型パワーＭ
ＯＳＦＥＴの断面構造模式図である。

【図１９】ソース・ドレイン間耐圧が１０００Ｖである
溝ゲート型パワーＭＯＳＦＥＴに薄膜半導体層を追加し
た場合のソース・ドレイン間耐圧の不純物濃度依存性を
示す図である。

【符号の説明】

１…低抵抗半導体層としてのｎ⁺ 型炭化珪素半導体基
板、２…高抵抗半導体層としてのｎ^- 型エピタキシャル
層、３…第１の半導体層としてのｐ型エピタキシャル
層、４…半導体基板、５…半導体領域としてのｎ⁺ 型ソ
ース領域、７…溝、７ａ…側面、７ｂ…底面、８…第２
の半導体層としての薄膜半導体層、９…ゲート絶縁膜、
１０…ゲート電極層、１１…層間絶縁膜、１２…第１の
電極層としてのソース電極層、１３…第２の電極層とし
てのドレイン電極層。

Claims (6)

【特許請求の範囲】
1. 【請求項１】 第１導電型の低抵抗半導体層と第１導電
   型の高抵抗半導体層と第２導電型の第１の半導体層とが
   積層され、六方晶系の単結晶炭化珪素よりなる半導体基
   板と、 前記第１の半導体層の表層部の所定領域に形成された第
   １導電型の半導体領域と、 前記半導体基板の表面から前記半導体領域と前記第１の
   半導体層を貫通し前記高抵抗半導体層に達するととも
   に、略［１１−００］方向に対して平行な側面を有する
   溝と、 前記溝の側面における少なくとも前記第１の半導体層の
   表面に形成された炭化珪素の薄膜よりなる第２の半導体
   層と、 少なくとも前記第２の半導体層の表面に形成されたゲー
   ト絶縁膜と、 前記溝内における前記ゲート絶縁膜の上に形成されたゲ
   ート電極層と、 前記半導体基板の表面のうち少なくとも前記半導体領域
   の一部の表面上に形成された第１の電極層と、 前記半導体基板の裏面に形成された第２の電極層とを備
   えたことを特徴とする炭化珪素半導体装置。
2. 【請求項２】 前記半導体基板の表面における前記溝の
   形状が、各内角が略等しい六角形になっていることを特
   徴とする請求項１に記載の炭化珪素半導体装置。
3. 【請求項３】 前記第２の半導体層は、第１導電型であ
   ることを特徴とする請求項１又は２に記載の炭化珪素半
   導体装置。
4. 【請求項４】 前記第２の半導体層は、膜厚が２５０ｎ
   ｍ以上で不純物濃度が７×１０¹⁵ｃｍ^-3以下であること
   を特徴とする請求項３に記載の炭化珪素半導体装置。
5. 【請求項５】 第１導電型の低抵抗半導体層と第１導電
   型の高抵抗半導体層と第２導電型の第１の半導体層とを
   積層し、六方晶系の単結晶炭化珪素よりなる半導体基板
   を用意する工程と、 前記第１の半導体層の表層部の所定領域に第１導電型の
   半導体領域を形成する工程と、 前記半導体基板の表面から前記半導体領域と前記第１の
   半導体層を貫通し前記高抵抗半導体層に達するととも
   に、略［１１−００］方向に対して平行な側面を有する
   溝をドライエッチング法により形成する工程と、 前記溝の側面における少なくとも前記第１の半導体層の
   表面に、炭化珪素の薄膜よりなる第２の半導体層をエピ
   タキシャル成長法により形成する工程と、 前記第２の半導体層を熱酸化して、前記第２の半導体層
   の表面にゲート酸化膜を形成する工程と、 前記溝内における前記ゲート酸化膜の上にゲート電極層
   を形成する工程と、 前記半導体基板の表面のうち少なくとも前記半導体領域
   の一部の表面上に第１の電極層を形成し、前記半導体基
   板の裏面に第２の電極層を形成する工程とを有すること
   を特徴とする炭化珪素半導体装置の製造方法。
6. 【請求項６】 前記第２の半導体層を、前記第１の半導
   体層の結晶型と同じ結晶型で形成することを特徴とする
   請求項５に記載の炭化珪素半導体装置の製造方法。