KR20070000386A - 반도체소자 - Google Patents

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KR20070000386A
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마사오 우치다
마코토 기타바타케
오사무 구스모토
겐야 야마시타
구니마사 다카하시
료코 미야나가
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마츠시타 덴끼 산교 가부시키가이샤
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Abstract

본 발명의 반도체소자에서, 탄화규소기판 상에 형성된 n형 탄화규소층은, (0001)면에서 <11-20>방향으로 오프컷(miscut) 된 상면을 갖는다. 그리고 채널영역에서, 오프컷 방향을 따라 흐르는 전류가 지배적으로 되도록 게이트전극이나 소스전극이 배치된다.
본 발명에서는 게이트절연막을 형성한 후에, V족 원소를 함유하는 분위기하에서 열처리를 실시한다. 이로써 탄화규소층과 게이트절연막 계면에서 계면준위밀도가 저하되므로, 오프컷 방향(A)과 수직인 방향보다 오프컷 방향(A) 쪽이 전자이동도가 높아진다.

Description

반도체소자{SEMICONDUCTOR ELEMENT}
본 발명은 고내압, 탄화규소를 이용한 절연게이트형 반도체소자에 관한 것이며, 특히 대전류 스위칭소자를 실현하는 MOSFET에 관한 것이다.
탄화규소(Silicon carbide, SiC)는 규소(Si)에 비해 고 경도(硬度)이며 광역밴드갭을 갖는 반도체로서, 파워소자나 내환경소자, 고온동작소자, 고주파소자 등에 응용되고 있다.
SiC를 이용한 스위칭소자의 대표적인 것으로서, 예를 들어 이하의 특허문헌1에 개시된 바와 같은 MOSFET가 알려져 있다. 도 14의 (a), (b)는, SiC을 이용한 일반적인 종형축적형 MOSFET를 나타내는 도이다. 여기서, 일반적인 종형 MOSFET에 있어서, 유닛 셀이란, 소스전극을 중심으로 한 전극의 배치를 말하는 데 반해, 도 14의 (a), (b)에서는 게이트전극을 중심으로 한 전극의 배치를 나타낸다. 즉 도 14의 (a), (b)에서는, 2개의 유닛 셀 결합부를 나타낸다. 여기서 도 14의 (a)는, MOSFET의 전극 일부를 위쪽에서 본 평면도이며, 도 14의 (b)는 도 14의 (a)에 나타내는 XI-XI선 단면도이다.
도 14의 (a), (b)에 나타내는 바와 같이, 종래의 종형 축적형 MOSFET에서는, n+형 4H-SiC로 이루어지는 반도체기판(101)과, 반도체기판(101) 상에 형성되며, n형 4H-SiC로 이루어지는 n형 탄화규소층(102)과, n형 탄화규소층(102) 상부 중 2개의 유닛 셀 결합부 양 측방에 위치하는 영역에 형성되며, 예를 들어 알루미늄이 주입된 p형 웰영역(103)과, n형 탄화규소층(102) 중 2개의 p형 웰영역(103)에 개재되는 영역의 위부터 그 2개의 p형 웰영역(103) 상에 걸쳐 이어지는, 예를 들어 n형의 4H-SiC로 이루어지는 채널층(104)과, p형 웰영역(103) 상부에, 채널층(104) 외측방과 접하도록 형성되며, 예를 들어 질소가 주입된 소스영역(105)과, 채널층(104) 위부터 소스영역(105) 일부 위에 걸쳐 형성된 게이트절연막(106)과, 게이트절연막(106) 상에 형성된 게이트전극(107)과, 소스영역(105) 위부터 n형 탄화규소층(102) 중 소스영역(105) 외측방에 위치하는 부분 위에 걸쳐 형성된 소스전극(108)과, 반도체기판(101) 하면상에 형성된 드레인전극(109)을 구비한다.
소스전극(108)은, p형 웰영역(103)과 전기적으로 접속되는 베이스전극으로서의 역할을 겸비한 구조를 갖는다.
MOSFET를 ON상태로 하기 위해서는, 드레인전극(109)에 양전압을 인가하고, 소스전극(108)을 접지하며, 게이트전극(107)에 양전압을 인가한다. 이로써 MOSFET의 스위칭동작이 가능해진다.
여기서 MOSFET가 ON상태로 되면, 캐리어인 전자는 도 14의 (a), (b)에 나타내는 바와 같이, 우선 기판면에 평행인 방향으로 흐른다. 그 후 전자는 도 14의 (b)에 나타내는 바와 같이, 기판면에 수직인 방향으로 흐른다. 도 14의 (a), (b)에 나타내는 화살표는, 캐리어인 전자의 진행 방향을 나타내며, 전류는 화살표와 역방향으로 흐른다. 여기서 주목해야 할 점이, 도 14의 (a)에 나타내는 전자의 진행방향이다. 소스전극(108)이나 게이트전극(107)이, 기판의 오프컷(miscut) 방향(A)과 수직인 방향으로 캐리어가 이동하도록 배치된다. 그리고 "오프컷 방향"이란, 결정면에서 몇 도 경사진 오프컷면이 있을 경우에 오프컷면 내의 방향이며, 결정면에 대한 법선 벡터로부터 오프컷면에 대한 법선 벡터를 향하는 방향을 말한다. 이하에, 전극 배치의 이유에 대해, 도 15를 참조하면서 설명한다. 도 15는 탄화규소기판의 표면 및 단면의 개략을 나타내는 사시도이다.
도 15에 나타내는 탄화규소기판은, (0001)면에 대해 소정 각도만큼 오프커팅 된 기판면을 갖는다. 도 15에서는 기판면, 즉 오프컷면을 수평으로 나타낸다. 일반적으로, 탄화규소기판을 이용하여 소자를 형성하는 경우에는 (0001)면의 오프컷 기판이 이용된다. 그 이유는 (0001)면에 대한 소정의 오프컷면을 에피택셜 성장으로 형성할 때 폴리타입 제어가 용이하기 때문이다. 여기서 오프컷면으로는 예를 들어, 4H-SiC(0001)에 대해 <11-20>방향(여기서는 112bar0이란 의미)으로 약 8도 오프커팅 된 면을 형성한다.
단, 오프컷면을 기판면에 갖는 기판에 대해, 에피택셜 성장이나 불순물 활성화를 위한 열처리 등의 고온 처리를 적용하면, 기판면에는 오프컷 방향과 수직 방향으로 스텝번칭(step-bunching)이 형성돼버린다. 예를 들어 오프컷 방향이 <11-20>방향인 경우에는, 스텝번칭이 <11-20>방향에 대해 수직방향인 <1-100>방향으로 형성된다. 스텝번칭은, 50∼100nm 정도의 요철로 이루어지며, 이것이 원인이 되어 전기특성의 이방성이 발생하는 경우가 있다. 종래는, 오프컷 방향(스텝번칭을 가로지르는 방향)과, 오프컷 방향에 수직인 방향(스텝번칭과 평행인 방향)에서, 전자이동도는 예를 들어 1자리 이상 다르다.
이상의 이유에서, 전류량이 큰 반도체장치를 제조하기 위해서는, 오프컷 방향에 대해 수직인 방향으로 전류를 보내도록 전극방향을 설계할 필요가 있었다. 채널층(104)에서, 복수의 방향으로 전류가 흐를 경우에는, 이들 방향 중 전류량이 가장 많은 방향을 오프컷 방향과 수직인 방향으로 맞추어 설계할 필요가 있었다(예를 들어 특허문헌1 참조)
특허문헌1 : 일특개 2001-144288호 공보
특허문헌2 : PCT/JP98/01185
도 1의 (a), (b)는, 제 1 실시형태에 있어서 탄화규소층을 이용한 일반적인 종형축적형 MOSFET의 2개 유닛 셀 결합부를 나타내는 단면도.
도 2의 (a)∼(c)는, SiC-산화물 적층체를 형성하는 순서를 나타내는 단면도.
도 3은, 본 실시형태의 제조방법에 의해 형성된 V족 원소함유 산화물층(22)의 두께방향에서의 질소농도 프로파일을 SIMS로 실측한 결과를 나타내는 그래프.
도 4의 (a), (b)는, 도 3에 나타내는 데이터에 기초하여, High-Low법으로 계산한 계면준위밀도를 나타내는 도.
도 5는, 도 1에 나타내는 반도체장치에 있어서, 캐리어가 이동하는 방향과 소자 배치의 관계를 나타내는 도.
도 6의 (a)는, (0001)면을 상면으로 하는 탄화규소기판에 있어서, 전자가 이동하는 방향과 크기를 벡터로 하여 나타내는 도이며, (b)는 (0001)면에 대해 각도(θ)만큼 경사진 면을 상면으로 하는 탄화규소기판에서, 전자의 이동방향과 크기를 벡터로 하여 나타내는 도.
도 7의 (a), (b)는, 게이트전극 및 소스전극이 빗살형으로 배치되는 경우의 구조도.
도 8의 (a), (b)는, 사각형의 유닛 셀이 배치되는 경우의 구조도.
도 9의 (a), (b)는, 육각형의 유닛 셀이 배치되는 경우의 구조도.
도 10은 종형반전형 MOSFET의 구조를 나타내는 단면도.
도 11의 (a), (b)는, 제 2 실시형태에 있어서 탄화규소층을 이용한 일반적인 횡형축적형 MOSFET를 나타내는 단면도.
도 12는, 도 11의 (b)에 나타내는 반도체장치에 있어서, 캐리어의 이동방향과 소자 배치의 관계를 나타내는 평면도.
도 13은 횡형반전형 MOSFET 구조를 나타내는 단면도.
도 14의 (a), (b)는, SiC를 이용한 일반적인 종형축적형 MOSFET의 2개 유닛 셀 결합부를 나타내는 도.
도 15는 탄화규소기판의 표면 및 단면의 개략 사시도.
*부호의 설명*
1A : 층간절연막 1B : 상부배선전극
7C : 베이스전극 10 : 종형축적형 MOSFET
11, 71, 101 : 반도체기판 12, 102 : n형 탄화규소층
13, 103 : p형 웰영역 14, 74, 104 : 채널층
15 : n형 소스영역 16, 76, 106 : 게이트절연막
17, 77, 107 : 게이트전극 18, 78, 108 : 소스전극
19, 79, 109 : 드레인전극 20 : SiC기판
21 : 산화물층 30 : 챔버
31 : 진공펌프 60 : 종형반전형 MOSFET
70 : 횡형축적형 MOSFET 72 : p형 탄화규소층
75d : 드레인영역 75s, 105 : 소스영역
90 : 횡형반전형 MOSFET
발명의 개시
(발명이 해결하고자 하는 과제)
상술한 바와 같이 종래는, 스텝번칭이 형성됨으로써 스텝번칭에 평행인 방향의 전자이동도가 커지고, 스텝번칭에 대해 수직인 방향의 전자이동도가 작아진다는 전제에서, 소자 배치가 결정되었다. 또 표면에 스텝번칭이 형성되지 않은 경우에도, 탄화규소 내부에 적층결함 등의 결정결함이 내재하여, 오프컷 방향에 대해 평행인 방향의 전자이동도가, 오프컷 방향에 대해 수직인 방향의 전자이동도보다 작아지는 경우가 있었다. 그러나 전류방향의 이방성이 역전하는 경우가 있으며, 이 경우에는 소자의 전기특성을 더욱 저하시켜버리는 경우가 있다.
본 발명의 목적은, 상술한 과제를 해결하는 수단을 강구함으로써, 보다 전기특성이 우수한 탄화규소 반도체소자를 제공하는 데 있다.
(과제를 해결하기 위한 수단)
본 발명의 제 1 반도체소자는, 반도체기판과, 상기 반도체기판 상에 형성되며, 결정면에서 10도 이하의 각도만큼 오프컷(miscut) 방향으로 경사진 상면을 갖는 탄화규소층과, 상기 탄화규소층 상에 형성된 게이트절연막과, 상기 게이트절연막 상에 형성된 게이트전극과, 상기 탄화규소층 상 중 상기 게이트전극 측방에 형성된 소스전극과, 상기 반도체기판 하방에 형성된 드레인전극과, 상기 탄화규소층 중 적어도 상기 소스전극 아래 위치하는 영역에 형성된 소스영역을 구비하며, 평면적으로 보아, 상기 소스영역 중 가장 긴 변은, 상기 오프컷 방향과 수직인 방향을 따른다.
이와 같이, 오프컷 방향을 따른 방향으로 전류가 흐르도록 소스영역을 배치함으로써, 보다 전기특성을 향상시킬 수 있다. 또 전류방향의 이방성이 역전될 우려도 없어진다. 이들은, 다음과 같은 이유에 따른다. 종래에는, 고온의 열처리 시에 탄화규소층의 오프컷 방향과 수직인 방향으로 스텝번칭이 형성되어, 스텝번칭에 평행인 방향의 전자이동도가 컸다. 이에 반해 본 발명의 반도체소자는 V족 원소를 함유하는 화합물을 이용하여 열처리를 실행하는 공정을 거쳐 형성되므로, 탄화규소층 상면에 스텝번칭이 형성되어도, 채널층이 형성되는 게이트절연막과 탄화규소층의 계면에서 계면준위밀도가 저감되어, 오프컷 방향을 따른 방향의 전자이동도가 향상된다. 이로써 오프컷 방향을 따른 방향의 전자이동도가, 오프컷 방향과 수직방향의 전자이동도보다 높아지기 쉽다.
상기 탄화규소층 중 상기 소스영역의 측방 및 하방에 형성된 제 2 도전형의 웰영역과, 상기 웰영역과 전기적으로 접속되는 베이스전극을 추가로 구비해도 된다.
상기 오프컷 방향과 수직인 방향을 따른 방향이란, 상기 오프컷 방향과 수직인 방향으로부터의 기울기가 5도 이내의 방향인 것으로써, 높은 전자이동도를 얻을 수 있다.
상기 탄화규소층 중 상기 게이트절연막 아래에 위치하는 영역에 채널층이 형성되어도 된다.
상기 채널영역에는, 적어도 1층의 제 1 탄화규소층과, 제 1 탄화규소층보다 제 1 도전형의 불순물 농도가 높으며 또 제 1 탄화규소층의 막 두께보다 얇은, 적어도 1층의 제 2 탄화규소층을 갖는 적층구조가 형성되어도 된다. 이 경우, 보다 높은 전자이동도를 얻을 수 있다.
상기 탄화규소층에서, 결정면의 면내 방향에서의 전자이동도보다, 상기 결정면에 대한 수직방향에서의 전자이동도 쪽이 큰 경우에, 본 발명은 효과적이다.
상기 탄화규소층은 4H-SiC이라도 된다.
상기 탄화규소층의 상면은 (0001)면에서 <11-20>방향으로 기운 면이라도 된다.
상기 탄화규소층의 상면은 (0001)면에서 <1-100>방향으로 기운 면이라도 된다.
상기 게이트절연막이, 상기 탄화규소층 상부를 열산화시킨 후에 V족 원소를 함유하는 화합물을 포함하는 분위기에서 열처리함으로써 형성되는 경우에, 상기 계면준위밀도를 저하시킬 수 있으며, 그 결과, 오프컷 방향에서의 전자이동도가 높아진다.
상기 V족 원소를 함유하는 화합물이 산화질소(NxOy(x, y=1, 2, ...))인 경우에 높은 효과를 얻을 수 있다.
상기 탄화규소층과 상기 게이트절연막의 계면에서, 상기 채널층과 상기 게이트절연막의 계면에서, 질소농도의 최대값이 1×1020㎝-3 이상이고, 1×1022㎝-3 이하인 것이 바람직하다. 이 경우에는, 각 밴드 끝단 부근의 전위 범위에서 계면밀도를 충분히 낮게 할 수 있으므로, 탄화규소층의 상면부와 게이트산화막 사이에, 스텝번칭의 발생 유무와 상관없이 양호한 계면이 형성된다.
여기서 상기 게이트절연막이, 상기 탄화규소층 상부를 V족 원소를 함유하는 화합물을 포함하는 분위기에서 열산화시킴으로써 형성되는 경우라도, 게이트절연막과 탄화규소층의 계면은 양호한 것이 얻어지며, 특히 상기 산화질소를 함유하는 분위기에서 열산화하여 형성된 게이트절연막도 본 발명에 대해 효과적으로 기능한다.
상기 탄화규소층이 제 1 도전형의 불순물을 함유하며, 상기 탄화규소층 상 중 상기 게이트전극 측방에 형성된 소스전극과, 상기 반도체기판 하방에 형성된 드레인전극과, 상기 탄화규소층 중 적어도 상기 소스전극 아래 위치하는 영역에 형성되며, 상기 채널층에 접하는 제 1 도전형의 소스영역과, 상기 탄화규소층 중 상기 소스영역 측방 및 하방을 둘러싸는 제 2 도전형의 웰영역과, 상기 웰영역과 전기적으로 접속되는 베이스전극을 추가로 구비하는 경우에, 종형 MOSFET에 있어서 높은 전자이동도를 얻을 수 있다.
상기 소스전극은, 상기 베이스전극과 동일한 막으로 형성되어도 된다.
상기 게이트전극은, 평면적으로 보아 다각형이 패인 형상으로 형성되는 경우가 있으며, 이 경우 상기 다각형에서 패인 부분의 변 중 가장 긴 변은, 상기 오프컷 방향과 수직인 방향을 따르는 것이 바람직하다.
이 경우는, 평면적으로 보아 상기 소스전극은 다각형 형상으로 배치되며, 상기 게이트전극은 상기 소스전극과 떨어지며, 또 상기 소스전극의 측방을 둘러싸는 형상으로 배치되어도 된다.
또 상기 게이트전극이 평면적으로 보아 다각형 형상으로 형성되는 경우도 있으며, 이 경우 상기 다각형의 변 중 가장 긴 변은, 상기 오프컷 방향과 수직인 방향을 따르는 것이 바람직하다.
이 경우에, 평면적으로 보아 상기 소스전극은, 스트라이프형으로 나열되는 복수의 제 1 사각형부와, 상기 복수의 제 1 사각형부 단부를 접속하는 제 1 접속부를 갖는 빗살형으로 배치되며, 상기 게이트전극은 상기 복수의 제 1 사각형부 각각과 교대로 배치되는 스트라이프형의 복수의 제 2 사각형부와, 상기 제 2 사각형부 단부를 접속하는 제 2 접속부를 갖는 빗살형으로 배치되어도 된다.
또 본 명세서 중에서, "다각형"이나 "빗살형" 등의 형태에는, 각부가 둥글려진 것이나, 변이 곡선인 것도 포함되는 것으로 한다. 또 소스영역이 예를 들어 타원형일 경우에, "소스영역 중 가장 긴 변은, 상기 오프컷 방향과 수직인 방향이다"란, 타원형의 장축이 오프컷 방향과 수직인 방향으로 이어지는 것을 이르는 것으로 한다.
본 발명의 제 2 반도체소자는, 반도체기판과, 상기 반도체기판 상에 형성되며, 결정면에서 10도 이하의 각도만큼 오프컷 방향으로 경사진 상면을 갖는 탄화규소층과, 상기 탄화규소층 상에 형성된 게이트절연막과, 상기 게이트절연막 상에 형성된 게이트전극과, 상기 탄화규소층 상 중 상기 게이트전극 측방에 형성된 소스전극과, 상기 탄화규소층 상 중 상기 게이트전극 측방에 형성된 드레인전극과, 상기 탄화규소층 중 적어도 상기 소스전극 및 상기 드레인전극 아래 위치하는 영역에 서로 떨어져 형성된 소스-드레인영역을 구비하며, 평면적으로 보아, 상기 소스-드레인영역의 변 중 서로 대향하는 변은, 상기 오프컷 방향과 수직인 방향을 따른다.
이와 같이, 오프컷 방향을 따른 방향으로 전류가 흐르도록 소스-드레인영역을 배치함으로써, 보다 전기특성을 향상시킬 수 있다. 이들은, 다음과 같은 이유에 따른다. 종래에는, 고온의 열처리 시에 탄화규소층의 오프컷 방향과 수직인 방향으로 스텝번칭이 형성되어, 스텝번칭에 평행인 방향의 전자이동도가 컸다. 이에 반해 본 발명의 반도체소자는 V족 원소를 함유하는 화합물을 이용하여 열처리를 실행하는 공정을 거쳐 형성되므로, 탄화규소층 상면에 스텝번칭이 형성되어도, 채널층이 형성되는 게이트절연막과 탄화규소층의 계면에서 계면준위밀도가 저감되어, 오프컷 방향을 따른 방향의 전자이동도가 향상된다. 이로써 오프컷 방향을 따른 방향의 전자이동도가, 오프컷 방향과 수직방향의 전자이동도보다 높아지기 쉽다.
상기 탄화규소층 내에 형성되며, 제 1 도전형의 불순물을 함유하는 베이스 영역과, 상기 베이스 영역과 전기적으로 접속되는 베이스전극을 추가로 구비해도 된다.
상기 게이트전극은 다각형의 형상으로 형성되는 경우도 있으며, 이 경우 상기 다각형의 변 중 가장 긴 변은, 상기 오프컷 방향과 수직인 방향을 따르는 것이 바람직하다.
상기 오프컷 방향과 수직인 방향을 따른 방향이란, 상기 오프컷 방향과 수직인 방향으로부터의 기울기가 5도 이내의 방향인 것으로써, 높은 전자이동도를 얻을 수 있다.
상기 탄화규소층 중 상기 게이트절연막 아래에 위치하는 영역에 채널층이 형성되어도 된다.
상기 채널영역에는, 적어도 1층의 제 1 탄화규소층과, 제 1 탄화규소층보다 제 1 도전형의 불순물 농도가 높으며 또 제 1 탄화규소층의 막 두께보다 얇은, 적어도 1층의 제 2 탄화규소층을 갖는 적층구조가 형성되어도 된다. 이 경우, 보다 높은 전자이동도를 얻을 수 있다.
상기 탄화규소층에서, 결정면의 면내 방향에서의 전자이동도보다, 상기 결정면에 대한 수직방향에서의 전자이동도 쪽이 큰 경우에, 본 발명은 효과적이다.
상기 탄화규소층은 4H-SiC이라도 된다.
상기 탄화규소층의 상면은 (0001)면에서 <11-20>방향으로 기운 면이라도 된다.
상기 탄화규소층의 상면은 (0001)면에서 <1-100>방향으로 기운 면이라도 된다.
상기 게이트절연막은, 상기 탄화규소층 상부를 열산화시킨 후에 V족 원소를 함유하는 화합물을 포함하는 분위기에서 열처리함으로써 형성되는 경우에, 상기 계면준위밀도를 저하시킬 수 있으며, 그 결과, 오프컷 방향에서의 전자이동도가 높아진다.
상기 V족 원소를 함유하는 화합물이 산화질소(NxOy(x, y=1, 2, ...))인 경우에 높은 효과를 얻을 수 있다.
상기 탄화규소층과 상기 게이트절연막의 계면에서, 질소농도의 최대값이 1×1020㎝-3 이상이고, 1×1022㎝-3 이하인 것이 바람직하다. 이 경우에는, 각 밴드 끝단 부근의 전위 범위에서 계면밀도를 충분히 낮게 할 수 있으므로, 탄화규소층의 상면부와 게이트산화막 사이에, 스텝번칭의 발생 유무와 상관없이 양호한 계면이 형성된다.
상기 소스전극은, 상기 베이스전극과 동일한 막으로 형성되어도 된다.
(발명의 효과)
본 발명의 반도체소자에서는, 스텝번칭이나 그 밖의 양호하지 못한 계면상태에 의해 저하된 탄화규소층의 전자이동도가 개선된 경우에, 종래의 구조에 비해 우수한 전기특성을 얻을 수 있다.
이하, 본 발명의 실시형태에 대해 도면을 참조하면서 설명하기로 한다.
(제 1 실시형태)
도 1의 (a), (b)는, 제 1 실시형태에 있어서 탄화규소층을 이용한 일반적인 종형축적형 MOSFET의 2개 유닛 셀의 결합부를 나타내는 단면도이다. 여기서 도 1의 (a)는 MOSFET의 전극 일부를 위쪽에서 본 평면도이며, (b)는 도 1 (a)의 I-I선 단면도이다.
도 1의 (a), (b)에 나타내는 바와 같이 본 실시형태의 반도체장치는, n+형 4H-SiC(0001) 반도체기판(11)을 갖는다. 반도체기판(11)은, <11-20>방향으로 약 8도 오프커팅 된 표면을 가지며, 그 저항률은 약 0.02Ω㎠이다. 반도체기판(11) 상에는, 4H-SiC(0001)의 n형 탄화규소층(12)이 형성된다. 이 두께는 약 15㎛이며, 농도 3×1015㎝-3의 질소가 도핑된다. n형 탄화규소층(12)은, 반도체기판(11) 상에 에피택셜 성장으로 형성된 것이며, n형 탄화규소층(12)의 상면도 반도체기판(11)의 영향을 받아 <11-20>방향으로 오프각을 갖는다.
n형 탄화규소층(12) 상부 중 2개의 유닛 셀 결합부 양 측방에 위치하는 영역에는, p형의 웰영역(13)이 형성된다. p형 웰영역(13)은, 예를 들어 알루미늄이 약 2×1018㎝-3의 농도이며 0.8㎛ 정도의 깊이만큼 주입된 후에, 약 1700도의 고온으로 열처리함으로써 형성된다.
n형 탄화규소층(12) 중 2개의 p형 웰영역 사이에 개재되는 영역 위에서, 그 2개의 p형 웰영역 상으로 이어지도록, n형 4H-SiC으로 이루어지는 채널층(14)이 형성된다. 여기서 채널층(14)은, 비도프층과 약 5×1017㎝-3의 n형 불순물을 함유하는 도프층을 교대로 적층시킨 델타도프층이다. 채널층(14)의 두께는 약 0.2㎛이다.
p형 웰영역(13) 상부에는 소스영역(15)이 형성된다. 소스영역(15)은, 채널층(14)의 외측방과 접하도록 형성된다. 소스영역(15)은 예를 들어, 질소가 약 1×1019㎝-3의 농도이며 0.3㎛ 정도의 깊이만큼 주입된 후에, 약 1700도의 고온으로 열처리함으로써 형성된다.
기본적으로 소스영역(15)은, p형 웰영역 일부에 n형 불순물을 주입함으로써 형성되며, MOSFET(10)는 이른바 2중 주입형 MOSFET(DIMOSFET)이다. 또 도 1에서, 소스영역은 채널층을 개재하는 구성이며, p형 웰영역을 형성한 위에 채널층을 퇴적시키고, 다시 채널층 위에서 n형 불순물 주입을 실시함으로써 소스영역을 형성하나, 예를 들어 p형 웰영역과 소스영역을 형성한 후에 채널층을 형성하는 식의 반도체소자라도 상관없다.
채널층(14) 위부터 소스영역(15) 일부의 위에는, 두께 약 60nm의 게이트절연막(16)이 형성된다. 게이트절연막(16)은, 소스영역(15) 및 채널층(14) 상부를 열산화시킨 후, V족 원소를 함유하는 분위기 하에서 열처리함으로써 형성된다. 이 열처리 방법에 대해서는 후술하기로 한다.
게이트절연막(16) 상에는, 알루미늄으로 이루어지는 게이트전극(17)이 형성된다.
소스영역(15) 위부터, n형 탄화규소층(12) 중 소스영역(15) 외측방에 위치하는 부분 위에 걸쳐, 니켈로 이루어지는 소스전극(18)이 형성된다. 소스전극(18)은, 니켈막을 형성한 후에 약 1000도의 온도로 열처리함으로써 형성된다. 이 열처리로써, 소스전극(18)과 소스영역(15)은 옴 접촉한다. 소스전극(18)은, p형 웰영역(13)에 전기적으로 접속되는 베이스전극으로서의 역할을 겸비하는 구조를 갖는다. 여기서 소스전극(18)과 p형 웰영역(13) 사이의 전기저항을 저감하기 위해, p형 웰영역(13) 중 계면에 위치하는 부분에, 다른 영역보다 높은 농도의 알루미늄을 이온 주입하여 p+형의 이온주입영역을 형성해도 된다.
반도체기판(11)의 이면 상에는, 니켈로 이루어지는 드레인전극(19)이 형성된다. 드레인전극(19)은, 니켈막을 형성한 후에 약 1000도의 온도로 열처리함으로써 형성된다. 이 열처리로써, 드레인전극(19)과 반도체기판(11)은 옴 접촉한다.
게이트전극(17) 위는 층간절연막(1A)으로 피복되며, 층간절연막(1A) 및 소스전극(18) 위는 상부배선전극(1B)으로 피복된다.
본 실시형태의 MOSFET(10)를 ON상태로 하기 위해서는, 드레인전극(19)에 양전압을 인가하고, 소스전극(18)을 접지시키며, 게이트전극(17)에 양전압을 인가한다. 이로써 MOSFET(10)의 스위칭동작이 가능해진다.
MOSFET(10)가 ON상태로 되면, 캐리어인 전자는 도 1의 (a), (b)에 나타내는 바와 같이 우선, 기판 면에 평행인 방향으로 흐른다. 여기서 본 실시형태에서는, 오프컷 방향(A)과 평행인 방향으로 전자가 흐르는 점이 종래와 다르다. 그 후 전자는, 도 1의 (b)에 나타내는 바와 같이 기판 면과 수직인 방향으로 흐른다. 또 도 1의 (a), (b)에 나타내는 화살표는, 캐리어인 전자의 진행방향을 나타내며, 전류는 이 화살표와 역방향으로 흐른다.
여기서 게이트절연막(16)을 형성한 후에 열처리를 실시하는 방법에 대해, 도면을 참조하면서 상세히 설명한다. 이 방법은 본 출원인에 의한 선출원인 일특원 2003-350244호 및 일특원 2004-271321호에 기재된 발명이며, 본 명세서에서는 상기 출원의 내용을 원용하기로 한다.
도 2의 (a)∼(c)는, SiC-산화물 적층체를 형성하는 순서를 나타내는 단면도이다. 본 실시형태에서는 V족 원소로서 질소를 이용하나, 인(P), 비소(As) 등의 다른 V족 원소를 이용해도 된다.
우선 도 2의 (a)에 나타내는 공정에서, 4H-SiC(0001)기판인 SiC기판(20)을 준비한다. SiC기판(20) 상부(도 2(a)에 나타내는 점선보다 위쪽 부분)는, 에피택셜성장에 의해 형성된 4H-SiC(0001)층이다. 그리고 SiC기판(20)(에피택셜성장된 SiC층) 주면은, MCP(mechano-chemical polishing)에 의해 요철(최대 표면거칠기 Rmax)이 10nm 이하로 되도록 평활화된다. 단 이 평활화 처리는 반드시 필요한 것은 아니다.
다음으로 도 2의 (b)에 나타내는 공정에서, SiC기판(20)을 챔버(30) 내에 설치하고, 산화성분위기 하에서 SiC기판(20)을 가열함으로써, SiC기판(20) 상에 평균 두께 약 60nm의 산화물층(21)(주로 SiO2를 함유하는 층)을 형성한다. 이 경우, 산화온도는 1000℃ 이상이며, 바람직하게는 1050℃∼1300℃이다. 산화성분위기를 발생시키기 위해서는, 챔버(30) 내에 산소, 수증기 중 적어도 어느 하나를 함유하는 가스를 공급하면 된다. 그 후, 불활성가스(Ar, N2, He, Ne 등) 분위기 중에서 1000℃ 이상의 온도(예를 들어 1000℃∼1150℃)로 열처리한다. 이 열처리에 의해 산화물층(21)의 원자배열이 먼저 치밀화 된다.
다음에 도 2의 (c)에 나타내는 공정에서 SiC기판(20)을, 불순물 제거장치(도시 생략) 및 감압장치인 진공펌프(31)가 부설된 챔버(30) 내로 이동시켜, 챔버(30) 내를 진공펌프(31)로 약 150Torr(2.0×104Pa)로 감압시키면서, 챔버(30) 내로 유량 500(ml/min)의 NO가스(또는 인(P) 등 질소 이외의 V족 원소 함유가스)를 공급하여, 챔버(30) 내를 질소(N)(또는 질소 이외의 V족 원소)가 산화물층(21) 중으로 확산되기에 충분히 높은 온도(약 1150℃)로 가열한다. 이때 감압 하에서, 산화물층(21)을 질소 등의 V족 원소를 함유하는 가스에 노출시킴으로써, 산화물층(21) 내에 질소 등의 V족 원소가 확산되어, 비유전율이 크며 보다 치밀한 V족 원소함유 산화물층(22)이 형성된다. 노출은, 치밀한 V족 원소함유 산화물층(22)을 형성하기에 충분한, 그리고 V족 원소함유 산화물층(22)의 특성이 개량되기에 충분한 시간(예를 들어 1시간) 실시한다. 이상의 공정으로써 열처리가 종료된다.
도 3은 본 실시형태의 제조방법으로 형성된 V족 원소함유 산화물층(22)의 두께방향에서의 질소농도 프로파일을 SIMS로 실측한 결과를 나타내는 그래프이다. 또 도 3에서는 질소농도 피크부(SiO2-SiC 계면 부근의 영역)의 농도분포를 추출하여 표시한다. 도 3에 나타내는 데이터는, SiO2-SiC 계면에서의 질소를 CsN147로 정량시켜 얻은 것이다. 도 3에 나타내는 바와 같이, 이 피크부의 반값 폭은 3nm로 매우 좁은 영역에 질소가 집중적이며 고농도로 도입됐음을 알 수 있다.
도 4의 (a), (b)는 도 3에 나타내는 데이터에 기초하여, High-Low법으로 계산한 계면준위밀도를 나타내는 도이다. 도 4의 (a), (b)에서, 가로축은 가전자대(Ev)와의 전위차(E-Ev(eV))를 나타내며, 세로축은 계면준위밀도(Dit)(㎝-2·eV-1)를 나타낸다. MOSFET의 캐리어가 전자일 경우에, 트랩으로서 작용하는 계면준위는 전도대 끝단 부근 전위 범위(E-Ev=2.95eV∼3.05eV)의 계면준위이며, 캐리어가 홀일 경우, 홀 트랩으로서 작용하는 계면준위는 가전자대 끝단 부근 전위범위(E-Ev=0.3eV∼0.4eV)의 계면준위이나, 도 4의 (a), (b)에 나타내는 바와 같이 본 실시형태에서는, 각 밴드끝단 부근의 전위 범위에서 1×1012㎝-2·eV-1 이하의 계면준위밀도가 얻어진다. 또 V족 원소함유 산화물층(22) 전체의 질소 평균농도는 8.3×1019㎝-3이다.
이와 같이 V족 원소함유 산화물층(22)에 질소 등의 V족 원소를 함유시킴으로써, 캐리어의 트랩이 될 계면준위밀도를 저감시킬 수 있어, 캐리어 이동도의 향상을 도모할 수 있다.
특히 V족 원소함유 산화물층(22)의 하부 질소농도 최대값이 1×1020㎝-3 이상 1×1022㎝-3 이하임으로써, 비유전율의 향상작용과, 계면준위밀도의 저감작용이 현저히 얻어진다.
다음으로, 본 실시형태의 반도체소자 배치에 대해 종래와 비교하면서 설명한다.
종래는 도 14에 나타내는 바와 같이, 기판 상면에 스텝번칭이 형성된다. 이 스텝번칭은, 층내에 이온 주입된 불순물을 활성화시키기 위한 고온열처리의 영향으로 발생한다. 스텝번칭은, 오프컷 방향과 수직인 방향으로 형성되므로, 종래는 오프컷 방향과 수직인 방향으로 더욱 많은 캐리어가 흐르도록 전극 등의 배치를 결정했다.
이에 반해 본 실시형태에서는, 오프컷 방향과 거의 평행으로 보다 많은 캐리어가 흐르도록 소자를 배치한다. 도 5는 도 1에 나타내는 반도체장치에 있어서, 캐리어의 이동방향과 소자 배치와의 관계를 나타내는 평면도이다. 도 5에서는 게이트전극(17) 및 소스전극(18) 등의 도시를 생략하고, n형 탄화규소층(12), p형 웰영역(13) 및 n형 소스영역(15)만을 나타낸다. 채널층(14)의 도시는 생략하나, 채널층(14)은 p형 웰영역(13) 중 해칭으로 나타내는 영역 상에 위치한다. 도 5에 나타내는 바와 같이 종형 MOSFET에서는, 캐리어가 소스영역(15)으로부터 n형 탄화규소층(12) 쪽을 향해 흐른다. 이 방향이 오프컷 방향(A)과 거의 평행이 되도록 소자를 배치한다.
-오프컷 방향에서 전자이동도가 커지는 원리-
종래의 반도체소자는, 오프컷 방향과 평행인 방향보다 수직방향 쪽이 전자이동도가 크다는 이방성을 갖는다. 이에 반해, 본 실시형태의 반도체장치에서는 이 이방성이 역전된다. 이는, 본 실시형태에서 질소와 산소를 함유하는 가스를 이용한 열처리를 실시함으로써, 탄화규소층과 게이트절연막 계면에서의 계면준위밀도가 저하되어, 오프컷 방향을 따른 방향의 전자이동도가 향상된다. 이하, 탄화규소기판의 전자이동도가 오프컷 방향에서 크다는 이유에 대해 고찰하기로 한다.
도 6의 (a)는, (0001)면을 상면으로 하는 탄화규소기판에서, 전자의 이동방향과 크기를 벡터로 하여 나타내는 도이다. 도 6의 (a)에서는 (0001)면(지정된 결정면(S)) 및 지면에 평행인 벡터를 a벡터, (0001)면에 평행이며 지면에 수직인 벡터를 b벡터, (0001)면에 수직인 벡터를 c벡터로 한다.
여기서 (0001)면을 상면으로 하는 탄화규소층에서 전자이동도는, 기판면 내 방향보다 기판면과 수직인 방향에서 커진다. 즉 도 6의 (a)에 나타내는 c벡터 쪽이 a벡터 및 b벡터보다 크다. 또 a벡터와 b벡터는 동일 크기이다.
다음으로 탄화규소기판이 오프컷 기판일 경우를 생각한다. 도 6의 (b)는 (0001)면에 대해 각도 θ만큼 기울어진 면을 상면으로 하는 탄화규소기판에서, 전자의 이동방향과 크기를 벡터로 하여 나타내는 도이다.
도 6의 (b)에서는 a벡터 및 c벡터를, 오프컷 방향과 오프컷 방향에 수직인 방향으로 분해하여, 각각 a1, a2, c1, c2 벡터로 표시한다. 이때, 오프컷 방향의 전자이동도를 나타내는 벡터를 d벡터로 하면, d벡터는 a1벡터와 c1벡터의 합으로 표시된다.
여기서 c벡터는 a벡터보다 크므로, d벡터는 a벡터보다 커진다. 이에 반해 b벡터는 오프컷 방향과 수직이므로, 탄화규소층 상면이 (0001)면이건, 오프컷 면이건, 그 방향의 전자이동도 크기는 변화하지 않는다. a벡터와 b벡터는 동일 크기이므로, d벡터와 b벡터의 크기를 비교하면 확실하게 d벡터 쪽이 커진다.
이상으로부터, 오프컷 기판에 있어서, 오프컷 방향의 전자이동도(벡터d)는 오프컷 방향과 수직인 방향의 전자이동도(벡터b)보다 커진다.
물론 오프컷 기판면 내에서, b벡터와 d벡터 이외 방향의 벡터를 고려해도, 오프컷 기판면 내에서는 오프컷 방향의 전자이동도가 제일 커지는 것은 명백하다.
이상의 벡터 효과, 및 질소와 산소를 함유하는 가스를 이용한 열처리를 실시함에 따른 탄화규소층/게이트절연막 계면의 계면준위밀도 저하효과의 상승효과에 의해, 오프컷 방향을 따른 방향의 전자이동도가 향상된다.
-전극의 배치예-
도 1에 나타내는 2개의 유닛 셀 결합부에서는, 오프컷 방향(A)에 평행인 방향으로만 전류를 공급하는 예를 나타냈다. 그러나 실제로는 종형 반도체소자에서는 복수의 방향으로 전류를 공급하는 경우가 많다. 그 경우에는 복수의 방향 중에서 가장 전류량이 많은 방향이 오프컷 방향과 평행이 되도록 소자를 배치한다. 이하 그 구조에 대해 설명한다.
(제 1 배치예)
종형 MOSFET에서는, 소스전극(18) 및 게이트전극(17)이 스트라이프형(또는 빗살형)으로 배치되는 경우가 있다. 이와 같은 경우에 대해 도 7의 (a), (b)를 참조하면서 설명한다.
도 7의 (a), (b)는, 게이트전극 및 소스전극이 빗살형으로 배치되는 경우의 구조를 나타내는 도이다. 도 7의 (a)는 게이트전극(17) 및 소스전극(18)의 배치를 나타내며, 도 7의 (b)는 n형 탄화규소층(12), p형 웰영역(13) 및 n형 소스영역(15)의 배치를 나타낸다. 도 7의 (a)에 나타내는 바와 같이, 소스전극(18)에서는 복수의 사각형부가 스트라이프형으로 배치되며, 사각형부 중 한끝은 사각형부가 이어지는 방향과 수직인 방향으로 이어지는 접속부와 접함으로써 서로 전기적으로 접속된다. 또 게이트전극(17)에서도, 복수의 사각형부가 소스전극(18)의 사각형부와 교대로 스트라이프형으로 배치되며, 사각형부 중 한끝은 사각형부가 이어지는 방향과 수직인 방향으로 이어지는 접속부와 접함으로써 서로 전기적으로 접속된다. 채널영역은 도 7의 (b)에 해칭으로 나타내는 영역에 배치된다. 이 경우, 캐리어의 이동방향은 방향(A)과 방향(B)의 2 가지이다. 그리고 채널영역은 주로 방향(A)과 수직인 방향으로 이어진다. 즉 채널영역에서 방향(A)을 따르는 전류가 흐르는 채널영역의 폭(W1)이, 그 외 다른 방향 채널영역의 폭(W2) 이상으로 되도록 소자를 구성한다. 또 n형 소스영역(15)의 가장 긴 변도 오프컷 방향(A)과 수직인 방향으로 배치된다.
(제 2 배치예)
종형 MOSFET는, 다각형의 유닛 셀 별로 배치되며, 각 유닛 셀에서는 소스전극의 측방이 게이트전극으로 둘러싸이는 경우가 있다. 이와 같은 경우에 대해 도 8의 (a), (b)를 참조하면서 설명한다.
도 8의 (a), (b)는, 사각형의 유닛 셀이 배치된 경우의 구조를 나타내는 도이다. 도 8의 (a)는 게이트전극(17) 및 소스전극(18)의 배치를 나타내며, 도 8의 (b)는 n형 탄화규소층(12), p형 웰영역(13) 및 n형 소스영역(15)의 배치를 나타낸다. 채널영역은 도 8의 (b)에 해칭으로 나타내는 영역에 배치된다.
이 경우 캐리어가 이동하는 방향은, 주로 방향(A)과 방향(B)의 2 가지이다. 그리고 유닛 셀의 긴 쪽 방향을 방향(A)에 대해 수직으로 배치하면, 방향(A)에 수직인 방향으로 이어지는 채널영역 쪽이, 평행인 방향으로 이어지는 채널영역보다 길어진다. 즉 도 8의 (b)에 나타내는 바와 같이 채널영역에 있어서, 방향(A)을 따르는 전류가 흐르는 채널영역의 폭(W1)이, 그 외 다른 방향 채널영역의 폭(W2) 이상으로 되도록 소자를 구성한다. 또 n형 소스영역(15)의 가장 긴 변도 오프컷 방향(A)과 수직인 방향으로 배치된다.
여기서는 유닛 셀이 장방형인 경우에 대해 설명했으나, 유닛 셀이 평행사변형이나 마름모꼴 등 다른 다각형이라도 상관없다. 도 9의 (a), (b)는 6각형의 유닛 셀이 배치되는 경우의 구조를 나타내는 도이다. 도 9의 (a)는 게이트전극(17) 및 소스전극(18)의 배치를 나타내며, 도 9의 (b)는 n형 탄화규소층(12), p형 웰영역(13) 및 n형 소스영역(15)의 배치를 나타낸다. 채널영역은 도 9의 (b)에 해칭으로 나타내는 영역에 배치된다.
이 경우 캐리어가 이동하는 방향은, 주로 방향(A), 방향(C) 및 방향(D)의 3 가지이다. 그리고 6각형 유닛 셀의 변 중 가장 긴 변을 방향(A)와 수직으로 배치하면, 방향(A)에 대해 수직인 방향으로 이어지는 채널영역이, 방향(C)이나 방향(D)과 수직인 방향으로 이어지는 채널층보다 길어진다. 즉 도 9의 (b)에 나타내는 바와 같이 채널영역에 있어서, 방향(A)을 따르는 전류가 흐르는 채널영역의 폭(W1)이, 그 외 다른 방향 채널영역의 폭(W2) 이상으로 되도록 소자를 구성한다. 또 n형 소스영역(15)의 가장 긴 변도 오프컷 방향(A)과 수직인 방향으로 배치된다.
그리고 본 실시형태에서 서술한 방법은, 채널층으로서 델타도핑층을 갖는 경우만이 아닌, 채널층이 통상의 n형 불순물층일 경우에도 적용할 수 있다.
또 본 실시형태에서 서술한 방법은 종형반전형 MOSFET(60)에도 적용 가능하다. 도 10은 종형반전형 MOSFET의 구조를 나타내는 단면도이다. 도 10 중 도 1과 다른 점은, 채널층(14)(도 1에 도시)이 형성되지 않은 점이다. 그 밖의 구조는 도 1과 마찬가지이므로 설명을 생략한다.
(제 2 실시형태)
도 11의 (a), (b)는 제 2 실시형태에 있어서, 탄화규소층을 이용한 일반적인 횡형축적형 MOSFET를 나타내는 단면도이다. 여기서 도 11의 (a)는 MOSFET의 전극 일부를 위쪽에서 본 평면도이며, 도 11의 (b)는 도 11 (a)의 VII-VII선 단면도이다.
도 11의 (a), (b)에 나타내는 바와 같이 본 실시형태의 반도체장치는, 반절연성 4H-SiC(0001)인 반도체기판(71)을 갖는다. 반도체기판(71)은 <11-20>방향으로 약 8도 오프커팅 된 표면을 갖는다. 반도체기판(71) 상에는 4H-SiC(0001)의 p형 탄화규소층(72)이 형성된다. 그 두께는 약 5㎛이며, 농도 5×1015㎝-3의 알루미늄이 도핑된다.
p형 탄화규소층(72) 상부 중 중앙부에는, n형 채널층(74)이 형성된다. 여기서 채널층(74)은 비도프층과, 약 5×1017㎝-3의 n형 불순물을 함유하는 도프층을 교대로 적층시킨 델타도프층인 것으로 한다. 채널층(74)의 두께는 약 0.2㎛이다.
p형 탄화규소층(72) 중 채널층(74) 양 측방에 위치하는 영역에는, 소스영역(75s) 및 드레인영역(75d)이 형성된다. 소스영역(75s) 및 드레인영역(75d)은, 예를 들어 질소를 약 1×1019㎝-3의 농도이며 0.3㎛ 정도의 깊이만큼 주입한 후에, 약 1700도의 고온으로 열처리함으로써 형성된다.
기본적으로 소스영역(75s) 및 드레인영역(75d)은, p형 웰영역의 일부에 n형 불순물을 주입함으로써 형성되며, MOSFET(70)는 이른바 2중주입형 MOSFET(DIMOSFET)이다.
또 도 11의 (a), (b)에서는, 소스영역과 드레인영역이 채널층을 개재한 구성이며, p형 웰영역을 형성한 위에 채널층을 퇴적시키고, 또 채널층 위부터 n형 불순물 주입을 실시함으로써 소스영역과 드레인영역을 형성하나, 예를 들어 p형 웰영역과 소스영역 및 드레인영역을 형성한 후에 채널층을 형성하는 식의 반도체소자라도 상관없다.
채널층(74) 위부터 소스영역(75s) 및 드레인영역(75d) 중 단부 위에 걸쳐, 두께 약 60nm의 게이트절연막(76)이 형성된다. 게이트절연막(76)은 채널층(74), 소스영역(75s) 및 드레인영역(75d) 상부를 열산화한 후에 V족 원소를 함유하는 분위기에서 열처리함으로써 형성된다.
게이트절연막(76) 상에는, 알루미늄으로 이루어지는 게이트전극(77)이 형성된다. 소스영역(75s) 상에는 니켈로 이루어지는 소스전극(78)이 형성되며, 드레인영역(75d) 상에는 니켈로 이루어지는 드레인전극(79)이 형성된다. 소스전극(78) 및 드레인전극(79)은, 니켈막을 형성한 후에 약 1000도의 온도로 열처리함으로써 형성된다. 이 열처리에 의해 소스영역(75s)과 소스전극(78) 및 드레인영역(75d)과 드레인전극(79)은 각각 옴 접촉한다.
p형 탄화규소층(72) 중 소스영역(75s) 외측방에 위치하는 영역 상에는, 베이스전극(7C)이 형성된다. 베이스전극(7C)은 p형 탄화규소층(72)을 외부와 전기적으로 접속시키기 위해 형성된다. 베이스전극(7C)과 p형 탄화규소층(72) 사이의 전기저항을 저감하기 위해, p형 탄화규소층(72) 중 계면에 위치하는 부분에, 다른 영역보다 높은 농도의 알루미늄을 이온 주입하여 p+형의 이온주입영역을 형성해도 된다. 또 소스전극(78)과 베이스전극(7C)이 전기적으로 접합되어도 되며, 동일 도체막으로 이루어져도 된다.
본 실시형태의 MOSFET(70)를 ON상태로 하기 위해서는, 드레인전극(79)에 양전압을 인가하고, 소스전극(78) 및 베이스전극(7C)을 접지하며, 게이트전극(77)에 양전압을 인가한다. 이로써 MOSFET(70)의 스위칭동작이 가능해진다.
MOSFET(70)가 ON상태로 되면, 캐리어인 전자는 도 11의 (a), (b)에 나타내는 바와 같이, 소스영역(75c)에서 드레인영역(75d) 쪽을 향해, 기판면과 거의 평행으로 흐른다. 여기서 본 실시형태에서는, 오프컷 방향(A)에 대해 평행인 방향으로 전자가 흐르는 점이 종래와 다르다. 이하 본 실시형태의 반도체소자 배치에 대해 도 12를 참조하면서 설명하기로 한다. 도 12는 도 11의 (b)에 나타내는 반도체장치에 있어서, 캐리어의 이동 방향과 소자 배치의 관계를 나타내는 평면도이다. 도 12에서는 게이트전극(77), 소스전극(78) 및 드레인전극(79) 등의 도시는 생략하고, p형 탄화규소층(72), n형 소스영역(75s) 및 n형 드레인영역(75d)만을 나타낸다. 채널층(74)의 도시는 생략하나, 채널층(74)은 p형 탄화규소층(72) 중 해칭으로 나타내는 영역 상에 위치한다. 도 12에 나타내는 바와 같이, 횡형 MOSFET에서는 캐리어가, 소스영역(75s)에서 드레인영역(75d) 쪽을 향해 흐른다. 이 방향이 오프컷 방향(A)과 거의 평행이 되도록 소자를 배치한다.
횡형 소자에서 흐르는 전류의 방향은 1 방향인 경우가 많다. 횡형 소자에서도 전류방향이 1 방향만이 아닌 경우도 있으나, 그 때는 기판의 오프컷 방향(A)과 평행인 방향으로 흐르는 전류가 지배적으로 되도록 소자를 배치한다. 즉 채널층(74)의 폭 중, 방향(A)을 따르는 전류가 흐르는 채널영역의 폭(W1)이, 채널층(74)의 폭 중 다른 방향의 폭 이상으로 되도록 소자를 배치한다. 바꾸어 말하면 소스영역(75s)과 드레인영역(75d)의 변 중 서로 대향하는 변(채널층(74)과 접하는 변)이 오프컷 방향(A)과 수직이 되도록 소자를 배치한다.
여기서 본 실시형태에서 서술한 방법은, 채널층으로서 델타도프층을 갖는 경우만이 아닌, 채널층이 통상의 n형 불순물층일 경우에도 적용할 수 있다.
또 본 실시형태에서 서술한 방법은 횡형반전형 MOSFET에도 적용 가능하다. 도 13은 횡형반전형 MOSFET의 구조를 나타내는 단면도이다. 도 13 중 도 11의 (b)와 다른 점은 채널층(74)(도 11의 (b)에 도시)이 형성되지 않은 점이다. 그 밖의 구조는 도 11의 (b)와 마찬가지이므로 설명을 생략한다.
(그 밖의 실시형태)
전술한 실시형태에서는 반도체기판으로서 4H-SiC로부터 약 8도 오프커팅 된 표면을 갖는 기판을 이용했다. 그러나 본 발명에서는 지정된 결정면(S)으로부터 소정의 방향(A)으로 10도 이하의 각도만큼 경사진 표면을 구비한 기판이라면 다른 기판을 사용해도 된다.
또 본 발명에서는 예를 들어, 오프커팅 된 Si기판 상에 헤테로에피택셜 성장시킨 탄화규소층을 이용해도 된다.
또한 전술한 실시형태에서는, 4H-SiC의 탄화규소층을 이용했다. 그러나 본 발명에서는 결정면의 면내 방향보다, 결정면에 대한 수직방향 쪽이 전자이동도가 크다는 성질을 갖는 다른 폴리타입의 탄화규소층을 이용해도 된다.
여기서 결정면의 면내 방향보다 결정면에 대한 수직방향 쪽이 전자이동도가 작다는 성질을 갖는 폴리타입이라도, 그 폴리타입의 오프컷 기판에서 오프컷 방향과 수직인 방향보다 오프컷 방향 쪽이 전자이동도가 커지는 경우가 있다면, 그 같은 오프컷 기판을 이용해도 상관없다.
또 전술한 실시형태에서는, 4H-SiC(0001)기판을, <11-20>방향으로 오프컷팅한 반도체기판을 이용했다. 그러나 본 발명에서는 반도체기판으로서 <11-20>방향, 또는 <1-100>방향으로 오프커팅 된 기판을 사용해도 된다. 이 경우, 반도체기판 상에 탄화규소층을 에피택셜 성장시키면, 탄화규소층 상면은 (0001)면에서 <11-20>방향, 또는 <1-100>방향으로 오프커팅 된 면으로 된다. 단, 탄화규소층 상면에 원하는 면이 나타나는 것이라면, 탄화규소층 아래 위치하는 반도체기판의 면 방위나 오프컷 방향은 특별히 한정되지 않는다. 즉 소스영역 중 가장 긴 변이 오프컷 방향과 수직인 방향을 따르는 구성을 갖고 있다면, 상기 이외의 어떠한 오프컷 방향이라도 상관없다.
또한 탄화규소의 (0001)면은, 일반적으로는 실리콘면을 나타낸다. 그러나 본 발명에서는 (0001)면 대신 (000-1)면으로 표기되는 탄소 면을 이용해도 문제없다.
또 탄화규소에 있어서, 오프컷 방향의 전자이동도가 그 외 방향의 전자이동도보다 커지는 상태는, MOSFET의 채널영역과 게이트절연막의 계면에서, 탄화규소 전도체의 준위보다 0.1eV 작은 준위에서의 계면준위밀도가 5×1012㎝-2·eV-1 이하일 경우에 실현 가능하다. 보다 바람직하게는, 상기 계면에서의 계면준위밀도는 1×1012㎝-2·eV-1 이하로 한다. 역으로 계면준위밀도가 5×1012㎝-2·eV-1보다 클 경우에는, 상기 계면에 발생하는 스텝번칭의 영향을 받아, 종래의 탄화규소반도체소자와 같이 오프컷 방향(스텝번칭에 대해 수직인 방향)의 전자이동도는 스텝번칭에 대해 평행인 방향의 전자이동도보다 작아진다.
또한 전술한 실시형태에서는, 탄화규소층과 게이트절연막 사이의 계면에서의 계면준위밀도를 저감하기 위해, 게이트절연막을 형성한 후에 산화질소(NO)를 함유하는 분위기하에서 열처리를 실시한다. 그러나 본 발명에서는 산화질소(NO)에 한정됨 없이, V족 원소를 함유하는 분위기에서 열처리를 함으로써 마찬가지 효과를 얻을 수 있다. 또 계면준위밀도를 저감할 수 있다면, 다른 분위기로 열처리를 실시해도 되며, 다른 처리방법을 실시해도 된다.
그리고 전술한 실시형태에서는 전극재료로서 니켈이나 알루미늄을 사용했으나, 본 발명에서 전극재료는 이들 재료에 한정되는 것은 아니며, 전극을 적층구조로 해도 상관없다.
또 본 발명의 탄화규소 반도체소자의 제조방법에서는, 실시형태에서 나타낸 제조방법 이외의 방법이라도 물론 상관없으며, 특별히 지정하지 않는 한, 설명에 이용한 처리조건이나 가스 종류에 제한되는 일없이, 다른 조건이라도 물론 상관없다.
물론, 본 발명의 탄화규소 반도체소자에서는, 발명의 범위 내에서 기본구조가 달라지지 않는 한 여러 가지 변형이 가능하다.
본 발명의 반도체소자는, 스텝번칭이나 그 외 양호하지 못한 계면상태에 의해 저하된 탄화규소층의 전자이동도가 개선되는 데 높은 전기특성을 얻을 수 있는 점에서 산업상 이용 가능성은 높다.

Claims (31)

  1. 반도체기판과,
    상기 반도체기판 상에 형성되며, 결정면에서 10도 이하의 각도만큼 오프컷(miscut) 방향으로 경사진 상면을 갖는 탄화규소층과,
    상기 탄화규소층 상에 형성된 게이트절연막과, 상기 게이트절연막 상에 형성된 게이트전극과,
    상기 탄화규소층 상 중 상기 게이트전극 측방에 형성된 소스전극과,
    상기 반도체기판 하방에 형성된 드레인전극과,
    상기 탄화규소층 중 적어도 상기 소스전극 아래 위치하는 영역에 형성된 소스영역을 구비하며,
    평면적으로 보아, 상기 소스영역 중 가장 긴 변은, 상기 오프컷 방향과 수직인 방향을 따르는, 반도체소자.
  2. 제 1 항에 있어서,
    상기 탄화규소층 중 상기 소스영역의 측방 및 하방에 형성된 제 2 도전형의 웰영역과,
    상기 웰영역과 전기적으로 접속되는 베이스전극을 추가로 구비하는, 반도체소자.
  3. 제 1 항에 있어서,
    상기 오프컷 방향과 수직인 방향을 따른 방향이란, 상기 오프컷 방향과 수직인 방향으로부터의 기울기가 5도 이내의 방향인, 반도체소자.
  4. 제 1 항에 있어서,
    상기 탄화규소층 중 상기 게이트절연막 아래에 위치하는 영역에 채널층이 형성되는, 반도체소자.
  5. 제 4 항에 있어서,
    상기 채널영역에는, 적어도 1층의 제 1 탄화규소층과, 제 1 탄화규소층보다 제 1 도전형의 불순물 농도가 높으며 또 제 1 탄화규소층의 막 두께보다 얇은, 적어도 1층의 제 2 탄화규소층을 갖는 적층구조가 형성되는, 반도체소자.
  6. 제 1 항에 있어서,
    상기 탄화규소층에서는, 결정면의 면내 방향에서의 전자이동도보다, 상기 결정면에 대한 수직방향에서의 전자이동도 쪽이 큰, 반도체소자.
  7. 제 1 항에 있어서,
    상기 탄화규소층은 4H-SiC인, 반도체소자.
  8. 제 1 항에 있어서,
    상기 탄화규소층의 상면은 (0001)면에서 <11-20>방향으로 기운 면인, 반도체소자.
  9. 제 1 항에 있어서,
    상기 탄화규소층의 상면은 (0001)면에서 <1-100>방향으로 기운 면인, 반도체소자.
  10. 제 1 항에 있어서,
    상기 게이트절연막은, 상기 탄화규소층 상부를 열산화시킨 후에 V족 원소를 함유하는 화합물을 포함하는 분위기에서 열처리함으로써 형성된, 반도체소자.
  11. 제 10 항에 있어서,
    상기 V족 원소를 함유하는 화합물은 산화질소인, 반도체소자.
  12. 제 10 항에 있어서,
    상기 탄화규소층과 상기 게이트절연막의 계면에서, 질소농도의 최대값이 1×1020㎝-3 이상이고, 1×1022㎝-3 이하인, 반도체소자.
  13. 제 1 항에 있어서,
    상기 소스전극은, 상기 베이스전극과 동일한 막으로 형성되는, 반도체소자.
  14. 제 1 항에 있어서,
    상기 게이트전극은, 평면적으로 보아 다각형이 패인 형상으로 형성되며,
    상기 다각형의 패인 부분의 변 중 가장 긴 변은, 상기 오프컷 방향과 수직인 방향을 따르는, 반도체소자.
  15. 제 14 항에 있어서,
    평면적으로 보아 상기 소스전극은 다각형 형상으로 배치되며, 상기 게이트전극은 상기 소스전극과 떨어지며, 또 상기 소스전극의 측방을 둘러싸는 형상으로 배치되는, 반도체소자.
  16. 제 1 항에 있어서,
    상기 게이트전극은 평면적으로 보아 다각형의 형상으로 형성되며,
    상기 다각형의 변 중 가장 긴 변은, 상기 오프컷 방향과 수직인 방향을 따르는, 반도체소자.
  17. 제 16 항에 있어서,
    평면적으로 보아 상기 소스전극은, 스트라이프형으로 나열되는 복수의 제 1 사각형부와, 상기 복수의 제 1 사각형부 단부를 접속하는 제 1 접속부를 갖는 빗살형으로 배치되며, 상기 게이트전극은 상기 복수의 제 1 사각형부 각각과 교대로 배치되는 스트라이프형의 복수의 제 2 사각형부와, 상기 제 2 사각형부 단부를 접속하는 제 2 접속부를 갖는 빗살형으로 배치되는, 반도체소자.
  18. 반도체기판과,
    상기 반도체기판 상에 형성되며, 결정면에서 10도 이하의 각도만큼 오프컷 방향으로 경사진 상면을 갖는 탄화규소층과,
    상기 탄화규소층 상에 형성된 게이트절연막과, 상기 게이트절연막 상에 형성된 게이트전극과,
    상기 탄화규소층 상 중 상기 게이트전극 측방에 형성된 소스전극과,
    상기 탄화규소층 상 중 상기 게이트전극 측방에 형성된 드레인전극과,
    상기 탄화규소층 중 적어도 상기 소스전극 및 상기 드레인전극 아래 위치하는 영역에 서로 떨어져 형성된 소스-드레인영역을 구비하며,
    평면적으로 보아, 상기 소스-드레인영역의 변 중 서로 대향하는 변은, 상기 오프컷 방향과 수직인 방향을 따르는, 반도체소자.
  19. 제 18 항에 있어서,
    상기 탄화규소층 내에 형성되며, 제 1 도전형의 불순물을 함유하는 베이스영역과,
    상기 베이스영역과 전기적으로 접속되는 베이스전극을 추가로 구비하는, 반도체소자.
  20. 제 18 항에 있어서,
    상기 게이트전극은 다각형의 형상으로 형성되며,
    상기 다각형의 변 중 가장 긴 변은, 상기 오프컷 방향과 수직인 방향을 따르는, 반도체소자.
  21. 제 18 항에 있어서,
    상기 오프컷 방향과 수직인 방향을 따른 방향이란, 상기 오프컷 방향과 수직인 방향으로부터의 기울기가 5도 이내의 방향인, 반도체소자.
  22. 제 18 항에 있어서,
    상기 탄화규소층 중 상기 게이트절연막 아래에 위치하는 영역에 채널층이 형성되는, 반도체소자.
  23. 제 22 항에 있어서,
    상기 채널영역에는, 적어도 1층의 제 1 탄화규소층과, 제 1 탄화규소층보다 제 1 도전형의 불순물 농도가 높으며 또 제 1 탄화규소층의 막 두께보다 얇은, 적어도 1층의 제 2 탄화규소층을 갖는 적층구조가 형성되는, 반도체소자.
  24. 제 18 항에 있어서,
    상기 탄화규소층에서는, 결정면의 면내 방향에서의 전자이동도보다, 상기 결정면에 대한 수직방향에서의 전자이동도 쪽이 큰, 반도체소자.
  25. 제 18 항에 있어서,
    상기 탄화규소층은 4H-SiC인, 반도체소자.
  26. 제 18 항에 있어서,
    상기 탄화규소층의 상면은 (0001)면에서 <11-20>방향으로 기운 면인, 반도체소자.
  27. 제 18 항에 있어서,
    상기 탄화규소층의 상면은 (0001)면에서 <1-100>방향으로 기운 면인, 반도체소자.
  28. 제 18 항에 있어서,
    상기 게이트절연막은, 상기 탄화규소층 상부를 열산화시킨 후에 V족 원소를 함유하는 화합물을 포함하는 분위기에서 열처리함으로써 형성된, 반도체소자.
  29. 제 28 항에 있어서,
    상기 V족 원소를 함유하는 화합물은 산화질소인, 반도체소자.
  30. 제 28 항에 있어서,
    상기 탄화규소층과 상기 게이트절연막의 계면에서, 질소농도의 최대값이 1×1020㎝-3 이상이고, 1×1022㎝-3 이하인, 반도체소자.
  31. 제 18 항에 있어서,
    상기 소스전극은, 상기 베이스전극과 동일한 막으로 형성되는, 반도체소자.
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Families Citing this family (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4775102B2 (ja) 2005-05-09 2011-09-21 住友電気工業株式会社 半導体装置の製造方法
JP5068009B2 (ja) * 2005-09-14 2012-11-07 三菱電機株式会社 炭化ケイ素半導体装置
KR101245899B1 (ko) * 2006-01-30 2013-03-20 스미토모덴키고교가부시키가이샤 탄화규소 반도체 장치의 제조 방법
WO2008011022A1 (en) * 2006-07-19 2008-01-24 Dow Corning Corporation Method of manufacturing substrates having improved carrier lifetimes
US20080054270A1 (en) * 2006-09-05 2008-03-06 Yoshiyuki Suda Semiconductor memory device and the production method
JP5157843B2 (ja) * 2007-12-04 2013-03-06 住友電気工業株式会社 炭化ケイ素半導体装置およびその製造方法
US20100123140A1 (en) * 2008-11-20 2010-05-20 General Electric Company SiC SUBSTRATES, SEMICONDUCTOR DEVICES BASED UPON THE SAME AND METHODS FOR THEIR MANUFACTURE
KR20110133541A (ko) * 2009-03-27 2011-12-13 스미토모덴키고교가부시키가이샤 Ｍｏｓｆｅｔ 및 ｍｏｓｆｅｔ의 제조 방법
EP2413365A4 (en) * 2009-03-27 2013-05-08 Sumitomo Electric Industries MOSFET AND MOSFET MANUFACTURING METHOD
TW201108414A (en) * 2009-04-10 2011-03-01 Sumitomo Electric Industries Insulated gate bipolar transistor
CN102171832A (zh) * 2009-04-10 2011-08-31 住友电气工业株式会社 绝缘栅场效应晶体管
CA2777675A1 (en) 2010-01-19 2011-07-28 Sumitomo Electric Industries, Ltd. Silicon carbide semiconductor device and method of manufacturing thereof
JP5544918B2 (ja) * 2010-02-16 2014-07-09 住友電気工業株式会社 炭化珪素絶縁ゲート型半導体素子およびその製造方法
JP2011199132A (ja) * 2010-03-23 2011-10-06 Sumitomo Electric Ind Ltd 半導体装置およびその製造方法
CN102684485B (zh) * 2011-03-09 2015-01-21 无锡维赛半导体有限公司 垂直互补场效应管
EP2833409A4 (en) * 2012-03-30 2015-11-11 Hitachi Ltd SILICON CARBIDE FIELD EFFECT TRANSISTOR
US9590067B2 (en) 2012-12-18 2017-03-07 Global Power Technologies Group, Inc. Silicon carbide semiconductor devices having nitrogen-doped interface
US8952431B2 (en) * 2013-05-09 2015-02-10 International Business Machines Corporation Stacked carbon-based FETs
JP6230323B2 (ja) 2013-08-01 2017-11-15 株式会社東芝 半導体装置
JP2015053462A (ja) * 2013-08-06 2015-03-19 住友電気工業株式会社 炭化珪素半導体装置およびその製造方法
JP6206012B2 (ja) * 2013-09-06 2017-10-04 住友電気工業株式会社 炭化珪素半導体装置
JP2015099845A (ja) 2013-11-19 2015-05-28 住友電気工業株式会社 半導体装置
JP5932760B2 (ja) 2013-11-29 2016-06-08 住友化学株式会社 偏光子及びそれを含む偏光板
JP5996516B2 (ja) 2013-11-29 2016-09-21 住友化学株式会社 偏光子及びそれを含む偏光板
JP6274968B2 (ja) * 2014-05-16 2018-02-07 ローム株式会社 半導体装置
WO2016017502A1 (ja) 2014-08-01 2016-02-04 住友電気工業株式会社 エピタキシャルウエハおよびその製造方法
WO2016031439A1 (ja) * 2014-08-29 2016-03-03 住友電気工業株式会社 炭化珪素半導体装置およびその製造方法
JP6588447B2 (ja) * 2014-09-09 2019-10-09 富士電機株式会社 半導体装置および半導体装置の製造方法
CN104282766A (zh) * 2014-11-06 2015-01-14 株洲南车时代电气股份有限公司 一种新型碳化硅mosfet及其制造方法
JP2018186140A (ja) * 2017-04-24 2018-11-22 富士電機株式会社 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
JP7054853B2 (ja) * 2018-02-07 2022-04-15 パナソニックＩｐマネジメント株式会社 炭化珪素半導体素子およびその製造方法
US11380763B2 (en) * 2019-04-29 2022-07-05 Arizona Board Of Regents On Behalf Of Arizona State University Contact structures for n-type diamond

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3461274B2 (ja) * 1996-10-16 2003-10-27 株式会社東芝 半導体装置
DE19712561C1 (de) 1997-03-25 1998-04-30 Siemens Ag SiC-Halbleiteranordnung mit hoher Kanalbeweglichkeit
WO1999048153A1 (fr) 1998-03-19 1999-09-23 Hitachi, Ltd. Dispositif de commutation a semi-conducteur au carbure de silicium
JP2000294777A (ja) * 1999-04-08 2000-10-20 Mitsubishi Electric Corp 半導体装置及びその製造方法
US6320215B1 (en) * 1999-07-22 2001-11-20 International Business Machines Corporation Crystal-axis-aligned vertical side wall device
JP4450123B2 (ja) 1999-11-17 2010-04-14 株式会社デンソー 炭化珪素半導体装置
GB0028031D0 (en) * 2000-11-17 2001-01-03 Koninkl Philips Electronics Nv Trench-gate field-effect transistors and their manufacture
JP4247459B2 (ja) 2001-03-22 2009-04-02 富士電機デバイステクノロジー株式会社 炭化けい素半導体基板の酸化膜形成方法
EP1306890A2 (en) 2001-10-25 2003-05-02 Matsushita Electric Industrial Co., Ltd. Semiconductor substrate and device comprising SiC and method for fabricating the same
JP2003234301A (ja) 2001-10-25 2003-08-22 Matsushita Electric Ind Co Ltd 半導体基板、半導体素子及びその製造方法
JP3697211B2 (ja) 2002-01-10 2005-09-21 日本原子力研究所 炭化珪素半導体素子及びその絶縁膜の形成方法
JP4360085B2 (ja) * 2002-12-25 2009-11-11 株式会社デンソー 炭化珪素半導体装置
US7074643B2 (en) * 2003-04-24 2006-07-11 Cree, Inc. Silicon carbide power devices with self-aligned source and well regions and methods of fabricating same

Also Published As

Publication number Publication date
EP1689000A1 (en) 2006-08-09
US7214984B2 (en) 2007-05-08
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CN1802752A (zh) 2006-07-12
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