KR20110133541A - Ｍｏｓｆｅｔ 및 ｍｏｓｆｅｔ의 제조 방법 - Google Patents

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KR20110133541A
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신 하라다
다케요시 마스다
미사코 호나가
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스미토모덴키고교가부시키가이샤
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Abstract

MOSFET(1)는, {0001}면에 대하여 오프각이 50°이상 65°이하인 주면을 갖는 탄화규소(SiC) 기판(2)과, SiC 기판(2)의 주면 위에 형성된 반도체층(21)과, 반도체층(21)의 표면에 접촉하도록 형성된 절연막(26)을 구비하고 있다. 부임계 기울기(subthreshold slope)는 0.4 V/Decade 이하이다.

Description

ＭＯＳＦＥＴ 및 ＭＯＳＦＥＴ의 제조 방법{MOSFET AND METHOD FOR MANUFACTURING MOSFET}
본 발명은 MOSFET 및 MOSFET의 제조 방법에 관한 것이다.
종래부터, 탄화규소(SiC)를 이용한 반도체 장치가 알려져 있다[예컨대, 국제 공개 WO01/018872호 팜플렛(이하, 특허문헌 1이라고 지칭한다)]. 특허문헌 1에서는, 면방위가 거의 {03-38}이며 4H(Hexagonal)형 폴리 타입의 SiC 기판을 이용하여 MOS형 전계 효과 트랜지스터(MOSFET: Metal-Oxide-Semiconductor Field-effect Transistor)를 형성하고 있는 것이 기재되어 있다. 또한 상기 MOSFET에서는, 게이트 산화막을 드라이 산화(열 산화)에 의해 형성하고 있는 것이 기재되어 있다. 상기 특허문헌 1에서는, 이러한 MOSFET에 있어서 큰 채널 이동도(약 100 ㎠/Vs)를 실현할 수 있는 것이 기재되어 있다.
국제 공개 제01/018872호 팜플렛
그러나, 본 발명자가 검토한 결과, 전술한 MOSFET에 있어서 채널 이동도가 충분히 커지지 않는 경우가 있는 것을 발견하였다. 채널 이동도가 커지지 않는 경우에는, SiC를 이용한 반도체 장치의 우수한 특성을 안정되게 발휘시킬 수 없다.
본 발명은 전술한 바와 같은 과제를 해결하기 위해 이루어진 것이며, 본 발명의 목적은, 채널 이동도를 향상시킨 MOSFET 및 MOSFET의 제조 방법을 제공하는 것이다.
본 발명자는 전술한 바와 같이 MOSFET에 있어서 큰 채널 이동도를 재현성 좋게 실현하기 위해, 채널 이동도가 작아지는 원인에 대해서 예의 연구한 결과, 본 발명을 완성하였다. 즉, 채널 이동도가 작아지는 것은, 게이트 산화막과 상기 게이트 산화막 밑에 위치하는 SiC 반도체막의 계면에 존재하는 트랩(이하, 계면 준위 또는, 계면 준위 밀도라고도 말함)에 기인하는 것을 발견하였다. 이는, 전술한 MOSFET의 임계값 전압이 이론값에 비하여 대폭적으로 높아져 있는 것으로부터도 추정된다. 그래서, 본 발명자는 이러한 계면 준위의 영향을 저감한 MOSFET를 실현하도록 예의 연구한 결과, 본 발명을 발견하였다.
즉, 본 발명의 MOSFET는, {0001}면에 대하여 오프각이 50°이상 65°이하인 주면을 갖는 탄화규소(SiC) 기판과, SiC 기판의 주면 위에 형성된 반도체층과, 반도체층의 표면에 접촉하도록 형성된 절연막을 구비하고, 부임계 기울기(subthreshold slope)가 0.4 V/Decade 이하이다.
본 발명의 MOSFET의 제조 방법은, {0001}면에 대하여 오프각이 50°이상 65°이하인 주면을 갖는 탄화규소(SiC) 기판을 준비하는 공정과, SiC 기판의 주면 위에 반도체층을 형성하는 공정과, 반도체층의 표면에 접촉하도록 절연막을 형성하는 공정을 구비하고, 부임계 기울기가 0.4 V/Decade 이하이다.
본 발명자는, 계면 준위와 관계를 갖는 부임계 기울기에 착안하여, 이동도가 향상되는 부임계 기울기의 범위를 예의 연구하였다. 그 결과, 부임계 기울기를 0.4 V/Decade 이하로 함으로써, 절연막과 반도체층의 계면 근방에서의 계면 준위 밀도를 재현성 좋게 저감할 수 있는 것을 발견하였다. 이에 따라, 반도체층에 있어서 절연막과 대향하는 영역에서, 반전 채널층이 되는 캐리어의 대부분이 계면 준위에 트랩되는 것을 억제할 수 있다. 따라서, 채널 이동도를 향상시킬 수 있다.
또한, 오프각의 하한을 50°로 한 것은, 오프각이 43.3°인 (01-14)면으로부터 오프각이 51.5°인 (01-13)면에 걸쳐 오프각의 증대와 함께 캐리어 이동도의 현저한 증대가 보인 것, 또한, 상기 (01-14)면으로부터 (01-13)면의 사이의 오프각의 범위에는 자연면이 없는 것이라고 하는 이유에 따른다.
또한, 오프각의 상한을 65°로 한 것은, 오프각이 62.1°인 (01-12)면으로부터 오프각이 90°인 (01-10)면에 걸쳐 오프각의 증대와 함께 캐리어 이동도의 현저한 감소가 보인 것, 또한, 상기 (01-12)면으로부터 (01-10)면의 사이의 오프각의 범위에는 자연면이 없는 것이라고 하는 이유에 따른다.
상기 MOSFET에 있어서 바람직하게는, 반도체층과, 절연막의 사이에, 질소 원자를 포함하는 영역을 더 구비한다.
상기 MOSFET에 있어서 바람직하게는, 반도체층과, 절연막의 계면으로부터 10 ㎚ 이내의 영역에서의 질소 농도의 최대값이 1×1021 ㎝-3 이상이다.
상기 MOSFET의 제조 방법에 있어서 바람직하게는, 절연막을 형성하는 공정은, 절연막을 드라이 산화에 의해 형성하는 공정과, 절연막을 질소 원자를 함유하는 가스를 분위기 가스로서 이용하여 열 처리하는 공정을 포함한다.
본 발명자는 반도체층과 절연막의 계면 근방의 질소 원자 농도를 높임으로써, 계면 준위의 영향을 저감시키는 것을 발견하였다. 이 때문에, 채널 이동도를 더 향상시킨 MOSFET를 실현할 수 있다.
상기 MOSFET에 있어서 바람직하게는, 반도체층은 SiC로 이루어진다. SiC는, 밴드갭이 크고, 또한 최대 절연 파괴 전계 및 열 전도율은 실리콘(Si)과 비교하여 큰 한편, 캐리어의 이동도는 실리콘과 같은 정도로 크고, 전자의 포화 드리프트 속도 및 내압도 크다. 이 때문에, 고효율화, 고전압화, 및 대용량화의 MOSFET를 실현할 수 있다.
상기 MOSFET에 있어서는, 상기 SiC 기판의 주면의 오프 방위가 <11-20> 방향 ±5°이하의 범위여도 좋다.
<11-20> 방향은, SiC 기판에 있어서의 대표적인 오프 방위이다. 그리고, 기판의 제조 공정에서의 슬라이스 가공의 변동 등에 기인한 오프 방위의 변동을 ±5°로 함으로써, SiC 기판 위에의 에피택셜층의 형성 등을 용이하게 하고, MOSFET의 제조를 용이하게 실시할 수 있다.
상기 MOSFET에 있어서는, 상기 SiC 기판의 주면의 오프 방위가 <01-10> 방향 ±5°이하의 범위여도 좋다.
<01-10> 방향은, 상기 <11-20> 방향과 마찬가지로, SiC 기판에 있어서의 대표적인 오프 방위이다. 그리고, 기판의 제조 공정에서의 슬라이스 가공의 변동 등에 기인한 오프 방위의 변동을 ±5°로 함으로써, SiC 기판 위에의 에피택셜층의 형성 등을 용이하게 하고, MOSFET의 제조를 용이하게 실시할 수 있다.
상기 MOSFET에 있어서, 상기 SiC 기판의 주면의 면방위는, 면방위 {03-38}에 대하여 오프각을 -3°이상 +5°이하로 할 수 있다.
이에 따라, 채널 이동도를 더욱 더 향상시킬 수 있다. 여기서, 면방위 {03-38}에 대한 오프각을 -3°이상 +5°이하로 한 것은, 채널 이동도와 상기 오프각의 관계를 조사한 결과, 그 범위 내에서 특히 높은 채널 이동도를 얻을 수 있었던 것에 기초하고 있다.
여기서, 「면방위 {03-38}에 대하여 오프각이 -3°이상 +5°이하인」 상태란, <0001> 방향 및 오프 방위의 기준으로서의 <01-10> 방향으로 연장되는 평면에의 상기 주면의 법선의 정사영(正射影)과, {03-38}면의 법선이 이루는 각도가 -3°이상 +5°이하인 상태를 의미하고, 그 부호는, 상기 정사영이 <01-10> 방향에 대하여 평행하게 근접하는 경우가 플러스이며, 상기 정사영이 <0001> 방향에 대하여 평행하게 근접하는 경우가 마이너스이다.
또한, 상기 주면의 면방위는, 실질적으로 {03-38}인 것이 보다 바람직하고, 상기 주면의 면방위는 {03-38}인 것이 더 바람직하다. 여기서, 주면의 면방위가 실질적으로 {03-38}이면, 기판의 가공 정밀도 등을 고려하여 실질적으로 면방위가 {03-38}이라고 간주할 수 있는 오프각의 범위에 기판의 주면의 면방위가 포함되어 있는 것을 의미하고, 이 경우의 오프각의 범위로서는 예컨대 {03-38}에 대하여 오프각이 ±2°의 범위이다. 이에 따라, 전술한 채널 이동도를 더욱 더 향상시킬 수 있다.
상기 MOSFET에 있어서는, 기판의 상기 주면은, <01-10> 방향에서의 (0-33-8)면에 대한 오프각이 -3°이상 +5°이하여도 좋다.
{03-38}면 중에서도 특히 C(카본)면측의 면인 (0-33-8)면에 가까운 면 위에 반도체층 및 절연막을 형성하는 구조를 채용함으로써, 캐리어 이동도가 대폭적으로 향상된다.
여기서, 본원에 있어서, 육방정의 단결정 탄화규소의 (0001)면은 실리콘면, (000-1)면은 카본면으로 정의된다. 또한, 「<01-10> 방향에서의 (0-33-8)면에 대한 오프각」이란, <000-1> 방향 및 오프 방위의 기준으로서의 <01-10> 방향으로 연장되는 평면에의 상기 주면의 법선의 정사영과, (0-33-8)면의 법선이 이루는 각도이며, 그 부호는, 상기 정사영이 <01-10> 방향에 대하여 평행하게 근접하는 경우가 플러스이고, 상기 정사영이 <000-1> 방향에 대하여 평행하게 근접하는 경우가 마이너스이다. 그리고, 상기 <01-10> 방향에서의 (0-33-8)면에 대한 오프각이 -3°이상 +5°이하인 주면이란, 상기 주면이 탄화규소 결정에 있어서 상기 조건을 만족하는 카본면측의 면인 것을 의미한다. 또한, 본원에 있어서 (0-33-8)면은, 결정면을 규정하기 위한 축의 설정에 따라 표현이 다른 등가인 카본면측의 면을 포함하며, 실리콘면측의 면을 포함하지 않는다.
이상으로부터, 본 발명의 MOSFET 및 그 제조 방법에 따르면, 부임계 기울기를 0.4 V/Decade 이하로 함으로써, 채널 이동도를 향상시킬 수 있다.
도 1은 본 발명의 실시형태에 있어서의 MOSFET를 개략적으로 나타내는 단면도이다.
도 2는 본 발명의 실시형태에 있어서, {03-38}면을 설명하기 위한 도면이다.
도 3은 본 발명의 실시형태에 있어서의 MOSFET의 제조 방법을 나타내는 흐름도이다.
도 4는 본 발명의 실시형태에 있어서의 MOSFET를 제조 방법의 각 공정을 설명하기 위한 개략 단면도이다.
도 5는 본 발명의 실시형태에 있어서의 MOSFET를 제조 방법의 각 공정을 설명하기 위한 개략 단면도이다.
도 6은 본 발명의 실시형태에 있어서의 MOSFET를 제조 방법의 각 공정을 설명하기 위한 개략 단면도이다.
도 7은 본 발명의 실시형태에 있어서의 MOSFET를 제조 방법의 각 공정을 설명하기 위한 개략 단면도이다.
도 8은 본 발명예 1, 2의 MOSFET를 개략적으로 나타내는 단면도이다.
도 9는 실시예 1에 있어서, 이동도와 부임계 기울기의 관계를 나타내는 도면이다.
도 10은 실시예 2에 있어서 제작한 MOS 커패시터를 개략적으로 나타내는 단면도이다.
도 11은 실시예 2에 있어서, 에너지와 계면 준위 밀도의 관계를 나타내는 도면이다.
이하, 도면에 기초하여 본 발명의 실시형태를 설명한다. 또한, 이하의 도면에서 동일 또는 상당하는 부분에는 동일한 참조 번호를 붙이고 그 설명은 반복하지 않는다. 또한, 본 명세서 내에서는, 개별 방위를 [], 집합 방위를 <>, 개별면을 (), 집합면을 {}로 각각 나타내고 있다. 또한, 마이너스의 지수에 대해서는, 결정학 상, "-"(바)를 숫자의 위에 붙이게 되어 있지만, 본 명세서 내에서는, 숫자의 앞에 마이너스의 부호를 붙이고 있다.
도 1을 참조하여, 본 발명의 일 실시형태에서의 MOSFET(1)를 설명한다. 본 실시형태에서의 MOSFET(1)는, 종형의 MOSFET이다.
MOSFET(1)는, 기판(2)과, 반도체층(21)과, 웰 영역(23)과, 소스 영역(24)과, 컨택트 영역(25)과, 절연막(26)과, 게이트 전극(10)과, 소스 전극(27)과, 층간 절연막(28)과, 드레인 전극(12)을 구비한다.
기판(2)은, 예컨대 n+SiC 기판이다. 기판(2)은, {0001}면에 대하여 오프각이 50°이상 65°이하, 바람직하게는 {03-38}면인 주면을 갖고 있다. 여기서, 도 2에 나타내는 바와 같이, {03-38}면이란, {0001}면에 대하여 약 55°(54.7°)의 경사를 갖는 면이다. 바꾸어 말하면, {03-38}면이란, <0001> 축방향에 대하여 약 35°(35.3°)의 경사를 갖고 있는 면이다.
또한, 기판(2)의 주면의 오프 방위는, <11-20> 방향 ±5°이하의 범위여도 좋고, <01-10> 방향 ±5°이하의 범위여도 좋다. 또한, 기판(2)의 주면의 면방위는, 면방위 {03-38}에 대하여 오프각이 -3°이상 +5°이하여도 좋다. 또한, 기판(2)의 주면은, <01-10> 방향에서의 (0-33-8)면에 대한 오프각이 -3°이상 +5°이하여도 좋다. 이들 경우, 채널 이동도를 향상시킬 수 있다. 특히, 기판(2)의 주면의 면방위를 (0-33-8)로 함으로써, 채널 이동도를 더욱 더 향상시킬 수 있다.
기판(2)의 주면 위에, 예컨대 n형 SiC로 이루어지는 반도체층(21)이 형성되어 있다. 웰 영역(23)은, 반도체층(21)과 pn 접합을 이루도록, 반도체층(21)의 주면의 일부에 위치하고 있다. 웰 영역(23)은, 예컨대 p형 SiC이다. 소스 영역(24)은, 웰 영역(23)과 pn 접합을 이루도록, 웰 영역(23) 내의 주면의 일부에 위치하고 있다. 소스 영역(24)은, 예컨대 SiC이다. 컨택트 영역(25)은, 소스 영역(24)과 pn 접합을 이루도록, 웰 영역(23) 내의 주면의 일부에 위치하고 있다. 컨택트 영역(25)은, 예컨대 SiC이다.
또한 반도체층(21)은, 소스 영역(24)과 동일한 도전형(n)이며, 소스 영역(24)보다도 낮은 불순물 농도를 갖고 있다. 반도체층(21)은, 예컨대 10 ㎛의 두께를 갖고 있다. 또한, 반도체층(21)과, 소스 영역(24)의 불순물 농도와의 고저는 특별히 한정되지 않는다. 소스 영역(24)의 불순물 농도는 반도체층(21)의 불순물 농도보다도 높은 것이 바람직하고, 예컨대 1×1018 ㎝-3∼1×1020 ㎝-3의 불순물 농도를 갖는다. n형 불순물로서는, 예컨대 질소(N), 인(P) 등을 이용할 수 있다.
또한 웰 영역(23)은, 반도체층(21)과 다른 제2 도전형(p)이다. p형 불순물로서는, 예컨대 알루미늄(Al), 붕소(B) 등을 이용할 수 있다. 웰 영역(23)은, 예컨대 5×1015 ㎝-3∼5×1018 ㎝-3의 불순물 농도를 갖는다.
웰 영역(23)에서의 소스 영역(24)과 반도체층(21)에 끼워진 영역은, MOSFET(1)의 채널이 된다. 본 실시형태에서는, n 채널이 형성되도록 도전형을 정하였지만, p 채널이 형성되도록 제1 및 제2 도전형을 전술한 내용과 반대로 정하여도 좋다.
절연막(26)은, 반도체층(21)과 게이트 전극(10)을 절연하기 위한 것이며, 소스 영역(24)과 반도체층(21)에 끼워지는 적어도 웰 영역(23) 위에 접촉하도록 형성되어 있다.
게이트 전극(10)은, 절연막(26) 위에 형성되고, 소스 영역(24)과 반도체층(21)에 끼워지는 웰 영역(23)과 적어도 대향하도록 형성되어 있다. 또한, 게이트 전극(10)은, 소스 영역(24)과 반도체층(21) 사이에 위치하는 웰 영역(23) 위에 대향하도록 형성되어 있으면, 그 외의 영역 위에 더 형성되어 있어도 좋다.
소스 영역(24) 및 컨택트 영역(25)에 전기적으로 접속하도록, 소스 영역(24) 및 컨택트 영역(25) 위에는 소스 전극(27)이 형성되어 있다. 이 소스 전극(27)은, 절연막(26)에 의해 게이트 전극(10)과 전기적으로 절연되어 있다. 또한, 기판(2)에 전기적으로 접속되도록, 기판(2)에 있어서 반도체층(21)과 접촉하는 면과 반대측의 면에는 드레인 전극(12)이 형성되어 있다.
MOSFET(1)의 부임계 기울기는 0.4 V/Decade 이하이다. 이에 따라, 계면 준위 밀도를 저감시킬 수 있기 때문에, 이동도를 크게 할 수 있다.
여기서, 상기 부임계 기울기에 대해서 설명한다. 「부임계 기울기(부임계 스윙, S값 등이라고도 말함)」란, 임계값 전압 이하에 있어서, 소스-드레인 사이에 흐르는 전류를 한 자리 증대시키는데 필요한 게이트 전압을 의미한다. 부임계 기울기는, 게이트 전압을 VG로 하고, 드레인 전류를 ID로 하면, 하기의 식 1로 나타내어진다.
Figure pct00001
(식 1)
또한 반도체층(21)과, 절연막(26)의 계면에는, 질소 원자를 포함하는 영역이 형성되어 있는 것이 바람직하다. 예컨대, 반도체층(21)과, 절연막(26)의 계면으로부터 10 ㎚ 이내의 영역에서의 질소 농도의 최대값이 1×1021 ㎝-3 이상인 것이 바람직하다. 이 경우, 채널 길이를 갖는 채널 영역(반도체층(21)에서의 웰 영역(23)의 사이의 영역)에서의 이동도(채널 이동도)를 충분히 큰 값으로 할 수 있다.
이것은 이하와 같은 이유에 따른다고 생각된다. 즉, 절연막(26)과 반도체층(21)의 계면에 있어서, 절연막(26)을 열 산화 등에 의해 형성한 경우에 계면 준위가 많이 형성된다. 그리고, 그대로는 채널 영역에서의 채널 이동도가 매우 작아진다. 이 문제에 대하여, 전술한 바와 같이 상기 절연막(26)과 반도체층(21)의 계면 영역에 질소 원자를 도입함으로써, 전술한 계면 준위의 영향을 저감시켜 채널 이동도를 향상시킬 수 있다.
계속해서, 본 실시형태에 있어서의 MOSFET(1)의 제조 방법에 대해서 설명한다.
우선, 도 3에 나타내는 바와 같이, 기판 준비 공정(S10)을 실시한다. 이 공정에서는, 면방위 {0001}에 대한 오프각이 50°이상 65°이하, 예컨대 면방위 (03-38) 또는 (0-33-8)인 면을 주면으로 하는 도전형이 n형인 SiC 기판을 기판(2)으로서 준비한다. 이러한 기판은, 예컨대 (0001)면을 주면으로 하는 잉곳으로부터 (03-38)면 또는 (0-33-8)면이 주면으로서 노출하도록 기판(2)을 추출한다고 하는 방법에 따라 얻을 수 있다. 이 공정에서는, 제조하는 MOSFET(1)의 채널 이동도를 더욱 더 향상시키는 관점에서, (0-33-8)면이 주면인 기판(2)을 준비하는 것이 특히 바람직하다. 또한, 이 기판(2)으로서는, 예컨대 기판의 비저항이 0.02 Ω㎝라고 하는 기판을 이용하여도 좋다.
다음으로, 반도체층 형성 공정(S20)을 실시한다. 구체적으로는, 도 4에 나타내는 바와 같이, 기판(2)의 주면 위에 반도체층(21)을 형성한다. 반도체층(21)은, 예컨대 도전형이 n형인 SiC로 이루어지고, 그 두께는 10 ㎛이다. 또한, 반도체층(21)에 있어서의 n형의 불순물의 농도로서는, 1×1016 ㎝-3이라고 하는 값을 이용할 수 있다.
다음으로, 주입 공정(S30)을 실시한다. 구체적으로는, 포토리소그래피 및 에칭을 이용하여 형성한 산화막을 마스크로서 이용하여, 도전형이 p형인 불순물(예를 들어, Al)을 반도체층(21)에 주입함으로써, 도 5에 나타내는 바와 같이 웰 영역(23)을 형성한다. 또한, 이용한 산화막을 제거한 후, 재차 새로운 패턴을 갖는 산화막을, 포토리소그래피 및 에칭을 이용하여 형성한다. 그리고, 상기 산화막을 마스크로서, n형의 도전성 불순물(예를 들어, P)을 정해진 영역에 주입함으로써, 소스 영역(24)을 형성한다. 또한, 동일한 방법에 따라, 도전형이 p형인 도전성 불순물을 주입함으로써, 컨택트 영역(25)을 형성한다. 그 결과, 도 5에 나타내는 것과 같은 구조를 얻는다.
이러한 주입 공정(S30)의 후, 활성화 어닐링 처리를 행한다. 이 활성화 어닐링 처리로서는, 예컨대 아르곤(Ar) 가스를 분위기 가스로서 이용하여, 가열 온도 1700∼1800℃, 가열 시간 30분이라고 하는 조건을 이용할 수 있다. 활성화 어닐링에 의해, 이온 주입 영역의 불순물을 활성화하며, 결정성을 회복시킬 수 있다.
다음으로, 게이트 절연막 형성 공정(S40)을 실시한다. 구체적으로는, 도 6에 나타내는 바와 같이, 반도체층(21), 웰 영역(23), 소스 영역(24) 및 컨택트 영역(25) 위를 덮도록 절연막(26)을 형성한다. 이 절연막(26)을 형성하기 위한 조건으로서는, 예컨대 드라이 산화(열 산화)를 행하여도 좋다. 이 드라이 산화의 조건으로서는, 예컨대 가열 온도를 1200℃, 가열 시간을 30분이라고 하는 조건을 이용할 수 있다. 절연막의 두께로서는, 예컨대 40 ㎚라고 하는 값을 이용할 수 있다.
다음으로, 질소 어닐링 공정(S50)을 실시한다. 구체적으로는, 분위기 가스로서 예컨대 일산화 질소(NO) 가스, 일산화 이질소(N2O) 가스 등의 질소(N) 원자를 함유하는 가스를 분위기 가스로서 이용하여 열 처리한다. 분위기 가스는, 질소 산화물인 것이 바람직하다.
열 처리의 조건으로서는, 예컨대 가열 온도를 1100℃ 이상 1300℃ 이하, 가열 시간을 30분 이상 120분 이하로 하는 조건을 이용할 수 있다. 이 결과, 절연막(26)과 하층의 반도체층(21), 웰 영역(23), 소스 영역(24), 컨택트 영역(25)과의 사이의 계면 근방에 질소 원자를 도입할 수 있다.
또한, 이 질소 어닐링 공정 후, 추가적으로, 불활성 가스인 Ar 가스를 이용한 어닐링을 행하여도 좋다. 구체적으로는, Ar 가스를 분위기 가스로서 이용하여, 가열 온도를 1100℃, 가열 시간을 60분이라고 하는 조건을 이용하여도 좋다.
또한, 이 질소 어닐링 공정 후, 추가적으로, 유기 세정, 산 세정, RCA 세정 등의 표면 세정화를 행하여도 좋다.
다음으로, 전극 형성 공정(S60)을 실시한다. 구체적으로는, 절연막(26) 위에 고농도 n형 폴리 Si 등의 게이트 전극(10)이 되어야 하는 층을 CVD(Chemical Vapor Deposition: 화학 증착)법 등에 의해 형성한다. 이 층 위에, 포토리소그래피법을 이용하여, 게이트 전극(10)이 되어야 하는 영역 이외의 영역이 개구한 패턴을 갖는 레지스트막을 형성한다. 상기 레지스트막을 마스크로서 이용하여, 패턴으로부터 노출한 층을 RIE(Reactive Ion Etching: 반응성 이온 에칭) 등에 의해 제거한다. 이에 따라, 도 7에 나타내는 바와 같이, 게이트 전극(10)을 형성할 수 있다.
다음으로, 게이트 전극(10)을 덮도록, SiO2 등으로 이루어지는 층간 절연막(28)이 되어야 하는 절연막을 CVD법 등에 의해 형성한다. 예컨대 CVD법, 혹은 플라즈마 CVD법에 따라 산화규소(SiO2), 질화규소(Si3N4)를 퇴적하여도 좋다. 예컨대 플라즈마 CVD법에 따른 SiO2 퇴적의 조건으로서는, 테트라에톡시실란(TEOS)과 산소(O2)의 원료 가스를 이용하여, 가열 온도 350℃에서, 예컨대 1 ㎛ 퇴적하여도 좋다. 이 절연막 위에, 포토리소그래피법을 이용하여, 층간 절연막(28)이 되어야 하는 영역 이외의 영역이 개구한 패턴을 갖는 레지스트막을 형성한다. 상기 레지스트막을 마스크로서 이용하여, 패턴으로부터 노출된 절연막을 RIE 등에 의해 제거한다. 이에 따라, 도 7에 나타내는 바와 같이, 개구부를 갖는 층간 절연막(28)을 형성할 수 있다.
다음으로, 층간 절연막(28) 위에, 포토리소그래피법을 이용하여, 소스 영역(24)의 일부 및 컨택트 영역(25)이 개구된 패턴을 갖는 레지스트막을 형성한다. 패턴 및 레지스트 위에, Ni 등의 도체막을 형성한다. 그 후, 레지스트를 제거(리프트 오프)함으로써, 절연막(26) 및 층간 절연막(28)으로부터 개구한 소스 영역(24) 및 컨택트 영역(25)과 접촉하는 소스 전극(27)의 일부를 형성할 수 있다. 또한, 기판(2)의 이면 위에 드레인 전극(12)을 형성한다. 드레인 전극(12)은, 예컨대 니켈(Ni)을 이용할 수 있다. 소스 전극(27) 및 드레인 전극(12)을 형성한 후에, 예컨대 합금화를 위한 열 처리를 행한다. 이에 따라, 도 7에 나타내는 바와 같이, 소스 전극(27)의 일부 및 드레인 전극(12)을 형성할 수 있다.
계속해서, 앞서 형성한 일부의 소스 전극(27) 위에, 상부 소스 전극(27)을 형성한다. 상부 소스 전극(27)은, 예컨대 리프트 오프, 에칭 등을 이용하여 형성할 수 있다.
이상 설명한 바와 같이, 본 실시형태에서의 MOSFET(1)는, {0001}면에 대하여 오프각이 50°이상 65°이하인 주면, 바람직하게는 {03-38}면을 갖는 SiC 기판(2)과, SiC 기판(2) 위에 형성된 반도체층(21)과, 반도체층(21)의 표면에 접촉하도록 형성된 절연막(26)을 구비하고, 부임계 기울기가 0.4 V/Decade 이하이다.
또한 본 실시형태에서의 MOSFET(1)의 제조 방법은, {0001}면에 대하여 오프각이 50°이상 65°이하인 주면, 바람직하게는 {03-38}면을 주면으로서 갖는 SiC 기판(2)을 준비하는 기판 준비 공정(S10)과, SiC 기판(2) 위에 반도체층(21)을 형성하는 반도체층 형성 공정(S20)과, 반도체층(21)의 표면에 접촉하도록 절연막(26)을 형성하는 게이트 절연막 형성 공정(S40)을 구비하고, 부임계 기울기가 0.4 V/Decade 이하이다.
본 발명자는 부임계 기울기를 0.4 V/Decade 이하로 함으로써, 절연막(26)과 반도체층(21)의 계면 근방에서의 계면 준위 밀도를 효과적으로 저감시킬 수 있는 것을 발견하였다. 이에 따라, 반도체층(21)에 있어서 절연막(26)과 대향하는 영역에서, 반전 채널층이 되는 캐리어의 대부분이 계면 준위에 트랩되는 것을 억제할 수 있다. 또한, 트랩된 캐리어가 고정 전하로서 행동하는 것을 억제할 수 있다. 이 때문에, 게이트 전극의 인가 전압(임계값 전압)을 작게 유지하여, 캐리어의 대부분이 소스-드레인 사이의 전류에 기여할 수 있다. 따라서, 채널 이동도를 향상시킬 수 있는 MOSFET(1)를 얻을 수 있다. 이와 같이, 본 실시형태에서는, 큰 채널 이동도를 재현성 좋게 실현할 수 있기 때문에, MOSFET(1)의 우수한 특성을 안정되게 발휘시킬 수 있다.
<실시예 1>
본 실시예에서는, 부임계 기울기를 0.4 V/Decade 이하로 함으로써, MOSFET의 이동도를 향상시킬 수 있는 효과에 대해서 조사하였다.
(본 발명예 1, 2)
본 발명예 1, 2의 MOSFET는, 기본적으로는 도 8에 나타내는 횡형의 MOSFET(3)를 제조하였다.
구체적으로는, 우선, 기판 준비 공정(S10)에서는, 기판(2)으로서 (03-38)면을 주면으로서 갖는 4H-SiC 기판을 준비하였다.
다음으로, 반도체층 형성 공정(S20)에서는, 반도체층(31)으로서, 0.8 ㎛ 정도의 두께를 가지고, 1×1016 ㎝-3의 불순물 농도를 갖는 p형 SiC층을 형성하였다. 이 p형 SiC층의 주면은 (03-38)면이었다.
다음으로, 주입 공정(S30)에서는, 마스크 재료로서 SiO2를 이용하였다. 또한, P를 n형 불순물로서 1×1019 ㎝-3의 불순물 농도를 갖는 소스 영역(24), 드레인 영역(29)을 형성하였다. 또한, Al을 p형 불순물로서 1×1019 ㎝-3의 불순물 농도를 갖는 컨택트 영역(25)을 형성하였다.
주입 공정(S30) 후, 활성화 어닐링 처리를 행하였다. 이 활성화 어닐링 처리로서는, Ar 가스를 분위기 가스로서 이용하여, 가열 온도 1700℃∼1800℃, 가열 시간 30분의 조건으로 하였다.
다음으로, 게이트 절연막 형성 공정(S40)으로서, 가열 온도를 1200℃, 가열 시간을 본 발명예 1에서는 30분, 본 발명예 2에서는 45분의 조건으로 드라이 산화에 의해, 절연막(26)으로서 게이트 산화막을 형성하였다. 또한, 표면 세정화를 행하였다.
다음으로, 질소 어닐링 공정(S50)으로서, NO를 포함하는 분위기 내에서, 가열 온도를 본 발명예 1에서는 1100℃, 본 발명예 2에서는 1200℃이며, 가열 시간을 120분으로 하는 조건에서, 열 처리를 행하였다.
다음으로, 전극 형성 공정(S60)으로서, 폴리 Si로 이루어지는 게이트 전극(10), Ni로 이루어지는 소스 전극(27), Ni로 이루어지는 드레인 전극(12)을 형성하였다.
이상의 공정(S10∼S60)을 실시함으로써, 본 발명예 1, 2의 MOSFET(3)를 각각 제조하였다.
(비교예 1)
비교예 1의 MOSFET는, 본 발명예 1의 MOSFET의 제조 방법과 기본적으로는 동일한 구성을 구비하고 있었지만, 기판의 주면이 (0001)면이었던 점, 질소 어닐링 공정(S50)을 실시하지 않은 점, 게이트 절연막 형성 공정(S40)에 있어서, 가열 온도를 1300℃, 가열 시간을 20분의 조건으로 한 점에서 상이하였다.
(비교예 2)
비교예 2의 MOSFET는, 본 발명예 1의 MOSFET의 제조 방법과 기본적으로는 동일한 구성을 구비하고 있었지만, 기판의 주면이 (0001)면이었던 점, 게이트 절연막 형성 공정(S40)에 있어서 가열 온도를 1300℃, 가열 시간을 30분으로 한 점, 질소 어닐링 공정(S50)에 있어서 가열 온도를 1300℃, 가열 시간을 60분으로 한 점에서 상이하였다.
(비교예 3)
비교예 3의 MOSFET는, 본 발명예 1의 MOSFET의 제조 방법과 기본적으로는 동일한 구성을 구비하고 있었지만, 기판의 주면이 (0001)면이었던 점, 게이트 절연막 형성 공정(S40)에 있어서 가열 온도를 1300℃, 가열 시간을 30분으로 한 점, 질소 어닐링 공정(S50)에 있어서 가열 온도를 1200℃, 가열 시간을 60분으로 한 점에서 달랐다.
(측정 방법)
본 발명예 1, 2 및 비교예 1∼3의 MOSFET에 대해서, 이동도 및 부임계 기울기를 측정하였다.
구체적으로, 이동도는, 소스-드레인 사이 전압 VDS=0.1 V로 하고, 게이트 전압(VG)을 인가하여, 소스-드레인 사이 전류(IDS)를 측정하였다(게이트 전압 의존성을 측정하였다). 그리고, gm=(δIDS)/(δVG)로 하여, 채널 이동도 μ=gm×(L×d)/(W×ε×VDS)(여기서, L: 게이트 길이, d: 산화막 두께, W: 게이트 폭, ε: 산화막의 유전률)라고 하는 식으로부터, 이동도의 게이트 전압에 대한 최대값을 구하였다.
부임계 기울기는, 소스-드레인 사이 전압 VDS=0.1 V로 하고, 게이트 전압(VG)을 인가하여, 게이트 전압(VG)이 임계값 전압 이하의 범위에 있어서, 소스-드레인 사이 전류(IDS)의 게이트 전압에 대한 편대수 플롯(single logarithmic plot)에 있어서의 직선 영역에서 상기 식 1로부터 부임계 기울기를 측정하였다. 그 결과를 도 9에 나타낸다.
도 9에 나타내는 바와 같이, 부임계 기울기가 0.4인 본 발명예 1 및 2의 MOSFET는, 74(㎠/Vs) 이상 92(㎠/Vs) 이하의 높은 이동도를 실현할 수 있었다. 한편, 부임계 기울기가 0.9∼1.0인 비교예 1∼3의 MOSFET는, 2.5(㎠/Vs) 이상 20(㎠/Vs) 이하의 낮은 이동도를 가진다.
이상으로부터, 본 실시예에 따르면, 부임계 기울기를 0.4 V/Decade 이하로 함으로써, 이동도를 향상시킬 수 있는 것을 알 수 있었다.
여기서, 본 실시예에서는, 기판(2)으로서 (03-38)면을 주면으로서 갖는 SiC 기판을 이용하였지만, (0-33-8)면을 주면으로서 갖는 SiC 기판을 이용함으로써, 이동도를 보다 향상시킬 수 있다고 하는 지견을 본 발명자는 갖고 있다.
<실시예 2>
본 실시예에서는, 부임계 기울기를 0.4 V/Decade 이하로 함으로써, 계면 준위 밀도를 저감시킬 수 있는 효과에 대해서 조사하였다.
일반적으로, 부임계 기울기(S값)로부터 계면 준위 밀도를 구하기 위해서는, 하기의 식 2에 있어서, 기지의 절연막 용량(Cox), 강반전 시의 공핍층 용량(Cd)(예컨대 강반전 시의 최대 공핍층 폭으로부터 계산할 수 있다)을 이용하여, 계면 준위 밀도 Dit=0의 경우의 이론 S값을 구할 수 있다.
Figure pct00002
(식 2)
또한, 상기 식 2에 있어서, k는 볼트먼 정수를 의미하고, T는 절대 온도를 의미하며, Cd는 강반전 시의 공핍층 용량을 의미하고, Cit는 계면 준위 용량(Cit=qDit)을 의미하며, Cox는 산화막 용량을 의미한다.
상기 식 2와 실시예 1에서의 S값을 비교함으로써, 계면 준위 용량(Cit)을 산출하고, 계면 준위 밀도(Dit)를 도출할 수 있다. 그러나, 상기 식 2으로부터 산출되는 Dit 정밀도는 너무 높지 않은 것을 알 수 있었다. 이 때문에, 본 실시예에서는, 이하에 나타내는 바와 같이, 도 10에 나타내는 MOS 커패시터(30)를 제작하고, 그 용량-전압 특성으로부터, 정밀도를 향상시켜 계면 준위 밀도(Dit)를 검토하였다.
(본 발명예 3)
구체적으로는, 우선, 기판(2)으로서, 본 발명예 1의 기판 준비 공정(S10)과 동일한 기판을 이용하였다.
다음으로, 기판(2) 위에, 본 발명예 1의 반도체층 형성 공정(S20)과 동일한 반도체층(21)을 형성하였다.
다음으로, 반도체층(21) 위에, 본 발명예 1의 게이트 절연막 형성 공정(S40)과 동일한 절연막(26)을 형성하였다.
다음으로, 가열 온도를 1100℃, 가열 시간을 60분으로 한 점을 제외하고, 본 발명예 1과 동일한 질소 어닐링 공정(S50)을 실시하였다.
다음으로, 절연막(26) 위에, 본 발명예 1의 전극 형성 공정(S60)과 동일한 게이트 전극(10)을 형성하였다. 또한, 이면 컨택트 전극(18)으로서 Ni를 형성하였다.
이상으로부터, 본 발명예 3의 MOS 커패시터를 제조하였다.
(비교예 4)
비교예 4의 MOS 커패시터는, 본 발명예 3의 MOS 커패시터의 제조 방법과 기본적으로는 동일한 구성을 구비하고 있었지만, 게이트 절연막 형성 공정(S40)에 있어서 가열 온도를 1200℃, 가열 시간을 30분으로 한 점, 질소 어닐링 공정(S50)을 실시하지 않은 점에서 상이하였다..
(비교예 5)
비교예 5의 MOS 커패시터는, 본 발명예 3의 MOS 커패시터의 제조 방법과 기본적으로는 동일한 구성을 구비하고 있었지만, 기판의 주면이 (0001)면이었던 점, 질소 어닐링 공정(S50)에 있어서 가열 온도를 1300℃, 가열 시간을 60분으로 한 점에서 상이하였다..
(측정 방법)
본 발명예 3, 비교예 4 및 5의 MOS 커패시터에 대해서, 에너지와, 계면 준위 밀도를 측정하였다. 또한, 에너지란, MOS 계면(반도체층(21)과 절연막(26)의 계면)의 반도체층측에서의 도전대의 바닥을 기준으로 한, 밴드갭 내의 에너지로 하였다.
또한 계면 준위 밀도는, 용량(C)-전압(V) 특성으로부터 High-Low법에 따라 측정하였다. 그 결과를 도 11에 나타낸다.
도 11에 나타내는 바와 같이, 본 발명예 3의 MOS 커패시터에서는, MOS 계면에 있어서의 계면 준위가 낮았다. 이 것으로부터, 절연막(26)을, 질소 원자를 함유하는 가스를 분위기 가스로서 이용하여 열 처리함으로써, 계면 준위 밀도를 저감시킬 수 있는 것을 알 수 있었다.
또한, 본 발명예 3의 MOS 커패시터의 조건으로 MOSFET를 제조하면, 부임계 기울기는 0.4 이하였다. 이것으로부터, 부임계 기울기를 0.4 이하로 함으로써, 계면 준위 밀도를 저감시킬 수 있는 것을 알 수 있었다.
계면 준위 밀도가 저감되면, 이하의 효과를 갖고 있다고 생각된다. 즉, 소스-드레인 사이의 전류에 기여하지 않고 계면 준위에 트랩되는 반전 전자를 저감할 수 있다. 이 때문에, 소스-드레인 사이에 충분한 전류를 흐르게 하기 위해 필요한 반전 채널 전자를 형성하기 위해 필요한 게이트 전압에의 인가, 즉 임계값 전압을 작게 할 수 있다. 이상으로부터, 부임계 기울기를 0.4 이하로 함으로써, 계면 준위 밀도를 저감시킬 수 있기 때문에, 이동도를 향상시킬 수 있다고 생각된다.
한편, 비교예 4 및 5의 MOS 커패시터에서는, MOS 계면에서의 계면 준위가 높았다. 비교예 4, 5의 MOS 커패시터의 조건으로 MOSFET를 제조하면, 부임계 기울기는 0.4를 넘어 있었다. 이 것으로부터, MOS 계면에 반전 채널의 전자가 트랩되면, MOSFET의 이동도가 저하하고, 마이너스의 고정 전하로서 행동하기 때문에, 임계값 전압이 커진다고 생각된다. 특허문헌 1에서는, 비교예 4와 같이 질소 어닐링 공정(S50)을 행하고 있지 않다. 이 때문에, 상기 특허문헌 1에서는, 비교예 4와 동일한 정도의 계면 준위 밀도가 된다고 생각된다. 따라서, 상기 특허문헌 1의 MOSFET에서는, 높은 이동도를 재현성 좋게 실현하는 것은 곤란하다고 말할 수 있다.
이상으로부터, 본 실시예에 따르면, 부임계 기울기를 0.4 V/Decade 이하로 함으로써, 이동도를 향상시킬 수 있는 근거가 되는 계면 준위 밀도를 저감시킬 수 있는 것을 알 수 있었다. 또한, 큰 채널 이동도를 재현성 좋게 실현할 수 있다고 생각된다.
이상과 같이 본 발명의 실시형태 및 실시예에 대해서 설명하였지만, 각 실시형태 및 실시예의 특징을 적절하게 조합하는 것도 당초부터 예정하고 있다. 또한, 금번 개시된 실시형태 및 실시예는 모든 점에서 예시로서 제한적인 것이 아니라고 생각되어야 한다. 본 발명의 범위는 상기한 설명이 아니라 청구의 범위에 의해 나타내어지고, 청구의 범위와 균등의 의미 및 범위 내에서의 모든 변경이 포함되는 것이 의도된다.
본 발명은 SiC로 이루어지는 반도체층에 절연막이 접촉하여 형성되는 MOSFET에 유리하게 적용된다.
1, 3 : MOSFET 2 : 기판
10 : 게이트 전극 12 : 드레인 전극
18 : 이면 컨택트 전극 21, 31 : 반도체층
23 : 웰 영역 24 : 소스 영역
25 : 컨택트 영역 26 : 절연막
27 : 소스 전극 28 : 층간 절연막
29 : 드레인 영역 30 : MOS 커패시터

Claims (10)

  1. {0001}면에 대하여 오프각이 50°이상 65°이하인 주면을 갖는 탄화규소 기판(2)과,
    상기 탄화규소 기판(2)의 상기 주면 위에 형성된 반도체층(21, 31)과,
    상기 반도체층(21, 31)의 표면에 접촉하도록 형성된 절연막(26)을 구비하고,
    부임계 기울기(subthreshold slope)는 0.4 V/Decade 이하인 것인 MOSFET(1, 3).
  2. 제1항에 있어서, 상기 반도체층(21, 31)과, 상기 절연막(26)의 사이에, 질소 원자를 포함하는 영역을 더 구비하는 MOSFET(1, 3).
  3. 제2항에 있어서, 상기 반도체층(21, 31)과, 상기 절연막(26)의 계면으로부터 10 ㎚ 이내의 상기 영역에서의 질소 농도의 최대값은 1×1021 ㎝-3 이상인 것인 MOSFET(1, 3).
  4. 제1항에 있어서, 상기 반도체층(21, 31)은 탄화규소로 이루어지는 것인MOSFET(1, 3).
  5. 제1항에 있어서, 상기 탄화규소 기판(2)의 상기 주면의 오프 방위는 <11-20> 방향±5°이하의 범위인 것인 MOSFET(1, 3).
  6. 제1항에 있어서, 상기 탄화규소 기판(2)의 상기 주면의 오프 방위는 <01-10> 방향±5°이하의 범위인 것인 MOSFET(1, 3).
  7. 제6항에 있어서, 상기 탄화규소 기판(2)의 상기 주면의 면방위는, 면방위 {03-38}에 대하여 오프각이 -3°이상 +5°이하인, MOSFET(1, 3).
  8. 제6항에 있어서, 상기 탄화규소 기판(2)의 상기 주면은, <01-10> 방향에서의 (0-33-8)면에 대한 오프각이 -3°이상 +5°이하인, MOSFET(1, 3).
  9. {0001}면에 대하여 오프각이 50°이상 65°이하인 주면을 갖는 탄화규소 기판(2)을 준비하는 공정과,
    상기 탄화규소 기판(2)의 상기 주면 위에 반도체층(21, 31)을 형성하는 공정과,
    상기 반도체층(21, 31)의 표면에 접촉하도록 절연막(26)을 형성하는 공정을 포함하고,
    부임계 기울기는 0.4 V/Decade 이하인 것인 MOSFET(1, 3)의 제조 방법.
  10. 제9항에 있어서, 상기 절연막(26)을 형성하는 공정은, 상기 절연막(26)을 드라이 산화에 의해 형성하는 공정과, 상기 절연막(26)을 질소 원자를 함유하는 가스를 분위기 가스로서 이용하여 열 처리하는 공정을 포함하는, MOSFET(1, 3)의 제조 방법.
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