KR101225332B1 - 탄화규소 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

채널 이동도와 같은 전기적 특성이 우수한 탄화규소 반도체 장치 및 그 제조 방법을 얻을 수 있다. 반도체 장치(1)는, 면방위 {0001}에 대하여 오프각이 50°이상 65°이하인 탄화규소로 이루어지는 기판(2)과, 반도체층으로서의 p형층(4)과 절연막으로서의 산화막(8)을 구비한다. p형층(4)은 기판(2) 상에 형성되며, 탄화규소로 이루어진다. 산화막(8)은 p형층(4)의 표면에 접촉하도록 형성되어 있다. 반도체층과 절연막의 계면(채널 영역과 산화막(8)의 계면)으로부터 10 ㎚ 이내의 영역에 있어서의 질소 원자 농도의 최대치가 1×1021 cm-3 이상이다.

Description

탄화규소 반도체 장치 및 그 제조 방법{SILICON CARBIDE SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은, 탄화규소 반도체 장치 및 그 제조 방법에 관한 것이며, 보다 특정적으로는, 우수한 전기적 특성을 나타내는 탄화규소 반도체 장치 및 그 제조 방법에 관한 것이다.
종래, 탄화규소(SiC)를 이용한 반도체 장치가 알려져 있다(예컨대, 국제 공개 WO01/018872호 팜플렛(이하, 특허문헌 1이라고 부름)). 특허문헌 1에서는, 면방위가 거의 {03-38}이며 4H형 폴리 타입의 SiC 기판을 이용하여 반도체 장치로서의 MOS형 전계 효과 트랜지스터(MOSFET)를 형성하고 있다. 이 MOSFET에서는, 게이트 산화막을 드라이 산화에 의해 형성하고 있다. 상기 특허문헌 1에서는, 이와 같은 MOSFET에 있어서 큰 채널 이동도(약 100 ㎠/Vs)를 실현할 수 있다고 되어 있다.
특허문헌 1 : 국제 공개 WO01/018872호 팜플렛
그러나, 발명자들이 검토한 결과, 상술한 MOSFET에 있어서 채널 이동도가 충분히 커지지 않는 경우가 있음을 알아냈다. SiC를 이용한 반도체 장치의 우수한 특성을 안정적으로 발휘시키기 위해서는, 큰 채널 이동도를 재현성 좋게 실현할 것이 요구된다.
본 발명은, 상기와 같은 과제를 해결하기 위해서 이루어진 것으로, 본 발명의 목적은, 채널 이동도와 같은 전기적 특성이 우수한 탄화규소 반도체 장치 및 그 제조 방법을 제공하는 것이다.
발명자는, 상술된 바와 같이 SiC를 이용한 반도체 장치에 있어서 큰 채널 이동도를 재현성 좋게 실현하기 위해서, 채널 이동도가 작아지는 원인에 관해 예의 연구한 결과, 본 발명을 완성하였다. 즉, 상술한 반도체 장치에서는, 게이트 산화막을 드라이 산화에 의해 형성하고 있는데, 이러한 드라이 산화에 의해서 상기 게이트 산화막과 이 게이트 산화막 아래에 위치하는 SiC 반도체막과의 계면에 트랩(계면 준위)가 다수 형성된다고 생각된다. 이러한 계면 준위의 존재는, 상술한 채널 이동도를 작게 하는 요인이 될 수 있다. 이것은, 상술한 MOSFET의 임계치 전압이 이론치에 비교해서 대폭 높아지고 있기 때문으로도 추정할 수 있다. 그래서, 발명자는, 이러한 계면 준위의 영향을 저감하는 방법을 탐색한 결과, 상기 계면 근방의 질소 원자 농도 또는 수소 원자 농도를 높임으로써, 채널 이동도를 크게 할 수 있음을 알아냈다. 이것은, 계면 근방에 있어서의 질소 원자 농도 또는 수소 원자 농도를 높임으로써, 계면 준위의 영향을 억제할 수 있기 때문이라고 예상된다. 이러한 지견에 기초하여, 본 발명에 따른 탄화규소 반도체 장치는, 면방위 {0001}에 대하여 오프각이 50°이상 65°이하인, 탄화규소로 이루어지는 기판과, 반도체층과 절연막을 구비한다. 반도체층은 기판 상에 형성되며, 탄화규소로 이루어진다. 절연막은 반도체층의 표면에 접촉하도록 형성되어 있다. 반도체층과 절연막과의 계면으로부터 10 ㎚ 이내의 영역에 있어서의 질소 원자 농도의 최대치가 1×1021 cm-3 이상이다.
또한, 본 발명에 따른 탄화규소 반도체 장치는, 면방위 {0001}에 대하여 오프각이 50°이상 65°이하인, 탄화규소로 이루어지는 기판과, 반도체층과 절연막을 구비한다. 반도체층은 기판 상에 형성되며, 탄화규소로 이루어진다. 절연막은 반도체층의 표면에 접촉하도록 형성되어 있다. 반도체층과 절연막과의 계면으로부터 10 ㎚ 이내의 영역에 있어서의 수소 원자 농도의 최대치가 1×1021 cm-3 이상이다.
또한, 본 발명에 따른 탄화규소 반도체 장치는, 면방위 {0001}에 대하여 오프각이 50°이상 65°이하인, 탄화규소로 이루어지는 기판과, 반도체층과 절연막을 구비한다. 반도체층은 기판 상에 형성되며, 탄화규소로 이루어진다. 절연막은 반도체층의 표면에 접촉하도록 형성되어 있다. 반도체층과 절연막과의 계면으로부터 10 ㎚ 이내의 영역에 있어서의 질소 원자 및 수소 원자의 합계 농도의 최대치가 1×1021 cm-3 이상이다.
이와 같이 하면, 절연막과 반도체층과의 계면 근방에 있어서의 반도체층에서의 캐리어의 이동도(예컨대 절연막을 게이트 절연막으로서 이용한 경우의 채널 이동도)를, 그 계면 근방에 질소 원자 또는 수소 원자를 함유시키지 않는 경우보다도 크게 하여, 종래의 규소를 이용한 반도체 장치보다도 낮은 온 저항을 실현할 수 있다. 이 때문에, 충분히 큰 캐리어 이동도(채널 이동도)를 나타내는 전기적 특성이 우수한 탄화규소 반도체 장치를 얻을 수 있다.
한편, 오프각의 하한을 50°로 한 것은, 후술하는 데이터에도 나타내어지는 것과 같이, 오프각이 43.3°인 (01-14)면에서부터 오프각이 51.5°인 (01-13)면에 걸쳐서 오프각의 증대와 함께 캐리어 이동도의 현저한 증대가 보인 것, 또한, 상기 (01-14)면에서부터 (01-13)면 사이의 오프각의 범위에는 자연면이 없는 것과 같은 이유에 의한 것이다.
또한, 오프각의 상한을 65°로 한 것은, 오프각이 62.1°인 (01-12)면에서부터 오프각이 90°인 (01-10)면에 걸쳐서 오프각의 증대와 함께 캐리어 이동도의 현저한 감소가 보인 것, 또한, 상기 (01-12)면에서부터 (01-10)면 사이의 오프각의 범위에는 자연면이 없는 것과 같은 이유에 의한 것이다.
본 발명에 따른 탄화규소 반도체 장치의 제조 방법에서는, 우선 면방위 {0001}에 대하여 오프각이 50°이상 65°이하인, 탄화규소로 이루어지는 기판을 준비하는 공정을 실시한다. 기판 상에 반도체층을 형성하는 공정을 실시한다. 또한, 반도체층의 표면에 접촉하도록 절연막을 형성하는 공정을 실시한다. 반도체층과 절연막과의 계면으로부터 10 ㎚ 이내의 영역에 있어서의 질소 원자 농도의 최대치가 1×1021 cm-3 이상이 되도록 질소 원자 농도를 조정하는 공정을 실시한다.
또한, 본 발명에 따른 탄화규소 반도체 장치의 제조 방법에서는, 우선 면방위 {0001}에 대하여 오프각이 50°이상 65°이하인, 탄화규소로 이루어지는 기판을 준비하는 공정을 실시한다. 기판 상에 반도체층을 형성하는 공정을 실시한다. 또한, 반도체층의 표면에 접촉하도록 절연막을 형성하는 공정을 실시한다. 반도체층과 절연막과의 계면으로부터 10 ㎚ 이내의 영역에 있어서의 수소 원자 농도의 최대치가 1×1021 cm-3 이상이 되도록 수소 원자 농도를 조정하는 공정을 실시한다.
또한, 본 발명에 따른 탄화규소 반도체 장치의 제조 방법에서는, 우선 면방위 {0001}에 대하여 오프각이 50°이상 65°이하인, 탄화규소로 이루어지는 기판을 준비하는 공정을 실시한다. 기판 상에 반도체층을 형성하는 공정을 실시한다. 또한, 반도체층의 표면에 접촉하도록 절연막을 형성하는 공정을 실시한다. 반도체층과 절연막과의 계면으로부터 10 ㎚ 이내의 영역에 있어서의 질소 원자 및 수소 원자의 합계 농도의 최대치가 1×1021 cm-3 이상이 되도록 합계 농도를 조정하는 공정을 실시한다.
이와 같이 하면, 본 발명에 따른, 캐리어 이동도(채널 이동도)가 증대된 탄화규소 반도체 장치를 용이하게 제조할 수 있다.
본 발명에 따르면, 캐리어 이동도가 큰 탄화규소 반도체 장치를 얻을 수 있다.
도 1은 본 발명에 의한 반도체 장치를 도시하는 단면 모식도이다.
도 2는 도 1에 도시한 반도체 장치의 제조 방법을 설명하기 위한 흐름도이다.
도 3은 도 2에 도시한 제조 방법의 각 공정을 설명하기 위한 단면 모식도이다.
도 4는 도 2에 도시한 제조 방법의 각 공정을 설명하기 위한 단면 모식도이다.
도 5는 도 2에 도시한 제조 방법의 각 공정을 설명하기 위한 단면 모식도이다.
도 6은 도 2에 도시한 제조 방법의 각 공정을 설명하기 위한 단면 모식도이다.
도 7은 도 2에 도시한 제조 방법의 각 공정을 설명하기 위한 단면 모식도이다.
도 8은 본 발명에 의한 반도체 장치의 실시형태 2를 도시하는 단면 모식도이다.
도 9는 도 8에 도시한 반도체 장치의 제조 방법을 설명하기 위한 단면 모식도이다.
도 10은 도 8에 도시한 반도체 장치의 제조 방법을 설명하기 위한 단면 모식도이다.
도 11은 도 8에 도시한 반도체 장치의 제조 방법을 설명하기 위한 단면 모식도이다.
도 12는 도 8에 도시한 반도체 장치의 제조 방법을 설명하기 위한 단면 모식도이다.
도 13은 본 발명에 의한 반도체 장치의 실시형태 3을 도시하는 단면 모식도이다.
도 14는 도 13에 도시한 반도체 장치의 제조 방법을 설명하기 위한 흐름도이다.
도 15는 본 발명에 의한 반도체 장치의 실시형태 4를 도시하는 단면 모식도이다.
도 16은 도 15에 도시한 반도체 장치의 제조 방법을 설명하기 위한 흐름도이다.
도 17은 도 16에 도시한 반도체 장치의 제조 방법의 변형예를 도시하는 흐름도이다.
도 18은 본 발명의 실시예 1에 있어서의 시료의 깊이 방향에 있어서의 질소 원자 농도를 나타내는 그래프이다.
도 19는 측정된 질소 원자 농도의 피크의 값과 채널 이동도의 관계를 나타내는 그래프이다.
도 20은 본 발명의 실시예 2에 있어서의 기판의 오프 각도와 채널 이동도의 관계를 나타내는 그래프이다.
도 21은 측정된 질소 원자 및 수소 원자의 합계 농도의 피크의 값과, 채널 이동도의 관계를 나타내는 그래프이다.
도 22는 실시예 6의 측정을 위해 준비한 반도체 장치를 도시하는 단면 모식도이다.
도 23은 실시예의 시료에 관한 CV 특성을 나타내는 그래프이다.
도 24는 비교예의 시료에 관한 CV 특성을 나타내는 그래프이다.
도 25는 상기 도 23 및 도 24에 도시한 CV 특성으로부터 산출한 계면 준위 밀도와 전도대를 기준으로 한 경우의 에너지와의 관계를 나타내는 그래프이다.
도 26은 측정된 MOS 채널 이동도와 계면 준위 밀도와의 관계를 나타내는 그래프이다.
이하, 도면에 기초하여 본 발명의 실시형태를 설명한다. 한편, 이하의 도면에 있어서 동일하거나 또는 상당하는 부분에는 동일한 참조 번호를 붙여 그 설명은 반복하지 않는다.
(실시형태 1)
도 1을 참조하여 본 발명에 의한 반도체 장치의 실시형태 1을 설명한다.
도 1에 도시한 반도체 장치(1)는, 탄화규소 반도체 장치로서의 횡형의 MOSFET(Metal-Oxide-Semiconductor Field-effect Transistor)로서, 탄화규소(SiC)로 이루어지는 기판(2)과, 이 기판(2) 상에 형성된, 탄화규소로 이루어지는 에피택시얼층(3)과, 이 에피택시얼층(3) 상에 형성된, 탄화규소로 이루어지는 p형층(4)과, p형층(4)의 표면에 간격을 두고서 형성된 n+ 영역(5, 6)과, 이 n+ 영역(5, 6) 사이의 채널 영역 상에 위치하는 게이트 절연막으로서의 산화막(8)과, 이 산화막(8) 상에 형성된 게이트 전극(10)과, n+ 영역(5, 6)의 각각의 위에 형성된 소스 전극(11) 및 드레인 전극(12)을 구비한다. 기판(2)은, 면방위 {0001}에 대한 오프각이 약 53° 정도인 (03-38)면을 주표면으로 하는 기판이다. 기판(2)은 n형의 도전성 불순물을 포함한다.
기판(2) 상에 형성된 탄화규소로 이루어지는 에피택시얼층(3)은 언도프층이다. 이 에피택시얼층(3) 상에 형성된 p형층(4)에는, p형을 나타내는 도전성 불순물이 함유되어 있다. 또한, n+ 영역(5, 6)에는, n형을 나타내는 도전성 불순물이 주입되어 있다. 그리고, 이 p형층(4) 및 n+ 영역(5, 6)을 덮도록 산화막(7, 8)이 형성되어 있다. 이 산화막(7, 8)에는 n+ 영역(5, 6) 상에 위치하는 영역에 개구부가 형성되어 있다. 이 개구부의 내부에 있어서, n+ 영역(5, 6)의 각각에 전기적으로 접속된 소스 전극(11) 및 드레인 전극(12)이 형성되어 있다. 그리고, 게이트 절연막으로서 작용하는 산화막(8) 상에 게이트 전극(10)이 배치되어 있다. n+ 영역(5, 6) 사이의 거리인 채널 길이(Lg)는, 예컨대 100 ㎛ 정도로 할 수 있다. 또한, 채널 폭은 상기 채널 길이(Lg)의, 예컨대 2배 정도(200 ㎛ 정도)로 할 수 있다.
도 1에 도시한 반도체 장치에 있어서는, 반도체층으로서의 p형층(4)과 산화막(8)과의 계면으로부터 10 ㎚ 이내의 영역에 있어서의 질소 원자 농도의 최대치가 1×1021 cm-3 이상으로 되어 있다. 이 결과, 채널 길이(Lg)를 갖는 채널 영역(p형층(4)에 있어서의 n+ 영역(5, 6) 사이의 영역)에서의 이동도(채널 이동도)를 충분히 큰 값으로 할 수 있다. 또한, 도 1에 도시한 반도체 장치(1)에서는, 전도대보다 0.1 eV 아래에서의 계면 준위 밀도가 1×1012 cm-2 eV-1보다도 작게 되고 있다.
이것은 다음과 같은 이유에 의한다고 생각된다. 즉, 산화막(8)과 반도체층인 p형층(4)과의 계면에 있어서, 산화막(8)을 열 산화 등에 의해서 형성한 경우에 계면 준위가 많이 형성된다. 그리고, 그대로는 채널 영역에 있어서의 채널 이동도가 이론치에 비해서 매우 작아진다. 이 문제에 대하여, 상술된 바와 같이 상기 산화막(8)과 p형층(4)과의 계면 영역에 질소 원자를 도입함으로써, 상술한 계면 준위의 영향을 저감하여 채널 이동도를 향상시킬 수 있다.
도 2~도 7을 참조하여 본 발명에 의한 반도체 장치의 실시형태 1의 제조 방법을 설명한다.
우선, 도 2에 도시하는 바와 같이, 기판 준비 공정(S10)을 실시한다. 이 공정에서는, 구체적으로는 면방위 (03-38)면을 주표면으로 하는, 도전형이 n형인 탄화규소 기판을 기판(2)으로서 준비한다. 이러한 기판은, 예컨대 (0001)면을 주표면으로 하는 잉곳으로부터 (03-38)면이 주표면으로서 노출되도록 기판을 잘라낸다고 하는 수법에 의해 얻을 수 있다.
이어서, 에피택시얼층 형성 공정(S20)을 실시한다. 구체적으로는, 도 3에 도시하는 바와 같이, 기판(2) 상에 언도프의 탄화규소 에피택시얼층(3)을 형성한다.
이어서, 주입 공정(S30)을 실시한다. 구체적으로는, 우선 에피택시얼층(3)에 p형의 도전성을 나타내는 도전성 불순물(예컨대 알루미늄(Al))을 주입함으로써, 도 4에 도시하는 바와 같이 p형층(4)을 형성한다. 이어서 n형의 도전형을 나타내는 불순물을 주입함으로써, 도 5에 도시하는 바와 같이, n+ 영역(5, 6)을 형성한다. 이 n형을 나타내는 도전성 불순물로서는, 예컨대 인(P)을 이용할 수 있다. 이 n+ 영역(5, 6)을 형성하는 경우, 종래 주지된 임의의 방법을 이용할 수 있다. 예컨대, 산화막을 p형층(4)의 상부 표면을 덮도록 형성한 후, 포토리소그래피 및 에칭에 의해서 n+ 영역(5, 6)이 형성되어야 하는 영역의 평면 형상 패턴과 동일한 평면 형상 패턴을 갖는 개구부를 상기 산화막에 형성한다. 또한, 이 패턴이 형성된 산화막을 마스크로 하여 도전성 불순물을 주입한다. 이와 같이 하여, 상술한 n+ 영역(5, 6)을 형성할 수 있다.
이 후, 주입된 불순물을 활성화하기 위한 활성화 어닐링 처리를 실시한다. 이 활성화 어닐링 처리로서는, 예컨대 가열 온도를 1700℃, 가열 시간을 30분으로 하는 조건을 이용하더라도 좋다.
이어서, 도 2에 도시하는 바와 같이, 게이트 절연막 형성 공정(S40)을 실시한다. 구체적으로는, p형층(4) 및 n+ 영역(5, 6)의 상부 표면을 희생 산화 처리한 후, 게이트 절연막으로서의 산화막(7)을 도 6에 도시하는 바와 같이 형성한다. 산화막(7)의 두께로서는, 예컨대 40 ㎚이라는 값을 이용할 수 있다.
이어서, 도 2에 도시하는 바와 같이 질소 어닐링 공정(S50)을 실시한다. 구체적으로는, 분위기 가스로서 일산화질소(NO) 가스를 이용하여, 열처리를 한다. 이 열처리 조건으로서는, 예컨대 가열 온도를 1100℃, 가열 시간을 1시간으로 하는 조건을 이용할 수 있다. 이 결과, 산화막(7)과 p형층(4) 및 n+ 영역(5, 6)과의 계면 영역에 질소 원자를 도입할 수 있다. 또한, 이 질소 어닐링 공정에서는, 상술한 질소 원자를 포함하는 분위기 가스를 이용한 어닐링 공정 후에, 불활성 가스를 이용한 어닐링 공정, 예컨대 아르곤(Ar) 가스를 분위기 가스로서 이용한 어닐링 공정을 실시하더라도 좋다.
이어서, 도 2에 도시하는 바와 같이 전극 형성 공정(S60)을 실시한다. 구체적으로는, 포토리소그래피법에 의해 산화막(7) 상에 패턴을 갖는 레지스트막을 형성한다. 이 레지스트막을 마스크로서 이용하여 산화막(7)을 부분적으로 제거함으로써, n+ 영역(5, 6) 위에 위치하는 영역에 개구부(15)를 형성한다. 이 개구부(15)의 내부에, 도 7에 도시하는 바와 같이 소스 전극(11) 및 드레인 전극(12)으로 되어야 하는 도전체막을 형성한다. 이 도전체막은, 상술한 레지스트막을 잔존시킨 채로 형성한다. 그 후, 상술한 레지스트막을 제거하여, 산화막(7) 상에 위치하는 도전체막을 레지스트막과 함께 제거(리프트오프)함으로써, 도 7에 도시하는 바와 같이 소스 전극(11) 및 드레인 전극(12)을 형성할 수 있다. 한편, 이 때 소스 전극(11) 및 드레인 전극(12) 사이에 위치하는 산화막(8)(도 6에 도시한 산화막(7)의 일부)은 형성되는 반도체 장치의 게이트 절연막으로 된다.
이 후, 또한 게이트 절연막으로서 작용하는 산화막(8) 상에 게이트 전극(10)(도 1 참조)을 형성한다. 이 게이트 전극(10)의 형성 방법으로서는 다음과 같은 방법을 이용할 수 있다. 예컨대, 미리 산화막(8) 상의 영역에 위치하는 개구 패턴을 갖는 레지스트막을 형성하고, 이 레지스트막의 전체면을 덮도록 게이트 전극을 구성하는 도전체막을 형성한다. 그리고, 레지스트막을 제거함으로써, 게이트 전극으로 되어야 하는 도전체막 부분 이외의 도전체막을 제거(리프트오프)한다. 이 결과, 도 1에 도시하는 바와 같이 게이트 전극(10)이 형성된다. 이와 같이 하여, 도 1에 도시하는 바와 같은 반도체 장치를 얻을 수 있다.
(실시형태 2)
도 8을 참조하여 본 발명에 의한 반도체 장치의 실시형태 2를 설명한다.
도 8을 참조하면, 본 발명에 의한 반도체 장치(1)는, 종형 DiMOSFET(Double Implanted MOSFET)이며, 기판(2), 버퍼층(21), 내압 유지층(22), p 영역(23), n+ 영역(24), p+ 영역(25), 산화막(26), 소스 전극(11) 및 상부 소스 전극(27), 게이트 전극(10) 및 기판(2)의 이면 측에 형성된 드레인 전극(12)을 구비한다. 구체적으로는, 도전형이 n인 탄화규소로 이루어지는 기판(2)의 표면 상에, 탄화규소로 이루어지는 버퍼층(21)이 형성되어 있다. 이 버퍼층(21)은 도전형이 n형이며, 그 두께는, 예컨대 0.5 ㎛이다. 또한, 버퍼층에 있어서의 n형의 도전성 불순물의 농도는, 예컨대 5×1017 cm-3으로 할 수 있다. 이 버퍼층(21) 상에는 내압 유지층(22)이 형성되어 있다. 이 내압 유지층(22)은, 도전형이 n형인 탄화규소로 이루어지고, 예컨대 그 두께는 10 ㎛이다. 또한, 내압 유지층(22)에 있어서의 n형의 도전성 불순물의 농도로서는, 5×1015 cm-3이라는 값을 이용할 수 있다.
이 내압 유지층(22)의 표면에는, 도전형이 p형인 p 영역(23)이 서로 간격을 두고서 형성되어 있다. p 영역(23)의 내부에 있어서는, p 영역(23)의 표면층에 n+ 영역(24)이 형성되어 있다. 또한, 이 n+ 영역(24)에 인접하는 위치에는 p+ 영역(25)이 형성되어 있다. 한 쪽의 p 영역(23)에 있어서의 n+ 영역(24) 위에서부터, p 영역(23), 2개의 p 영역(23) 사이에 있어서 노출되는 내압 유지층(22), 다른 쪽의 p 영역(23) 및 이 다른 쪽의 p 영역(23)에 있어서의 n+ 영역(24) 위에까지 연장되도록 산화막(26)이 형성되고 있다. 산화막(26) 상에는 게이트 전극(10)이 형성되어 있다. 또한, n+ 영역(24) 및 p+ 영역(25) 상에는 소스 전극(11)이 형성되어 있다. 이 소스 전극(11) 상에는 상부 소스 전극(27)이 형성되어 있다. 그리고, 기판(2)에 있어서, 버퍼층(21)이 형성된 측의 표면과는 반대측의 이면에 드레인 전극(12)이 형성되어 있다.
산화막(26)과, 반도체층으로서의 n+ 영역(24), p+ 영역(25), p 영역(23) 및 내압 유지층(22)과의 계면으로부터 10 ㎚ 이내의 영역에 있어서의 질소 원자 농도의 최대치는 1×1021 cm-3 이상으로 되어 있다. 이와 같이 하면, 특히 산화막(26) 아래의 채널 영역(산화막(26)에 접하는 부분으로서, n+ 영역(24)과 내압 유지층(22) 사이의 p 영역(23) 부분)의 이동도를 도 1에 도시한 반도체 장치의 경우와 마찬가지로 향상시킬 수 있다. 또한, 도 8에 도시한 반도체 장치(1)에서도, 전도대보다 0.1 eV 아래에서의 계면 준위 밀도가 1×1012 cm-2 eV-1보다도 작게 되고 있다.
이어서, 도 9~도 12를 참조하여 도 8에 도시한 반도체 장치의 제조 방법을 설명한다.
우선, 도 2에 도시한 반도체 장치의 제조 방법과 마찬가지로, 기판 준비 공정(S10)을 실시한다. 여기서는, 본 발명의 실시형태 1에 있어서의 반도체 장치의 제조 방법과 마찬가지로, (03-38)면이 주표면으로 된 탄화규소로 이루어지는 기판(2)(도 9 참조)을 준비한다.
또한, 이 기판(2)(도 9 참조)으로서는, 예컨대 도전형이 n형이며, 기판 저항이 0.02 Ωcm인 기판을 이용하더라도 좋다.
이어서, 에피택시얼층 형성 공정(S20)을 실시한다. 구체적으로는, 기판(2)의 표면 상에 버퍼층(21)을 형성한다. 버퍼층으로서는, 도전형이 n형인 탄화규소로 이루어지고, 예컨대 그 두께가 0.5 ㎛인 에피택시얼층을 형성한다. 버퍼층(21)에 있어서의 도전형 불순물의 농도는, 예컨대 5×1017 cm-3과 같은 값을 이용할 수 있다. 그리고, 이 버퍼층(21) 상에, 도 9에 도시하는 바와 같이 내압 유지층(22)을 형성한다. 이 내압 유지층(22)으로서는, 도전형이 n형인 탄화규소로 이루어지는 층을 에피택시얼 성장법에 의해서 형성한다. 이 내압 유지층(22)의 두께로서는, 예컨대 10 ㎛과 같은 값을 이용할 수 있다. 또한, 이 내압 유지층(22)에 있어서의 n형의 도전성 불순물의 농도로서는, 예컨대 5×1015 cm-3과 같은 값을 이용할 수 있다.
이어서, 도 2에 도시한 공정과 마찬가지로 주입 공정(S30)을 실시한다. 구체적으로는, 포토리소그래피 및 에칭을 이용하여 형성된 산화막을 마스크로서 이용하여, 도전형이 p형인 불순물을 내압 유지층(22)에 주입함으로써, 도 10에 도시하는 바와 같이 p 영역(23)을 형성한다. 또한, 이용된 산화막을 제거한 후, 재차 새로운 패턴을 갖는 산화막을 포토리소그래피 및 에칭을 이용하여 형성한다. 그리고, 상기 산화막을 마스크로 하여, n형의 도전성 불순물을 소정의 영역에 주입함으로써, n+ 영역(24)을 형성한다. 또한, 같은 수법에 의해, 도전형이 p형인 도전성 불순물을 주입함으로써, p+ 영역(25)을 형성한다. 그 결과, 도 10에 도시하는 것과 같은 구조를 얻는다.
이러한 주입 공정 후, 활성화 어닐링 처리를 행한다. 이 활성화 어닐링 처리로서는, 예컨대 아르곤 가스를 분위기 가스로서 이용하고, 가열 온도 1700℃, 가열 시간 30분이라는 조건을 이용할 수 있다.
이어서, 도 2에 도시한 공정과 마찬가지로 게이트 절연막 형성 공정(S40)을 실시한다. 구체적으로는, 도 11에 도시하는 바와 같이, 내압 유지층(22), p 영역(23), n+ 영역(24), p+ 영역(25) 위를 덮도록 산화막(26)을 형성한다. 이 산화막(26)을 형성하기 위한 조건으로서는, 예컨대 드라이 산화(열 산화)를 행하더라도 좋다. 이 드라이 산화의 조건으로서는, 가열 온도 1200℃, 가열 시간 30분과 같은 조건을 이용할 수 있다.
그 후, 도 2에 도시한 공정과 마찬가지로 질소 어닐링 공정(S50)을 실시한다. 구체적으로는, 분위기 가스를 일산화질소(NO)로 하여, 어닐링 처리를 실시한다. 어닐링 처리의 온도 조건으로서는, 예컨대 가열 온도를 1100℃, 가열 시간을 120분으로 한다. 이 결과, 산화막(26)과 하층의 내압 유지층(22), p 영역(23), n+ 영역(24), p+ 영역(25)과의 사이의 계면 근방에 질소 원자가 도입된다. 또한, 이 일산화질소를 분위기 가스로서 이용한 어닐링 공정 후, 또 불활성 가스인 아르곤(Ar) 가스를 이용한 어닐링을 행하더라도 좋다. 구체적으로는, 아르곤 가스를 분위기 가스로서 이용하고, 가열 온도 1100℃, 가열 시간 60분이라는 조건을 이용하더라도 좋다.
이어서, 도 2에 도시한 공정과 마찬가지로 전극 형성 공정(S60)을 실시한다. 구체적으로는, 산화막(26) 상에 포토리소그래피법을 이용하여 패턴을 갖는 레지스트막을 형성한다. 이 레지스트막을 마스크로서 이용하여, n+ 영역(24) 및 p+ 영역(25) 상에 위치하는 산화막 부분을 에칭에 의해 제거한다. 이 후, 레지스트막 위 및 상기 산화막(26)에 있어서 형성된 개구부 내부에 있어서 n+ 영역(24) 및 p+ 영역(25)과 접촉하도록 금속 등의 도전체막을 형성한다. 그 후, 레지스트막을 제거함으로써, 상기 레지스트막 상에 위치하고 있었던 도전체막을 제거(리프트오프)한다. 여기서, 도전체로서는, 예컨대 니켈(Ni)을 이용할 수 있다. 이 결과, 도 12에 도시하는 바와 같이, 소스 전극(11) 및 드레인 전극(12)을 얻을 수 있다. 한편, 여기서 얼로이화(alloying)를 위한 열처리를 행하는 것이 바람직하다. 구체적으로는, 예컨대 분위기 가스로서 불활성 가스인 아르곤(Ar) 가스를 이용하여, 가열 온도 950℃, 가열 시간 2분이라는 열처리(얼로이화 처리)를 실시한다.
그 후, 소스 전극(11) 상에 상부 소스 전극(27)(도 8 참조)을 형성한다. 또한, 기판(2)의 이면 상에 드레인 전극(12)(도 8 참조)을 형성한다. 이와 같이 하여, 도 8에 도시하는 반도체 장치를 얻을 수 있다.
(실시형태 3)
도 13을 참조하여 본 발명에 의한 반도체 장치의 실시형태 3을 설명한다.
도 13을 참조하면, 본 발명에 의한 반도체 장치(1)는, 기본적으로는 도 1에 도시한 반도체 장치(1)와 같은 구성을 갖추지만, 반도체층으로서의 p형층(4)과 산화막(8)과의 계면으로부터 10 ㎚ 이내의 영역을 포함하는 경계 영역(41)에 있어서 수소 원자 농도의 최대치가 1×1021 cm-3 이상으로 되고 있는 점이 도 1에 도시한 반도체 장치(1)와 상이하다. 이와 같이 하여도, 도 1에 도시한 반도체 장치와 마찬가지로, 경계 영역(41)을 포함하는 채널 영역에서의 이동도(채널 이동도)를 충분히 큰 값으로 할 수 있다. 이것은, 도 13에 도시한 반도체 장치(1)에서는, 경계 영역(41)에 함유되는 수소 원자가, 도 1에 도시한 반도체 장치(1)의 p형층(4)과 산화막(8)과의 계면으로부터 10 ㎚ 이내의 영역에 함유되는 질소 원자와 마찬가지로 계면 준위를 저감하고 있기 때문이라고 생각된다. 즉, 도 13에 도시한 반도체 장치에서도, 전도대보다 0.1 eV 아래에서의 계면 준위 밀도가 1×1012 cm-2 eV-1보다도 작게 되어 있다.
도 14를 참조하여 본 발명에 의한 반도체 장치의 실시형태 3의 제조 방법을 설명한다.
도 14에 도시하는 반도체 장치의 제조 방법은, 기본적으로는 도 2에 도시한 반도체 장치의 제조 방법과 마찬가지지만, 도 2에 있어서의 질소 어닐링 공정(S50) 대신에 수소 어닐링 공정(S70)이 실시되는 점이 상이하다. 구체적으로는, 도 2에 도시한 제조 방법과 마찬가지로, 기판 준비 공정(S10), 에피택시얼층 형성 공정(S20), 주입 공정(S30), 게이트 절연막 형성 공정(S40)을 실시한다. 그 후, 수소 어닐링 공정(S70)을 실시한다. 구체적으로는, 분위기 가스로서 수소 가스(H2) 가스를 이용하여 열처리를 한다. 이 열처리의 조건으로서는, 예컨대 가열 온도 1100℃, 가열 시간 1시간으로 하는 조건을 이용할 수 있다. 이 결과, 산화막(7)과 p형층(4) 및 n+ 영역(5, 6)과의 계면 영역에 수소 원자를 도입할 수 있다. 또한, 이 수소 어닐링 공정에서는, 상술한 수소 원자를 포함하는 분위기 가스를 이용한 어닐링 공정 후에, 불활성 가스를 이용한 어닐링 공정, 예컨대 아르곤(Ar) 가스를 분위기 가스로서 이용한 어닐링 공정을 실시하더라도 좋다. 또한, 상술한 수소 어닐링 공정(S70)에서는, 수소 가스 대신에 수증기 혹은 수증기 함유 수소 가스를 분위기 가스로서 이용하더라도 좋다.
그 후, 도 14에 도시하는 바와 같이, 도 2에 도시한 제조 방법과 마찬가지로 전극 형성 공정(S60)을 실시함으로써, 도 13에 도시한 반도체 장치(1)를 얻을 수 있다.
(실시형태 4)
도 15를 참조하여 본 발명에 의한 반도체 장치의 실시형태 4를 설명한다.
도 15를 참조하면, 본 발명에 의한 반도체 장치(1)는, 기본적으로는 도 1에 도시한 반도체 장치(1)와 같은 구성을 갖추지만, 반도체층으로서의 p형층(4)과 산화막(8)과의 계면으로부터 10 ㎚ 이내의 영역을 포함하는 경계 영역(51)에 있어서 질소 원자 및 수소 원자의 합계 농도의 최대치가 1×1021 cm-3 이상으로 되어 있는 점이 도 1에 도시한 반도체 장치(1)와 상이하다. 이와 같이 하여도, 도 1에 도시한 반도체 장치와 마찬가지로, 경계 영역(51)을 포함하는 채널 영역에서의 이동도(채널 이동도)를 충분히 큰 값으로 할 수 있다. 또한, 도 15에 도시한 반도체 장치에도, 전도대보다 0.1 eV 아래에서의 계면 준위 밀도가 1×1012 cm-2 eV-1보다도 작게 되어 있다.
도 16을 참조하여 본 발명에 의한 반도체 장치의 실시형태 4의 제조 방법을 설명한다.
도 16에 도시하는 반도체 장치의 제조 방법은, 기본적으로는 도 2에 도시한 반도체 장치의 제조 방법과 마찬가지지만, 도 16에 있어서의 질소 어닐링 공정(S50) 후이며 전극 형성 공정(S60) 전에, 수소 어닐링 공정(S70)을 실시하고 있는 점이 상이하다. 구체적으로는, 도 2에 도시한 제조 방법과 마찬가지로, 기판 준비 공정(S10), 에피택시얼층 형성 공정(S20), 주입 공정(S30), 게이트 절연막 형성 공정(S40), 질소 어닐링 공정(S50)을 실시한다. 그 후, 수소 어닐링 공정(S70)을 실시한다. 이 공정(S70)에서는, 실시형태 3의 제조 방법에 있어서의 수소 어닐링 공정(S70)과 같은 조건(수소 가스를 이용한 어닐링 조건)을 이용할 수 있다. 이 결과, 산화막(7)과 p형층(4) 및 n+ 영역(5, 6)과의 계면 영역에 질소 원자 및 수소 원자를 도입할 수 있다. 한편, 상술한 수소 어닐링 공정(S70)에서는, 수소 가스 대신에 수증기 혹은 수증기 함유 산소 가스를 분위기 가스로서 이용하더라도 좋다. 또한, 수소 어닐링 공정(S70)을 질소 어닐링 공정(S50)보다 먼저 실시하더라도 좋다. 또한, 수소 원자 및 질소 원자를 함유하는 분위기 가스를 이용하는 열처리를 실시함으로써, 수소 어닐링 공정(S70)과 질소 어닐링 공정(S50)을 동시에 실시하더라도 좋다.
그 후, 도 16에 도시하는 바와 같이, 도 2에 도시한 제조 방법과 마찬가지로 전극 형성 공정(S60)을 실시함으로써, 도 15에 도시한 반도체 장치(1)를 얻을 수 있다.
도 17을 참조하여 본 발명에 의한 반도체 장치의 실시형태 4의 제조 방법의 변형예를 설명한다.
도 17에 도시하는 반도체 장치의 제조 방법은, 기본적으로는 도 16에 도시한 반도체 장치의 제조 방법과 마찬가지지만, 도 16에 있어서의 수소 어닐링 공정(S70) 후이며 전극 형성 공정(S60) 전에, 후 열처리 공정(S80)을 실시하고 있는 점이 상이하다. 구체적으로는, 도 16에 도시한 제조 방법과 마찬가지로, 기판 준비 공정(S10), 에피택시얼층 형성 공정(S20), 주입 공정(S30), 게이트 절연막 형성 공정(S40), 질소 어닐링 공정(S50), 수소 어닐링 공정(S70)을 실시한다. 그 후, 후 열처리 공정(S80)을 실시한다. 구체적으로는, 불활성 가스를 이용한 어닐링 공정을 실시한다. 이 어닐링 공정의 조건으로서는, 분위기 가스로서 불활성 가스(예컨대 아르곤(Ar))을 이용하고, 가열 온도 1100℃, 가열 시간 60분이라는 조건을 이용할 수 있다. 이러한 불활성 가스를 이용한 어닐링 공정을 실시함으로써, 질소 어닐링 공정(S50) 및 수소 어닐링 공정(S70)에 의해 채널 영역에 도입된 질소 원자 및 수소 원자에 의한 계면 준위의 저감 효과를 보다 확실하게 발휘시킬 수 있다.
그 후, 도 17에 도시하는 바와 같이, 도 2에 도시한 제조 방법과 마찬가지로 전극 형성 공정(S60)을 실시함으로써, 도 15에 도시한 반도체 장치(1)를 얻을 수 있다.
한편, 상술한 후 열처리 공정(S80)과 같은 식의 열처리 공정을, 질소 어닐링 공정(S50)과 수소 어닐링 공정(S70) 사이에 추가적으로 실시하더라도 좋다. 또한, 도 17에 도시한 제조 방법에 있어서도, 수소 어닐링 공정(S70)을 질소 어닐링 공정(S50)보다 먼저 실시하더라도 좋다. 또한, 수소 원자 및 질소 원자를 함유하는 분위기 가스를 이용하는 열처리를 실시함으로써, 수소 어닐링 공정(S70)과 질소 어닐링 공정(S50)을 동시에 실시하더라도 좋다.
또한, 상술한 실시형태 3, 4에서는, 반도체 장치(1)로서 횡형 MOSFET를 나타냈지만, 상기 실시형태 3, 4의 특징은 도 8에 도시한 종형 DiMOSFET에 적용하더라도 좋다. 즉, 도 8에 도시한 반도체 장치(1)에 있어서, 산화막(26)과, 반도체층으로서의 n+ 영역(24), p+ 영역(25), p 영역(23) 및 내압 유지층(22)과의 계면으로부터 10 ㎚ 이내의 영역에 있어서의 수소 원자 농도의 최대치, 혹은 질소 원자와 수소 원자의 합계 농도의 최대치는 1×1021 cm-3 이상으로 할 수 있다.
또한, 상기 실시형태 1~4에 나타낸 반도체 장치(1)를 구성하는 기판(2)은, 기판(2)의 오프 방위를 <11-20> 방향 ±5°이하의 범위, 혹은 기판(2)의 오프 방위를 <01-10> 방향 ±5°이하의 범위로 하는 것이 바람직하다. 또한, 상술한 실시형태 1~4에 있어서의 반도체 장치(1)를 구성하는 기판(2)에 있어서는, 기판(2)의 주표면의 면방위는, 면방위 {03-38}에 대하여 오프각이 -3°이상 + 5°이하인 것이 보다 바람직하다.
여기서, 상술한 실시형태와 일부 겹치는 부분도 있지만, 본 발명의 특징적인 구성을 열거한다.
본 발명에 따른 탄화규소 반도체 장치로서의 반도체 장치(1)는, 면방위 {0001}에 대하여 오프각이 50°이상 65°이하인, 탄화규소로 이루어지는 기판(2)과, 반도체층(도 1의 p형층(4), 도 8의 p 영역(23))과 절연막(도 1의 산화막(8), 도 8의 산화막(26))을 구비한다. 반도체층(p형층(4), p 영역(23))은 기판(2) 상에 형성되며, 탄화규소로 이루어진다. 절연막(산화막(8, 26))은, 반도체층(채널 영역을 포함하는 p형층(4), p 영역(23))의 표면에 접촉하도록 형성되어 있다. 반도체층과 절연막의 계면(채널 영역과 산화막(8, 26)의 계면)으로부터 10 ㎚ 이내의 영역에 있어서의 질소 원자 농도의 최대치가 1×1021 cm-3 이상이다.
이와 같이 하면, 게이트 절연막으로서 작용하는 산화막(8, 26)과 채널 영역의 계면 근방에 있어서의 채널 영역에서의 캐리어의 이동도(채널 이동도)를, 그 계면 근방에 질소 원자를 함유시키지 않는 경우보다도 크게 하여, 종래의 규소를 이용한 반도체 장치보다도 낮은 온 저항을 실현할 수 있다. 이 때문에, 충분히 큰 채널 이동도를 나타내는, 전기적 특성이 우수한 반도체 장치(1)를 얻을 수 있다. 한편 상술한 바와 같이 질소 원자 농도의 최대치를 1×1021 cm-3 이상으로 한 것은, 질소 원자 농도를 상기 값 이상으로 함으로써, 채널 이동도를 실용상 충분한 값인 50 ㎠/Vs 이상으로 할 수 있기 때문이다.
상기 반도체 장치(1)에 있어서, 반도체층(도 1의 p형층(4), 도 8의 p 영역(23))과 절연막(산화막(8, 26))의 계면으로부터 10 ㎚ 이내의 영역에는 수소 원자가 함유되어 있더라도 좋다. 이 경우, 그 영역에 있어서의 계면 준위를 보다 확실하게 저감할 수 있다.
본 발명에 따른 탄화규소 반도체 장치로서의 반도체 장치(1)는, 면방위 {0001}에 대하여 오프각이 50°이상 65°이하인, 탄화규소로 이루어지는 기판(2)과, 반도체층(도 13의 p형층(4), 도 8의 p 영역(23))과 절연막(도 13의 산화막(8), 도 8의 산화막(26))을 구비한다. 반도체층(p형층(4), p 영역(23))은 기판(2) 상에 형성되며, 탄화규소로 이루어진다. 절연막(산화막(8, 26))은 반도체층(채널 영역을 포함하는 p형층(4), p 영역(23))의 표면에 접촉하도록 형성되어 있다. 반도체층과 절연막의 계면(예컨대 도 13의 경계 영역(41)에 포함되는, 채널 영역과 산화막(8, 26)의 계면)으로부터 10 ㎚ 이내의 영역에 있어서의 수소 원자 농도의 최대치가 1×1021 cm-3 이상이다.
이와 같이 하면, 게이트 절연막으로서 작용하는 산화막(8, 26)과 채널 영역의 계면 근방에 있어서의 채널 영역에서의 캐리어의 이동도를, 그 계면 근방에 수소 원자를 함유시키지 않는 경우보다도 크게 하여, 종래의 규소를 이용한 반도체 장치보다도 낮은 온 저항을 실현할 수 있다. 한편, 상술된 바와 같이 수소 원자 농도의 최대치를 1×1021 cm-3 이상으로 한 것은, 수소 원자 농도를 상기 값 이상으로 함으로써, 채널 이동도를 실용상 충분한 값인 50 ㎠/Vs 이상으로 할 수 있기 때문이다.
상기 반도체 장치(1)에 있어서, 반도체층(도 13의 p형층(4), 도 8의 p 영역(23))과 절연막(도 13의 산화막(8), 도 8의 산화막(26))의 계면으로부터 10 ㎚ 이내의 영역에는 질소 원자가 함유되어 있더라도 좋다. 이 경우, 그 영역에 있어서의 계면 준위를 보다 확실하게 저감할 수 있다.
본 발명에 따른 탄화규소 반도체 장치로서의 반도체 장치(1)는, 면방위 {0001}에 대하여 오프각이 50°이상 65°이하인, 탄화규소로 이루어지는 기판(2)과, 반도체층(도 15의 p형층(4), 도 8의 p 영역(23))과 절연막(도 15의 산화막(8), 도 8의 산화막(26))을 구비한다. 반도체층(p형층(4), p 영역(23))은 기판(2) 상에 형성되며, 탄화규소로 이루어진다. 절연막(산화막(8, 26))은 반도체층(채널 영역을 포함하는 p형층(4), p 영역(23))의 표면에 접촉하도록 형성되어 있다. 반도체층과 절연막의 계면(예컨대 도 15의 경계 영역(51)에 포함되는, 채널 영역과 산화막(8, 26)의 계면)으로부터 10 ㎚ 이내의 영역에 있어서의 질소 원자 및 수소 원자의 합계 농도의 최대치가 1×1021 cm-3 이상이다.
이와 같이 하면, 게이트 절연막으로서 작용하는 산화막(8, 26)과 채널 영역의 계면 근방에 있어서의 채널 영역에서의 캐리어의 이동도를, 그 계면 근방에 질소 원자 및 수소 원자를 함유시키지 않는 경우보다도 크게 하여, 종래의 규소를 이용한 반도체 장치보다도 낮은 온 저항을 실현할 수 있다. 한편, 상술된 바와 같이 질소 원자 및 수소 원자의 합계 농도의 최대치를 1×1021 cm-3 이상으로 한 것은, 그 합계 농도를 상기 값 이상으로 함으로써, 채널 이동도를 실용상 충분한 값인 50 ㎠/Vs 이상으로 할 수 있기 때문이다.
상기 반도체 장치(1)에 있어서는, 전도대보다 0.1 eV 아래에서의 계면 준위 밀도가 1×1012 cm-2 eV-1보다도 작게 되어 있는 것이 바람직하다. 이 경우, 상기와 같은 계면 준위 밀도로 함으로써 채널 영역에서의 캐리어의 이동도를 충분히 크게할 수 있다. 한편, 상기 계면 준위 밀도가 1×1012 cm-2 eV-1보다도 크게 되어 있는 경우에는, 상기 반도체 장치(1)에 있어서의 채널 이동도가 실용상 충분한 값이라고 생각되는 50 ㎠/Vs를 밑돌기 때문에, 상기한 바와 같이 계면 준위 밀도의 값은 1×1012 cm-2 eV-1보다도 작게 하는 것이 바람직하다.
상기 반도체 장치(1)에 있어서, 기판(2)의 오프 방위는 <11-20> 방향±5° 이하의 범위라도 좋다. 또한, 탄화규소로 이루어지는 기판(2)이 4H형 폴리 타입의 SiC 기판이라도 좋다. 또한, 상기 반도체 장치(1)에 있어서, 기판(2)의 오프 방위가 <01-10> 방향 ±5°이하의 범위라도 좋다. 이 경우, 상술한 오프 방위는 4H형 폴리 타입의 SiC 기판에 있어서의 대표적인 오프 방위이며, SiC 기판 상에의 에피택시얼층의 형성 등을 용이하게 실행할 수 있다. 한편, 오프 방위의 범위를 각각 ±5° 이하로 한 것은, 기판 슬라이스시의 가공 변동을 고려했기 때문이다.
상기 반도체 장치(1)에 있어서, 기판(2)의 주표면의 면방위는, 면방위 {03-38}에 대하여 오프각이 -3°이상 +5°이하라도 좋다. 또한, 보다 바람직하게는 기판의 주표면의 면방위가 실질적으로 {03-38}이며, 더욱 바람직하게는 기판의 주표면의 면방위가 {03-38}이다. 여기서, 기판의 주표면이 실질적으로 {03-38}이라는 것은, 기판의 가공 정밀도 등에 의해 실질적으로 면방위가 {03-38}라고 간주할 수 있는 오프각의 범위에 기판의 주표면의 면방위가 들어가 있음을 의미하며, 이 경우의 오프각의 범위로서는, 예컨대 {03-38}에 대하여 오프각이 ±2°와 같은 범위이다. 이 경우, 상술한 캐리어 이동도(채널 이동도)를 가장 크게 할 수 있다.
한편, 면방위 {03-38}에 대한 임의 방향에서의 오프각의 범위를 -3°이상 +5°이하로 한 것은, 후술하는 데이터에서도 분명한 것과 같이, 양호한 캐리어 이동도(채널 이동도)라고 생각되는 90 ㎠/Vs 정도 이상의 채널 이동도를 나타내는 오프 각도의 범위가 적어도 상기 범위라고 생각되기 때문이다.
본 발명에 따른 탄화규소 반도체 장치의 제조 방법에서는, 우선 면방위 {0001}에 대하여 오프각이 50°이상 65°이하인, 탄화규소로 이루어지는 기판(2)을 준비하는 공정(기판 준비 공정(S10))을 실시한다. 기판(2) 상에 반도체층을 형성하는 공정(에피택시얼층 형성 공정(S20))을 실시한다. 또한, 반도체층의 표면에 접촉하도록 절연막을 형성하는 공정(게이트 절연막 형성 공정(S40))을 실시한다. 반도체층과 절연막의 계면으로부터 10 ㎚ 이내의 영역에 있어서의 질소 원자 농도의 최대치가 1×1021 cm-3 이상이 되도록 질소 원자 농도를 조정하는 공정(질소 어닐링 공정(S50))을 실시한다. 이와 같이 하면, 본 발명에 따른, 캐리어 이동도(채널 이동도)가 증대된 반도체 장치(1)를 용이하게 제조할 수 있다.
상기 탄화규소 반도체 장치의 제조 방법은, 반도체층(p형층(4), p 영역(23))과 절연막(산화막(8, 26))의 계면으로부터 10 ㎚ 이내의 영역에 수소 원자를 함유시키는 공정(예컨대 도 16 또는 도 17의 수소 어닐링 공정(S70))을 더 구비하고 있더라도 좋다. 이 경우, 상기 영역에 있어서, 질소 원자에 더하여 수소 원자를 함유하는 탄화규소 반도체 장치를 용이하게 제조할 수 있다.
상기 탄화규소 반도체 장치의 제조 방법에 있어서, 수소 원자를 함유시키는 공정(수소 어닐링 공정(S70))은, 절연막(산화막(8, 26))이 형성된 기판을, 수소 원자를 함유하는 가스를 분위기 가스로서 이용하여 열처리하는 공정을 포함한다. 이 경우, 반도체층(채널 영역을 포함하는 p형층(4), p 영역(23))과 산화막(8, 26)의 계면 근방에 있어서의 수소 원자 농도를 용이하게 조정할 수 있다.
상기 탄화규소 반도체 장치의 제조 방법에 있어서, 수소 원자를 함유시키는 공정(수소 어닐링 공정(S70))은, 수소 원자를 함유하는 가스를 분위기 가스로서 이용하여 열처리하는 공정 후, 불활성 가스를 분위기 가스로서 이용하여 기판을 열처리하는 공정을 포함하고 있더라도 좋다. 이 경우, 반도체 장치(1)의 캐리어 이동도를 보다 증대시킬 수 있다.
상기 탄화규소 반도체 장치의 제조 방법에 있어서, 질소 어닐링 공정(S50)은, 절연막(산화막(8, 26))이 형성된 기판(2)을, 질소 원자를 함유하는 가스를 분위기 가스로서 이용하여 열처리하는 공정을 포함하고 있더라도 좋다. 이 경우, 반도체층(채널 영역을 포함하는 p형층(4), p 영역(23))과 산화막(8, 26)의 계면 근방에 있어서의 질소 원자 농도를 용이하게 조정할 수 있다.
상기 탄화규소 반도체 장치의 제조 방법에 있어서, 질소 어닐링 공정(S50)은, 상술한 질소 원자를 함유하는 가스를 분위기 가스로서 이용하여 열처리하는 공정 후, 불활성 가스(Ar 가스)를 분위기 가스로서 이용하여 기판(2)을 열처리하는 공정을 포함하고 있더라도 좋다. 이 경우, 반도체 장치(1)의 캐리어 이동도를 보다 증대시킬 수 있다.
본 발명에 따른 탄화규소 반도체 장치의 제조 방법에서는, 우선 면방위 {0001}에 대하여 오프각이 50°이상 65°이하인, 탄화규소로 이루어지는 기판(2)을 준비하는 공정(기판 준비 공정(S10))을 실시한다. 기판(2) 상에 반도체층을 형성하는 공정(에피택시얼층 형성 공정(S20))을 실시한다. 또한, 반도체층의 표면에 접촉하도록 절연막을 형성하는 공정(게이트 절연막 형성 공정(S40))을 실시한다. 반도체층과 절연막의 계면으로부터 10 ㎚ 이내의 영역에 있어서의 수소 원자 농도의 최대치가 1×1021 cm-3 이상이 되도록 수소 원자 농도를 조정하는 공정(수소 어닐링 공정(S70))을 실시한다. 이와 같이 하면, 본 발명에 따른, 캐리어 이동도(채널 이동도)가 증대된 반도체 장치(1)를 용이하게 제조할 수 있다.
상기 탄화규소 반도체 장치의 제조 방법은, 반도체층(p형층(4), p 영역(23))과 절연막(산화막(8, 26))의 계면으로부터 10 ㎚ 이내의 영역에 질소 원자를 함유시키는 공정(질소 어닐링 공정(S50))을 더 포함하고 있더라도 좋다. 이 경우, 상기 영역에 있어서, 수소 원자에 더하여 질소 원자를 함유하는 탄화규소 반도체 장치를 용이하게 제조할 수 있다.
상기 탄화규소 반도체 장치의 제조 방법에 있어서, 질소 원자를 함유시키는 공정(질소 어닐링 공정(S50))은, 절연막(산화막(8, 26))이 형성된 기판을, 질소 원자를 함유하는 가스를 분위기 가스로서 이용하여 열처리하는 공정을 포함한다. 이 경우, 반도체층(채널 영역을 포함하는 p형층(4), p 영역(23))과 산화막(8, 26)의 계면 근방에 있어서의 질소 원자 농도를 용이하게 조정할 수 있다.
상기 탄화규소 반도체 장치의 제조 방법에 있어서, 질소 원자를 함유시키는 공정(질소 어닐링 공정(S50))은, 질소 원자를 함유하는 가스를 분위기 가스로서 이용하여 열처리하는 공정 후, 불활성 가스를 분위기 가스로서 이용하여 상기 기판을 열처리하는 공정을 포함하고 있더라도 좋다. 이 경우, 반도체 장치(1)의 캐리어 이동도를 보다 증대시킬 수 있다.
상기 탄화규소 반도체 장치의 제조 방법에 있어서, 수소 원자 농도를 조정하는 공정(수소 어닐링 공정(S70))은, 절연막(산화막(8, 26))이 형성된 기판을, 수소 원자를 함유하는 가스를 분위기 가스로서 이용하여 열처리하는 공정을 포함하고 있더라도 좋다. 이 경우, 반도체층(채널 영역을 포함하는 p형층(4), p 영역(23))과 산화막(8, 26)의 계면 근방에 있어서의 수소 원자 농도를 용이하게 조정할 수 있다.
상기 탄화규소 반도체 장치의 제조 방법에 있어서, 수소 원자 농도를 조정하는 공정(수소 어닐링 공정(S70))은, 수소 원자를 함유하는 가스를 분위기 가스로서 이용하여 열처리하는 공정 후, 불활성 가스를 분위기 가스로서 이용하여 기판을 열처리하는 공정을 포함하고 있더라도 좋다. 이 경우, 반도체 장치(1)의 캐리어 이동도를 보다 증대시킬 수 있다.
상기 탄화규소 반도체 장치의 제조 방법에 있어서, 수소 원자를 함유하는 가스는 수증기 혹은 수증기 함유 산소 가스라도 좋다. 이 경우, 입수나 취급이 용이한 수증기를 분위기 가스로서 이용하기 때문에, 상기 수소 어닐링 공정(S70)을 비교적 용이하게 행할 수 있다.
본 발명에 따른 탄화규소 반도체 장치의 제조 방법에서는, 우선 면방위 {0001}에 대하여 오프각이 50°이상 65°이하인, 탄화규소로 이루어지는 기판(2)을 준비하는 공정(기판 준비 공정(S10))을 실시한다. 기판(2) 상에 반도체층을 형성하는 공정(에피택시얼층 형성 공정(S20))을 실시한다. 또한, 반도체층의 표면에 접촉하도록 절연막을 형성하는 공정(게이트 절연막 형성 공정(S40))을 실시한다. 반도체층과 절연막의 계면으로부터 10 ㎚ 이내의 영역에 있어서의 질소 원자 및 수소 원자의 합계 농도의 최대치가 1×1021 cm-3 이상이 되도록 합계 농도를 조정하는 공정(질소 어닐링 공정(S50) 및 수소 어닐링 공정(S70))을 실시한다. 이와 같이 하면, 본 발명에 따른, 캐리어 이동도(채널 이동도)가 증대된 반도체 장치(1)를 용이하게 제조할 수 있다.
(실시예 1)
이하, 본 발명의 효과를 확인하기 위해서 행한 실험의 내용을 설명한다.
(시료에 관해서)
도 1에 도시한 구조의 반도체 장치를 시료로서 다음과 같이 제작했다. 즉, 두께가 400 ㎛인 n형 탄화규소 기판(2)에, 두께가 10 ㎛인 에피택시얼층(3)을 형성하고, 그 에피택시얼층(3) 상에 두께가 1 ㎛인 p형층(4)을 형성했다. 그리고, n+ 영역(5, 6)의 n형의 도전성 불순물로서 인(P)을 주입하고, 이 불순물 농도로서 1×1020 cm-3이라는 값을 이용했다. 또한, 이 n+ 영역(5, 6) 사이의 거리인 게이트 길이(채널 길이(Lg))를 100 ㎛로 했다. 또한, 게이트 폭(채널 폭)을 200 ㎛로 했다.
그리고, 본 발명의 실시예 1의 시료로서, 드라이 산화 처리에 의해 산화막을 형성한 후, 질소 어닐링을 행한 시료를 제작했다. 또한, 본 발명의 실시예 2의 시료로서, 산화막을 형성한 후, 질소 어닐링을 행하고, 또한 불활성 가스로서의 아르곤 가스를 분위기로서 이용한 어닐링 처리(아르곤 어닐링 처리)를 행한 시료를 제작했다. 여기서, 산화막(8)을 형성하기 위한 드라이 산화 처리의 조건으로서는, 가열 온도 1200℃, 가열 시간 30분이라는 조건을 이용했다. 또한, 본 발명의 실시예 1의 시료에 있어서의 질소 어닐링 공정에서는, 분위기 가스로서 일산화질소 가스를 이용하고, 가열 온도를 1100℃, 가열 시간을 60분으로 했다. 또한, 본 발명의 실시예 2의 시료에 대해서는, 질소 어닐링 공정으로서, 분위기 가스에 일산화질소 가스를 이용하고, 가열 온도를 1100℃, 가열 시간을 120분으로 했다. 그리고, 본 발명의 실시예 2의 시료에 있어서의 아르곤 어닐링 처리에 대해서는, 아르곤 가스를 분위기 가스로서 이용하고, 가열 온도 1100℃, 가열 시간 60분이라는 조건을 이용했다.
또한, 게이트 절연막을 형성한 후에 질소 어닐링 공정을 실시하지 않는 시료를 비교예의 시료로서 제작했다. 상술한 실시예 1의 산화막의 두께는 40 ㎚, 실시예 2의 산화막의 두께는 46 ㎚, 비교예의 산화막의 두께는 33 ㎚였다.
그리고, 상술한 바와 같이 절연막을 형성한 후, 본 발명의 실시형태 1에 있어서의 제조 방법과 마찬가지로, 도 1에 도시하는 바와 같이 소스 전극(11) 및 드레인 전극(12), 또 게이트 절연막으로서의 산화막(8) 상에 게이트 전극(10)을 형성했다. 소스 전극(11) 및 드레인 전극(12)의 재료는 니켈(Ni)이며, 그 두께는 0.1 ㎛로 했다. 또한, 게이트 전극(10)의 재료로서는 알루미늄(Al)을 이용하고, 그 두께는 1 ㎛로 했다.
(측정 방법)
상술한 각 시료에 관해서, 산화막(8)과 반도체층으로서의 p형층(4)과의 계면 근방에 있어서의 질소 원자 농도의 깊이 방향에서의 분포를 측정했다. 측정 방법으로서는 SIMS(이차 이온 질량 분석)에 의해 측정을 했다. 또한, 형성된 반도체 장치에 있어서, 채널 이동도를 측정했다. 측정 방법으로서는, 다음과 같은 방법을 이용했다. 즉, 소스-드레인간 전압(VDS)=0.1 V로 하고, 게이트 전압(VG)을 인가하여 소스-드레인간 전류(IDS)를 측정했다(게이트 전압 의존성을 측정했다). 그리고, gm=(δIDS)/(δVG)로서,
채널 이동도 μ=gm×(L×d)/(W×ε×VDS)
(여기서, L : 게이트 길이, d : 산화막 두께, W : 게이트 폭, ε : 산화막의 유전율)
라는 식으로부터 채널 이동도의 게이트 전압에 대한 최대치를 구했다.
(측정 결과)
깊이 방향에 있어서의 질소 원자의 농도 분포는, 기본적으로는 도 18에 도시한 것과 같은 분포가 되었다. 도 18에 있어서, 가로 방향은 산화막의 표면으로부터의 깊이를 나타내고, 단위는 ㎚이다. 또한, 종축은 질소 원자 농도(단위는 cm-3)를 나타낸다. 도 18로부터 알 수 있는 바와 같이, 질소 원자 농도는 산화막(8)과 반도체층으로서의 p형층(4)과의 계면부에 있어서 가장 높아지고 있다. 그리고, 상기 질소 원자는, 산화막(8)과 p형층(4)의 계면을 중심으로 하여 ±10 ㎚의 범위 내에 분포하고 있음을 알 수 있다. 한편, 도 18에는 실시예 1에 관한 측정 데이터를 나타냈지만, 실시예 2에 대해서도 거의 같은 질소 원자 농도 분포를 보였다. 다만, 실시예 2에서는, 질소 원자 농도의 최대치(피크값)는 실시예 1보다도 높게 되어 있었다.
이어서, 채널에 있어서의 이동도의 측정 결과를 도 19에 도시한다. 도 19에 있어서의 횡축은 각 시료에 있어서 측정된 질소 원자 농도의 피크값(질소 원자의 피크 농도)을 나타내고 있다. 단위는 cm-3이다. 또한, 도 19의 종축은 측정한 반도체 장치의 채널 이동도(MOS 채널 이동도)를 나타내고 있다. 단위는 ㎠/Vs이다.
도 19에 도시하는 바와 같이, 비교예의 시료에 있어서는 질소 원자의 피크 농도가 가장 낮으면서 동시에 채널 이동도의 값도 가장 낮게 되어 있었다. 한편, 실시예 1 및 실시예 2의 시료는, 모두 질소 원자의 피크 농도는 비교예의 시료보다도 높게 되는 동시에, 채널 이동도의 값도 커지고 있었다. 그리고, 실시예 1과 실시예 2를 비교한 경우에는, 질소 원자의 피크 농도가 보다 크게 되어 있는 실시예 2 쪽이 채널 이동도의 값도 실시예 1보다 크게 되어 있다.
여기서, 규소를 이용한 종래의 MOSFET와 비교하여 보다 낮은 온 저항으로 하기 위해서는, 채널 이동도로서 필요 최저한의 값은 50 ㎠/Vs라고 생각된다. 이 때문에, 프로세스의 변동 등을 고려하더라도, 도 19로부터 질소 원자의 피크 농도는 1×1021 cm-3 이상이라고 하면, 충분한 채널 이동도의 값을 실현할 수 있다고 생각된다.
(실시예 2)
이어서, 기판(2)의 오프 각도와 채널 이동도의 관계를 확인했다. 이하 구체적으로 설명한다.
(시료)
상술한 실시예 2의 시료의 제조 방법과 같은 제조 방법을 이용하여 시료를 제작했다. 구체적으로는, 이용하는 주표면의 면방위가 상이한 기판을 이용하여, 비교예로서의 시료를 4종류, 본 발명의 실시예로서의 시료를 3종류 제작했다. 즉, 비교예 1로서, 기판의 주표면의 면방위가 (0001)의 오프각이 8°로 되어 있는 탄화규소 기판((0001)의 8° 오프 기판)을 이용한 것, 비교예 2로서 기판의 주표면의 면방위가 (01-15)로 나타내어지는 기판을 이용한 것, 비교예 3으로서 기판의 주표면의 면방위가 (01-14)로 나타내어지는 기판을 이용한 것, 비교예 4로서, 기판의 주표면을 나타내는 면방위가 (0001)의 오프각이 70°로 되어 있는 기판을 이용한 것을 준비했다. 또한, 본 발명의 실시예로서는, 실시예 1로서 기판의 주표면의 면방위가 (01-13)로 나타내어지는 기판을 이용한 것, 실시예 2로서 기판의 주표면의 면방위가 (03-38)로 나타내어지는 기판을 이용한 것, 실시예 3으로서 기판의 주표면의 면방위가 (01-12)로 나타내어지는 기판을 이용한 것을 준비했다. 그리고, 이들 상이한 기판을 이용하여, 같은 구조의 반도체 장치를 상술한 시료로서 형성했다.
(측정 방법)
상술한 각 시료에 대해서 채널 이동도를 측정했다. 채널 이동도의 측정 방법은, 기본적으로는 실시예 1에 있어서의 채널 이동도의 측정 방법과 같은 방법을 이용했다.
(측정 결과)
측정 결과를 도 20에 도시한다. 도 20에 있어서의 횡축은, 각 시료를 구성하는 기판의 주표면의, 면방위 {0001}에 대한 오프 각도(단위 : °)를 나타내고, 종축은 도 19의 종축과 마찬가지로 채널 이동도(단위 : ㎠/Vs)를 나타내고 있다. 도 20으로부터도 알 수 있는 것과 같이, 본 발명의 실시예에 대응하는 오프 각도(50°이상 65°이하) 범위의 실시예 1~3의 시료에서는, 채널 이동도의 값이 비교예에 비해서 크게 향상되고 있음을 알 수 있다.
(실시예 3)
이어서, 수소 원자를 반도체층과 절연막의 계면으로부터 10 ㎚ 이내의 영역에 함유시킨 경우의 효과를 확인하기 위해서 행한 실험 내용을 설명한다.
(시료에 관해서)
도 1에 도시한 구조의 반도체 장치를 시료로서 다음과 같이 제작했다. 즉, 두께가 400 ㎛인 n형 탄화규소 기판(2)에, 두께가 10 ㎛인 에피택시얼층(3)을 형성하고, 이 에피택시얼층(3) 상에 두께가 1 ㎛인 p형층(4)을 형성했다. 그리고, n+ 영역(5, 6)의 n형의 도전성 불순물로서 인(P)을 주입하고, 이 불순물 농도로서 1×1020 cm-3이라는 값을 이용했다. 또한, 이 n+ 영역(5, 6) 사이의 거리인 게이트 길이(채널 길이(Lg))를 100 ㎛로 했다. 또한, 게이트 폭(채널 폭)을 200 ㎛로 했다.
그리고, 본 발명의 실시예 1의 시료로서, 드라이 산화 처리에 의해 산화막을 형성한 후, 수소 어닐링을 행한 시료를 제작했다. 또한, 본 발명의 실시예 2의 시료로서, 산화막을 형성한 후, 수소 어닐링을 실시하고, 또한 불활성 가스로서의 아르곤 가스를 분위기로서 이용한 어닐링 처리(아르곤 어닐링 처리)를 실시한 시료를 제작했다. 여기서, 산화막(8)을 형성하기 위한 드라이 산화 처리의 조건으로서는, 가열 온도 1200℃, 가열 시간 30분이라는 조건을 이용했다. 또한, 본 발명의 실시예 1의 시료에 있어서의 수소 어닐링 공정에서는, 분위기 가스로서 수소 가스를 이용하고, 가열 온도를 1100℃, 가열 시간을 60분으로 했다. 또한, 본 발명의 실시예 2의 시료에 대해서는, 수소 어닐링 조건으로서 분위기 가스로서 수소 가스를 이용하고, 가열 온도 1100℃, 가열 시간 120분이라는 조건을 이용했다. 또한, 실시예 2의 시료에 있어서의 아르곤 어닐링 처리에 대해서는, 분위기 가스로 아르곤 가스를 이용하고, 가열 온도를 1100℃, 가열 시간을 60분으로 했다.
또한, 게이트 절연막을 형성한 후에 수소 어닐링 공정을 행하지 않는 시료를 비교예의 시료로서 제작했다. 한편, 상술한 실시예 1의 산화막의 두께는 40 ㎚, 실시예 2의 산화막의 두께는 45 ㎚, 비교예의 산화막의 두께는 33 ㎚였다.
그리고, 상술한 바와 같이 절연막을 형성한 후, 본 발명의 실시형태 1에 있어서의 제조 방법과 마찬가지로, 도 1에 도시하는 바와 같이 소스 전극(11) 및 드레인 전극(12), 또 게이트 절연막으로서의 산화막(8) 상에 게이트 전극(10)을 형성했다. 소스 전극(11) 및 드레인 전극(12)의 재료는 니켈(Ni)이며, 그 두께는 0.1 ㎛로 했다. 또한, 게이트 전극(10)의 재료로서는 알루미늄(Al)을 이용하고, 그 두께는 1 ㎛로 했다.
(측정 방법)
상술한 각 시료에 대해서, 이미 설명한 실시예 1의 시험에 있어서의 측정 방법과 같은 방법에 의해, 산화막(8)과 반도체층으로서의 p형층(4)의 계면 근방에 있어서의 수소 원자 농도의 깊이 방향에서의 분포를 측정했다. 즉, 측정 방법으로서는 SIMS(이차 이온 질량 분석)을 이용했다. 또한, 형성된 반도체 장치에 있어서, 채널 이동도를 측정했다. 측정 방법으로서는, 실시예 1의 시험에 있어서의 측정 방법과 같은 방법을 이용했다.
(측정 결과)
깊이 방향에 있어서의 수소 원자의 농도 분포는, 기본적으로는 도 18에 도시한 질소 원자의 농도 분포와 같은 분포가 되었다. 즉, 도 18에 도시한 질소 원자 농도의 분포와 마찬가지로, 수소 원자 농도는 산화막(8)과 반도체층으로서의 p형층(4)의 계면부에 있어서 가장 높게 되고, 그 값도 1×1021 cm-3 이상으로 되어 있었다. 그리고, 상기 수소 원자는, 산화막(8)과 p형층(4)의 계면을 중심으로 하여 ±10 ㎚의 범위 내에 분포하고 있었다. 한편, 상술한 실시예 1 및 실시예 2 양방의 시료 모두 거의 같은 수소 원자 농도 분포를 보였다. 다만, 실시예 2의 시료에서는, 수소 원자 농도의 최대치(피크값)는 실시예 1의 시료보다도 높게 되어 있었다.
이어서, 채널에 있어서의 이동도의 측정 결과에 대해서도 앞서 설명한 도 19에 도시하는, 질소 원자 농도의 피크의 값과 채널 이동도의 관계와 유사한 관계를 나타내고 있었다.
즉, 도 19의 경우와 마찬가지로, 비교예의 시료에 있어서는 수소 원자의 피크 농도가 가장 낮으면서 동시에 채널 이동도의 값도 가장 낮게 되어 있었다. 한편, 실시예 1 및 실시예 2의 시료에 있어서는, 모두 수소 원자의 피크 농도는 비교예의 시료보다도 높게 되는 동시에, 채널 이동도의 값도 크게 되어 있었다. 그리고, 실시예 1과 실시예 2를 비교한 경우에는, 수소 원자의 피크 농도가 보다 크게 되어 있는 실시예 2 쪽이 채널 이동도의 값도 실시예 1보다 크게 되어 있다. 한편, 수소 원자의 피크 농도와 채널 이동도의 관계를 나타낸 데이터를 근사하는 근사선을 상기 그래프 중에 플롯하면, 도 19에 도시한 그래프 중의 근사선(곡선)과 거의 같은 곡선으로 되었다.
여기서, 규소를 이용한 종래의 MOSFET와 비교하여, 보다 낮은 온 저항으로 하기 위해서는, 채널 이동도로서 필요 최저한의 값은 50 ㎠/Vs라고 생각된다. 이 때문에, 프로세스의 변동 등을 고려하더라도, 질소 원자의 피크 농도에 관한 경우와 마찬가지로, 수소 원자의 피크 농도는 1×1021 cm-3 이상이라고 하면, 충분한 채널 이동도의 값을 실현할 수 있다고 생각된다.
(실시예 4)
이어서, 열처리의 분위기 가스로서 수증기를 이용하여 수소 원자를 반도체층과 절연막의 계면으로부터 10 ㎚ 이내의 영역에 함유시킨 실험의 내용을 설명한다.
(시료에 관해서)
도 1에 도시한 구조의 반도체 장치를 시료로서 제작했다. 시료의 작성 방법은, 기본적으로는 상술한 실시예 3에 있어서의 시료의 작성 방법과 마찬가지다. 즉, 두께가 400 ㎛인 n형 탄화규소 기판(2)에, 두께가 10 ㎛인 에피택시얼층(3)을 형성하고, 그 에피택시얼층(3) 상에 두께가 1 ㎛인 p형층(4)을 형성했다. 그리고, n+ 영역(5, 6)의 n형의 도전성 불순물로서 인(P)을 주입하고, 이 불순물 농도로서 1×1020 cm-3이라는 값을 이용했다. 또한, 이 n+ 영역(5, 6) 사이의 거리인 게이트 길이(채널 길이(Lg))를 100 ㎛로 했다. 또한, 게이트 폭(채널 폭)을 200 ㎛로 했다.
그리고, 본 발명의 실시예 1의 시료로서, 드라이 산화 처리에 의해 산화막을 형성한 후, 수증기 함유 산소 가스 어닐링을 행한 시료를 제작했다. 또한, 본 발명의 실시예 2의 시료로서, 산화막을 형성한 후, 수증기 함유 산소 가스 어닐링을 행하고, 또 불활성 가스로서의 아르곤 가스를 분위기로서 이용한 어닐링 처리(아르곤 어닐링 처리)를 행한 시료를 제작했다. 여기서, 산화막(8)을 형성하기 위한 드라이 산화 처리의 조건으로서는, 가열 온도 1200℃, 가열 시간 30분이라는 조건을 이용했다. 또한, 본 발명의 실시예 1의 시료에 있어서의 수증기 함유 산소 가스 어닐링 공정에서는, 분위기 가스로서 수증기를 포함하는 산소 가스를 이용하고, 가열 온도를 1100℃, 가열 시간을 60분으로 했다. 또한, 본 발명의 실시예 2의 시료에 대해서는, 수증기 함유 산소 가스 어닐링의 조건으로서, 분위기 가스로서 수증기를 포함하는 산소 가스를 이용하고, 가열 온도 1100℃, 가열 시간 120분이라는 조건을 이용했다. 또한, 실시예 2의 시료에 있어서의 아르곤 어닐링 처리에 대해서는, 분위기 가스에 아르곤 가스를 이용하고, 가열 온도를 1100℃, 가열 시간을 60분으로 했다.
또한, 게이트 절연막을 형성한 후에 수증기 함유 산소 가스 어닐링 공정을 행하지 않는 시료를 비교예의 시료로서 제작했다. 한편, 상술한 실시예 1의 산화막의 두께는 40 ㎚, 실시예 2의 산화막의 두께는 44 ㎚, 비교예의 산화막의 두께는 33 ㎚였다.
그리고, 상술한 바와 같이 절연막을 형성한 후, 본 발명의 실시형태 1에 있어서의 제조 방법과 마찬가지로, 도 1에 도시하는 바와 같이 소스 전극(11) 및 드레인 전극(12), 또 게이트 절연막으로서의 산화막(8) 상에 게이트 전극(10)을 형성했다. 소스 전극(11) 및 드레인 전극(12)의 재료는 니켈(Ni)이며, 그 두께는 0.1 ㎛로 했다. 또한, 게이트 전극(10)의 재료로서는 알루미늄(Al)을 이용하고, 그 두께는 1 ㎛로 했다.
(측정 방법)
상술한 각 시료에 대해서, 이미 설명한 실시예 1의 시험에 있어서의 측정 방법과 같은 방법에 의해, 산화막(8)과 반도체층으로서의 p형층(4)의 계면 근방에 있어서의 수소 원자 농도의 깊이 방향에서의 분포를 측정했다. 즉, 측정 방법으로서는 SIMS(이차 이온 질량 분석)을 이용했다. 또한, 형성된 반도체 장치에 있어서, 채널 이동도를 측정했다. 측정 방법으로서는, 실시예 1의 시험에 있어서의 측정 방법과 같은 방법을 이용했다.
(측정 결과)
깊이 방향에 있어서의 수소 원자의 농도 분포는, 실시예 3의 시험의 경우와 마찬가지로, 기본적으로는 도 18에 도시한 질소 원자의 농도 분포와 같은 분포가 되었다. 즉, 도 18에 도시한 질소 원자 농도의 분포와 마찬가지로, 수소 원자 농도는 산화막(8)과 반도체층으로서의 p형층(4)의 계면부에 있어서 가장 높게 되고, 그 값도 1×1021 cm-3 이상으로 되어 있었다. 그리고, 상기 수소 원자는, 산화막(8)과 p형층(4)의 계면을 중심으로 하여 ±10 ㎚의 범위 내에 분포하고 있었다. 한편, 상술한 실시예 1 및 실시예 2 양방의 시료 모두, 거의 같은 수소 원자 농도 분포를 나타냈다. 다만, 실시예 2의 시료에서는, 수소 원자 농도의 최대치(피크값)는 실시예 1의 시료보다도 높게 되어 있었다.
이어서, 채널에 있어서의 이동도의 측정 결과도, 앞서 설명한 도 19에 도시하는, 질소 원자 농도의 피크의 값과 채널 이동도의 관계와 유사한 관계를 보이고 있었다.
즉, 도 19의 경우와 마찬가지로, 비교예의 시료에 있어서는 수소 원자의 피크 농도가 가장 낮으면서 동시에 채널 이동도의 값도 가장 낮게 되어 있었다. 한편, 실시예 1 및 실시예 2의 시료에 있어서는, 모두 수소 원자의 피크 농도는 비교예의 시료보다도 높게 되는 동시에, 채널 이동도의 값도 크게 되어 있었다. 그리고, 실시예 1과 실시예 2를 비교한 경우에는, 수소 원자의 피크 농도가 보다 크게 되어 있는 실시예 2 쪽이 채널 이동도의 값도 실시예 1보다 크게 되어 있다. 한편, 수소 원자의 피크 농도와 채널 이동도의 관계를 나타낸 데이터를 근사하는 근사선을 상기 그래프 중에 플롯하면, 도 19에 도시한 그래프 중의 근사선(곡선)과 거의 같은 곡선으로 되었다.
여기서, 규소를 이용한 종래의 MOSFET와 비교하여, 보다 낮은 온 저항으로 하기 위해서는, 채널 이동도로서 필요 최저한의 값은 50 ㎠/Vs라고 생각된다. 이 때문에, 프로세스의 변동 등을 고려하더라도, 질소 원자의 피크 농도에 관한 경우와 마찬가지로, 수소 원자의 피크 농도는 1×1021 cm-3 이상이라고 하면, 충분한 채널 이동도의 값을 실현할 수 있다고 생각된다.
(실시예 5)
이어서, 열처리의 분위기 가스로서 질소 원자 및 수소 원자를 함유하는 가스를 이용하고, 질소 원자 및 수소 원자를 반도체층과 절연막의 계면으로부터 10 ㎚ 이내의 영역에 함유시킨 실험의 내용을 설명한다.
(시료에 관해서)
도 1에 도시한 구조의 반도체 장치를 시료로서 제작했다. 시료의 작성 방법은, 기본적으로는 상술한 실시예 3에 있어서의 시료의 작성 방법과 마찬가지다. 즉, 두께가 400 ㎛인 n형 탄화규소 기판(2)에, 두께가 10 ㎛인 에피택시얼층(3)을 형성하고, 그 에피택시얼층(3) 상에 두께가 1 ㎛인 p형층(4)을 형성했다. 그리고, n+ 영역(5, 6)의 n형의 도전성 불순물로서 인(P)을 주입하고, 이 불순물 농도로서 1×1020 cm-3이라는 값을 이용했다. 또한, 이 n+ 영역(5, 6) 사이의 거리인 게이트 길이(채널 길이(Lg))를 100 ㎛로 했다. 또한, 게이트 폭(채널 폭)을 200 ㎛로 했다.
그리고, 본 발명의 참고예의 시료로서, 드라이 산화 처리에 의해 산화막을 형성한 후, 질소 어닐링을 행한 시료를 제작했다. 또한, 본 발명의 실시예 1의 시료로서, 산화막을 형성한 후, 질소 어닐링을 행하고, 또 수소 어닐링을 행한 시료를 제작했다. 또한, 본 발명의 실시예 2의 시료로서, 산화막을 형성한 후, 상기 참고예의 시료와는 상이한 조건으로 질소 어닐링을 행한 시료를 제작했다. 또한, 본 발명의 실시예 3의 시료로서, 산화막을 형성한 후, 상기 실시예 1의 조건과는 상이한 조건으로 질소 어닐링을 행하고, 또 수소 어닐링을 행한 시료를 제작했다. 여기서, 산화막(8)을 형성하기 위한 드라이 산화 처리의 조건으로서는, 가열 온도 1200℃, 가열 시간 30분이라는 조건을 이용했다. 또한, 본 발명의 참고예의 시료에 있어서의 질소 어닐링 공정에서는, 분위기 가스로서 일산화질소(NO) 가스를 이용하고, 가열 온도를 1100℃, 가열 시간을 20분으로 했다. 또한, 본 발명의 실시예 1의 시료에 대해서는, 질소 어닐링 공정의 조건으로서, 분위기 가스로서 일산화질소 가스를 이용하고, 가열 온도 1100℃, 가열 시간 20분이라는 조건을 이용했다. 또한, 실시예 1의 시료에 있어서의 수소 어닐링 처리에 대해서는, 분위기 가스에 수소 가스를 이용하고, 가열 온도를 1100℃, 가열 시간을 30분으로 했다. 또한, 실시예 2의 시료에 있어서의 질소 어닐링 공정에서는, 분위기 가스로서 일산화질소(NO) 가스를 이용하고, 가열 온도를 1100℃, 가열 시간을 60분으로 했다. 또한, 본 발명의 실시예 3의 시료에 대해서는, 질소 어닐링 공정의 조건으로서, 분위기 가스로서 일산화질소 가스를 이용하고, 가열 온도 1100℃, 가열 시간 60분이라는 조건을 이용했다. 또한, 실시예 3의 시료에 있어서의 수소 어닐링 처리에 대해서는, 분위기 가스로 수소 가스를 이용하고, 가열 온도를 1100℃, 가열 시간을 30분으로 했다.
또한, 게이트 절연막을 형성한 후에 질소 어닐링 공정 및 수소 어닐링 공정을 행하지 않는 시료를 비교예의 시료로서 제작했다. 한편, 상술한 참고예의 산화막의 두께는 41 ㎚, 실시예 1의 산화막의 두께는 45 ㎚, 실시예 2의 산화막의 두께는 41 ㎚, 실시예 3의 산화막의 두께는 45 ㎚, 비교예의 산화막의 두께는 33 ㎚였다.
그리고, 상술한 바와 같이 절연막을 형성한 후, 본 발명의 실시형태 1에 있어서의 제조 방법과 마찬가지로, 각 시료에 대해서 도 1에 도시하는 바와 같이 소스 전극(11) 및 드레인 전극(12), 또 게이트 절연막으로서의 산화막(8) 상에 게이트 전극(10)을 형성했다. 소스 전극(11) 및 드레인 전극(12)의 재료는 니켈(Ni)이며, 그 두께는 0.1 ㎛로 했다. 또한, 게이트 전극(10)의 재료로서는 알루미늄(Al)을 이용하고, 그 두께는 1 ㎛로 했다.
(측정 방법)
상술한 각 시료에 대해서, 이미 설명한 실시예 1의 시험에 있어서의 측정 방법과 같은 방법에 의해, 산화막(8)과 반도체층으로서의 p형층(4)의 계면 근방에 있어서의 질소 원자 및 수소 원자의 합계 농도의 깊이 방향에서의 분포를 측정했다. 즉, 측정 방법으로서는 SIMS(이차 이온 질량 분석)을 이용했다. 또한, 형성된 반도체 장치에 있어서, 채널 이동도를 측정했다. 측정 방법으로서는, 실시예 1의 시험에 있어서의 측정 방법과 같은 방법을 이용했다.
(측정 결과)
깊이 방향에 있어서의 질소 원자 및 수소 원자의 합계 농도 분포는, 기본적으로는 도 18에 도시한 질소 원자의 농도 분포와 같은 분포가 되었다. 즉, 도 18에 도시한 질소 원자 농도의 분포와 마찬가지로, 질소 원자 및 수소 원자의 합계 농도는 산화막(8)과 반도체층으로서의 p형층(4)의 계면부에 있어서 가장 높게 되어 있었다. 그리고, 상기 질소 원자 및 수소 원자는, 산화막(8)과 p형층(4)의 계면을 중심으로 하여 ±10 ㎚의 범위 내에 분포하고 있었다.
한편, 상술한 참고예의 시료에 있어서의 질소 원자 농도의 피크값(최대치)은 7×1020 cm-3였다. 또한, 실시예 1의 시료에 있어서의 질소 원자 농도의 피크값은 7×1020 cm-3이며, 수소 원자 농도의 피크값(최대치)은 7×1020 cm-3였다. 또한, 질소 원자와 수소 원자의 농도 피크의 위치는 겹치고 있었다. 즉, 실시예 1의 시료에 있어서의 질소 원자 및 수소 원자의 합계 농도의 피크값은 1.4×1021 cm- 3였다.
또한, 상술한 실시예 2의 시료에 있어서의 질소 원자 농도의 피크값(최대치)은 2×1021 cm-3였다. 또한, 실시예 3의 시료에 있어서의 질소 원자 농도의 피크값은 2×1021 cm-3이며, 수소 원자 농도의 피크값(최대치)은 1×1021 cm-3였다. 또한, 질소 원자와 수소 원자의 농도 피크의 위치는 겹치고 있었다. 즉, 실시예 3의 시료에 있어서의 질소 원자 및 수소 원자의 합계 농도의 피크값은 3×1021 cm- 3였다.
이어서, 채널에 있어서의 이동도의 측정 결과에 관해서도, 앞서 설명한 도 19에 도시하는, 질소 원자 농도의 피크의 값과 채널 이동도의 관계와 유사한 관계를 나타내고 있었다. 채널에 있어서의 이동도의 측정 결과를 도 21에 도시한다. 도 21에 있어서의 횡축은 각 시료에 있어서 측정된 질소 원자 및 수소 원자의 합계 농도의 피크값(피크 농도)을 나타내고 있다. 단위는 cm-3이다. 또한, 도 21의 종축은 측정한 반도체 장치의 채널 이동도(MOS 채널 이동도)를 나타내고 있다. 단위는 ㎠/Vs이다.
도 21에 도시하는 바와 같이, 비교예의 시료에 있어서는 질소 원자의 피크 농도가 가장 낮으면서 동시에 채널 이동도의 값도 가장 낮게 되어 있었다. 한편, 실시예 1~실시예 3의 시료에 있어서는, 모두 질소 원자 및 수소 원자의 합계 농도의 피크값은 비교예의 시료보다도 높게 되는 동시에, 채널 이동도의 값도 크게 되어 있었다. 그리고, 실시예 1~실시예 3을 비교한 경우에는, 질소 원자 및 수소 원자의 합계 농도의 피크값(피크 농도)이 보다 크게 되어 있는 시료 쪽이 채널 이동도의 값도 크게 되어 있다.
여기서, 규소를 이용한 종래의 MOSFET와 비교하여, 보다 낮은 온 저항으로 하기 위해서는, 이미 설명한 바와 같이 채널 이동도로서 필요 최저한의 값은 50 ㎠/Vs라고 생각된다. 이 때문에, 프로세스의 변동 등을 고려하더라도, 질소 원자의 피크 농도에 관한 경우와 마찬가지로, 질소 원자 및 수소 원자의 합계 농도의 피크값(피크 농도)은 1×1021 cm-3 이상이라고 하면, 충분한 채널 이동도의 값을 실현할 수 있다고 생각된다.
(실시예 6)
본 발명의 효과를 확인하기 위해서, 반도체 장치를 시작(試作)하여, 그 반도체 장치의 반도체층과 절연막의 계면의 계면 준위를 평가했다.
(시료에 관해서)
도 22에 도시한 반도체 장치는 MOS 커패시터이며, n형 탄화규소 기판인 기판(2)과, 이 기판(2) 상에 형성된 버퍼층(21)과, 버퍼층(21) 상에 형성된 내압 유지층(22)과, 내압 유지층(22) 상에 형성된 산화막(26)과, 산화막 상에 형성된 게이트 전극(10)과, 기판(2)의 이면(버퍼층(21)이 형성된 표면과 반대측의 이면)에 형성된 이면 전극(31)을 구비한다.
상기 반도체 장치는 다음과 같은 공정에 의해 제조했다. 즉, 두께가 400 ㎛인 n형 탄화규소로 이루어지는 기판(2)의 표면에, n형의 탄화규소 에피택시얼층으로 이루어지는 버퍼층(21)을 형성했다. 기판(2)의 비저항은 0.02Ω·㎝이다. 이 버퍼층(21)의 두께는 0.5 ㎛이며, n형 불순물 농도는 5×1017 cm-3로 했다. 그리고, 버퍼층(21) 상에 두께가 10 ㎛인 n형 탄화규소 에피택시얼층(3)을 형성하여, 내압 유지층(22)으로 했다. 내압 유지층(22)의 n형 불순물 농도는 5×1015 cm-3으로 했다.
그리고, 본 발명의 실시예로서, 내압 유지층(22)의 표면에 드라이 산화 처리에 의해 산화막(26)을 형성한 후, 질소 어닐링을 행한 시료를 제작했다. 여기서, 산화막(26)을 형성하기 위한 드라이 산화 처리의 조건으로서는, 가열 온도 1200℃, 가열 시간 30분이라는 조건을 이용했다. 또한, 본 발명의 실시예의 시료에 있어서의 질소 어닐링 공정에서는, 분위기 가스로서 일산화질소(NO) 가스를 이용하고, 가열 온도를 1100℃, 가열 시간을 60분으로 했다.
또한, 산화막(26)을 형성한 후에 질소 어닐링 공정을 행하지 않는 시료를 비교예의 시료로서 제작했다. 한편, 상술한 실시예의 산화막(26)의 두께는 40 ㎚이며, 비교예의 산화막(26)의 두께는 33 ㎚였다.
그리고, 상술한 바와 같이 절연막으로서의 산화막(26)을 형성한 후, 도 22에 도시하는 바와 같이 기판(2)의 이면에 오믹 전극인 이면 전극(31)을, 또 게이트 절연막으로서의 산화막(26) 상에 게이트 전극(10)을 형성했다. 이면 전극(31)을 구성하는 재료는 니켈(Ni)이며, 그 두께는 0.1 ㎛로 했다. 또한, 상기 이면 전극(31)에 대해서는, 아르곤(Ar) 분위기 속에서 가열 온도 950℃, 가열 시간 2분이라는 얼로이 처리(열처리)를 실시했다. 또한, 게이트 전극(10)을 구성하는 재료는 알루미늄(Al)이며, 그 두께는 1 ㎛로 했다. 또한, 게이트 전극(10)의 평면 형상은 원 형상이며, 그 직경은 800 ㎛이다. 이러한 공정을 실시함으로써, 도 22에 도시하는 반도체 장치의 구성을 갖추는 실시예 및 비교예의 시료를 얻을 수 있다.
(측정 방법)
도 22에 도시한 반도체 장치(MOS 커패시터)의 구성을 갖추는 상기 실시예 및 비교예의 시료에 대해서, 용량-전압 특성(CV 특성)을 측정했다. 한편, 고주파 CV 측정은 측정 주파수를 1 MHz로 했다. 또한, 저주파 CV 측정은, Quasistatic CV 측정법에 의해 행했다. 한편, MOS 계면의 반도체 측에 형성되는 공핍층에 의한 용량(Cs)에 대해서는 포아송 방정식(poisson's equation)을 풀어서 구했다. 이 때, 반전 상태는 고려하지 않고, 깊은 공핍 상태를 가정했다.
또한, 상기 실시예 및 비교예의 시료에 대해서, High-Low법을 이용하여 계면 준위 밀도를 산출했다. 이하, High-Low법을 이용한 계면 준위 밀도의 산출 방법의 개략을 나타낸다.
상술한 고주파 CV 측정에 있어서, 비교적 방출 시상수가 큰 계면 준위에 의한 용량(Cit)은 용량 성분으로서는 나타나지 않는다. 한편, 계면 준위에의 전자의 포획·방출이 응답할 수 있는 낮은 주파수에서 얻어진 CV 측정(저주파 CV 측정)에 있어서는, 고주파 CV 측정에 있어서의 용량에 계면 준위에 의한 용량이 가산된 값으로서 용량이 관측된다. 여기서, 저주파 CV 측정에서 얻어진 용량은, 산화막 용량, 공핍층 용량, 계면 준위 용량의 정보가 포함된다. 그 때문에, 저주파 CV 측정에 의해 얻어진 용량(CLF)은,
Figure 112011023203444-pct00001
라는 수학식 (1)에 의해 나타내어진다.
그러나, 상술된 바와 같이 고주파 CV 측정에서는 계면 준위 용량은 응답하지않기(검출되지 않기) 때문에, 고주파 CV 측정에 의해 얻어진 용량(CHF)은,
Figure 112011023203444-pct00002
라는 수학식 (2)에 의해 나타내어진다.
따라서, 상기 수학식 (1), (2)로부터,
Figure 112011023203444-pct00003
라는 수학식 (3)으로부터, 계면 준위 밀도(Dit)를 구할 수 있다.
(측정 결과)
도 23~도 25를 참조하여 상기 측정 결과를 설명한다.
도 23 및 도 24에 도시한 그래프에서는, 횡축이 전압이며 종축은 용량을 나타내고 있다. 단, 종축은 용량을, 전체의 용량(C)을 산화막 용량(Cox)으로 규격화하여 표시하고 있다. 도 23 및 도 24로부터 알 수 있는 것과 같이, 도 23에 도시한 본 발명의 실시예의 시료에서는, 고주파 CV 특성과 저주파 CV 특성에서 큰 차이는 보이지 않는다. 한편, 도 24에 도시한 비교예의 시료에서는, 고주파 CV 특성과 저주파 CV 특성에서 상대적으로 큰 차이를 보이고 있다. 이것은, 비교예의 시료 쪽이 실시예의 시료보다 계면 준위에 의한 용량(계면 준위 용량)의 영향이 커지고 있다고 생각된다.
그리고, 상술한 High-Low법에 의해 계면 준위 밀도를 실시예 및 비교예의 시료에 대해서 산출한 결과가 도 25에 나타내어져 있다. 도 25에서는, 종축이 계면 준위 밀도를 나타내고, 횡축이 전도대를 기준으로 한 에너지의 값을 나타내고 있다.
도 25로부터 알 수 있는 것과 같이, 실시예(질소 어닐링 있음)의 시료 쪽이, 어느 에너지 레벨에 있어서도 비교예(질소 어닐링 없음)의 시료보다 계면 준위 밀도가 낮게 되어 있다. 또한, 전도대보다 0.1 eV 아래의 에너지 레벨에 있어서도, 실시예의 시료의 계면 준위 밀도는 1×1012 cm-2 eV-1보다도 작게 되고 있다.
(실시예 7)
본 발명의 효과를 확인하기 위해서, 시료를 작성하여 계면 준위 밀도와 MOS 채널 이동도의 관계를 평가했다.
(시료에 관해서)
도 1에 도시한 구조의 반도체 장치를 시료로서 다음과 같이 제작했다. 즉, 두께가 400 ㎛인 n형 탄화규소 기판(2)에, 두께가 10 ㎛인 에피택시얼층(3)을 형성하고, 그 에피택시얼층(3) 상에 두께가 1 ㎛인 p형층(4)을 형성했다. 그리고, n+ 영역(5, 6)의 n형의 도전성 불순물로서 인(P)을 주입하고, 이 불순물 농도로서 1×1020 cm-3이라는 값을 이용했다. 또한, 이 n+ 영역(5, 6) 사이의 거리인 게이트 길이(채널 길이(Lg))를 100 ㎛로 했다. 또한, 게이트 폭(채널 폭)을 200 ㎛로 했다.
그리고, 본 발명의 실시예 1의 시료로서, 드라이 산화 처리에 의해 산화막을 형성한 후, 질소 어닐링을 행한 시료를 제작했다. 또한, 본 발명의 실시예 2의 시료로서, 산화막을 형성한 후, 질소 어닐링을 행하고, 또 불활성 가스로서의 아르곤 가스를 분위기로서 이용한 어닐링 처리(아르곤 어닐링 처리)를 행한 시료를 제작했다. 여기서, 산화막(8)을 형성하기 위한 드라이 산화 처리의 조건으로서는, 가열 온도 1200℃, 가열 시간 30분이라는 조건을 이용했다. 또한, 본 발명의 실시예 1의 시료에 있어서의 질소 어닐링 공정에서는, 분위기 가스로서 NO 가스를 이용하고, 가열 온도를 1100℃, 가열 시간을 60분으로 했다. 또한, 본 발명의 실시예 2의 시료에 있어서는, 질소 어닐링 공정의 조건으로서는 분위기 가스로서 NO 가스를 이용하고, 가열 온도 1100℃, 가열 시간 120분이라는 조건을 이용했다. 또한, 실시예 2의 시료에 있어서의 아르곤 어닐링 처리에 대해서는, 분위기 가스에 아르곤 가스를 이용하고, 가열 온도를 1100℃, 가열 시간을 60분으로 했다.
또한, 게이트 절연막을 형성한 후에 수소 어닐링 공정을 행하지 않는 시료를 비교예의 시료로서 제작했다. 한편, 상술한 실시예 1의 산화막의 두께는 40 ㎚, 실시예 2의 산화막의 두께는 46 ㎚, 비교예의 산화막의 두께는 33 ㎚였다.
그리고, 상술한 바와 같이 절연막을 형성한 후, 본 발명의 실시형태 1에 있어서의 제조 방법과 마찬가지로, 도 1에 도시하는 바와 같이 소스 전극(11) 및 드레인 전극(12), 또 게이트 절연막으로서의 산화막(8) 상에 게이트 전극(10)을 형성했다. 소스 전극(11) 및 드레인 전극(12)의 재료는 니켈(Ni)이며, 그 두께는 0.1 ㎛로 했다. 또한, 게이트 전극(10)의 재료로서는 알루미늄(Al)을 이용하고, 그 두께는 1 ㎛로 했다.
(측정 방법)
형성된 반도체 장치의 시료에 있어서, 채널 이동도를 측정했다. 측정 방법으로서는, 실시예 1의 시험에 있어서의 측정 방법과 같은 방법을 이용했다.
또한, 각 시료에 대해서, 상기 실시예 6의 시험에 있어서의 방법과 같은 방법에 의해(즉, 고주파 CV 특성과 저주파 CV 특성의 데이터에 기초하여 High-Low법을 이용하여) 계면 준위 밀도를 산출했다.
(측정 결과)
측정 결과를 도 26에 도시한다. 도 26의 횡축은, 전도대보다 0.1 eV 아래의 에너지 레벨에 있어서의 계면 준위 밀도의 값을 나타내고 있다. 단위는 cm-2 eV-1이다. 또한, 도 26의 종축은, 측정한 반도체 장치의 채널 이동도(MOS 채널 이동도)를 나타내고 있다. 단위는 ㎠/Vs이다.
도 26으로부터 알 수 있는 바와 같이, 계면 준위 밀도가 낮아지는 만큼, 채널 이동도는 크게 되어 있다. 여기서, 규소를 이용한 종래의 MOSFET와 비교하여, 보다 낮은 온 저항으로 하기 위해서는, 이미 설명한 것과 같이 채널 이동도로서 필요 최저한의 값은 50 ㎠/Vs라고 생각된다. 도 26에서는, 채널 이동도가 50 ㎠/Vs가 되는 계면 준위 밀도의 범위는 7×1011 cm-2 eV-1 이하라는 범위로 볼 수도 있다. 그러나, 계면 준위 밀도의 측정치에는 일반적으로 큰 오차가 포함되는 경우가 있으므로, 발명자의 경험에 따르면(전도대보다 0.1 eV 아래에서의) 계면 준위 밀도를 1×1012 cm-2 eV-1보다도 작게해 두면, 충분한 채널 이동도를 실현할 수 있다고 생각된다.
이번에 개시된 실시형태 및 실시예는 모든 점에서 예시로서 제한적인 것이 아니라고 생각해야 할 것이다. 본 발명의 범위는 상기한 설명이 아니라 청구범위에 의해서 나타내어지고, 청구범위와 균등한 의미 및 범위 내에서의 모든 변경이 포함되는 것으로 의도된다.
본 발명은, MOSFET이나 DiMOSFET 등, 탄화규소로 이루어지는 반도체층에 절연막이 접촉하여 형성되는 탄화규소 반도체 장치에 유리하게 적용된다.
1 : 반도체 장치 2 : 기판
3 : 에피택시얼층 4 : p형층
5, 6 : n+ 영역 7, 8 : 산화막
10 : 게이트 전극 11 : 소스 전극
12 : 드레인 전극 15 : 개구부
21 : 버퍼층 22 : 내압 유지층
23 : p 영역 24 : n+ 영역
25 : p+ 영역 26 : 산화막
27 : 상부 소스 전극 31 : 이면 전극
41, 51 : 경계 영역

Claims (30)

  1. 면방위 {0001}에 대하여 오프각이 50°이상 65°이하인, 탄화규소로 이루어지는 기판(2)과,
    상기 기판(2) 상에 형성되며, 탄화규소로 이루어지는 반도체층(4, 23)과,
    상기 반도체층(4, 23)의 표면에 접촉하도록 형성된 절연막(8, 26)
    을 구비하고,
    상기 반도체층(4, 23)과 상기 절연막(8, 26)의 계면으로부터 10 ㎚ 이내의 영역에 있어서의 질소 원자 농도의 최대치가 1×1021 cm-3 이상인 것인 탄화규소 반도체 장치(1).
  2. 제1항에 있어서, 상기 반도체층(4, 23)과 상기 절연막(8,26)의 계면으로부터 10 ㎚ 이내의 상기 영역에는 수소 원자가 함유되어 있는 것인 탄화규소 반도체 장치(1).
  3. 제1항에 있어서, 전도대보다 0.1 eV 아래에서의 계면 준위 밀도는 1×1012 cm-2 eV-1보다도 작은 것인 탄화규소 반도체 장치(1).
  4. 제1항에 있어서, 상기 기판(2)의 오프 방위는 <11-20> 방향 ± 5°이하의 범위인 것인 탄화규소 반도체 장치(1).
  5. 제1항에 있어서, 상기 기판(2)의 오프 방위는 <01-10> 방향 ± 5°이하의 범위인 것인 탄화규소 반도체 장치(1).
  6. 제5항에 있어서, 상기 기판(2)의 주표면의 면방위는, 면방위 {03-38}에 대하고 오프각이 -3°이상 +5°이하인 것인 탄화규소 반도체 장치(1).
  7. 면방위 {0001}에 대하여 오프각이 50°이상 65°이하인, 탄화규소로 이루어지는 기판(2)과,
    상기 기판(2) 상에 형성되며, 탄화규소로 이루어지는 반도체층(4, 23)과,
    상기 반도체층(4, 23)의 표면에 접촉하도록 형성된 절연막(8, 26)
    을 구비하고,
    상기 반도체층(4, 23)과 상기 절연막(8, 26)의 계면으로부터 10 ㎚ 이내의 영역에 있어서의 수소 원자 농도의 최대치가 1×1021 cm-3 이상인 것인 탄화규소 반도체 장치(1).
  8. 제7항에 있어서, 상기 반도체층(4, 23)과 상기 절연막(8, 26)의 계면으로부터 10 ㎚ 이내의 상기 영역에는 질소 원자가 함유되어 있는 것인 탄화규소 반도체 장치(1).
  9. 제7항에 있어서, 전도대보다 0.1 eV 아래에서의 계면 준위 밀도는 1×1012 cm-2 eV-1보다도 작은 것인 탄화규소 반도체 장치(1).
  10. 제7항에 있어서, 상기 기판(2)의 오프 방위는 <11-20> 방향 ±5°이하의 범위인 것인 탄화규소 반도체 장치(1).
  11. 제7항에 있어서, 상기 기판(2)의 오프 방위는 <01-10> 방향 ±5°이하의 범위인 것인 탄화규소 반도체 장치(1).
  12. 제11항에 있어서, 상기 기판(2)의 주표면의 면방위는, 면방위 {03-38}에 대하여 오프각이 -3°이상 +5°이하인 것인 탄화규소 반도체 장치(1).
  13. 면방위 {0001}에 대하여 오프각이 50°이상 65°이하인 것인 탄화규소로 이루어지는 기판(2)과,
    상기 기판(2) 상에 형성되며, 탄화규소로 이루어지는 반도체층(4, 23)과,
    상기 반도체층(4, 23)의 표면에 접촉하도록 형성된 절연막(8, 26)을 구비하고,
    상기 반도체층(4, 23)과 상기 절연막(8,26)의 계면으로부터 10 ㎚ 이내의 영역에 있어서의 질소 원자 및 수소 원자의 합계 농도의 최대치가 1×1021 cm-3 이상인 것인 탄화규소 반도체 장치(1).
  14. 제13항에 있어서, 전도대보다 0.1 eV 아래에서의 계면 준위 밀도는 1×1012 cm-2 eV-1보다도 작은 것을 특징으로 하는 탄화규소 반도체 장치(1).
  15. 제13항에 있어서, 상기 기판(2)의 오프 방위는 <11-20> 방향 ±5°이하의 범위인 것인 탄화규소 반도체 장치(1).
  16. 제13항에 있어서, 상기 기판(2)의 오프 방위는 <01-10> 방향 ±5°이하의 범위인 것인 탄화규소 반도체 장치(1).
  17. 제16항에 있어서, 상기 기판(2)의 주표면의 면방위는, 면방위 {03-38}에 대하여 오프각이 -3°이상 +5°이하인 것인 탄화규소 반도체 장치(1).
  18. 면방위 {0001}에 대하여 오프각이 50°이상 65°이하인, 탄화규소로 이루어지는 기판(2)을 준비하는 공정(S10)과,
    상기 기판(2) 상에 반도체층(4, 23)을 형성하는 공정(S20)과,
    상기 반도체층(4, 23)의 표면에 접촉하도록 절연막(8, 26)을 형성하는 공정(S40)과,
    상기 반도체층(4, 23)과 상기 절연막(8, 26)의 계면으로부터 10 ㎚ 이내의 영역에 있어서의 질소 원자 농도의 최대치가 1×1021 cm-3 이상이 되도록 질소 원자 농도를 조정하는 공정(S50)
    을 포함하는 탄화규소 반도체 장치의 제조 방법.
  19. 제18항에 있어서, 상기 반도체층(4, 23)과 상기 절연막(8,26)의 계면으로부터 10 ㎚ 이내의 상기 영역에 수소 원자를 함유시키는 공정(S70)을 더 포함하는 탄화규소 반도체 장치의 제조 방법.
  20. 제19항에 있어서, 상기 수소 원자를 함유시키는 공정은, 상기 절연막(8, 26)이 형성된 상기 기판(2)을, 수소 원자를 함유하는 가스를 분위기 가스로서 이용하여 열처리하는 공정을 포함하는 것인 탄화규소 반도체 장치의 제조 방법.
  21. 제20항에 있어서, 상기 수소 원자를 함유하는 가스는 수증기 또는 수증기 함유 산소인 것인 탄화규소 반도체 장치의 제조 방법.
  22. 제18항에 있어서, 상기 질소 원자 농도를 조정하는 공정(S50)은, 상기 절연막(8, 26)이 형성된 상기 기판(2)을, 질소 원자를 함유하는 가스를 분위기 가스로서 이용하여 열처리하는 공정을 포함하는 것인 탄화규소 반도체 장치의 제조 방법.
  23. 제22항에 있어서, 상기 질소 원자 농도를 조정하는 공정(S50)은, 상기 질소 원자를 함유하는 가스를 분위기 가스로서 이용하여 열처리하는 공정 후, 불활성 가스를 분위기 가스로서 이용하여 상기 기판을 열처리하는 공정을 포함하는 것인 탄화규소 반도체 장치의 제조 방법.
  24. 면방위 {0001}에 대하여 오프각이 50°이상 65°이하인, 탄화규소로 이루어지는 기판(2)을 준비하는 공정(S10)과,
    상기 기판(2) 상에 반도체층(4, 23)을 형성하는 공정(S20)과,
    상기 반도체층(4, 23)의 표면에 접촉하도록 절연막(8, 26)을 형성하는 공정(S40)과,
    상기 반도체층(4, 23)과 상기 절연막(8, 26)의 계면으로부터 10 ㎚ 이내의 영역에 있어서의 수소 원자 농도의 최대치가 1×1021 cm-3 이상이 되도록 수소 원자 농도를 조정하는 공정(S70)
    을 포함하는 탄화규소 반도체 장치의 제조 방법.
  25. 제24항에 있어서, 상기 반도체층(4, 23)과 상기 절연막(8,26)의 계면으로부터 10 ㎚ 이내의 상기 영역에 질소 원자를 함유시키는 공정(S50)을 더 포함하는 탄화규소 반도체 장치의 제조 방법.
  26. 제25항에 있어서, 상기 질소 원자를 함유시키는 공정(S50)은, 상기 절연막(8, 26)이 형성된 상기 기판(2)을, 질소 원자를 함유하는 가스를 분위기 가스로서 이용하여 열처리하는 공정을 포함하는 것인 탄화규소 반도체 장치의 제조 방법.
  27. 제24항에 있어서, 상기 수소 원자 농도를 조정하는 공정(S70)은, 상기 절연막(8, 26)이 형성된 상기 기판(2)을, 수소 원자를 함유하는 가스를 분위기 가스로서 이용하여 열처리하는 공정을 포함하는 것인 탄화규소 반도체 장치의 제조 방법.
  28. 제27항에 있어서, 상기 수소 원자 농도를 조정하는 공정(S70)은, 상기 수소 원자를 함유하는 가스를 분위기 가스로서 이용하여 열처리하는 공정 후, 불활성 가스를 분위기 가스로서 이용하여 상기 기판(2)을 열처리하는 공정을 포함하는 것인 탄화규소 반도체 장치의 제조 방법.
  29. 제28항에 있어서, 상기 수소 원자를 함유하는 가스는 수증기 또는 수증기 함유 산소인 것인 탄화규소 반도체 장치의 제조 방법.
  30. 면방위 {0001}에 대하여 오프각이 50°이상 65°이하인, 탄화규소로 이루어지는 기판(2)을 준비하는 공정(S10)과,
    상기 기판(2) 상에 반도체층(4, 23)을 형성하는 공정(S20)과,
    상기 반도체층(4, 23)의 표면에 접촉하도록 절연막(8, 26)을 형성하는 공정(S40)과,
    상기 반도체층(4, 23)과 상기 절연막(8, 26)의 계면으로부터 10 ㎚ 이내의 영역에 있어서의 질소 원자 및 수소 원자의 합계 농도의 최대치가 1×1021 cm-3 이상이 되도록 상기 합계 농도를 조정하는 공정(S50, S70)
    을 포함하는 탄화규소 반도체 장치의 제조 방법.
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