KR20110133542A - Ｍｏｓｆｅｔ 및 ｍｏｓｆｅｔ의 제조 방법 - Google Patents

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신 하라다
다케요시 마스다
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스미토모덴키고교가부시키가이샤
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Abstract

MOSFET(1)는, {0001}면에 대하여 오프각이 50°이상 65°이하인 주요면을 갖는 탄화규소(SiC) 기판(2)과, SiC 기판(2)의 주요면 상에 형성된 반도체층(21)과, 반도체층(21)의 표면에 접촉하도록 형성된 절연막(26)을 구비한다. 절연막(26)의 두께가 30 ㎚ 이상 46 ㎚ 이하인 경우에는, 임계값 전압이 2.3 V 이하이다. 절연막(26)의 두께가 46 ㎚ 초과 100 ㎚ 이하인 경우에는, 임계값 전압이 2.3 V를 넘고 4.9 V 이하이다.

Description

ＭＯＳＦＥＴ 및 ＭＯＳＦＥＴ의 제조 방법{MOSFET AND METHOD FOR MANUFACTURING MOSFET}
본 발명은 MOSFET 및 MOSFET의 제조 방법에 관한 것이다.
종래부터, 탄화규소(SiC)를 이용한 반도체 장치가 알려져 있다[예컨대, 국제 공개 제WO01/018872호 팜플렛(이하, 특허 문헌 1이라고 부름)]. 특허 문헌 1에서는, 면방위가 대략 {03-38}이고 4H(Hexagonal)형 폴리 타입의 SiC 기판을 이용하여 MOS형 전계 효과 트랜지스터(MOSFET: Metal-Oxide-Semiconductor Field-effect Transistor)를 형성하고 있는 것이 기재되어 있다. 또한 상기 MOSFET에서는, 게이트 산화막을 드라이 산화(열 산화)에 의해 형성하고 있는 것이 기재되어 있다. 상기 특허 문헌 1에서는, 이러한 MOSFET에 있어서 큰 채널 이동도(약 100 ㎠/Vs)를 실현할 수 있는 것이 기재되어 있다.
국제 공개 제01/018872호 팜플렛
그러나, 본 발명자가 검토한 결과, 전술한 MOSFET에 있어서 채널 이동도가 충분히 커지지 않는 경우가 있는 것을 발견하였다. 채널 이동도가 커지지 않는 경우에는, SiC를 이용한 반도체 장치의 우수한 특성을 안정적으로 발휘시킬 수 없다.
본 발명은 전술한 바와 같은 과제를 해결하기 위해서 이루어진 것으로, 본 발명의 목적은, 채널 이동도를 향상시킨 MOSFET 및 MOSFET의 제조 방법을 제공하는 것이다.
본 발명자는, 전술한 바와 같이 MOSFET에 있어서 큰 채널 이동도를 재현성 좋게 실현하기 위해서, 채널 이동도가 작아지는 원인에 대해서 예의 연구한 결과, 본 발명을 완성하였다. 즉, 채널 이동도가 작아지는 것은, 게이트 절연막과 상기 게이트 절연막 아래에 위치하는 SiC 반도체막의 계면에 존재하는 트랩(이하, 계면 준위 또는, 계면 준위 밀도라고도 함)에 기인하는 것을 발견하였다. 그래서, 본 발명자는, 이러한 계면 준위의 영향을 저감시킨 MOSFET를 실현하도록 예의 연구한 결과, 본 발명을 발견하였다.
즉, 본 발명의 하나의 국면에서의 MOSFET는, {0001}면에 대하여 오프각이 50°이상 65°이하인 주요면을 갖는 탄화규소(SiC) 기판과, SiC 기판의 주요면 상에 형성된 반도체층과, 반도체층의 표면에 접촉하도록 형성되고, 30 ㎚ 이상 46 ㎚ 이하의 두께를 갖는 절연막을 구비하며, 임계값 전압이 2.3 V 이하이다.
본 발명의 하나의 국면에서의 MOSFET의 제조 방법은, {0001}면에 대하여 오프각이 50°이상 65°이하인 주요면을 갖는 탄화규소(SiC) 기판을 준비하는 공정과, SiC 기판의 주요면 상에 반도체층을 형성하는 공정과, 반도체층의 표면에 접촉하도록, 30 ㎚ 이상 46 ㎚ 이하의 두께를 갖는 절연막을 형성하는 공정을 포함하고, 임계값 전압이 2.3 V 이하이다.
본 발명의 다른 국면에서의 MOSFET는, {0001}면에 대하여 오프각이 50°이상 65°이하인 주요면을 갖는 탄화규소(SiC) 기판과, SiC 기판의 주요면 상에 형성된 반도체층과, 반도체층의 표면에 접촉하도록 형성되고, 46 ㎚ 초과 100 ㎚ 이하의 두께를 갖는 절연막을 구비하며, 임계값 전압이 2.3 V를 넘고 4.9 V 이하이다.
본 발명의 다른 국면에서의 MOSFET의 제조 방법은, {0001}면에 대하여 오프각이 50°이상 65°이하인 주요면을 갖는 탄화규소(SiC) 기판을 준비하는 공정과, SiC 기판의 주요면 상에 반도체층을 형성하는 공정과, 반도체층의 표면에 접촉하도록, 46 ㎚ 초과 100 ㎚ 이하의 두께를 갖는 절연막을 형성하는 공정을 포함하고, 임계값 전압이 2.3 V를 넘고 4.9 V 이하이다.
본 발명자는, 계면 준위와 관계를 갖는 임계값 전압에 주목하여, 이동도가 향상되는 임계값 전압의 범위를 예의 연구하였다. 그 결과, 절연막의 두께가 30 ㎚ 이상 46 ㎚ 이하인 경우에는 임계값 전압을 2.3 V 이하로 함으로써, 절연막의 두께가 46 ㎚ 초과 100 ㎚ 이하인 경우에는 임계값 전압을 2.3 V를 넘고 4.9 V 이하로 함으로써, 절연막과 반도체층의 계면 근방에서의 계면 준위 밀도를 재현성 좋게 저감시킬 수 있는 것을 발견하였다. 이에 따라, 반도체층에 있어서 절연막과 대향하는 영역에서, 반전 채널층이 되는 캐리어의 대부분이 계면 준위에 트랩되는 것을 억제할 수 있다. 따라서, 채널 이동도를 향상시킬 수 있다.
또한, 오프각의 하한을 50°로 한 것은, 오프각이 43.3°인 (01-14)면으로부터 오프각이 51.5°인 (01-13)면에 걸쳐 오프각의 증대와 함께 캐리어 이동도의 현저한 증대가 보여지고, 또한, 상기 (01-14)면으로부터 (01-13)면 사이의 오프각의 범위에는 자연면(自然面)이 없기 때문이다.
또한, 오프각의 상한을 65°로 한 것은, 오프각이 62.1°인 (01-12)면으로부터 오프각이 90°인 (01-10)면에 걸쳐 오프각의 증대와 함께 캐리어 이동도의 현저한 감소가 보여지고, 또한, 상기 (01-12)면으로부터 (01-10)면 사이의 오프각의 범위에는 자연면이 없기 때문이다.
여기서, 상기 「임계값 전압」이란, 억셉터(acceptor) 밀도가 1×1016 ㎝-3로 환산되었을 때의 임계값 전압을 의미한다.
상기 하나 및 다른 국면에서의 MOSFET에 있어서 바람직하게는, 서브 임계 기울기(sub-threshold slope)가 0.4 V 이하이다.
본 발명자는, 계면 준위와 관계를 갖는 서브 임계 기울기에 더 주목하여, 이동도가 향상되는 서브 임계 기울기의 범위를 예의 연구하였다. 그 결과, 서브 임계 기울기를 0.4 V/Decade 이하로 함으로써, 절연막과 반도체층의 계면 근방에서의 계면 준위 밀도를 재현성 좋게 저감시킬 수 있는 것을 발견하였다. 이에 따라, 반도체층에 있어서 절연막과 대향하는 영역에서, 반전 채널층이 되는 캐리어의 대부분이 계면 준위에 트랩되는 것을 억제할 수 있다. 따라서, 채널 이동도를 더 향상시킬 수 있다.
상기 하나 및 다른 국면에서의 MOSFET에 있어서 바람직하게는, 반도체층과, 절연막 사이에, 질소 원자를 포함하는 영역을 더 구비한다.
상기 하나 및 다른 국면에서의 MOSFET에 있어서 바람직하게는, 반도체층과, 절연막의 계면으로부터 10 ㎚ 이내의 영역에서의 질소 농도의 최대값이 1×1021 ㎝-3 이상이다.
상기 하나 및 다른 국면에서의 MOSFET의 제조 방법에 있어서 바람직하게는, 절연막을 형성하는 공정은, 절연막을 드라이 산화에 의해 형성하는 공정과, 절연막을 질소 원자를 함유하는 가스를 분위기 가스로서 이용하여 열 처리하는 공정을 포함한다.
본 발명자는, 반도체층과 절연막의 계면 근방의 질소 원자 농도를 높임으로써, 계면 준위의 영향을 저감시키는 것을 발견하였다. 이 때문에, 채널 이동도를 더 향상시킨 MOSFET를 실현할 수 있다.
상기 하나 및 다른 국면에서의 MOSFET에 있어서 바람직하게는, 반도체층은 SiC로 이루어진다. SiC는, 밴드갭이 크고, 또한 최대 절연 파괴 전계 및 열전도율은 실리콘(Si)과 비교하여 큰 한편, 캐리어의 이동도는 실리콘과 같은 정도로 크고, 전자의 포화 드리프트 속도 및 내압도 크다. 이 때문에, 고효율화, 고전압화, 및 대용량화의 MOSFET를 실현할 수 있다.
상기 하나 및 다른 국면에서의 MOSFET에 있어서는, 상기 SiC 기판의 주요면의 오프 방위가 <11-20> 방향±5°이하의 범위여도 된다.
<11-20> 방향은, SiC 기판에서의 대표적인 오프 방위이다. 그리고, 기판의 제조 공정에서의 슬라이스 가공의 변동 등에 기인한 오프 방위의 변동을 ±5°로 함으로써, SiC 기판 상에의 에피택셜층의 형성 등을 용이하게 하여, MOSFET의 제조를 용이하게 실시할 수 있다.
상기 하나 및 다른 국면에서의 MOSFET에 있어서는, 상기 SiC 기판의 주요면의 오프 방위가 <01-10> 방향±5°이하의 범위여도 된다.
<01-10> 방향은, 상기 <11-20> 방향과 마찬가지로, SiC 기판에서의 대표적인 오프 방위이다. 그리고, 기판의 제조 공정에서의 슬라이스 가공의 변동 등에 기인한 오프 방위의 변동을 ±5°로 함으로써, SiC 기판 상에의 에피택셜층의 형성 등을 용이하게 하여, MOSFET의 제조를 용이하게 실시할 수 있다.
상기 하나 및 다른 국면에서의 MOSFET에 있어서는, 상기 SiC 기판의 주요면의 면방위는, 면방위 {03-38}에 대하여 오프각이 -3°이상 +5°이하로 할 수 있다.
이에 따라, 채널 이동도를 보다 더 향상시킬 수 있다. 여기서, 면방위 {03-38}에 대한 오프각을 -3°이상 +5°이하로 한 것은, 채널 이동도와 상기 오프각의 관계를 조사한 결과, 이 범위 내에서 특히 높은 채널 이동도가 얻어진 것에 기초하고 있다.
여기서, 「면방위 {03-38}에 대하여 오프각이 -3°이상 +5°이하인」 상태란, <0001> 방향 및 오프 방위의 기준으로서의 <01-10> 방향에 의해 규정되는 평면에 대한 상기 주요면의 법선의 정사영(正射影)과, {03-38}면의 법선이 이루는 각도가 -3°이상 +5°이하인 상태를 의미하고, 그 부호는, 상기 정사영이 <01-10> 방향에 대하여 평행하게 접근하는 경우가 플러스이고, 상기 정사영이 <0001> 방향에 대하여 평행하게 접근하는 경우가 마이너스이다.
또한, 상기 주요면의 면방위는, 실질적으로 {03-38}인 것이 보다 바람직하고, 상기 주요면의 면방위는 {03-38}인 것이 더 바람직하다. 여기서, 주요면의 면방위가 실질적으로 {03-38}이라는 것은, 기판의 가공 정밀도 등을 고려하여 실질적으로 면방위가 {03-38}이라고 간주할 수 있는 오프각의 범위에 기판의 주요면의 면방위가 포함되어 있는 것을 의미하고, 이 경우의 오프각의 범위로서는 예컨대 {03-38}에 대하여 오프각이 ±2°의 범위이다. 이에 따라, 전술한 채널 이동도를 보다 더 향상시킬 수 있다.
상기 하나 및 다른 국면에서의 MOSFET에 있어서는, 상기 SiC 기판의 주요면은, <01-10> 방향에서의 (0-33-8)면에 대한 오프각이 -3°이상 +5°이하여도 된다.
{03-38}면 중에서도 특히 C(카본)면측의 면인 (0-33-8)면에 가까운 면 상에 반도체층 및 절연막을 형성하는 구조를 채용함으로써, 캐리어 이동도가 대폭적으로 향상된다.
여기서, 본원에 있어서, 육방결정의 단결정 탄화규소의 (0001)면은 실리콘면, (000-1)면은 카본면으로 정의된다. 또한, 「<01-10> 방향에서의 (0-33-8)면에 대한 오프각」이란, <000-1> 방향 및 오프 방위의 기준으로서의 <01-10> 방향에 의해 규정되는 평면에 대한 상기 주요면의 법선의 정사영과, (0-33-8)면의 법선이 이루는 각도이고, 그 부호는, 상기 정사영이 <01-10> 방향에 대하여 평행하게 접근하는 경우가 플러스이고, 상기 정사영이 <000-1> 방향에 대하여 평행하게 접근하는 경우가 마이너스이다. 그리고, 상기 <01-10> 방향에서의 (0-33-8)면에 대한 오프각이 -3°이상 +5°이하인 주요면이란, 상기 주요면이 탄화규소 결정에 있어서 상기 조건을 만족하는 카본면측의 면인 것을 의미한다. 또한, 본원에서 (0-33-8)면은, 결정면을 규정하기 위한 축의 설정에 의해 표현이 상이한 등가인 카본면측의 면을 포함하고, 실리콘면측의 면을 포함하지 않는다.
이상으로부터, 본 발명의 MOSFET 및 그 제조 방법에 따르면, 절연막의 두께가 30 ㎚ 이상 46 ㎚ 이하인 경우에는 임계값 전압을 2.3 V 이하로 함으로써, 절연막의 두께가 46 ㎚ 초과 100 ㎚ 이하인 경우에는 임계값 전압을 2.3 V를 넘고 4.9 V 이하로 함으로써, 채널 이동도를 향상시킬 수 있다.
도 1은 본 발명의 실시형태에서의 MOSFET를 개략적으로 도시하는 단면도이다.
도 2는 본 발명의 실시형태에 있어서, {03-38}면을 설명하기 위한 도면이다.
도 3은 본 발명의 실시형태에서의 MOSFET의 제조 방법을 도시하는 흐름도이다.
도 4는 본 발명의 실시형태에서의 MOSFET의 제조 방법의 각 공정을 설명하기 위한 개략 단면도이다.
도 5는 본 발명의 실시형태에서의 MOSFET의 제조 방법의 각 공정을 설명하기 위한 개략 단면도이다.
도 6은 본 발명의 실시형태에서의 MOSFET의 제조 방법의 각 공정을 설명하기 위한 개략 단면도이다.
도 7은 본 발명의 실시형태에서의 MOSFET의 제조 방법의 각 공정을 설명하기 위한 개략 단면도이다.
도 8은 실시예 2에 있어서, 임계값 전압과 계면 준위 밀도의 관계를 도시하는 도면이다.
도 9는 실시예 3에 있어서, 게이트 전압과 이동도의 관계를 도시하는 도면이다.
도 10은 실시예 4에서 제작한 MOSFET를 개략적으로 도시하는 단면도이다.
도 11은 실시예 4에 있어서, 이동도와 서브 임계 기울기의 관계를 도시하는 도면이다.
도 12는 실시예 5에서 제작한 MOS 커패시터를 개략적으로 도시하는 단면도이다.
도 13은 실시예 5에 있어서, 에너지와 계면 준위 밀도의 관계를 도시하는 도면이다.
도 14는 실시예 6에 있어서, 채널 이동도와 계면 준위 밀도의 관계를 도시하는 도면이다.
이하, 도면에 기초하여 본 발명의 실시형태를 설명한다. 또한, 이하의 도면에서 동일 또는 해당하는 부분에는 동일한 참조 번호를 붙이고 그 설명은 반복하지 않는다. 또한, 본 명세서 내에서는, 개별 방위를 [ ], 집합 방위를 < >, 개별면을 ( ), 집합면을 { }로 각각 나타내고 있다. 또한, 마이너스의 지수에 대해서는, 결정학상, "-"(바)를 숫자 위에 붙이게 되어 있으나, 본 명세서 내에서는, 숫자 앞에 마이너스의 부호를 붙이고 있다.
도 1을 참조하여, 본 발명의 일 실시형태에서의 MOSFET(1)를 설명한다. 본 실시형태에서의 MOSFET(1)는, 종형(縱型)의 MOSFET이다.
MOSFET(1)는, 기판(2)과, 반도체층(21)과, 웰 영역(23)과, 소스 영역(24)과, 콘택트 영역(25)과, 절연막(26)과, 게이트 전극(10)과, 소스 전극(27)과, 층간 절연막(28)과, 드레인 전극(12)을 구비한다.
기판(2)은, 예컨대 n+SiC 기판이다. 기판(2)은, {0001}면에 대하여 오프각이 50°이상 65°이하, 바람직하게는 {03-38}면인 주요면을 갖고 있다. 여기서, 도 2에 도시하는 바와 같이, {03-38}면이란, {0001}면에 대하여 약 55°(54.7°)의 경사를 갖는 면이다. 바꿔 말하면, {03-38}면이란, <0001>축 방향에 대하여 약 35°(35.3°)의 경사를 갖고 있는 면이다.
또한, 기판(2)의 주요면의 오프 방위는, <11-20> 방향±5°이하의 범위여도 되고, <01-10> 방향±5°이하의 범위여도 된다. 또한, 기판(2)의 주요면의 면방위는, 면방위 {03-38}에 대하여 오프각이 -3°이상 +5°이하여도 된다. 또한, 기판(2)의 주요면은, <01-10> 방향에서의 (0-33-8)면에 대한 오프각이 -3°이상 +5°이하여도 된다. 이들의 경우, 채널 이동도를 향상시킬 수 있다. 특히, 기판(2)의 주요면의 면방위를 (0-33-8)로 함으로써, 채널 이동도를 보다 더 향상시킬 수 있다.
기판(2)의 주요면 상에, 예컨대 n형 SiC로 이루어지는 반도체층(21)이 형성되어 있다. 웰 영역(23)은, 반도체층(21)과 pn 접합을 이루도록, 반도체층(21)의 주요면의 일부에 위치하고 있다. 웰 영역(23)은, 예컨대 p형 SiC이다. 소스 영역(24)은, 웰 영역(23)과 pn 접합을 이루도록, 웰 영역(23) 내의 주요면의 일부에 위치하고 있다. 소스 영역(24)은, 예컨대 SiC이다. 콘택트 영역(25)은, 소스 영역(24)과 pn 접합을 이루도록, 웰 영역(23) 내의 주요면의 일부에 위치하고 있다. 콘택트 영역(25)은, 예컨대 SiC이다.
또한 반도체층(21)은, 소스 영역(24)과 동일한 도전형(n)이고, 소스 영역(24)보다 낮은 불순물 농도를 갖고 있다. 반도체층(21)은, 예컨대 10 ㎛의 두께를 갖고 있다. 또한, 반도체층(21)과, 소스 영역(24)의 불순물 농도의 높고 낮음은 특별히 한정되지 않는다. 소스 영역(24)의 불순물 농도는 반도체층(21)의 불순물 농도보다 높은 것이 바람직하고, 예컨대 1×1018 ㎝-3∼1×1020 ㎝-3의 불순물 농도를 갖는다. n형 불순물로서는, 예컨대 질소(N), 인(P) 등을 이용할 수 있다.
또한 웰 영역(23)은, 반도체층(21)과 상이한 제2 도전형(p)이다. p형 불순물로서는, 예컨대 알루미늄(Al), 붕소(B) 등을 이용할 수 있다. 웰 영역(23)은, 예컨대 5×1015 ㎝-3∼5×1018 ㎝-3의 불순물 농도를 갖는다.
웰 영역(23)에서의 소스 영역(24)과 반도체층(21) 사이에 끼워진 영역은, MOSFET(1)의 채널이 된다. 본 실시형태에서는, n채널이 형성되도록 도전형을 정하였으나, p채널이 형성되도록 제1 및 제2 도전형을 전술한 내용과 반대로 정해도 된다.
절연막(26)은, 반도체층(21)과 게이트 전극(10)을 절연하기 위한 것이며, 소스 영역(24)과 반도체층(21) 사이에 끼워지는 적어도 웰 영역(23) 상에 접촉하도록 형성되어 있다. 절연막(26)은, 30 ㎚ 이상 100 ㎚ 이하의 두께를 갖고 있다.
게이트 전극(10)은, 절연막(26) 상에 형성되고, 소스 영역(24)과 반도체층(21) 사이에 끼워지는 웰 영역(23)과 적어도 대향하도록 형성되어 있다. 또한, 게이트 전극(10)은, 소스 영역(24)과 반도체층(21) 사이에 위치하는 웰 영역(23) 상에 대향하도록 형성되어 있으면, 그 외의 영역 상에 더 형성되어 있어도 된다.
소스 영역(24) 및 콘택트 영역(25)에 전기적으로 접속하도록, 소스 영역(24) 및 콘택트 영역(25) 상에는 소스 전극(27)이 형성되어 있다. 이 소스 전극(27)은, 절연막(26)에 의해 게이트 전극(10)과 전기적으로 절연되어 있다.
또한, 기판(2)에 전기적으로 접속하도록, 기판(2)에 있어서 반도체층(21)과 접촉하는 면과 반대측의 면에는 드레인 전극(12)이 형성되어 있다.
절연막(26)의 두께가 30 ㎚ 이상 46 ㎚ 이하인 경우, MOSFET(1)의 임계값 전압은 2.3 V 이하이고, 바람직하게는 1.5 V 이상 2.3 V 이하이다. 절연막(26)의 두께가 46 ㎚ 초과 100 ㎚ 이하의 두께인 경우, MOSFET의 임계값 전압은 2.3 V를 넘고 4.9 V 이하이고, 바람직하게는 2.5 V 이상 4.9 V 이하이다. 이에 따라, 계면 준위 밀도를 저감시킬 수 있기 때문에, 이동도를 크게 할 수 있다.
여기서, 상기 임계값 전압에 대해서 설명한다. 임계값 전압이란, 채널 내에 강반전 상태의 반전 채널층을 형성하기 위해서 필요한 최소 게이트 전압을 의미한다. ε0를 진공의 유전율로 하고, εSiC를 SiC의 유전율로 하며, k는 볼츠만 상수로 하고, T는 절대 온도로 하며, 억셉터 밀도를 Na로 하고, 진성(眞性) 캐리어 밀도를 ni로 하며, 절연막 용량을 Cox로 하고, q를 소전하(素電荷)로 하며, 일함수차를 φm-φs로 하고, 실효 고정 전하를 Qeff로 하면, 임계값 전압(Vth)은 하기의 식 1로 표시된다.
Figure pct00001
(식 1)
식 1 중의 VQeff는, dox를 절연막의 두께로 하고, εox를 절연막의 유전율로 하면, 하기의 식 2로 표시된다.
Figure pct00002
(식 2)
또한, MOSFET(1)의 서브 임계 기울기(sub-threshold slope)는, 0.4 V/Decade 이하인 것이 바람직하다. 이에 따라, 계면 준위 밀도를 더 저감시킬 수 있기 때문에, 이동도를 더 크게 할 수 있다.
여기서, 상기 서브 임계 기울기에 대해서 설명한다. 「서브 임계 기울기(서브 임계 스윙, S값 등이라고도 말함)」란, 임계값 전압 이하에 있어서, 소스-드레인 사이에 흐르는 전류를 1자릿수 증대시키는 데 필요한 게이트 전압을 의미한다. 서브 임계 기울기는, 게이트 전압을 VG로 하고, 드레인 전류를 ID로 하면, 하기의 식 3으로 표시된다.
Figure pct00003
(식 3)
또한 반도체층(21)과, 절연막(26)의 계면에는, 질소 원자를 포함하는 영역이 형성되어 있는 것이 바람직하다. 예컨대, 반도체층(21)과, 절연막(26)의 계면으로부터 10 ㎚ 이내의 영역에서의 질소 농도의 최대값이 1×1021 ㎝-3 이상인 것이 바람직하다. 이 경우, 채널 길이를 갖는 채널 영역[반도체층(21)에서의 웰 영역(23) 사이의 영역]에서의 이동도(채널 이동도)를 충분히 큰 값으로 할 수 있다.
이것은 이하와 같은 이유에 의한다고 생각된다. 즉, 절연막(26)과 반도체층(21)의 계면에 있어서, 절연막(26)을 열 산화 등에 의해 형성한 경우에 계면 준위가 많이 형성된다. 그리고, 그 상태에서는 채널 영역에서의 채널 이동도가 매우 작아진다. 이 문제에 대하여, 전술한 바와 같이 상기 절연막(26)과 반도체층(21)의 계면 영역에 질소 원자를 도입함으로써, 전술한 계면 준위의 영향을 저감시켜 채널 이동도를 향상시킬 수 있다.
계속해서, 본 실시형태에서의 MOSFET(1)의 제조 방법에 대해서 설명한다.
먼저, 도 3에 도시하는 바와 같이, 기판 준비 공정(S10)을 실시한다. 이 공정에서는, 면방위 {0001}에 대한 오프각이 50°이상 65°이하, 예컨대 면방위 (03-38) 또는 (0-33-8)인 면을 주요면으로 하는 도전형이 n형인 SiC 기판을 기판(2)으로서 준비한다. 이러한 기판은, 예컨대 (0001)면을 주요면으로 하는 잉곳으로부터 (03-38)면 또는 (0-33-8)면이 주요면으로서 노출되도록 기판(2)을 잘라낸다고 하는 방법에 의해 얻을 수 있다. 이 공정에서는, 제조하는 MOSFET(1)의 채널 이동도를 보다 더 향상시키는 관점에서, (0-33-8)면이 주요면인 기판(2)을 준비하는 것이 특히 바람직하다. 또한, 이 기판(2)으로서는, 예컨대 기판의 비저항이 0.02 Ω㎝인 기판을 이용해도 된다.
다음으로, 반도체층 형성 공정(S20)을 실시한다. 구체적으로는, 도 4에 도시하는 바와 같이, 기판(2)의 주요면 상에 반도체층(21)을 형성한다. 반도체층(21)은, 예컨대 도전형이 n형인 SiC로 이루어지고, 그 두께는 10 ㎛이다. 또한, 반도체층(21)에서의 n형의 불순물의 농도로서는, 1×1016 ㎝-3라고 하는 값을 이용할 수 있다.
다음으로, 주입 공정(S30)을 실시한다. 구체적으로는, 포토리소그래피 및 에칭을 이용하여 형성한 산화막을 마스크로서 이용하고, 도전형이 p형인 불순물(예컨대, Al)을 반도체층(21)에 주입함으로써, 도 5에 도시하는 바와 같이 웰 영역(23)을 형성한다. 또한, 이용한 산화막을 제거한 후, 재차 새로운 패턴을 갖는 산화막을, 포토리소그래피 및 에칭을 이용하여 형성한다. 그리고, 상기 산화막을 마스크로 하여, n형의 도전성 불순물(예컨대, P)을 정해진 영역에 주입함으로써, 소스 영역(24)을 형성한다. 또한, 동일한 방법에 의해, 도전형이 p형인 도전성 불순물을 주입함으로써, 콘택트 영역(25)을 형성한다. 그 결과, 도 5에 도시하는 바와 같은 구조를 얻는다.
이러한 주입 공정(S30) 후, 활성화 어닐링 처리를 행한다. 이 활성화 어닐링 처리로서는, 예컨대 아르곤(Ar) 가스를 분위기 가스로서 이용하고, 가열 온도 1700℃∼1800℃, 가열 시간 30분이라고 하는 조건을 이용할 수 있다. 활성화 어닐링에 의해, 이온 주입 영역의 불순물을 활성화하고, 결정성의 회복을 행할 수 있다.
다음으로, 게이트 절연막 형성 공정(S40)을 실시한다. 형성하는 절연막(26)의 두께는, 30 ㎚ 이상 100 ㎚ 이하이다.
구체적으로는, 도 6에 도시하는 바와 같이, 반도체층(21), 웰 영역(23), 소스 영역(24) 및 콘택트 영역(25) 상을 덮도록 절연막(26)을 형성한다. 이 절연막(26)을 형성하기 위한 조건으로서는, 예컨대 드라이 산화(열 산화)를 행해도 된다. 이 드라이 산화의 조건으로서는, 예컨대 가열 온도를 1200℃, 가열 시간을 30분이라고 하는 조건을 이용할 수 있다.
다음으로, 질소 어닐링 공정(S50)을 실시한다. 구체적으로는, 분위기 가스로서 예컨대 일산화질소(NO) 가스, 일산화이질소(N2O) 가스 등의 질소(N) 원자를 함유하는 가스를 분위기 가스로서 이용하여 열 처리한다. 분위기 가스는, 질소 산화물인 것이 바람직하다.
열 처리의 조건으로서는, 예컨대 가열 온도를 1100℃ 이상 1300℃ 이하, 가열 시간을 30분 이상 120분 이하로 하는 조건을 이용할 수 있다. 이 결과, 절연막(26)과 하층의 반도체층(21), 웰 영역(23), 소스 영역(24), 콘택트 영역(25) 사이의 계면 근방에 질소 원자를 도입할 수 있다.
또한, 이 질소 어닐링 공정(S50) 후, 비활성 가스인 Ar 가스를 이용한 어닐링을 더 행해도 된다. 구체적으로는, Ar 가스를 분위기 가스로서 이용하고, 가열 온도를 1100℃, 가열 시간을 60분이라고 하는 조건을 이용해도 된다.
또한, 이 질소 어닐링 공정 후, 유기 세정, 산 세정, RCA 세정 등의 표면 세정화를 더 행해도 된다.
다음으로, 전극 형성 공정(S60)을 실시한다. 구체적으로는, 절연막(26) 상에 고농도 n형 폴리Si 등의 게이트 전극(10)이 되어야 할 층을 CVD(Chemical Vapor Deposition: 화학 증착)법 등에 의해 형성한다. 이 층 상에, 포토리소그래피법을 이용하여, 게이트 전극(10)이 되어야 할 영역 이외의 영역이 개구된 패턴을 갖는 레지스트막을 형성한다. 상기 레지스트막을 마스크로서 이용하여, 패턴으로부터 노출된 층을 RIE(Reactive Ion Etching: 반응성 이온 에칭) 등에 의해 제거한다. 이에 따라, 도 7에 도시하는 바와 같이, 게이트 전극(10)을 형성할 수 있다.
다음으로, 게이트 전극(10)을 덮도록, SiO2 등으로 이루어지는 층간 절연막(28)이 되어야 할 절연막을 CVD법 등에 의해 형성한다. 예컨대 CVD법, 또는 플라즈마 CVD법에 의해 산화규소(SiO2), 질화규소(Si3N4)를 퇴적시켜도 된다. 예컨대 플라즈마 CVD법에 의한 SiO2 퇴적의 조건으로서는, 테트라에톡시실란(TEOS)과 산소(O2)의 원료 가스를 이용하고, 가열 온도 350℃에서, 예컨대 1 ㎛ 퇴적시켜도 된다. 이 절연막 상에, 포토리소그래피법을 이용하여, 층간 절연막(28)이 되어야 할 영역 이외의 영역이 개구된 패턴을 갖는 레지스트막을 형성한다. 상기 레지스트막을 마스크로서 이용하여, 패턴으로부터 노출된 절연막을 RIE 등에 의해 제거한다. 이에 따라, 도 7에 도시하는 바와 같이, 개구부를 갖는 층간 절연막(28)을 형성할 수 있다.
다음으로, 층간 절연막(28) 상에, 포토리소그래피법을 이용하여, 소스 영역(24)의 일부 및 콘택트 영역(25)이 개구된 패턴을 갖는 레지스트막을 형성한다. 패턴 및 레지스트 상에, Ni 등의 도체막을 형성한다. 그 후, 레지스트를 제거(리프트오프)함으로써, 절연막(26) 및 층간 절연막(28)으로부터 개구된 소스 영역(24) 및 콘택트 영역(25)과 접촉하는 소스 전극(27)의 일부를 형성할 수 있다. 또한, 기판(2)의 이면 상에 드레인 전극(12)을 형성한다. 드레인 전극(12)은, 예컨대 니켈(Ni)을 이용할 수 있다. 소스 전극(27) 및 드레인 전극(12)을 형성한 후에, 예컨대 합금화를 위한 열 처리를 행한다. 이에 따라, 도 7에 도시하는 바와 같이, 소스 전극(27)의 일부 및 드레인 전극(12)을 형성할 수 있다.
계속해서, 앞서 형성한 일부의 소스 전극(27) 상에, 상부 소스 전극(27)을 형성한다. 상부 소스 전극(27)은, 예컨대 리프트오프, 에칭 등을 이용하여 형성할 수 있다. 이에 따라, 도 1에 도시하는 MOSFET(1)를 제조할 수 있다.
이상 설명한 바와 같이, 본 실시형태에서의 MOSFET(1)는, {0001}면에 대하여 오프각이 50°이상 65°이하인 주요면, 바람직하게는 {03-38}면을 갖는 SiC 기판(2)과, SiC 기판(2) 상에 형성된 반도체층(21)과, 반도체층(21)의 표면에 접촉하도록 형성된 절연막(26)을 구비한다. 절연막(26)의 두께가 30 ㎚ 이상 46 ㎚ 이하인 경우의 임계값 전압은 2.3 V 이하이고, 절연막(26)의 두께가 46 ㎚ 초과 100 ㎚ 이하인 경우의 임계값 전압은 2.3 V 초과 4.9 V 이하이다.
또한 본 실시형태에서의 MOSFET(1)의 제조 방법은, {0001}면에 대하여 오프각이 50°이상 65°이하인 주요면, 바람직하게는 {03-38}면을 주요면으로서 갖는 SiC 기판(2)을 준비하는 기판 준비 공정(S10)과, SiC 기판(2) 상에 반도체층(21)을 형성하는 반도체층 형성 공정(S20)과, 반도체층(21)의 표면에 접촉하도록 절연막(26)을 형성하는 게이트 절연막 형성 공정(S40)을 포함한다. 절연막(26)의 두께가 30 ㎚ 이상 46 ㎚ 이하인 경우의 임계값 전압은 2.3 V 이하이고, 절연막(26)의 두께가 46 ㎚ 초과 100 ㎚ 이하인 경우의 임계값 전압은 2.3 V 초과 4.9 V 이하이다.
본 발명자는, 절연막(26)의 두께가 30 ㎚ 이상 46 ㎚ 이하인 경우의 임계값 전압은 2.3 V 이하이고, 절연막(26)의 두께가 46 ㎚ 초과 100 ㎚ 이하인 경우의 임계값 전압은 2.3 V 초과 4.9 V 이하로 함으로써, 절연막(26)과 반도체층(21)의 계면 근방에서의 계면 준위 밀도를 효과적으로 저감시킬 수 있는 것을 발견하였다. 이에 따라, 반도체층(21)에 있어서 절연막(26)과 대향하는 영역에서, 반전 채널층이 되는 캐리어의 대부분이 계면 준위에 트랩되는 것을 억제할 수 있다. 또한, 트랩된 캐리어가 고정 전하로서 행동하는 것을 억제할 수 있다. 이 때문에, 게이트 전극의 인가 전압(임계값 전압)을 작게 유지하고, 캐리어의 대부분이 소스-드레인 사이의 전류에 기여할 수 있다. 따라서, 채널 이동도를 향상시킬 수 있는 MOSFET(1)가 얻어진다. 이와 같이, 본 실시형태에서는, 큰 채널 이동도를 재현성 좋게 실현할 수 있기 때문에, MOSFET(1)의 우수한 특성을 안정적으로 발휘시킬 수 있다.
실시예 1
본 실시예에서는, 절연막의 두께와 임계값 전압의 관계를 조사하였다.
(본 발명예 1∼7)
본 발명예 1∼7은, 도 1에 도시하는 이하의 조건의 MOSFET의 구조에 있어서, 절연막(26)의 두께가 30 ㎚ 이상 100 ㎚ 이하인 임계값 전압을 시뮬레이션하였다. 또한, 본 발명예 1∼7에서는, 질소 어닐링 공정(S50)을 실시한 MOSFET로 하였다. 또한, SiC 기판의 주표면을 (03-38)면으로 하였다. 억셉터 밀도를 1×1016 ㎝-3로 하였다. 게이트 전극을 폴리Si로 하였다. 계면 준위에 트랩된 전자에 의한 고정 전하 밀도(Qeff)를 -5×1011 ㎝-2로 하였다. 채널 방향(드레인 전류가 흐르는 방향)을 <11-20> 방향으로 하였다. 그 결과를 하기의 표 1에 나타낸다.
(비교예 1)
비교예 1은, 도 1에 도시하는 MOSFET의 구조에 있어서, (0001)면에 대하여 오프각이 8°인 주표면을 갖는 SiC 기판을 이용하였다. 이 때문에, 비교예 1의 계면 준위에 트랩된 전자에 의한 고정 전하 밀도(Qeff)를 -2×1012 ㎝-2로 하였다. 그 결과를 하기의 표 1에 나타낸다.
Figure pct00004
(비교예 2)
비교예 2는, 상기 특허 문헌 1의 실시예 4에서 절연막의 두께가 46 ㎚이고, 채널 방향이 <11-20>인 MOSFET를 비교예 2의 MOSFET로 하였다.
구체적으로는, 상기 특허 문헌 1의 실시예 4의 MOSFET는, 절연막의 두께가 35 ㎚∼46 ㎚이고, 억셉터 밀도가 5×1015 ㎝-3인 것이 기재되어 있다. 이 특허 문헌 1에서는, 질소 어닐링 공정(S50)은 실시되어 있지 않았다. 이 특허 문헌 1의 MOSFET에 있어서, 억셉터 밀도를 1×1016 ㎝-3로 환산하면, 계면 준위에 트랩된 전자에 의한 고정 전하 밀도(Qeff)는 -7.5×1011 ㎝-2라고 어림잡을 수 있다. 이러한 점에서, 상기 특허 문헌 1의 도 11에 기재된 임계값 전압 2.3 V∼2.5 V를, 억셉터 밀도가 1×1016 ㎝-3로 환산되었을 때의 임계값 전압으로 변환하였다. 그 결과를 하기의 표 2에 나타낸다.
Figure pct00005
절연막의 두께가 46 ㎚이고, 채널 방향이 <11-20>인 MOSFET를 비교예 2로 하였다.
또한, 억셉터 밀도를 증가시키면, 임계값 전압이 증가하는 것은, 상기 식 1로부터도 명백하다.
(평가 결과)
표 1에 나타내는 바와 같이, 절연막의 두께가 동일한 본 발명예 3과 비교예 1을 각각 비교하면, 본 발명예 3의 임계값 전압을, 비교예 1의 임계값 전압보다 저감시킬 수 있었다.
또한, 절연막의 두께가 46 ㎚인 본 발명예 3과, 비교예 2에 대해서, 억셉터 밀도가 1×1016 ㎝-3로 환산되었을 때의 임계값 전압을 비교하면, 본 발명예 3을 비교예 2보다 저감시킬 수 있었다. 또한, 표 2에 나타내는 바와 같이, 상기 특허 문헌 1에 개시된 모든 MOSFET에 있어서, 억셉터 밀도가 1×1016 ㎝-3로 환산되었을 때의 임계값 전압은, 절연막의 두께가 동일하거나 또는 그것보다 큰 본 발명예 3의 임계값 전압보다 컸다. 또한, 본 발명예 3의 채널 방향과 동일한 방향의 <11-20>의 상기 특허 문헌 1의 MOSFET에 있어서, 억셉터 밀도가 1×1016 ㎝-3로 환산되지 않았을 때(억셉터 밀도가 5×1015 ㎝-3)의 임계값 전압은 2.4 V였다. 이 때문에, 채널 방향을 동일하게 하면, 본 발명예 3의 임계값 전압을 상기 특허 문헌 1의 임계값 전압보다 저감시킬 수 있었다. 이러한 점에서, 본 발명의 MOSFET의 임계값 전압을, 상기 특허 문헌 1의 임계값 전압보다 저감시킬 수 있었던 것을 확인할 수 있었다.
이상으로부터, 절연막의 두께가 30 ㎚ 이상 46 ㎚ 이하인 경우에는 임계값 전압을 2.3 V 이하로 할 수 있고, 절연막의 두께가 46 ㎚ 초과 100 ㎚ 이하인 경우에는 임계값 전압을 2.3 V를 넘고 4.9 V 이하로 할 수 있는 MOSFET를 실현할 수 있는 것을 확인할 수 있었다. 또한, 이러한 MOSFET를 실현하기 위해서는, 절연막(26)을 질소 원자를 함유하는 가스를 분위기 가스로서 이용하여 열 처리하는 것[질소 어닐링 공정(S50)]이 유효한 것을 확인할 수 있었다.
실시예 2
본 실시예에서는, 절연막의 두께와 임계값 전압의 관계를 조사하고, 임계값 전압을 저감시킴으로써, MOSFET의 계면 준위 밀도를 저감시킬 수 있는 효과에 대해서 조사하였다.
전술한 본 발명예 3, 및 비교예 2의 MOSFET에 대해서, 계면 준위 밀도를 시뮬레이션하였다. 그 결과를 도 8에 도시한다.
도 8에 도시하는 바와 같이, 임계값 전압이 낮을수록, 계면 준위 밀도를 저감시킬 수 있는 것을 알 수 있었다.
특히, 도 8에서, 절연막의 두께가 46 ㎚ 이하인 경우의 본 발명예 3 및 비교예 2에 도시하는 바와 같이, 억셉터 밀도가 1×1016 ㎝-3로 환산되었을 때의 임계값 전압을 2.3 V 이하로 함으로써, 계면 준위 밀도를 5×1011 ㎝-2 eV-1 이하로 크게 저감시킬 수 있는 것을 알 수 있었다.
또한, 절연막을 질소 원자를 함유하는 가스를 분위기 가스로서 이용하여 열 처리하는 것[질소 어닐링 공정(S50)]에 의해, 전술한 바와 같이 계면 준위 밀도를 효과적으로 저감시킬 수 있는 것을 알 수 있었다.
또한, 계면 준위 밀도를 저감시킬 수 있으면, 이하의 효과를 갖는다고 생각된다. 즉, 반도체층에 있어서 절연막과 대향하는 영역에서, 반전 채널층이 되는 캐리어의 대부분이 계면 준위에 트랩되는 것을 억제할 수 있다. 따라서, MOSFET의 채널 이동도를 재현성 좋게 향상시킬 수 있다.
또한, 본 실시예에서는, 절연막의 두께가 46 ㎚ 이하인 경우에 대해서 임계값 전압과 계면 준위 밀도를 조사하였으나, 절연막의 두께가 46 ㎚를 넘는 경우에 대해서도 마찬가지이다. 즉, 본 발명의 임계값 전압이 낮으면, 계면 준위 밀도를 효과적으로 저감시킬 수 있다.
여기서, 본 실시예에서는, 본 발명예 3의 기판(2)으로서 (03-38)면을 주요면으로서 갖는 SiC 기판을 이용하였으나, (0-33-8)면을 주요면으로서 갖는 SiC 기판을 이용함으로써, 보다 낮은 임계값 전압을 실현할 수 있고, 계면 준위 밀도를 보다 효과적으로 저감시킬 수 있다고 하는 지견을 본 발명자는 갖고 있다.
실시예 3
본 실시예에서는, 임계값 전압을 저감시킴으로써, MOSFET의 이동도를 향상시킬 수 있는 효과에 대해서 조사하였다.
(본 발명예 8)
본 발명예 8에서는, 절연막의 두께가 37 ㎚이고, 임계값 전압이 1.8 V이며, 채널 방향이 <11-20> 방향인 MOSFET를 준비하였다. 또한, 본 발명예 8에서는, 질소 어닐링 공정(S50)을 실시한 MOSFET로 하였다. 이 MOSFET에 대해서, 게이트 전압을 인가하여, 채널 이동도를 측정하였다. 그 결과를 도 9에 도시한다.
도 9에 도시하는 바와 같이, 본 발명예 8의 MOSFET의 채널 이동도는 100 ㎠/Vs였다. 상기 특허 문헌 1의 실시예 4에서는, 본 발명예 8과 동일한 채널 방향(<11-20>)의 경우의 이동도는 최대로 96 ㎠/Vs였다. 이러한 점에서, 본 발명예 8의 MOSFET의 채널 이동도는, 상기 특허 문헌 1의 MOSFET의 채널 이동도에 비해서 향상되어 있는 것을 알 수 있었다.
이상으로부터, 본 실시예에 따르면, 임계값 전압을 저감시킴으로써, 채널 이동도를 향상시킬 수 있는 것을 확인할 수 있었다.
실시예 4
본 실시예에서는, 서브 임계 기울기를 0.4 V/Decade 이하로 함으로써, MOSFET의 이동도를 향상시킬 수 있는 효과에 대해서 조사하였다.
(본 발명예 9, 10)
본 발명예 9, 10의 MOSFET는, 기본적으로는 도 10에 도시하는 횡형(橫型)의 MOSFET(3)를 제조하였다.
구체적으로는, 먼저, 기판 준비 공정(S10)에서는, 기판(2)으로서 (03-38)면을 주요면으로서 갖는 4H-SiC 기판을 준비하였다.
다음으로, 반도체층 형성 공정(S20)에서는, 반도체층(31)으로서, 0.8 ㎛ 정도의 두께를 갖고, 1×1016 ㎝-3의 불순물 농도를 갖는 p형 SiC층을 형성하였다. 이 p형 SiC층의 주요면은 (03-38)면이었다.
다음으로, 주입 공정(S30)에서는, 마스크 재료로서 SiO2를 이용하였다. 또한, P를 n형 불순물로서 1×1019 ㎝-3의 불순물 농도를 갖는 소스 영역(24), 드레인 영역(29)을 형성하였다. 또한, Al을 p형 불순물로서 1×1019 ㎝-3의 불순물 농도를 갖는 콘택트 영역(25)을 형성하였다.
주입 공정(S30) 후, 활성화 어닐링 처리를 행하였다. 이 활성화 어닐링 처리로서는, Ar 가스를 분위기 가스로서 이용하고, 가열 온도 1700℃∼1800℃, 가열 시간 30분이라는 조건으로 하였다.
다음으로, 게이트 절연막 형성 공정(S40)으로서, 가열 온도를 1200℃, 가열 시간을 본 발명예 9에서는 30분, 본 발명예 10에서는 45분의 조건으로 드라이 산화에 의해, 절연막(26)으로서 게이트 산화막을 형성하였다. 또한, 표면 세정화를 행하였다.
다음으로, 질소 어닐링 공정(S50)으로서, NO를 포함하는 분위기 내에서, 가열 온도를 본 발명예 9에서는 1100℃, 본 발명예 10에서는 1200℃이고, 가열 시간을 120분으로 하는 조건으로, 열 처리를 행하였다.
다음으로, 전극 형성 공정(S60)으로서, 폴리Si로 이루어지는 게이트 전극(10), Ni로 이루어지는 소스 전극(27), Ni로 이루어지는 드레인 전극(12)을 형성하였다.
이상의 공정(S10∼S60)을 실시함으로써, 본 발명예 9, 10의 MOSFET(3)를 각각 제조하였다.
(비교예 3)
비교예 3의 MOSFET는, 본 발명예 9의 MOSFET의 제조 방법과 기본적으로는 동일한 구성을 구비하고 있었으나, 기판의 주요면이 (0001)면인 점, 질소 어닐링 공정(S50)을 실시하지 않은 점, 게이트 절연막 형성 공정(S40)에서, 가열 온도를 1300℃, 가열 시간을 20분의 조건으로 한 점에서 상이하였다.
(비교예 4)
비교예 4의 MOSFET는, 본 발명예 9의 MOSFET의 제조 방법과 기본적으로는 동일한 구성을 구비하고 있었으나, 기판의 주요면이 (0001)면인 점, 게이트 절연막 형성 공정(S40)에서 가열 온도를 1300℃, 가열 시간을 30분으로 한 점, 질소 어닐링 공정(S50)에서 가열 온도를 1300℃, 가열 시간을 60분으로 한 점에서 상이하였다.
(비교예 5)
비교예 5의 MOSFET는, 본 발명예 9의 MOSFET의 제조 방법과 기본적으로는 동일한 구성을 구비하고 있었으나, 기판의 주요면이 (0001)면인 점, 게이트 절연막 형성 공정(S40)에서 가열 온도를 1300℃, 가열 시간을 30분으로 한 점, 질소 어닐링 공정(S50)에서 가열 온도를 1200℃, 가열 시간을 60분으로 한 점에서 상이하였다.
(측정 방법)
본 발명예 9, 10 및 비교예 3∼5의 MOSFET에 대해서, 이동도 및 서브 임계 기울기를 측정하였다.
구체적으로는, 이동도는, 소스-드레인 간 전압(VDS)=0.1 V로 하고, 게이트 전압(VG)을 인가하여, 소스-드레인 간 전류(IDS)를 측정하였다(게이트 전압 의존성을 측정함). 그리고, gm=(δIDS)/(δVG)로 하고, 채널 이동도(μ)=gm×(L×d)/(W×ε×VDS)
(여기서, L: 게이트 길이, d: 절연막 두께, W: 게이트 폭, ε: 절연막의 유전율)이라고 하는 식으로부터, 이동도의 게이트 전압에 대한 최대값을 구하였다.
서브 임계 기울기는, 소스-드레인 간 전압(VDS)=0.1 V로 하고, 게이트 전압(VG)을 인가하여, 게이트 전압(VG)이 임계값 전압 이하인 범위에서, 소스-드레인 간 전류(IDS)의 게이트 전압에 대한 편대수 플롯(semilogarithmic plot)에서의 직선 영역에서 상기 식 3으로부터 서브 임계 기울기를 측정하였다. 그 결과를 도 11에 도시한다.
도 11에 도시하는 바와 같이, 서브 임계 기울기가 0.4인 본 발명예 9 및 10의 MOSFET는, 74(㎠/Vs) 이상 92(㎠/Vs) 이하의 높은 이동도를 실현할 수 있었다. 한편, 서브 임계 기울기가 0.9∼1.0인 비교예 3∼5의 MOSFET는, 2.5(㎠/Vs) 이상 20(㎠/Vs) 이하의 낮은 이동도였다.
이상으로부터, 본 실시예에 따르면, 서브 임계 기울기를 0.4 V/Decade 이하로 함으로써, 이동도를 향상시킬 수 있는 것을 알 수 있었다.
여기서, 본 실시예에서는, 본 발명예 9 및 10의 기판(2)으로서 (03-38)면을 주요면으로서 갖는 SiC 기판을 이용하였으나, (0-33-8)면을 주요면으로서 갖는 SiC 기판을 이용함으로써, 이동도를 보다 향상시킬 수 있다고 하는 지견을 본 발명자는 갖고 있다.
실시예 5
본 실시예에서는, 서브 임계 기울기를 0.4 V/Decade 이하로 함으로써, 계면 준위 밀도를 저감시킬 수 있는 효과에 대해서 조사하였다.
일반적으로, 서브 임계 기울기(S값)로부터 계면 준위 밀도를 구하기 위해서는, 하기의 식 4에서, 이미 알려진 절연막 용량(Cox), 강반전 시의 공핍층(空乏層) 용량(Cd)(예컨대, 강반전 시의 최대 공핍층 폭으로부터 계산할 수 있음)을 이용하여, 계면 준위 밀도(Dit)=0인 경우의 이론 S값을 구할 수 있다.
Figure pct00006
(식 4)
또한, 상기 식 4에서, k는 볼츠만 상수를 의미하고, T는 절대 온도를 의미하며, Cd는 강반전 시의 공핍층 용량을 의미하고, Cit는 계면 준위 용량(Cit= qDit)을 의미하며, Cox는 절연막 용량을 의미한다.
상기 식 4와 상기 실시예 4에서의 S값을 비교함으로써, 계면 준위 용량(Cit)을 산출하여, 계면 준위 밀도(Dit)를 도출할 수 있다. 그러나, 상기 식 4로부터 산출되는 Dit 정밀도는 그다지 높지 않는 것을 알 수 있었다. 이 때문에, 본 실시예에서는, 이하에 나타내는 바와 같이, 도 12에 도시하는 MOS 커패시터(30)를 제작하고, 그 용량-전압 특성으로부터, 정밀도를 향상시켜 계면 준위 밀도(Dit)를 검토하였다.
(본 발명예 11)
구체적으로는, 먼저, 기판(2)으로서, 본 발명예 9의 기판 준비 공정(S10)과 동일한 기판을 이용하였다.
다음으로, 기판(2) 상에, 본 발명예 9의 반도체층 형성 공정(S20)과 동일한 반도체층(21)을 형성하였다.
다음으로, 반도체층(21) 상에, 본 발명예 9의 게이트 절연막 형성 공정(S40)과 동일한 절연막(26)을 형성하였다.
다음으로, 가열 온도를 1100℃, 가열 시간을 60분으로 한 점을 제외하고, 본 발명예 9와 동일한 질소 어닐링 공정(S50)을 실시하였다.
다음으로, 절연막(26) 상에, 본 발명예 9의 전극 형성 공정(S60)과 동일한 게이트 전극(10)을 형성하였다. 또한, 이면 콘택트 전극(18)으로서 Ni를 형성하였다.
이상으로부터, 본 발명예 11의 MOS 커패시터를 제조하였다.
(비교예 6)
비교예 6의 MOS 커패시터는, 본 발명예 11의 MOS 커패시터의 제조 방법과 기본적으로는 동일한 구성을 구비하고 있었으나, 게이트 절연막 형성 공정(S40)에서 가열 온도를 1200℃, 가열 시간을 30분으로 한 점, 질소 어닐링 공정(S50)을 실시하지 않은 점에서 상이하였다.
(비교예 7)
비교예 7의 MOS 커패시터는, 본 발명예 11의 MOS 커패시터의 제조 방법과 기본적으로는 동일한 구성을 구비하고 있었으나, 기판의 주요면이 (0001)면인 점, 질소 어닐링 공정(S50)에서 가열 온도를 1300℃, 가열 시간을 60분으로 한 점에서 상이하였다.
(측정 방법)
본 발명예 11, 비교예 6 및 7의 MOS 커패시터에 대해서, 에너지와, 계면 준위 밀도를 측정하였다. 또한, 에너지란, MOS 계면[반도체층(21)과 절연막(26)의 계면]의 반도체층측에서의 도전대의 바닥을 기준으로 한, 밴드갭 내의 에너지로 하였다.
또한 계면 준위 밀도는, 용량(C)-전압(V) 특성으로부터 High-Low법에 의해 측정하였다. 그 결과를 도 13에 도시한다.
도 13에 도시하는 바와 같이, 본 발명예 11의 MOS 커패시터에서는, MOS 계면에서의 계면 준위가 낮았다. 이러한 점에서, 절연막(26)을 질소 원자를 함유하는 가스를 분위기 가스로서 이용하여 열 처리함으로써, 계면 준위 밀도를 저감시킬 수 있는 것을 알 수 있었다.
또한, 본 발명예 11의 MOS 커패시터의 조건으로 MOSFET를 제조하면, 서브 임계 기울기는 0.4 이하였다. 이러한 점에서, 서브 임계 기울기를 0.4 이하로 함으로써, 계면 준위 밀도를 저감시킬 수 있는 것을 알 수 있었다.
계면 준위 밀도가 저감되면, 이하의 효과를 갖는다고 생각된다. 즉, 소스-드레인 사이의 전류에 기여하지 않고 계면 준위에 트랩되는 반전 전자를 저감시킬 수 있다. 이 때문에, 소스-드레인 사이에 충분한 전류를 흘리기 위해서 필요한 반전 채널 전자를 형성하기 위해서 필요한 게이트 전압의 인가, 즉 임계값 전압을 작게 할 수 있다. 이상으로부터, 서브 임계 기울기를 0.4 이하로 함으로써, 계면 준위 밀도를 저감시킬 수 있기 때문에, 이동도를 향상시킬 수 있다고 생각된다.
한편, 비교예 6 및 7의 MOS 커패시터에서는, MOS 계면에서의 계면 준위가 높았다. 비교예 6 및 7의 MOS 커패시터의 조건으로 MOSFET를 제조하면, 서브 임계 기울기는 0.4를 넘고 있었다. 이러한 점에서, MOS 계면에 반전 채널의 전자가 트랩되면, MOSFET의 이동도가 저하되어, 마이너스의 고정 전하로서 행동하기 때문에, 임계값 전압이 커진다고 생각된다. 상기 특허 문헌 1에서는, 비교예 6과 같이 질소 어닐링 공정(S50)을 행하고 있지 않다. 이 때문에, 상기 특허 문헌 1에서는, 비교예 6과 같은 정도의 계면 준위 밀도가 된다고 생각된다. 따라서, 상기 특허 문헌 1의 MOSFET에서는, 높은 이동도를 재현성 좋게 실현하기 곤란하다는 것을 말할 수 있다.
이상으로부터, 본 실시예에 따르면, 서브 임계 기울기를 0.4 V/Decade 이하로 함으로써, 이동도를 향상시킬 수 있는 근거가 되는 계면 준위 밀도를 저감시킬 수 있는 것을 알 수 있었다. 또한, 큰 채널 이동도를 재현성 좋게 실현할 수 있다고 생각된다.
실시예 6
본 실시예에서는, 계면 준위 밀도를 저감시킴으로써, 이동도를 향상시킬 수 있는 효과에 대해서 조사하였다.
실시예 4에서 설명한 본 발명예 9, 비교예 3 및 비교예 5의 MOS 커패시터를 준비하였다. 본 발명예 9, 비교예 9 및 비교예 11의 MOS 커패시터에 있어서, 억셉터 밀도는 1×1016 ㎝-3이고, 절연막의 두께는 40 ㎚였다.
본 발명예 9, 비교예 3 및 비교예 5의 MOSFET에 대해서, 게이트 전압을 인가하여, 채널 이동도를 측정하였다. 또한 비교예 3 및 비교예 5와 동일한 조건으로 제작한 MOS 커패시터로부터 계면 준위 밀도를 구하였다. 그 결과로서, 채널 이동도와, 계면 준위 밀도의 관계를 도 14에 도시한다.
도 14에 도시하는 바와 같이, 본 발명예 9는, 본 발명예 9보다 계면 준위 밀도가 높은 비교예 3 및 5보다, 이동도가 높았다. 또한, 도 14로부터, 계면 준위 밀도가 낮을수록, 채널 이동도가 높아지는 것을 알 수 있었다.
이상으로부터, 계면 준위 밀도를 저감시킬 수 있으면, 이동도를 향상시킬 수 있는 것을 알 수 있었다. 이러한 점에서, 전술한 바와 같이, 본 발명의 임계값 전압 및 본 발명의 서브 임계 기울기를 저감시킴으로써, 이동도를 효과적으로 향상시킬 수 있는 것을 알 수 있었다.
이상과 같이 본 발명의 실시형태 및 실시예에 대해서 설명하였으나, 각 실시형태 및 실시예의 특징을 적절하게 조합하는 것도 당초부터 예정하고 있다. 또한, 이번에 개시된 실시형태 및 실시예는 모든 점에서 예시이며 제한적인 것은 아니라고 생각되어야 한다. 본 발명의 범위는 상기한 설명이 아니라 청구의 범위에 의해 나타나며, 청구의 범위와 균등한 의미 및 범위 내에서의 모든 변경이 포함되는 것이 의도된다.
본 발명은, SiC로 이루어지는 반도체층에 절연막이 접촉하여 형성되는 MOSFET에 유리하게 적용된다.
1, 3: MOSFET 2: 기판
10: 게이트 전극 12: 드레인 전극
18: 이면 콘택트 전극 21, 31: 반도체층
23: 웰 영역 24: 소스 영역
25: 콘택트 영역 26: 절연막
27: 소스 전극 28: 층간 절연막
29: 드레인 영역 30: MOS 커패시터

Claims (22)

  1. {0001}면에 대하여 오프각이 50°이상 65°이하인 주요면을 갖는 탄화규소 기판(2)과,
    상기 탄화규소 기판(2)의 상기 주요면 상에 형성된 반도체층(21, 31)과,
    상기 반도체층(21, 31)의 표면에 접촉하도록 형성되고, 30 ㎚ 이상 46 ㎚ 이하의 두께를 갖는 절연막(26)을 구비하며,
    임계값 전압이 2.3 V 이하인 것인 MOSFET(1, 3).
  2. 제1항에 있어서, 서브 임계 기울기(sub-threshold slope)는 0.4 V 이하인 것인 MOSFET(1, 3).
  3. 제1항에 있어서, 상기 반도체층(21, 31)과 상기 절연막(26) 사이에, 질소 원자를 포함하는 영역을 더 구비하는 MOSFET(1, 3).
  4. 제3항에 있어서, 상기 반도체층(21, 31)과, 상기 절연막(26)의 계면으로부터 10 ㎚ 이내의 상기 영역에서의 질소 농도의 최대값은 1×1021 ㎝-3 이상인 것인 MOSFET(1, 3).
  5. 제1항에 있어서, 상기 반도체층(21, 31)은 탄화규소로 이루어지는 것인 MOSFET(1, 3).
  6. 제1항에 있어서, 상기 탄화규소 기판(2)의 상기 주요면의 오프 방위는 <11-20> 방향±5°이하의 범위인 것인 MOSFET(1, 3).
  7. 제1항에 있어서, 상기 탄화규소 기판(2)의 상기 주요면의 오프 방위는 <01-10> 방향±5°이하의 범위인 것인 MOSFET(1, 3).
  8. 제7항에 있어서, 상기 탄화규소 기판(2)의 상기 주요면의 면방위는, 면방위 {03-38}에 대하여 오프각이 -3°이상 +5°이하인 것인 MOSFET(1, 3).
  9. 제7항에 있어서, 상기 탄화규소 기판(2)의 상기 주요면은, <01-10> 방향에서의 (0-33-8)면에 대한 오프각이 -3°이상 +5°이하인 것인 MOSFET(1, 3).
  10. {0001}면에 대하여 오프각이 50°이상 65°이하인 주요면을 갖는 탄화규소 기판(2)과,
    상기 탄화규소 기판(2)의 상기 주요면 상에 형성된 반도체층(21, 31)과,
    상기 반도체층(21, 31)의 표면에 접촉하도록 형성되고, 46 ㎚ 초과 100 ㎚ 이하의 두께를 갖는 절연막(26)을 구비하며,
    임계값 전압이 2.3 V를 넘고 4.9 V 이하인 것인 MOSFET(1, 3).
  11. 제10항에 있어서, 서브 임계 기울기는 0.4 V 이하인 것인 MOSFET(1, 3).
  12. 제10항에 있어서, 상기 반도체층(21, 31)과 상기 절연막(26) 사이에, 질소 원자를 포함하는 영역을 더 구비하는 MOSFET(1, 3).
  13. 제12항에 있어서, 상기 반도체층(21, 31)과 상기 절연막(26)의 계면으로부터 10 ㎚ 이내의 상기 영역에서의 질소 농도의 최대값은 1×1021 ㎝-3 이상인 것인 MOSFET(1, 3).
  14. 제10항에 있어서, 상기 반도체층(21, 31)은 탄화규소로 이루어지는 것인 MOSFET(1, 3).
  15. 제10항에 있어서, 상기 탄화규소 기판(2)의 상기 주요면의 오프 방위는 <11-20> 방향±5°이하의 범위인 것인 MOSFET(1, 3).
  16. 제10항에 있어서, 상기 탄화규소 기판(2)의 상기 주요면의 오프 방위는 <01-10> 방향±5°이하의 범위인 것인 MOSFET(1, 3).
  17. 제16항에 있어서, 상기 탄화규소 기판(2)의 상기 주요면의 면방위는, 면방위 {03-38}에 대하여 오프각이 -3°이상 +5°이하인 것인 MOSFET(1, 3).
  18. 제16항에 있어서, 상기 탄화규소 기판(2)의 상기 주요면은, <01-10> 방향에서의 (0-33-8)면에 대한 오프각이 -3°이상 +5°이하인 것인 MOSFET(1, 3).
  19. {0001}면에 대하여 오프각이 50°이상 65°이하인 주요면을 갖는 탄화규소 기판(2)을 준비하는 공정과,
    상기 탄화규소 기판(2)의 상기 주요면 상에 반도체층(21, 31)을 형성하는 공정과,
    상기 반도체층(21, 31)의 표면에 접촉하도록, 30 ㎚ 이상 46 ㎚ 이하의 두께를 갖는 절연막(26)을 형성하는 공정을 포함하고,
    임계값 전압이 2.3 V 이하인 것인 MOSFET(1, 3)의 제조 방법.
  20. 제19항에 있어서, 상기 절연막(26)을 형성하는 공정은, 상기 절연막(26)을 드라이 산화에 의해 형성하는 공정과, 상기 절연막(26)을 질소 원자를 함유하는 가스를 분위기 가스로서 이용하여 열 처리하는 공정을 포함하는 것인 MOSFET(1, 3)의 제조 방법.
  21. {0001}면에 대하여 오프각이 50°이상 65°이하인 주요면을 갖는 탄화규소 기판(2)을 준비하는 공정과,
    상기 탄화규소 기판(2)의 상기 주요면 상에 반도체층(21, 31)을 형성하는 공정과,
    상기 반도체층(21, 31)의 표면에 접촉하도록, 46 ㎚ 초과 100 ㎚ 이하의 두께를 갖는 절연막(26)을 형성하는 공정을 포함하고,
    임계값 전압이 2.3 V를 넘고 4.9 V 이하인 것인 MOSFET(1, 3)의 제조 방법.
  22. 제21항에 있어서, 상기 절연막(26)을 형성하는 공정은, 상기 절연막(26)을 드라이 산화에 의해 형성하는 공정과, 상기 절연막(26)을 질소 원자를 함유하는 가스를 분위기 가스로서 이용하여 열 처리하는 공정을 포함하는 것인 MOSFET(1, 3)의 제조 방법.
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