CN102150270A - Mosfet和用于制造mosfet的方法 - Google Patents

Abstract

本发明提供了一种MOSFET 1。所述MOSFET 1包括：碳化硅(SiC)衬底(2)，所述碳化硅衬底(2)的主表面相对于{0001}面具有不小于50°且不大于65°的偏离角；半导体层(21)，所述半导体层(21)形成在所述SiC衬底(2)的所述主表面上；以及绝缘膜(26)，所述绝缘膜(26)形成为与所述半导体层(21)的表面接触。当绝缘膜(26)具有的厚度不小于30nm且不大于46nm时，其阈值电压不大于2.3V。当绝缘膜(26)具有的厚度大于46nm且不大于100nm时，其阈值电压大于2.3V且不大于4.9V。

Description

MOSFET和用于制造MOSFET的方法

技术领域

本发明涉及一种MOSFET和用于制造MOSFET的方法。

背景技术

传统上，已知使用碳化硅(SiC)的半导体器件(例如，下文中被称作专利文献1的WO01/018872)。专利文献1描述了使用具有几乎{03-38}的面取向的4H(六边形)多晶型的SiC衬底以形成金属-氧化物-半导体场效应晶体管(MOSFET)。还描述了，在MOSFET中通过干氧化(热氧化)的方式来形成栅氧化物膜。专利文献1描述了这种MOSFET实现大的沟道迁移率(大致100cm²/Vs)。

现有技术文献

专利文献

专利文献1：WO 01/018872

发明内容

本发明要解决的问题

然而，作为分析和观察的结果，本发明的发明人已发现，上述MOSFET中的沟道迁移率有时不会足够大。当沟道迁移率不大时，因此不能稳定表现出采用SiC的半导体器件的优良特性。

本发明致力于解决上述问题，并且本发明的目的在于提供具有提高的沟道迁移率的MOSFET和用于制造这种MOSFET的方法。

解决问题的手段

本发明的发明人积极诊断什么致使沟道迁移率小，以便如上所述以良好的再现性实现MOSFET中的大沟道迁移率。结果，已实现本发明。具体来讲，本发明的发明人已发现，由于栅绝缘膜与位于栅绝缘膜下方的SiC半导体膜之间的界面中存在的捕获(下文中，还被称作“界面态”或“界面态密度”)导致沟道迁移率变小。为了实现这种界面态影响减小的MOSFET，本发明的发明人已进行积极研究并因此实现了本发明。

具体来讲，根据本发明的一个方面的MOSFET包括：碳化硅(SiC)衬底，所述碳化硅衬底的主表面具有相对于{0001}面不小于50°且不大于65°的偏离角；半导体层，所述半导体层形成在SiC衬底的所述主表面上；以及绝缘膜，所述绝缘膜形成为与所述半导体层的表面接触并且具有不小于30nm且不大于46nm的厚度，所述MOSFET(1、3)具有不大于2.3V的阈值电压。

用于制造MOSFET的根据本发明的一个方面的方法，所述方法包括如下步骤：准备碳化硅(SiC)衬底，所述碳化硅衬底具有的主表面具有相对于{0001}面不小于50°且不大于65°的偏离角；在所述SiC衬底的所述主表面上形成半导体层；以及形成绝缘膜，所述绝缘膜与所述半导体层的表面接触并且具有不小于30nm且不大于46nm的厚度，所述MOSFET具有的阈值电压为2.3V或更小。

根据本发明的另一方面的MOSFET，所述MOSFET包括：碳化硅(SiC)衬底，所述碳化硅衬底具有的主表面具有相对于{0001}面不小于50°且不大于65°的偏离角；半导体层，所述半导体层形成在所述SiC衬底的所述主表面上；以及绝缘膜，所述绝缘膜形成为与所述半导体层的表面接触并且具有大于46nm且不大于100nm的厚度，所述MOSFET具有大于2.3V且不大于4.9V的阈值电压。

用于制造MOSFET的根据本发明的另一方面的方法，所述方法包括如下步骤：准备碳化硅(SiC)衬底，所述碳化硅衬底具有的主表面具有相对于{0001}面不小于50°且不大于65°的偏离角；在所述SiC衬底的所述主表面上形成半导体层；以及形成绝缘膜，所述绝缘膜与所述半导体层的表面接触并且具有大于46nm且不大于100nm的厚度，所述MOSFET具有大于2.3V且不大于4.9V的阈值电压。

本发明的发明人集中关注与界面态有关的阈值电压，并且积极研究阈值电压的范围来提高迁移率。结果，本发明的发明人已发现，通过在绝缘层具有的厚度不小于30nm且不大于46nm时将阈值电压设定为不大于2.3V并且在绝缘层具有的厚度大于46nm且不大于100nm时将阈值电压设定为大于2.3V且不大于4.9V，在绝缘膜和半导体层之间的界面附近，可以以良好的再现性来减小界面态密度。以此方式，用作反转沟道层的载流子的大部分都可以避免被捕获于面对绝缘膜的区域处的半导体层内的界面态中。因此，沟道迁移率可以提高。

偏离角的下限被设定为50°，这是因为观察到在从偏离角为43.3°的(01-14)面到偏离角为51.5°的(01-13)面的过程中，随着偏离角增大，载流子迁移率显著增大，并且因为在(01-14)面和(01-13)面之间的偏离角范围内不存在自然面。

另外，偏离角的上限被设定为65°，这是因为观察到在从偏离角为62.1°的(01-12)面到偏离角为90°的(01-10)面的过程中，随着偏离角增大，载流子迁移率显著减小，并且因为在(01-12)面和(01-10)面之间的偏离角范围内不存在自然面。

在此，术语“阈值电压”是指当受主密度转变成1×10¹⁶cm^-3时的阈值电压。

在上述一个方面和其他方面中，每个MOSFET优选地具有不大于0.4V的亚阈值斜率。

本发明的发明人还集中关注与界面态有关的亚阈值斜率，并且积极研究亚阈值斜率的范围来提高迁移率。结果，本发明的发明人已发现，通过将亚阈值斜率设定为不大于0.4V/Decade，在绝缘膜和半导体层之间的界面附近，可以在具有良好的再现性的同时减小界面态密度。以此方式，用作反转沟道层的载流子的大部分都可避免被捕获于在面对绝缘膜的区域处的半导体层内的界面态中。因此，沟道迁移率可以进一步提高。

在上述一个方面和其他方面中的每个MOSFET优选地还包括：包含氮原子并且夹在所述半导体层和所述绝缘膜之间的区域。

在上述一个方面和其他方面中的每个MOSFET中，在所述区域中，在距离所述半导体层和所述绝缘膜之间的界面的距离为10nm或更小的部分中，氮浓度的最大值为1×10²¹cm^-3或更大。

在上述一个方面和其他方面中的用于制造MOSFET的方法中，形成所述绝缘膜的步骤优选地包括如下步骤：通过干氧化形成所述绝缘膜；以及使用包括氮原子的气体作为气氛气体，对所述绝缘膜进行热处理。

本发明的发明人已发现，通过增大半导体层和绝缘膜之间的界面附近的氮原子浓度，界面态的影响减小。这样实现的MOSFDT使沟道迁移率进一步提高。

在上述一个和其他方面中的每个MOSFET中，优选地，半导体层由SiC形成。SiC具有大带隙，具有都比硅(Si)更大的最大介电击穿电场和导热率，并且允许载流子迁移率与硅中的一样大。另外，在SiC中，电子的饱和漂移速度和耐压大。因此，可以实现的MOSFET具有高效率、高电压和大电容。

在上述一个和其他方面中的每个MOSFET中，SiC衬底的主表面可以具有的偏离取向落入在<11-20>方向的±5°范围内。

<11-20>方向代表SiC衬底中的偏离取向。由制造衬底的步骤中的切片工艺的变化等所造成的偏离取向变化被设定为±5°，由此有利于在SiC衬底上形成外延层等。以此方式，可以容易地制造MOSFET。

在上述一个和其他方面中的每个MOSFET中，SiC衬底的主表面可以具有的偏离取向落入在<01-10>方向的±5°范围内。

如同上述<11-20>方向，<01-10>方向代表SiC衬底中的偏离取向。由制造衬底的步骤中的切片工艺的变化等所造成的偏离取向变化被设定为±5°，由此有利于在SiC衬底上形成外延层等。以此方式，可以容易地制造MOSFET。

在上述一个和其他方面中的每个MOSFET中，SiC衬底的主表面可以具有相对于面取向{03-38}不小于-3°且不大于+5°的偏离角。

以此方式，可以进一步提高沟道迁移率。在此，因此偏离角被设定为相对于面取向{03-38}不小于-3°且不大于+5°，因为作为检查沟道迁移率与偏离角之间的关系的结果，在该范围中获得特别高的沟道迁移率。

在此，“偏离角相对于面取向{03-38}不小于-3°且不大于+5°”的状态是指这样一种状态，其中，主表面的法线在用作偏离取向的基准的<01-10>方向和<0001>方向所限定的平面上的正交投影相对于{03-38}面的法线形成的角度不小于-3°且不大于+5°。正值的符号对应于其中正交投影接近于与<01-10>方向平行的情况，而负值的符号对应于其中正交投影接近于与<0001>方向平行的情况。

应该注意，其主表面的面取向更优选地基本为{03-38}并且其主表面的面取向进一步优选地为{03-38}。在此，表达方式“主表面的面取向基本为{03-38}”表明，衬底主表面的面取向包括在如下的偏离角范围内：考虑到处理衬底的精确度等，衬底的面取向可以基本上被视为{03-38}。这种情况下的偏离角范围是例如偏离角相对于{03-38}为±2°的范围。以此方式，可以进一步提高上述沟道迁移率。

在上述一个和其他方面中的每个MOSFET中，SiC衬底的主表面相对于在<01-10>方向上的(0-33-8)面具有不小于-3°且不大于+5°的偏离角。

如此，采用如下结构：半导体层和绝缘膜形成在接近(0-33-8)面的表面上，所述(0-33-8)面是特别接近{03-38}面中的C(碳)平面的平面。以此方式，载流子迁移率显著提高。

在此，在本专利申请中，六方晶体的单晶碳化硅的(0001)面被限定为硅平面，而(000-1)面被限定为碳平面。同时，“相对于在<01-10>方向上的(0-33-8)面的偏离角”是指主表面的法线投影到用作偏离方向的基准的<01-10>方向和<000-1>方向所限定的平面上的正交投影与(0-33-8)面的法线所形成的角度。正值的符号对应于正交投影接近于与<01-10>方向平行的情况，而负值的符号对应于正交投影接近于与<000-1>方向平行的情况。另外，表达方式“主表面相对于在<01-10>方向上的(0-33-8)面具有不小于-3°且不大于+5°的偏离角”表明主表面对应于碳平面侧处的平面，其满足碳化硅晶体中的上述条件。应该注意，在本专利申请中，(0-33-8)面包括碳平面侧处的等价平面，由于确定了用于限定晶面的轴，导致其以不同方式表达，并且(0-33-8)面不包括硅平面侧处的平面。

本发明的效果

如此，根据本发明中的MOSFET和用于制造MOSFET的方法，通过在绝缘膜具有的厚度不小于30nm且不大于46nm时将阈值电压设定为不大于2.3V并且在绝缘膜具有的厚度大于46nm且不大于100nm时将阈值电压设定为大于2.3V且不大于4.9V，可以提高沟道迁移率。

附图说明

图1是示意性示出本发明实施例的MOSFET的横截面图。

图2示出本发明实施例中的{03-38}面。

图3是示出用于制造本发明实施例中的MOSFET的方法的流程图。

图4是示出用于制造本发明实施例的MOSFET的方法中的步骤的示意性横截面图。

图5是示出用于制造本发明实施例的MOSFET的方法中的步骤的示意性横截面图。

图6是示出用于制造本发明实施例的MOSFET的方法中的步骤的示意性横截面图。

图7是示出用于制造本发明实施例的MOSFET的方法中的步骤的示意性横截面图。

图8示出第二实例中的阈值电压与界面态之间的关系。

图9示出第三实例中的栅电压与迁移率之间的关系。

图10是示意性示出第四实例中制造的MOSFET的横截面图。

图11示出第四实例中的迁移率与亚阈值斜率之间的关系。

图12是示意性示出第五实例中制造的MOS电容器的横截面图。

图13示出第五实例中的能量与界面态密度之间的关系。

图14示出第六实例中的沟道迁移率与界面态密度之间的关系。

具体实施方式

以下参照附图来描述本发明的实施例。应该注意的是，在以下提及的附图中，相同或相应的部分被赋予相同的附图标记并且不再重复描述。还应该注意的是，在本说明书中，个体取向用[]表示，集合取向用<>表示，个体面用()表示以及集合面用{}表示。另外，在结晶学上，应该通过在字数上方添加横线“-”来表示负指数，但是替代地，在本说明书中通过在字数之前添加负号来表示负指数。

参照图1，将描述本发明的一个实施例的MOSFET 1。本实施例的MOSFET 1是垂直型MOSFET。

MOSFET 1包括衬底2、半导体层21、阱区23、源区24、接触区25、绝缘膜26、栅电极10、源电极27、层间绝缘膜28和漏电极12。

例如，衬底2是n⁺SiC衬底。衬底2具有的主表面相对于{0001}面具有不小于50°且不大于65°的偏离角。优选地，其主表面是{03-38}面。在此，如图2中所示，{03-38}面是相对于{0001}面倾斜大致55°(54.7°)的面。换言之，{03-38}面是相对于<0001>轴的方向倾斜大致35°(35.3°)的面。

应该注意，衬底2的主表面可以具有的偏离取向落入在<11-20>方向的±5°的范围或<01-10>方向的±5°的范围内。另外，衬底2的主表面的面取向可以具有相对于面取向{03-38}不小于-3°且不大于+5°的偏离角。此外，衬底2的主表面可以相对于在<01-10>方向上的(0-33-8)面具有不小于-3°且不大于+5°的偏离角。在这些情况下，可以提高沟道迁移率。具体来讲，通过将衬底2的主表面的面取向设定为(0-33-8)，可以更进一步提高沟道迁移率。

在衬底2的主表面上，形成由例如n型SiC形成的半导体层21。阱区23中的每个位于半导体层21的主表面的一部分中，以便与半导体层21形成pn结。例如，阱区23是p型SiC。源区24中的每个位于阱区23内的在其主表面的一部分中，以便与阱区23形成pn结。例如，源区24是SiC。接触区25中的每个位于阱区23内的在其主表面的一部分中，以便与源区24形成pn结。例如，接触区25是SiC。

半导体层21具有与源区24相同的导电类型(n)，并且具有的杂质浓度低于源区24的杂质浓度。半导体层21具有的厚度为例如10μm。不需要特别限制半导体层21的杂质浓度和源区24的杂质浓度中哪一个更高或更低。源区24具有的杂质浓度优选地高于半导体层21的杂质浓度，例如，具有的杂质浓度为1×10¹⁸cm^-3至1×10²⁰cm^-3。可使用的n型杂质的实例是：氮(N)、磷(P)等。

另外，阱区23具有与半导体层21的导电类型不同的第二导电类型(p)。可使用的p型杂质的实例是：铝(Al)、硼(B)等。阱区23具有的杂质浓度为例如5×10¹⁵cm^-3至5×10¹⁸cm^-3。

阱区23中的位于源区24与半导体层21之间的区域用作MOSFET1的沟道。在本实施例中，确定其导电类型以形成n沟道，但是可以以与上述情况相反的方式确定第一导电类型和第二导电类型，以形成p沟道。

绝缘膜26使半导体层21和栅电极10绝缘，并且在源区24和半导体层21之间形成在阱区23上并与阱区23接触。绝缘膜26具有的厚度不小于30nm且不大于100nm。

栅电极10形成在绝缘膜26上，以至少面对源区24和半导体层21之间的阱区23。应该注意的是，栅电极10还可以形成在另一个区域上，只要其在阱区23上方形成以便面对源区24和半导体层21之间的阱区23即可。

源电极27形成在源区24和接触区25上，并且源电极27电连接到源区24和接触区25。源电极27通过绝缘膜26与栅电极10电绝缘。

另外，漏电极12形成在衬底2的与其接触半导体层21的表面相反的表面上，并因此电连接到衬底2。

当绝缘膜26具有的厚度不小于30nm且不大于46nm时，MOSFET1的阈值电压不大于2.3V，优选地，不小于1.5V且不大于2.3V。当绝缘膜26具有的厚度大于46nm且不大于100nm时，MOSFET 1的阈值电压大于2.3V且不大于4.9V，优选地，不小于2.5V且不大于4.9V。这导致界面态密度减小，由此实现大迁移率。

在此，将描述阈值电压。阈值电压是指在沟道中形成强反转的反转沟道层所需的最小栅电压。阈值电压V_th用下面的公式1表示，其中ε₀是真空的电容率，ε_SiC是SiC的电容率，k是玻尔兹曼常数，T是绝对温度，N_a是受主密度，n_j是本征载流子密度，C_ox是绝缘膜电容，q是基本电荷，功函数差为φ_m-φ_s，并且有效固定的电荷为Q_eff：

[公式1]

$V_{\mathrm{th}}=\frac{\sqrt[2]{{\mathrm{\&epsiv;}}_0{\mathrm{\&epsiv;}}_{\mathrm{SiC}}k{\mathrm{TN}}_a\ln (N_a/n_i)}}{C_{\mathrm{OX}}}+\frac{2\mathrm{kT}}{q}\ln \left(\frac{N_a}{n_i}\right)+({\mathrm{\&phi;}}_m-{\mathrm{\&phi;}}_s)+V_{Q_{\mathrm{eff}}}$

在公式1中，V_Qeff用下面的公式2表示，其中，d_ox是绝缘膜的厚度，并且ε_ox是绝缘膜的电容率：

[公式2]

$V_{Q_{\mathrm{eff}}}=-\frac{q{Q}_{\mathrm{eff}}}{C_{\mathrm{OX}}}=-q{Q}_{\mathrm{eff}}\frac{d_{\mathrm{ox}}}{{\mathrm{\&epsiv;}}_0{\mathrm{\&epsiv;}}_{\mathrm{ox}}}$

另外，MOSFET 1优选地具有0.4V/Decade或更小的亚阈值斜率。这造成界面态密度进一步减小，由此实现较大的迁移率。

现在，将描述亚阈值斜率。术语“亚阈值斜率(也被称作“亚阈值摆动”、“S值”等)”表明不大于阈值电压并且需要用于将源和漏之间流动的电流增大1个位数的栅电压。亚阈值斜率用下面的公式3表示，其中，栅电压为V_G且漏电流为I_D：

[公式3]

$S\&equiv;\ln 10\&CenterDot;\frac{d{V}_G}{d\left(\ln I_D\right)}$

另外，优选地，包括氮原子的区域形成在半导体层21和绝缘膜26的界面处。例如，距离半导体层21和绝缘膜26之间的界面的距离为10nm或更小的区域优选地具有最大1×10²¹cm^-3的氮浓度。在这种情况下，具有沟道长度的沟道区域(半导体层21中阱区域23之间的区域)中，迁移率(沟道迁移率)的值会足够大。

据认为是由于下列因素得到的。也就是说，当通过热氧化等形成绝缘膜26时，在绝缘膜26和半导体层21之间的界面中形成多种界面态。如果不对此采取一些措施，这将导致沟道区域中的沟道迁移率极小。为了应对这个问题，如上所述，将氮原子引入到绝缘膜26和半导体层21之间的界面处的区域中。以此方式，可以在降低界面态影响的同时提高沟道迁移率。

以下描述用于制造本实施例中的MOSFET 1的方法。

首先，如图3所示，执行衬底准备步骤(S10)。在该步骤中，导电类型为n型的SiC衬底被准备为衬底2。由此准备的SiC衬底具有的主表面具有相对于面取向{0001}不小于50°且不大于65°的偏离角，例如，具有(03-38)或(0-33-8)的面取向。这种衬底可以通过以下步骤得到：例如，将(0001)面作为其主表面的晶锭被切片以形成衬底2，使得其(03-38)面或(0-33-8)面被暴露作为主表面。在该步骤中，为了进一步提高要制造的MOSFET 1中的沟道迁移率，特别优选的是准备具有(0-33-8)面作为其主表面的衬底2。另外，例如，可以使用特定电阻为0.02Ωcm的衬底作为衬底2。

然后，执行半导体层形成步骤(S20)。具体来讲，如图4中所示，半导体层21形成在衬底2的主表面上。例如，半导体层21由导电类型为n型的SiC形成，并且厚度为10μm。另外，半导体层21中的n型杂质可以具有的浓度为1×10¹⁶cm^-3。

然后，执行注入步骤(S30)。具体来讲，使用采用光刻和蚀刻形成的氧化物膜作为掩模，将导电类型为p型的杂质(例如，Al)注入到半导体层21中。以此方式，形成阱区23，如图5中所示。此后，去除在此使用的氧化物膜，并且使用光刻和蚀刻，形成具有新图案的氧化物膜。使用该氧化物膜作为掩模，将n型导电杂质(例如，P)注入到预定区域中以形成源区24。以类似的方式，注入其导电类型为p型的导电杂质，以形成接触区25。结果，得到图5所示的结构。

在此注入步骤(S30)之后，执行活化退火处理。可以在例如采用氩(Ar)气作为气氛气体、加热温度在1700-1800℃的范围内且加热时间为30分钟的条件下，执行该活化退火处理。该活化退火激活离子注入区域中的杂质，并且恢复结晶性。

接着，执行栅绝缘膜形成步骤(S40)。要形成的绝缘膜26的厚度不小于30nm且不大于100nm。

具体来讲，如图6中所示，形成绝缘膜26以覆盖半导体层21、阱区23、源区24和接触区25。例如，可以通过干氧化(热氧化)形成绝缘膜26。例如，可以在加热温度为1200℃、加热时间为30分钟等的条件下，执行该干氧化的步骤。

然后，执行氮退火步骤(S50)。具体来讲，使用诸如一氧化氮(NO)气体或氧化二氮(N₂O)气体的包括氮(N)原子的气体作为气氛气体进行热处理。气氛气体优选地为氮氧化物。

可以在例如加热温度不小于1100℃且不大于1300℃并且加热时间不小于30分钟且不大于120分钟的条件下，执行热处理。结果，可以将氮原子引入到绝缘膜26与均位于绝缘膜26下方的半导体层21、阱区23、源区24和接触区25中的每个之间的界面附近。

在该氮退火步骤(S50)之后，可以使用作为惰性气体的Ar气来执行额外的退火。具体来讲，可以在加热温度为1100℃并且加热时间为60分钟的条件下，使用Ar气作为气氛气体执行退火。

另外，在氮退火步骤之后，可以执行诸如有机清洁、酸清洁或RCA清洁的表面清洁。

接着，执行电极形成步骤(S60)。具体来讲，使用CVD(化学真空沉积)方法，在绝缘膜26上形成将成为栅电极10的高浓度n型多晶Si的层等。使用光刻法在该层上形成抗蚀剂膜，所述抗蚀剂膜具有的图案提供有开口，所述开口位于除了将成为栅电极10的区域之外的区域处。使用该抗蚀剂膜作为掩模，采用RIE(反应离子蚀刻)等去除从图案暴露出的该层的一部分。以此方式，可以形成栅电极10，如图7中所示。

然后，使用CVD法形成将成为层间绝缘膜28的由SiO₂等形成的绝缘膜，以便覆盖栅电极10。例如，可以使用CVD法或等离子体CVD法来沉积氧化硅(SiO₂)或氮化硅(Si₃N₄)。在使用正硅酸乙酯(TEOS)和氧气(O₂)作为原料气体并且加热温度为350℃的条件下，使用等离子体CVD法在其上沉积例如1μm的SiO₂。在绝缘膜上，使用光刻技术来形成抗蚀剂膜，所述抗蚀剂膜具有的图案提供有开口，所述开口位于除了将成为层间绝缘膜28的区域之外的区域处。使用该抗蚀剂膜作为掩模，使用RIE去除从图案暴露出的绝缘膜的一部分。以此方式，可以形成具有开口的层间绝缘膜28，如图7中所示。

接着，使用光刻法，在层间绝缘膜28上形成抗蚀剂膜。所述抗蚀剂膜具有的图案用于暴露每个源区24和每个接触区25的一部分。在图案和抗蚀剂上形成Ni导电膜等。此后，通过去除(剥离)抗蚀剂，可以形成每个源电极27的一部分，使之接触由绝缘膜26和层间绝缘膜28暴露出的源区24和接触区25。另外，在衬底2的背面表面上形成漏电极12。对于漏电极12，例如，可以使用镍(Ni)。在形成源电极27和漏电极12之后，例如，执行用于进行合金化的热处理。以此方式，可以形成源电极27的一部分和漏电极12，如图7中所示。

然后，在所形成的源电极27的那部分上形成上源电极27。可以采用例如剥离、蚀刻等形成上部的源电极27。以此方式，可以制造出图1所示的MOSFET 1。

如上所述，本实施例的MOSFET 1包括：SiC衬底2，所述SiC衬底2具有主表面，所述主表面具有相对于{0001}面不小于50°且不大于65°的偏离角，优选地，具有{03-38}面；半导体层21，其形成在SiC衬底2上；以及绝缘膜26，其形成为与半导体层21的表面接触。当绝缘膜26具有的厚度不小于30nm且不大于46nm时，阈值电压不大于2.3V。当绝缘膜26具有的厚度大于46nm且不大于100nm时，阈值电压大于2.3V且不大于4.9V。

同时，用于制造本实施例中的MOSFET 1的方法包括：准备SiC衬底2的衬底准备步骤(S10)，衬底2具有的主表面具有相对于{0001}面不小于50°且不大于65°的偏离角，优选地，具有{03-38}面作为主表面；在SiC衬底2上形成半导体层21的半导体层形成步骤(S20)；以及形成绝缘膜26使之接触半导体层21的表面的栅绝缘膜形成步骤(S40)。当绝缘膜26具有的厚度不小于30nm且不大于46nm时，阈值电压不大于2.3V。当绝缘膜26具有的厚度大于46nm且不大于100nm时，阈值电压大于2.3V且不大于4.9V。

本发明的发明人已发现，通过在绝缘膜26具有的厚度不小于30nm且不大于46nm时将阈值电压设定为不大于2.3V，并且在绝缘膜26具有的厚度大于46nm且不大于100nm时将阈值电压设定为大于2.3V且不大于4.9V，可以有效减小绝缘膜26和半导体层21之间的界面附近的界面态密度。这抑制了使得用作反转沟道层的载流子的大部分被捕获于半导体层21中面对绝缘膜26的区域处的界面态中。这还避免了被捕获的载流子表现为固定电荷。因此，向栅电极施加的电压(阈值电压)可以保持地较小，并且大部分载流子有助于在源和漏之间形成电流。因此，获得使沟道迁移率提高的MOSFET 1。如此，在本实施例中，可以以良好再现性实现大沟道迁移率，从而允许MOSFET 1稳定地表现出良好特性。

第一实例

在本实例中，检验绝缘膜的厚度与阈值电压之间的关系。

本发明实例1-7

对于本发明实例1-7中的每个，在图1所示和下述条件下制造的MOSFET 1的结构中，当绝缘膜具有的厚度不小于30nm且不大于100nm时仿真阈值电压。应该注意的是，在本发明实例1-7中的每个中，在制造MOSFET的过程中，执行氮退火步骤(S50)。另外，SiC衬底的主表面对应于(03-38)面。受主密度为1×10¹⁶cm^-3。栅电极为多晶Si。捕获于界面态中的电子的固定电荷密度Q_eff为-5×10¹¹cm^-2。沟道方向(漏电流流动的方向)是<11-20>方向。结果在以下表1中示出。

比较例1

在比较例1中，在图1所示的MOSFET的结构中，使用具有主表面的SiC衬底，所述主表面相对于(0001)面具有8°的偏离角。因此，在比较例1中，捕获于界面态中的电子的固定电荷密度Q_eff为-2×10¹²cm^-2。结果在以下表1中示出。

[表1]

比较例2

比较例2对应于专利文献1的第四实例。具体来讲，比较实例2的MOSFET是其中绝缘膜具有的厚度为46nm并且沟道方向为<11-20>的MOSFET。

具体来讲，描述的是，在专利文献1的第四实例的MOSFET中，绝缘膜的厚度为35-46nm并且受主密度为5×10¹⁵cm^-3。在专利文献1中，不执行氮退火步骤(S50)。在专利文献1的MOSFET中，受主密度转变成1×10¹⁶cm^-3，捕获于界面态中的电子的固定电荷密度Q_eff可以被估算为-7.5×10¹¹cm^-2。据此，尽管专利文献1示出图11中的2.3-2.5V的阈值电压，阈值电压发生转变，以便对应于由此转变成1×10¹⁶cm^-3的受主密度。结果在以下表2中示出。

[表2]

如此，其中绝缘膜具有的厚度为46nm并且沟道方向为<11-20>的MOSFET被当作比较例2。

根据上述公式1明显的是，阈值电压随着受主密度的增大而增大。

评估结果

比较其中各个绝缘膜的厚度相同的本发明实例3和比较例1。如表1中所示，与比较例1的阈值电压相比，本发明实例3中的阈值电压减小。

另外，在绝缘膜均具有46nm的厚度的本发明实例3和比较2中，比较当受主密度转变成1×10¹⁶cm^-3时的阈值电压。与比较例2的阈值相比，本发明实例3的阈值减小。另外，如表2中所示，当受主密度转变成1×10¹⁶cm^-3时专利文献1中公开的所有MOSFET中的每个MOSFET具有的阈值电压大于本发明实例3的阈值电压，本发明实例3具有绝缘膜厚度等于或大于专利文献1的绝缘膜厚度。另外，在受主密度转没有变成1×10¹⁶cm^-3时(当受主密度为5×10¹⁵cm^-3时)，具有的沟道方向为<11-20>的、与本发明实例3的沟道方向相同的专利文献1的MOSFET具有的阈值电压为2.4V。为此，当本发明实例3的沟道方向和专利文献1的沟道方向相同时，与专利文献1中的阈值电压相比，本发明实例3中的阈值电压减小。由此确认的是，与专利文献1的阈值电压相比，本发明的MOSFET的阈值电压减小。

如上所述，确认的是可以实现一种MOSFET，其中，当绝缘膜具有的厚度不小于30nm且不大于46nm时，阈值电压可以不大于2.3V，以及当绝缘膜具有的厚度大于46nm且不大于100nm时，阈值电压可以大于2.3V且不大于4.9V。为了实现这种MOSFET，有效确认的是，使用包括氮原子的气体作为气氛气体，对绝缘膜26进行热处理(氮退火步骤(S50))。

第二实例

在本实例中，检验绝缘膜的厚度与阈值电压之间的关系。另外，检验通过减小阈值电压实现MOSFET中的界面态密度减小的效果。

仿真本发明实例3的MOSFET和比较例2的MOSFET的界面态密度。结果在图8中示出。

如图8中所示，发现随着阈值电压减小，界面态密度可以减小。

具体来讲，在图8中，发现通过在受主密度转变成1×10¹⁶cm^-3时将阈值电压设定为不大于2.3V，界面态密度可以明显减小至5×10¹¹cm^-2eV^-1或更小，如绝缘膜具有的厚度均为46nm或更小的本发明实例3和比较例2所示出的。

确认的是，通过使用包括氮原子的气体作为气氛气体对绝缘膜进行热处理(氮退火步骤(S50))，可以如上所述有效减小界面态密度。

这种界面态密度的减小被认为是提供了下列效果。也就是说，避免了使得用作反转沟道层的载流子的大部分被捕获于面对绝缘膜的区域处的半导体层内的界面态中。因此，可以良好的再现性提高MOSFET的沟道迁移率。

另外，在本实例中，在绝缘膜具有的厚度为46nm或更小的情况中，检验阈值电压和界面态密度，但是对其中绝缘膜具有的厚度大于46nm的情况也是如此。换言之，当如在本发明中阈值电压低时，界面态密度可以有效减小。

在此，在本实例中，具有(03-38)面作为其主表面的SiC衬底被用作本发明实例3的衬底2。然而，本发明的发明人发现，可以通过使用具有(0-33-8)面作为其主表面的SiC衬底来实现阈值电压的进一步减小，从而有效实现界面态密度的进一步减小。

第三实例

在本实例中，检验通过减小阈值电压提高MOSFET中的迁移率的效果。

本发明实例8

在本发明实例8中，准备其中绝缘膜具有的厚度为37nm、阈值电压为1.8V且具有的沟道方向为<11-20>的MOSFET。应该注意，在本发明实例8中，在制造MOSFET的过程中，执行氮退火步骤(S50)。给MOSFET供给栅电压并且测量沟道迁移率。结果在图9中示出。

如图9中所示，本发明实例8的MOSFET具有的沟道迁移率为100cm²/Vs。在专利文献1的第四实例中，当沟道方向与本发明实例8中的沟道方向(<11-20>)相同时，迁移率最大为96cm²/Vs。据此发现，与专利文献1的MOSFET的沟道迁移率相比，本发明实例8的MOSFET的沟道迁移率提高。

如此，根据本实例，确认可以通过减小阈值电压来提高沟道迁移率。

第四实例

在本实例中，检验通过将MOSFET的亚阈值斜率设定为不大于0.4V/Decade来提高MOSFET中迁移率的效果。

本发明实例9、10

对于本发明实例9和10的MOSFET中的每一个，制造基本上如图10中所示的横向型MOSFET 3。

具体来讲，首先，在衬底准备步骤(S10)中，准备具有(03-38)面作为其主表面的4H-SiC衬底作为衬底2。

接着，在半导体层形成步骤(S20)中，形成具有的厚度为大致0.8μm并且具有的杂质浓度为1×10¹⁶cm^-3的p型SiC层作为半导体层31。p型SiC层的主表面对应于(03-38)面。

接着，在注入步骤(S30)中，使用SiO₂作为掩模材料。使用P作为n型杂质，形成具有杂质浓度为1×10¹⁹cm^-3的源区24和漏区29。同时，使用Al作为p型杂质，形成具有杂质浓度为1×10¹⁹cm^-3的接触区25。

在注入步骤(S30)之后，执行活化退火处理。活化退火处理的条件是：Ar气用作气氛气体，加热温度为1700-1800℃，并且加热时间为30分钟。

然后，在栅绝缘膜形成步骤(S40)中，在加热温度为1200℃并且加热时间在本发明实例9中为30分钟以及在本发明实例10中为45分钟的条件下，采用干氧化将栅氧化物膜形成为绝缘膜26。另外，执行表面清洁。

然后，在氮退火步骤(S50)中，在包括NO的气氛气体中，在本发明实例9中加热温度为1100℃以及在本发明实例10中为1200℃并且加热时间为120分钟的条件下，执行热处理。

接着，在电极形成步骤(S60)中，形成由多晶Si形成的栅电极、由Ni形成的源电极27和由Ni形成的漏电极12。

通过执行步骤(S10-S60)，制造出本发明实例9和10的MOSFET3。

比较例3

比较例3的MOSFET采用与制造本发明实例9的MOSFET的方式基本相同的方式来制造，但是不同之处在于，在衬底的主表面为(0001)面的条件下，没有执行氮退火步骤(S50)，并且在栅绝缘膜形成步骤(S40)中加热温度为1300℃并且加热时间为20分钟。

比较例4

比较例4的MOSFET采用与制造本发明实例9的MOSFET的方式基本相同的方式来制造，但是不同之处在于，衬底的主表面为(0001)面，在栅绝缘膜形成步骤(S40)中，加热温度为1300℃并且加热时间为30分钟，并且在氮退火步骤(S50)中，加热温度为1300℃并且加热时间为60分钟。

比较例5

比较例5的MOSFET采用与制造本发明实例9的MOSFET的方式基本相同的方式来制造，但是不同之处在于，衬底的主表面为(0001)面，在栅绝缘膜形成步骤(S40)中，加热温度为1300℃并且加热时间为30分钟，并且在氮退火步骤(S50)中，加热温度为1200℃并且加热时间为60分钟。

测量方法

测量本发明实例9和10以及比较实例3-5的MOSFET中的每个的迁移率和亚阈值斜率。

具体来讲，对于其迁移率，在源-漏电压V_DS＝0.1V的情况下施加栅电压V_G的同时测量源-漏电流IDS(测量栅电压依赖性)。然后，如下确定迁移率相对于栅电压的最大值：

沟道迁移率μ＝g_m×(L×d)/(W×ε×V_DS)，其中g_m＝(δI_DS)/(δV_G)，L表示栅长度，d表示氧化物膜的厚度，W表示栅宽度，并且ε表示氧化物膜的电容率。

如下测量亚阈值斜率。在源-漏电压V_DS＝0.1V的情况下施加栅电压V_G的同时，在源-漏电流I_DS相对于栅电压的半对数图线中的直线区域处的栅电压V_G等于或小于阈值电压的范围内，使用公式3测量亚阈值斜率。其结果在图11中示出。

如图11中所示，具有的亚阈值斜率均为0.4的本发明实例9和10的MOSFET实现不小于74(cm²/Vs)且不大于92(cm²/Vs)的高迁移率。另一方面，具有亚阈值斜率均为0.9-1.0的比较例3-5的MOSFET具有不小于2.5(cm²/Vs)且不大于20(cm²/Vs)的低迁移率。

如此，根据本实例，已发现，可以通过将亚阈值斜率设定为不大于0.4V/Decade来提高迁移率。

在本实例中，具有(03-38)面作为其主表面的SiC衬底被用作本发明实例9和10的衬底2，但是本发明的发明人已发现，当使用具有(0-33-8)面作为其主表面的SiC衬底时可以进一步提高迁移率。

第五实例

在本实例中，检验通过将亚阈值斜率设定为不大于0.4V/Decade使界面态密度减小的效果。

通常，如下根据亚阈值斜率(S值)确定界面态密度。在下述的公式4中，使用已知的绝缘膜电容C_ox和在强反转时耗尽层电容C_d(例如，根据在强反转时耗尽层的最大宽度来计算)确定在界面态密度D_it＝0时得到的理论S值。

[公式4]

$S\&equiv;\ln 10\&times;\frac{\mathrm{kT}}{q}(1+\frac{C_d+C_{\mathrm{it}}}{C_{\mathrm{OX}}})$

在公式4中，k表示玻尔兹曼常数，T表示绝对温度，C_d表示在强反转时耗尽层的电容，C_it表示界面态电容(C_it＝qD_it)并且C_ox表示氧化物膜电容。

通过比较公式4和第四实例中的S值，可以计算界面态电容C_it以推导出界面态密度D_it。然而，发现根据公式4确定的D_it没有那么精确。据此，在本实例中，图12所示的MOS电容器30被如下所述地制造。根据其电容/电压特性，以更高的精度确定并且检验界面态密度D_it。

本发明实例11

具体来讲，首先，使用与本发明实例9的衬底准备步骤(S10)中的衬底相类似的衬底作为衬底2。

接着，在衬底2上，形成与本发明实例9的半导体层形成步骤(S20)中的半导体层相类似的半导体层21。

然后，在半导体层21上，形成与本发明实例9的栅绝缘膜形成步骤(S40)中的绝缘膜相类似的绝缘膜26。

然后，以与本发明实例9中的方式类似的方式执行氮退火步骤(S50)，不同之处在于，加热温度为1100℃并且加热时间为60分钟。

然后，在绝缘膜26上，形成与本发明实例9的电极形成步骤(S60)中的栅电极相类似的栅电极10。另外，将Ni形成为背面接触电极18。

以此方式，制造出本发明实例11的MOS电容器。

比较例6

比较例6的MOS电容器采用与制造本发明实例11的MOS电容器的方式基本相同的方式来制造，但是不同之处在于，在栅绝缘膜形成步骤(S40)中，加热温度为1200℃并且加热时间为30分钟，并且没有执行氮退火步骤(S50)。

比较例7

比较例7的MOS电容器采用与制造本发明实例11的MOS电容器的方式基本相同的方式来制造，但是不同之处在于，衬底的主表面为(0001)面，并且在氮退火步骤(S50)中，加热温度为1300℃并且加热时间为60分钟。

测量方法

测量本发明实例11以及比较例6和7的MOS电容器中的每个的能量和界面态密度。应该注意，这里的能量是指关于MOS界面(半导体层21和绝缘膜26之间的界面)的半导体层侧的导带底部的带隙能量。

采用高低法，根据电容C/电压V特性来测量界面态密度。结果在图13中示出。

如图13中所示，在本发明实例11的MOS电容器中，MOS界面处的界面态低。根据这一事实，发现使用包括氮原子的气体作为气氛气体对绝缘膜26进行热处理，由此使界面态密度减小。

另外，当在用于本发明实例11的MOS电容器的条件下制造MOSFET时，MOSFET具有的亚阈值斜率不大于0.4。如此，发现可以通过将亚阈值斜率设定为不大于0.4来减小界面态密度。

这种界面态密度的减小被认为是提供了以下效果。也就是说，可以减少对源和漏之间的电流没有贡献的并且捕获于界面态的反转电子。这样可以减小施加的栅电压，即阈值电压，所述栅电压被需要以形成让电流充分在源和漏之间流动所必需的反转沟道电子。因为，可以通过将亚阈值斜率设定为不大于0.4来减小界面态密度。如此，可以认为其中的迁移率有所提高。

另一方面，在比较例6和7的MOS电容器中，MOS界面处的界面态高。当在用于比较例6和7的MOS电容器的条件下制造MOSFET时，MOSFET具有的亚阈值斜率大于0.4。因此，因为当反转沟道电子被捕获在MOS界面时，MOSFET中的迁移率减小并且它们因此表现为固定的负电荷，所以认为阈值电压大。在上述专利文献1中，如比较例6中一样，没有执行氮退火步骤(S50)。因此，认为在专利文献1中，界面态密度与比较例6中的界面态密度一样大。因此，可以说在专利文献1的MOSFET中几乎没有以高再现性实现高迁移率。

如上所述，根据本实例，发现通过将亚阈值斜率设定为不大于0.4V/Decade，界面态密度可以减小以提高迁移率。此外，认为可以高再现性实现这种大沟道迁移率。

第六实例

在本实例中，检验通过减小界面态密度使迁移率提高的效果。

准备本发明实例9和第四实例中描述的比较例3和5的MOS电容器。在本发明实例9、比较例9和比较例11的MOS电容器中的每个中，受主密度为1×10¹⁶cm^-3并且绝缘膜具有的厚度为40nm。

向本发明实例9、比较例3和比较例5的MOSFET中的每个供给栅电压并且测量其沟道迁移率。另外，发现在与比较例3和比较例5的条件相同的条件下制造的MOS电容器中的界面态密度。结果，沟道迁移率和界面态密度之间的关系在图14中示出。

如图14中所示，本发明实例9具有的迁移率高于比较例3和5这两者的迁移率，其中，比较例3和5具有的界面态密度均高于本发明实例9的界面态密度。另外，根据图14发现，界面态密度越低，沟道迁移率越高。

如上所述，发现当界面态密度可以减小时迁移率可以提高。据此发现，如上所述，通过减小本发明的阈值电压和亚阈值斜率，可以有效提高迁移率。

虽然之前已经描述了本发明的实施例和实例，但是初衷是希望合适地组合这些实施例和实例的特征。除此之外，本文公开的实施例和实例是示例性的并且在任何方面都是非限制性的。本发明的范围受权利要求的条目限制，而非受上述实施例限制，并且旨在包括等价于权利要求条目的含义和范围内的任何修改形式。

工业应用性

本发明有利地应用于其中由SiC制成的半导体层被形成为与绝缘膜接触的MOSFET。

附图标记的描述

1、3：MOSFET；2：衬底；10：栅电极；12：漏电极；18：背面接触电极；21、31：半导体层；23：阱区；24：源区；25：接触区；26：绝缘膜；27：源电极；28：层间绝缘膜；29：漏区；30：MOS电容器。

Claims (22)

1.一种MOSFET(1，3)，其包括：

碳化硅衬底(2)，所述碳化硅衬底的主表面相对于{0001}面具有不小于50°且不大于65°的偏离角；

半导体层(21，31)，所述半导体层(21，31)形成在所述碳化硅衬底(2)的所述主表面上；以及

绝缘膜(26)，所述绝缘膜(26)形成为与所述半导体层(21，31)的表面相接触并且具有不小于30nm且不大于46nm的厚度，

所述MOSFET(1，3)具有不大于2.3V的阈值电压。

2.根据权利要求1所述的MOSFET(1，3)，其中，

所述MOSFET(1，3)具有不大于0.4V的亚阈值斜率。

3.根据权利要求1所述的MOSFET(1，3)，其还包括一包含氮原子并且夹在所述半导体层(21，31)和所述绝缘膜(26)之间的区域。

4.根据权利要求3所述的MOSFET(1，3)，其中，

在距离所述半导体层(21，31)和所述绝缘膜(26)之间的界面10nm或更近的部分处的所述区域中，氮浓度的最大值为1×10²¹cm^-3或更大。

5.根据权利要求1所述的MOSFET(1，3)，其中，

所述半导体层(21，31)由碳化硅形成。

6.根据权利要求1所述的MOSFET(1，3)，其中，

所述碳化硅衬底(2)的所述主表面具有在<11-20>方向的±5°范围内的偏离取向。

7.根据权利要求1所述的MOSFET(1，3)，其中，

所述碳化硅衬底(2)的所述主表面具有在<01-10>方向的±5°范围内的偏离取向。

8.根据权利要求7所述的MOSFET(1，3)，其中，

所述碳化硅衬底(2)的所述主表面的面取向相对于面取向{03-38}具有不小于-3°且不大于+5°的偏离角。

9.根据权利要求7所述的MOSFET(1，3)，其中，

所述碳化硅衬底(2)的所述主表面相对于在<01-10>方向上的(0-33-8)面具有不小于-3°且不大于+5°的偏离角。

10.一种MOSFET(1，3)，其包括：

碳化硅衬底(2)，所述碳化硅衬底的主表面相对于{0001}面具有不小于50°且不大于65°的偏离角；

半导体层(21，31)，所述半导体层(21，31)形成在所述碳化硅衬底(2)的所述主表面上；以及

绝缘膜(26)，所述绝缘膜(26)形成为与所述半导体层(21，31)的表面相接触并且具有大于46nm且不大于100nm的厚度，

所述MOSFET(1，3)具有大于2.3V且不大于4.9V的阈值电压。

11.根据权利要求10所述的MOSFET(1，3)，其中，

所述MOSFET(1，3)具有不大于0.4V的亚阈值斜率。

12.根据权利要求10所述的MOSFET(1，3)，其还包括一包含氮原子并且夹在所述半导体层(21，31)和所述绝缘膜(26)之间的区域。

13.根据权利要求12所述的MOSFET(1，3)，其中，

在距离所述半导体层(21，31)和所述绝缘膜(26)之间的界面10nm或更近的部分处的所述区域中，氮浓度的最大值为1×10²¹cm^-3或更大。

14.根据权利要求10所述的MOSFET(1，3)，其中，

所述半导体层(21，31)由碳化硅形成。

15.根据权利要求10所述的MOSFET(1，3)，其中，

所述碳化硅衬底(2)的所述主表面具有在<11-20>方向的±5°范围内的偏离取向。

16.根据权利要求10所述的MOSFET(1，3)，其中，

所述碳化硅衬底(2)的所述主表面具有在<01-10>方向的±5°范围内的偏离取向。

17.根据权利要求16所述的MOSFET(1，3)，其中，

所述碳化硅衬底(2)的所述主表面的面取向相对于面取向{03-38}具有不小于-3°且不大于+5°的偏离角。

18.根据权利要求16所述的MOSFET(1，3)，其中，

所述碳化硅衬底(2)的所述主表面相对于在<01-10>方向上的(0-33-8)面具有不小于-3°且不大于+5°的偏离角。

19.一种用于制造MOSFET(1，3)的方法，包括以下各步骤：

准备碳化硅衬底(2)，所述碳化硅衬底的主表面相对于{0001}面具有不小于50°且不大于65°的偏离角；

在所述碳化硅衬底(2)的所述主表面上形成半导体层(21，31)；以及

形成与所述半导体层(21，31)的表面相接触并且具有不小于30nm且不大于46nm的厚度的绝缘膜(26)，

所述MOSFET(1，3)具有2.3V或更小的阈值电压。

20.根据权利要求19所述的用于制造MOSFET(1，3)的方法，其中，形成所述绝缘膜(26)的步骤包括如下各步骤：

通过干氧化形成所述绝缘膜(26)；以及

使用包含氮原子的气体作为气氛气体对所述绝缘膜(26)进行热处理。

21.一种用于制造MOSFET(1，3)的方法，包括如下各步骤：

准备碳化硅衬底(2)，所述碳化硅衬底的主表面相对于{0001}面具有不小于50°且不大于65°的偏离角；

在所述碳化硅衬底(2)的所述主表面上形成半导体层(21，31)；以及

形成与所述半导体层(21，31)的表面相接触并且具有大于46nm且不大于100nm的厚度的绝缘膜(26)，

所述MOSFET(1，3)具有大于2.3V且不大于4.9V的阈值电压。

22.根据权利要求21所述的用于制造MOSFET(1，3)的方法，其中，形成所述绝缘膜(26)的步骤包括如下各步骤：

通过干氧化形成所述绝缘膜(26)；以及

使用包含氮原子的气体作为气氛气体对所述绝缘膜(26)进行热处理。

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