TW201044586A - Mosfet and method for manufacturing mosfet - Google Patents
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201044586 六、發明說明： 【發明所屬之技術領域】 本發明係關於MOSFET(metal oxide semiconductor field effect transistor，金氧半場效電晶體）及MOSFET之製造方 法。 【先前技術】 先前，使用有碳化矽（SiC)之半導體裝置廣為人知（例如 國際公開WO 01/018872號說明書（以下，稱作專利文獻1))。 專利文獻1中記載有使用面方位大致為{03-38}且4H (Hexagonal，六方晶）型多型之SiC基板形成MOS型場效電 晶體（MOSFET : Metal-Oxide-Semiconductor Field-effect Transistor)。又記載有於該MOSFET中藉由乾式氧化（熱氧 化）而形成閘極氧化膜。上述專利文獻1中，記載有可於此 種MOSFET中實現較大之通道遷移率（約1〇〇 Cm2/Vs)。 先前技術文獻 專利文獻 專利文獻1國際公開第01/018872號說明書 【發明内容】 然而，本發明者進行研究之結果發現，於上述MOSFET 中有時通道遷移率並不十分大。於通道遷移率不大之情形 時，無法穩定地發揮使用有SiC之半導體裝置之優異特 性。 本發明係為解決上述問題而完成者，本發明之目的在 於，提供一種使通道遷移率提高之MOSFET及MOSFET之 147206.doc 201044586 製造方法。 解決問題之技術手段 本發明者為了如上述般於MOSFET中再現性佳地實現較 大之通道遷移率，而對通道遷移率變小之原因進行積極研 究之結果完成本發明。即’發現通道遷移率變小之原因在 於，閘極絕緣膜與位於該閘極絕緣膜下之半導體膜之 界面上所存在之陷阱（以下，亦稱作界面能階或界面能階 密度）。由此，本發明者為實現可將該界面能階之影響降 低之MOSFET而進行積極研究之結果而發現了本發明。 即，本發明之一方面之MOSFET包括：碳化矽（Sic)基 板’其具有相對於{0001}面之偏離角為50。以上且65。以下 之主面；半導體層，其形成於Sic基板之主面上；及絕緣 膜，其以接觸於半導體層之表面之方式形成，且具有3〇 nm以上且46 nm以下之厚度；且，其閾值電壓為2 3 v以 下。 本發明之一方面之MOSFET之製造方法包括如下步驟： 準備具有相對於{0001}面之偏離角為50。以上且65。以下之 主面之碳化矽（SiC)基板；於SiC基板之主面上形成半導體 層，及以接觸於半導體層之表面之方式，形成具有3〇 nm 以上且46 nm以下之厚度之絕緣膜；且該MOSFET之閾值 電壓為2.3 V以下。 本發明之另一方面之MOSFET包括：碳化矽（sic)基板， 其具有相對於{〇〇〇1}面之偏離角為50。以上且65。以下之主 面；半導體層，其形成於SiC基板之主面上；及絕緣膜， 147206.doc 201044586 其以接觸於半導體層之表面之方式形成，且具有超過46 nm且為100 nm以下之厚度；且，其閾值電壓超過2·3 乂且 為4.9 V以下。 本發明之另一方面之MOSFET之製造方法包括如下步 驟：準備具有相對於{0001}面之偏離角為5〇。以上且65。以 下之主面之碳化矽（sic)基板；於Sic基板之主面上形成半 導體層；及以接觸於半導體層之表面之方式，形成具有超 〇 過46 nm且為100 nnm下之厚度之絕緣膜；且該m〇sfet 之閾值電壓超過2.3 V且為4.9 V以下。 本發月者著眼於與界面能階有關係之閾值電壓，對提高 遷移率之閾值電壓之範圍進行積極研究。其結果發現：於 :緣膜之厚度為30 nm以上且46喊下之情形時使閨值電 壓為2.3 V以下，而於絕緣膜之厚度超過46 nm且為1〇〇 nm 以下之情形時使閾值電壓超過2 3 v且為49 ^下，藉此 可再現性佳地降低絕緣膜與半導體層之界面附近之界面能 ❹㉟密度°藉此’可於半導體層之與絕緣膜對向之區域中， 抑制成為反轉通道層之載子之大部分被界面能階捕獲。因 .此，可提高通道遷移率。 、再者。’將偏離角之下限設為5〇。之原因在於，自偏離角 = 43.3之（〇i_l4)面至偏離角為515。之（Μ·。）面觀察到隨 ^ 角之杧大而载子遷移率顯著增大，又於上述（01-14) 至（〇1 13)面之間之偏離角範圍内不存在自然面。 62將偏離角之上限設為65。之原因在於’自偏離角為 之（〇1 12)面至偏離角為9〇。之（〇ι_ι〇)面觀察到隨著偏 147206.doc 201044586 離角之增大而载子遷移率顯著減少，又，於上述⑼_i2)面 至(01-10)面之間之偏離角範圍内不存在自然面。 :此’上述厂閾值電壓」係指受體密度換算為lxl0 cm時之閾值電塵。 上述-方面及其他方面之刪FET巾，較好的是次臨界 斜率為0.4V以下。 本發明者進而著眼於與界面能階有關係之次臨界斜率， 對提高遷料之次臨界斜率之範圍進行餘研究。其結果 發現：可藉由將次臨界斜率設為〇.4 V/DecadeWT，而再 現性佳地降低絕緣膜與半導體層之界㈣近之界面能階密 度。藉此，可於半導體層之與絕緣膜對向之區域中，抑制 成為反轉通道層之載子之大部分被界面能階捕獲。因此， 可進一步提高通道遷移率。 上述一方面及其他方面之M〇SFET中較好的是，於半 導體層與絕緣膜之間更包括包含氮原子之區域。 上述一方面及其他方面之M〇SFET中較好的是，自半 ‘體層與絕緣膜之界面起1〇 nm以内之區域的氮濃度之最 大值為lxlO21 cnT3以上。 上述一方面及其他方面2M〇SFET之製造方法中，較好 的是，形成絕緣膜之步驟包括如下步驟：藉由乾式氧化而 形成絕緣膜；及使用含有氮原子之氣體作為環境氣體對絕 緣膜進行熱處理。 本發明者發現，可藉由提高半導體層與絕緣膜之界面附 近之氮原子濃度而降低界面能階之影響。因此，可實現進 147206.doc 201044586 一步提高通道遷移率之MOSFET。 上述一方面及其他方面之MOSFET中，較好的是，半導 體層包含SiC。就SiC而言，帶隙較大，又最大絕緣擊穿電 場及熱傳導率與矽（Si)相比而較大，另一方面，載子之遷 移率與矽同程度地大，電子之飽和漂移速度及耐壓較大。 因此’可實現高效率化、高電壓化、及大電容化之 MOSFET。 ◎ 上述一方面及其他方面之MOSFET中，上述SiC基板之 主面之偏離方位亦可為<11 _2〇>方向±5。以下之範圍。 <11-20>方向係SiC基板上之代表性之偏離方位。而且， 藉由將基板之製造步鄉中之切片加工之偏差等所引起之偏 離方位的偏差設為±5。，可使對SiC基板上形成磊晶層等變 得容易’從而可容易地實施製造MOSFET。 上述一方面及其他方面2M〇SFET*，上述Sic基板之 主面之偏離方位亦可為<〇1_1〇>方向土5。以下之範圍。 Ο 與上述〈丨1·20〉方向相同，<01-1 〇>方向係SiC基板上之 代表性的偏離方位。而且，藉由將基板之製造步驟中之切 .片加工之偏差等所引起之偏離方位的偏差設為±5。，可使 對SiC基板上形成磊晶層等變得容易，從而可容易地實施 製造 MOSFET。 上述一方面及其他方面之]^〇81^11中，上述Sic基板之 主面之面方位可設為相對於面方位{〇3_38}之偏離角為 以上且+5。以下。 藉此了更進步k鬲通道遷移率。於此，將；)：目對於面 147206.doc 201044586 方位{03·38}之偏離角設為_3。以上且+5。以下係基於對通道 遷移率與該偏離角之關係進行調查之結果得知，於該範圍 内可獲得尤其向之通道遷移率。 於此，「相對於面方位{03_38}之偏離角為_3。以上且+5。 以下」之狀態係指：上述主面之法線投向在<〇〇〇1>方向及 作為偏離方位之基準之<01_1〇>方向所展開之丨面的正射 影、與{〇3-38}面之法線所成之角度為-3。以上且+5。以下； 該偏離角之#號係於上述正射影接近平行於<〇ι_ι〇>方向 之情形時為正，而於上述正射影接近平行於<〇〇〇ι>方向之 情形時為負。 再者，上述主面之面方位更好的是大體上為（Μ—π》， 上述主面之面方位進而好的是{〇3_38}。於此，主面之面 方位大體上為{03-38}，係指於考量到基板之加工精度等 而於大體上視作面方位為{〇3_38}之偏離角之範圍内包含 基板之主面之面方位的情形，作為該情形時之偏離角之範 圍，例如係相對於{03-38}之偏離角為士2。之範圍。藉此， 可更進一步提高上述通道遷移率。 上述一方面及其他方面之M0SFET中，上述sic基板之 主面相對於<01_10>方向之（〇_33_8)面之偏離角亦可為_3〇以 上且+5〇。 藉由採用在{03-38}面中尤其在接近於c(碳）面側之面即 (0 33 8)面之面上形成半導體層及絕緣膜之構造，可大幅 提高載子遷移率。 ;此本案中將六方晶之單晶碳化石夕之（〇〇〇 1 )面定義為 147206.doc 201044586 石夕面’且將（000-1)面定義為碳面。又，相 々日對於「<〇M〇；> 方向之（0-33-8)面之偏離角」，係指上述主 之法線向在 <000-1>方向及作為偏離方位之基準之 ·ιυ>方向所展開 之平面之正射影、與（0-33_8)面之法線所成之角度，該偏 離角之符號係於上述正射影接近平行於<〇1_1〇>方向之，产 形時為正，而於上述正射影接近平行於<〇〇〇_1；>方向之^ 形時為負。而且，上述之相對於<〇1_1〇>方向之 Ο
之偏離角為-3。以上且+5。以下之主面，孫共# + 人卜之王面，係指該主面於碳化 矽結晶中滿足上述條件之碳面側之面。再者，本案中（〇_ 3 3 - 8 )面包含因用以規定結晶面之軸之設定而表現不同的等 價之碳面側之面，且不包含矽面側之面。 發明之效果 以上，根據本發明之M〇SFET及其製造方法，於絕緣膜 之厚度為30 nm以上且46職以下之情形時使閾值電壓為 2.3 V以下，而於絕緣膜之厚度超過46 nm且為10〇 nm以下 ^情形時使閾值電壓超過2.3 V且為4·9 v以下，藉此可提 焉通道遷移率。 【實施方式】 以下基於圖式對本發明之實施形態進行說明。再者， 於以下之圖式中’對於同—或相當之部分標註同-參照編 號不重複其。兄明。又，本說明書中，以[]表示個別方 位’以<> 表示集合方位，以0表示個別面，以{}表示集合 面。又’關於負指數’於結晶學上，將「-」（橫線）附於數 字上’本說明書中’於數字之前附上負符號。 147206.doc 201044586 參照圖1對本發明之一實施形態之MOSFET1進行說明。 本貫施形態之M0SFET1係立式M0SFET。 M0SFET1包括基板2、半導體層21、井區域23、源極區 域24、接觸區域25、絕緣膜26、閘極電極1 〇、源極電極 27、層間絕緣膜28及汲極電極12。 基板2係例如n+SiC基板。基板2具有相對於{0001丨面之 偏離角為50°以上且65。以下、較好的是作為{〇3_38丨面之主 面。於此，如圖2所示，{03-38}面係指相對於{〇〇01}面而 具有約55°(54.7。）之斜率之面。換言之，{〇3_38}面係指相 對於<0001>軸方向而具有約35。（35.3。）之斜率之面。 再者’基板2之主面之偏離方位既可為方向土5。 以下之範圍’亦可為方向±5。以下之範圍。又基 板2之主面之面方位亦可相對於面方位丨〇3 3 8丨之偏離角 為-3。以上且+5。以下。又，基板2之主面相對於<〇1_1〇>方 向之（0-33-8)面之偏離角亦可為_3。以上且+ 5。以下。此等情 形時，可提高通道遷移率。尤其，可藉由將基板2之主面 之面方位設為（0-33-8)，而進一步提高通道遷移率。 於基板2之主面上形成包含例如Sic之半導體層21。 井區域23以與半導體層21形成pn接面之方式，位於半導體 層21之主面之一部分上。井區域23為例如卩型Sic。源極區 域24以與井區域23形成pn接面之方式，位於井區域23内之 主面之一部分上。源極區域24為例如SiC。接觸區域25以 與源極區域24形成pn接面之方式，位於井區域23内之主面 之一部分上。接觸區域25為例如SiC。 I47206.doc -10- 201044586 又，半導體層21係與源極區域24相同之導電型（n)，且 具有較源極區域24低之雜質濃度。半導體層21具有例如1〇 μπι之厚度。再者，半導體層21與源極區域24之雜質濃声 之高低並無特別限定。源極區域24之雜質濃度較好的是高 於半導體層21之雜質濃度，例如具有lx 1〇18 cm·3〜lx 1()20 cm·3之雜質濃度。作為n型雜質，可使用例如氮（N)、鱗（p) 等。
又’井區域23係與半導體層21不同之第2導電型（p)。作 為p型雜質，可使用例如鋁（A1)、硼（B)等。井區域23具有 例如5 X 1015 cm-3〜5 X 1 018 cm-3之雜質濃度。 由井區域23之源極區域24與半導體層21所夾持之區域成 為MOSFET1之通道。本實施形態中’以形成n通道之方式 規定導電型，但亦可以形成ρ通道之方式，與上述内容相 反地規定第1及第2導電型。 絕緣膜26係用以使半導體層21與閘極電極1〇絕緣者，以 接觸之方式形成於源極區域2 4與半導體層2丨所夾持之至少 井區域23上。絕緣膜26具有3〇 nm以上且1〇〇 nm#下之厚 度0 閘極電極H)形成於絕緣膜26上，以至少對向於源極區3 24與半導體層21所央持之井區如之方式形成。再者^ 極電極1G若以對向之方切献位於源極㈣冲半導旁 層21之間之井區域23上，則亦可進而形成於其他區域上。 以電性連接於源極區域24及接觸區域25之方式，於源本 區域24及接觸區域25上形成有源極電極27。該源極電極2 147206.doc 201044586 藉由絕緣膜2 6而與閘極電極丨〇電性絕緣。 又’以電性連接於基板2之方式，於基板2之、與半導體 層21接觸之面之相反側之面上形成有汲極電極12。 於絕緣膜26之厚度為30 nm以上且46 nm以下之情形時， MOSFET1之閾值電壓為2 3 v以下，較好的是丨5 v以上且 2.3 V以下。於絕緣膜26之厚度超過46打爪且為100 nm以下 之厚度之情形時，MOSFET之閾值電壓超過2.3 V且為4.9 V以下，較好的是2.5 V以上且4.9 V以下。藉此，可降低界 面能階密度，從而可使遷移率變大。 於此，對上述閾值電壓進行說明。閾值電壓係指為於通 道内形成強反轉狀態之反轉通道層所必需之最小閘極電 壓。當將ε。設為真空之介電常數、將·設為SiC之介電常 數、將k設為玻耳茲曼常數、將τ設為絕對溫度、將受體密 度》又為Na將本徵載子密度設為ni、將絕緣膜電容設為 Cox、將q設為基本電荷、將功函數差設為K、將有致 固定電荷設為Q咐時，閾值電壓Vth以下述式丨表示。
(式1)
於將ddX设為絕緣膜之厚度、將ε 數時，式1中之VQeff以下述式2表示。 [數2]
147206.doc (式2) -12- 201044586 又，MOSFET1之次臨界斜率較好的是〇 4 v/Deca心以 下。藉此，可進-步降低界面能階密度，％而可使遷移率 變得更大。 於此，對上述次臨界斜率進行說明。「次臨界斜率（亦稱 作次臨界擺幅、S值等）」，係指於閾值電壓以下，使流通 於源極·沒極間之電流增大一位數所必需之閘極電壓：將 Ο 〇 閘極電壓設為VG、將汲極電流設為匕時，次臨界斜率以下 述式3表示。 [數3] S slnlO^
dVG d{\nID) (式3) 又’於半導體層21與絕緣義之界面上，較好的是形成 有包含氮原子之區域。例如，自半導體層㈣絕緣膜％之 界面起1〇·以内之區域之氮濃度的最大值較好的是
Ix’W以上。該情形時，可使具有通道長度之通道區 域（半導體層21與井區域23之間之區域）之遷移率（通道遷移 率）成為十分大之值。 其原因推判如下。即，於藉由熱氧化等而形成絕緣膜26 之情形時，會於絕緣膜26與半導體層21之界面上形成多個 界面能階。而如此-來會使通道區域之通道遷移率變得極 針對》亥問題，如上述般藉由向該絕緣膜％與半導體層 21之界面區域導入氮原子’可降低上述之界面能階之影響 而提兩通道遷移率。 耘而，對本實施形態之M〇SFET1之製造方法進行說 147206.doc •13· 201044586 明。 首先，如圓3所示，實施基板準備步驟（s 1 〇)。該步驟 中’準備導電型為η型之SiC基板作為基板2，該SiC基板係 以相對於面方位{00〇1}之偏離角為5〇。以上且65。以下、例 如面方位為（03-38)或（0-33-8)之面作為主面。此種基板可 藉由如下方法而獲得，即自例如將（0001)面設為主面之晶 鈦，以（03-3 8)面或（0-33-8)面作為主面而露出之方式切割 出基板2。該步驟中’自使所製造之MOSFET1之通道遷移 率進步提尚之觀點考慮，尤其好的是準備（0-33-8)面為 主面之基板2。又，作為該基板2，亦可使用例如基板之比 廷阻為0.02 Qcm之基板。 人，貫施半導體層形成步驟（S2〇)。具體而言，如圖4 斤丁於基板2之主面上形成半導體層21。半導體層21包 含例如導電型為n型之Sic ’其厚度為1〇 _。又，作為半 層21中之η型雜質之濃度，可使用lxio16 em_3之值。 然後’實施注入步驟（㈣）。具體而言，將使用光微影 d而形成之氧化膜用作遮罩，向半導體層21注入導電 型4P型之雜質(例如A1)，藉此如圖5所示形成井區域23。 X將所使用之氧化膜去除之後，再次㈣光微影及触刻 r:具：新圖案之氧化膜。然後，將該氧化膜設為遮 定之區域注入n型導電性雜質(例如p)，藉此形成 源極區域24。又 凡 型之導電性潍方法’藉由注入導電型為p 之構造。才貝而形成接觸區域25。其結果獲得圖5所示 147206.doc -14- 201044586 於此注入步驟（S30)之後，進行活化退火處理。作為兮 活化退火處理可使用例如氬（Ar)氣體作為環境氣體，且使 用加熱溫度1700〜1800。(：、加埶拄Μ 、 、 加熟時間3〇分鐘之條件。藉由 活化退火’可使離子注入區域之雜曾、、去养 雜質活化，並且可進行結 晶性之恢復。 其次，實施閘極絕緣膜形成步驟（S4〇)。所形成之絕緣 膜26之厚度為30 nm以上且1〇〇 nm以下。
具體而言，如圖6所示，以覆蓋於半導體層21、井區域 23、源極區域24及接觸區域25±之方式形成絕緣膜％。作 為用以形成該絕緣膜26之條件，例如亦可進行乾式氧化 (熱氧化）。作為該乾式氧化之條件，例如可使用加熱=度 1200°C、加熱時間30分鐘之條件。 繼而，實施氮退火步驟（S50)。#體而t，作為環境氣 體而使用例如一氧化氮（N0)氣體、—氧化二氮（N2〇)氣體 等含有氮（N)原子之氣艟作為環境氣體來進行熱處理。環 境氣體較好的是氮氧化物。 作為熱處理條件而可使用如下條件：例如將加熱溫度設 為llOOt以上且1300°c以下，將加熱時間設為3〇分鐘以上 且120分鐘以下。其結果’可於絕緣骐26與下層之半導體 層21、井區域23、源極區域24、接觸區域25之間之界面附 近導入亂原子。 又，於該氮退火步驟（S50)之後，進而亦可進行使用惰 性氣體即Ar氣體之退火。具體而言，亦可使用Ar氣體作為 環境氣體’且使用將加熱溫度設為ll〇(TC、將加熱時間設 147206.doc -15- 201044586 為60分鐘之條件。 又’於該氮退火步驟之後，進而亦可進 清洗、RCA清料表面清洗。 ^ 其次，實施電極形成步驟（S60)。具體而言，藉由CVD (Chemical Vapor Dep〇siti〇n :化學氣相沉積）法等於絕緣 膜26上形成高濃度n型多晶Si等之應成為閘極電極1〇之 層。使用光微影法，於該層上形成抗钮劑膜，該抗敍劑膜 具有使應成為閘極電極1〇之區域以外之區域為開口之圖 案。將該抗蝕劑膜用作遮罩，藉由工仙 Etching:反應性離子蝕刻）等將自圖案露出之層去除。藉 此’如圖7所示可形成閘極電極10。 然後’以覆蓋閘極電極U)之方式，藉由CVD法等形成包 含SA等之應成為層間絕緣膜28之絕緣膜。亦可藉由例如 CVD法、或者電漿㈣法而沈積氧化矽(si〇2”氮化矽 (si^4)。作為以例如電漿CVD法沈積si〇2之條件，亦可使 用四乙氧基石夕烧（TEOS ’ tetraeth〇Xysiw)與氧（〇2)之原料 氣體’以加熱溫度35(TC沈積例如i㈣。使用光微影法， 於該絕緣膜上形成抗蚀劑膜，該抗钱劑膜具有使應成為層 間絕緣膜28之區域以外之區域為開口之圖案。使用該抗姓 劑膜作為遮罩’藉由RIE料自圖案露出之絕緣膜去除。 藉此’如圖7所示可形成具有開口部之層〜，絕緣膜以。 其次Μ吏用光微影法，於層間絕緣膜28上形成抗餘劑 膜’該抗㈣膜具有使源極區域24之—部分及接觸區域Μ 為開口之圖案。於圖案及抗餘劑上形成Ni等之導體膜。其 147206.doc 201044586 後’將抗敍劑去险「备丨施、 '、（$離）’猎此可形成與自絕緣膜26及層 間絕緣膜28開口之调瑞F θ u D ± <源極Q域24及接觸區域25接觸之源極電 的°卩刀。又，於基板2之背面上形成汲極電極12。 ^極電極12可使用例如鎳（Ni)。於形成源極電極”及〉及極 電極12之& $行例如用以合金化之熱處理。藉此，如圖 • 7所示可形成源極電極27之一部分及汲極電極… “然後，於先岫形成之一部分源極電極27上形成 上部源極 〇 電極27。上部源極電極27可使用例如剝離、姓刻等而形 成。藉此，可製造出圖i所示之M〇SFET1。 如以上所說明般，本實施形態2M0SFET1包括：sic基 板2 ’其具有相對於{〇〇〇1}面之偏離角為5〇。以上且以。以 .下之主面、較好的是{〇3_38}面；半導體層21，其形成於 SiC基板2上；及絕緣膜26，其以接觸於半導體層21之表面 之方式形成。絕緣膜26之厚度為3〇 nm以上且46 nm以下之 情形時，閾值電壓為2·3 V以下，而於絕緣膜26之厚度超 〇 過46 nm且為100 nm以下之情形時’閾值電壓超過2.3 V且 為4.9 V以下。 .又’本實施形態之MOSFET1之製造方法包括：基板準 備步驟（S10)，準備具有相對於{〇〇〇1丨面之偏離角為5〇0以 上且65。以下之主面、較好的是具有{〇3_38}面作為主面之 SiC基板2 ;半導體層形成步驟（S2〇)，於Sic基板2上形成 半導體層21 ;及閘極絕緣膜形成步驟（§ 4 〇 )，以接觸於半 導體層21之表面之方式形成絕緣膜26。於絕緣膜26之厚度 為30 nm以上且46 nm以下之情形時，閾值電壓為2.3 V以 147206.doc -17· 201044586 下，而於絕緣膜26之厚度超過46 nm且為1〇〇 nm以下之情 形時，閾值電壓超過2.3 V且為4.9 V以下。 本發明者發現：於絕緣膜26之厚度為3〇 nm以上且46 nm 以下之情形時使閾值電壓為2.3 v以下，而於絕緣膜％之 厚度超過46 nm且為100 nma下之情形時使閾值電壓超過 3 V且為4.9 V以下，藉此可有效果地降低絕緣膜％與半 導體層21之界面附近之界面能階密度。藉此，可於半導體 層21之與絕緣膜26對向之區域中，抑制成為反轉通道層之 載子之大部分被界面能階捕獲。進而，可抑制捕獲之載子 作為固定f荷而動作。因此，可維持較小之閘極電極之施 加電壓（閾值電壓），使載子之大部分有利於源極_汲極間之 電流。因此，可獲得能提高通道遷移率2M〇sfeti。如 此，本實施形態中，可再現性佳地實現較大之通道遷移 率’因此可穩定地發揮MOSFET1之優異特性。 實施例1 本實施例中，對絕緣膜之厚度與閾值電壓之關係進行調 查。 (本發明例1〜7) 本發明例1〜7係於圖i所示之以下條件之1^〇817£丁之構造 中，模擬絕緣膜26之厚度為30 nm以上且1〇〇 nm#下時之 閾值電壓。再者，本發明例卜7中，設為實施了氮退火步 驟（S50)之MOSFET。又，將Sic基板之主表面設為（〇3·38)
面。將受體密度設為lxl〇“ cm_3。將閘極電極設為多晶 Si。將被界面能階捕獲之電子之固定電荷密度設為I 147206.doc • 18- 201044586 5χ 10 u cm-2。將通道方向（汲極電流流動之方向）設為 <】】_ 20>方向。將其結果示於下述表1中。 (比較例1) 比較例1係於圖1所示之MOSFET之構造中，使用具有相 對於（0001)面之偏離角為8。之主表面之SiC基板。因此，將 比較例1之被界面能階捕獲之電子之固定電荷密度設為 Qeff-2X 1 〇12 cm 2。將其結果示於下述表1中。 〇
147206.doc -19· 201044586 趁jj 00 (N ¥ 〇 (N 1 1 ! 1 1 1 bo、 -D cn s 辆3 in ui ο οο^ ί—Η ο ¥ ο 1 1 1 1 1 1 -Ο 擊 I®5 Ο rn in Ο p Ο) 1 Η <Ν 〇5 r4 ΓΛ 寸 寸· r· Η (Ν m 寸 ir> t> 〇 軍 命 Φ 〇〇 °? -4 4 4 -4 4 •4 4 S 時 /^s 100(nm) m 寸 in s s α § -20- 147206.doc 201044586 (比較例2) 比較例2 ♦，將上述專利文獻〗之實施例4中絕緣膜之厚 又為46 nm、且通道方向為 <丨i_2〇>2M〇SFE丁設為比較例2 之MOSFET。 具體而§，上述專利文獻1之實施例4之MOSFET中記載 有絕緣膜之厚度為35〜46 nm，且受體密度為5xl〇!5 cm-3。 該專利文獻1中未實施氮退火步驟（s 5 〇)。於該專利文獻1 ◎ iM0SFET中，當將受體密度換算為lxl〇u cm·3時，可估 异出被界面能階捕獲之電子之固定電荷密度為 7_5χ10η cm_2。由此，將上述專利文獻丨之圖u中記栽之閾 值電壓2.3〜2.5 V，轉換為受體密度換算為卜丨…6 em·3時之 閾值電壓。將其結果示於下述表2中。 〇 147206.doc -21 - 201044586 【κ〕 03 a ο VO "ο r—Η X 1 < 衡 韜 Μ 2.8(V) 2.7(V) 2.6(V) Π3 m 'a ο V) "ο 1 ( X m m 韜 <k( 2.4(V) 2.3(V) 2.3(V) 絕緣膜之厚度 46(nm) 40(nm) 35(nm) 147206.doc -22 201044586 將絕緣膜之厚度為46 nm、通道方向為<u—2〇>之 MOSFET設為比較例2。 再者’自上述式1亦得知，若受體密度增加則閾值電壓 將會增加。 (評價結果） • 如表1所示，對絕緣膜之厚度相同之本發明例3與比較例 1分別加以比較後得知，本發明例3之閾值電壓可降得較比 _ 較例1之閾值電壓更低。 Ο 又，對絕緣膜之厚度為46 nm之本發明例3與比較例2 之、受體密度換算為lx 1〇16 cm·3時之閾值電壓進行比較得 知，本發明例3可降得較比較例2更低。又，如表2所示， 將上述專利文獻1中揭示之所有M〇SFET之閾值電壓轉換 為受體密度換算成lxl〇〗6 cm-3時之閾值電壓時之閾值電 壓，大於絕緣膜之厚度相同或大於其之本發明例3之閾值 電壓。進而，於與本發明例3之通道方向相同之方向之 〇 <11_20>的上述專利文獻1之MOSFET中，受體密度未換算 為lxio16 cm·3時（受體密度為5><10丨5 cm-3)之閾值電壓為2.4 V。因此’若設通道方向相同，則可將本發明例3之閾值電 壓降得較上述專利文獻丨之閾值電壓更低。由此可確認 出，本發明之MOSFET之閾值電壓可降得較上述專利文獻 1之閾值電壓更低。 以上’確s忍出能夠實現於絕緣膜之厚度為30 nm以上且 40 nm以下之情形時可使閾值電壓為2 3 v以下，而於絕緣 膜之厚度超過46 nm且為100 nm以下之情形時可使閾值電 147206.doc -23· 201044586 壓超過2.3 V且為4.9 V以下之MOSFET。又可確認出，為 實現此種MOSFET ’有效的是使用含有氮原子之氣體作為 環i兄氣體而對絕緣膜26進行熱處理（氮退火步驟（S50))。 實施例2 本實施例中，對絕緣膜之厚度與閾值電壓之關係進行調 查’並對藉由降低閾值電壓而可降低MOSFET之界面能階 密度之效果進行調查。 模擬上述本發明例3及比較例2之M〇SET之界面能階密 度。將其結果示於圖8中。 如圖8所示，閾值電壓越低則越可降低界面能階密度。 尤其，如圖8中絕緣膜之厚度為46 nm以下之情形時之本 發明例3及比較例2所示得知，將受體密度換算為1χΐ〇16 cm恰之閾值電壓設為2 3 ν以下，藉此可將界面能階密度 大幅降低至5xl〇n cm-2e ν·ι以下。 又得知，藉由使用含有氮原子之氣體作為環境氣體而對 絕緣膜進行熱處理（氮退火步驟（S5〇))，可如上述般有效果 地降低界面能階密度。 再者，可認為若能降低界面能階密度則會具有以下之效 果。即，可於半導體層之與絕緣膜對向之區域中，抑制成 為反轉通道層之載子之大部分被界面能階捕獲。因此，可 再現性佳地提高MOSFET之通道遷移率。 又，本實施例中，對絕緣膜之厚度為牝nm以下之情形 時之、閾值電壓與界面能階密度進行調查，但於絕緣膜之 厚度超過46 nm之情形時亦相同。即，若為本發明之較低 I47206.doc -24- 201044586 之閾值電壓，則可有效果地降低界面能階密度。 於此’本實施例巾，作為本發明例3之基板2，使用具有 (03-38)面作為主面之训基板，但本發明者具有如下之知 識見解：使用具有（〇_33_8)面作為主面之⑽基板，可實現 更低之閾值電壓，從而可有效果地降低界面能階密度。 實施例3 本只施例中，對可藉由降低閾值電壓而提高MOSFET之 遷移率之效果進行調查。 〇 — (本發明例8) 本發明例8中，準備絕緣膜之厚度為37 nm、閾值電壓為 1.8 V、且通道方向為〈ujo〉方向之m〇SFet。再者本 發明例8中’設為實施了氮退火步驟（S5〇)之m〇sfet。對 s亥MOSFET施加閘極電壓而測定通道遷移率。將其結果示 於圖9中。 如圖9所示’本發明例8之MOSFET之通道遷移率為100 O cm /Vs。上述專利文獻i之實施例4中，與本發明例8相同 之通這方向（<；[ ^2(^)之情形時之遷移率最大為％ 2 . Cm /Vs。由此得知，本發明例8之MOSFET之通道遷移率， 較上述專利文獻1之MOSFET之通道遷移率有所提高。 以上可讀認出，根據本實施例，藉由降低閾值電壓而可 提高通道遷移率。 實施例4 本實施例中，對藉由將次臨界斜率設為〇 4 v/Decade以 下而可提高MOSFET之遷移率之效果進行調查。 147206.doc -25· 201044586 (本發明例9、l〇) 本發明例9、10之M0SFET基本上係製造圖1〇所示之臥 式 MOSFET3 〇 具體而言，首先，基板準備步驟（sl〇)中，準備具有㈧％ 38)面作為主面之4H_Sic基板作為基板2。 其次’半導體層形成步驟（S20)甲，形成具有〇 8 _左右 之厚度、且具有cm-3之雜質濃度之―⑽層來作為 半導體層31。該p型SiC層之主面為（〇3·38)面。 繼而，注入步驟（S30)中，使用Si〇2作為遮罩材料。又， 形成以P作為η型雜質而具有lxl〇19咖-3之雜質濃度之源極 區域2:、波極區域29。又’形成以A1為P型雜質而具有 IxlO19 cm·3之雜質濃度之接觸區域乃。 於注入步驟(S30)之後，進行活化退火處理。作為該活 化退火處理，使用Ar氣體作為環境氣體，並以加熱溫度 1700〜18〇〇°C、加熱時間30分鐘為條件。 其次，作為閘極絕緣膜形成步驟（S4〇)，於將加熱溫度 設為12〇(Γ(：、將加熱時間於本發明例9中設為30分鐘而於 本發明中設為45分鐘之條件下進行乾式氧化，藉此形 成閘極氧化膜料絕緣膜26。又，進行表面清洗。 其次，作為氮退火步驟 、人ν驟05〇)，於包含Ν〇之氣體環境 ’且於將加熱溫度於本發明例9中設為應（而於本發 明例1〇中設為12啊、將加熱時間設為12〇分鐘之條件下 進行熱處理。 繼而’作為f極形成步驟（S6Q)，形成包含多晶以之閑極 147206.doc 26- 201044586 電極1 0、包含Ni之源極電極27、及包含犯之汲極電極12。 藉由實施以上之步驟（S10-S60)，而分別製造出本發明 例 9、10之M0SFET3。 (比較例3) 比較例3之MOSFET之製造方法具有與本發明例9之 MOSFET之製造方法基本上相同之構成，但不同之處在 於：基板之主面為（0001)面；未實施氮退火步驟（S50);及 於閘極絕緣膜形成步驟（S40)中以將加熱溫度設為 1300°C、將加熱時間設為20分鐘為條件。 (比較例4) 比較例4之MOSFET之製造方法具有與本發明例9之 MOSFET之製造方法基本上相同之構成，但不同之處在 於：基板之主面為（0001);於閘極絕緣膜形成步驟（S40)中 將加熱溫度設為1300°C、將加熱時間設為30分鐘；於氮退 火步驟（S50)中將加熱溫度設為1300°C、將加熱時間設為 6 0分鐘。 (比較例5) 比較例5之MOSFET之製造方法具有與本發明例9之 MOSFET之製造方法基本上相同之構成，但不同之處在 於：基板之主面為（0001)面；於閘極絕緣膜形成步驟（S40) 中將加熱溫度設為1300°C，將加熱時間設為30分鐘；於氮 退火步驟（S50)中將加熱溫度設為1200°C，將加熱時間設 為6 0分鐘。 (測定方法） 147206.doc -27- 201044586 針對本發明例9、10及比較例3〜5之MOSFET測定遷移率 及次臨界斜率。 具體而言，就遷移率而言，設源極_汲極間電壓Vds=〇i V，施加閘極電壓Vg而測定源極_汲極間電流Ids(測定閘極 電壓依存性）。而且，根據gm=(wDs)/(SvG)，且通道遷移率 K=gmx(Lxd)/(WxsxVDS)(於此’ L :閘極長度，d :絕緣膜 厚度，W :閘極寬度，ε ••絕緣膜之介電常數）之式，求出 遷移率相對於閘極電壓之最大值。 就次臨界斜率而言，設源極_汲極間電壓VDs = 〇·丨V，施 加閘極電壓VG，並於閘極電壓¥〇為閾值電壓以下之範圍 内且於源極_ >及極間電流Ids相對於閘極電壓之半對數圖 之直線區域中，根據上述式3而測定次臨界斜率。將其結 果示於圖11中。 如圖11所示’次臨界斜率為0 4之本發明例9及1〇之 MOSFET ’可貫現74(cm2/Vs)以上且92(cm2/Vs)以下之高遷 移率。另一方面，次臨界斜率為〇 9〜丨〇之比較例3〜5之 MOSFET為2.5(cm2/Vs)以上且2〇(em2/Vs)以下之較低之遷 移率。 由以上得知，根據本實施例，將次臨界斜率設為〇·4 V/Decade以下而可提高遷移率。 於此，本實施例中，使用具有（03-38)面作為主面之SiC 基板作為本發明例9及10之基板2，但本發明者具有如下之 知識見解：藉由使用具有（G_33-8)面作為主面之siC基板而 可進一步提高遷移率。 147206.doc -28- 201044586 實施例5 本實加例中，對藉由將次臨界斜率設為Q.made以 下而可降低界面能階密度之效果進行調查。 二般而言：為了根據次臨界斜率而求出界面能階 於下述式4中，使用已知之絕緣膜電容強反轉 時之空，層電容。(可根據例如強反轉時之最大空乏層寬 度而Π十算出）’可求出界面能階密度Dit=〇之情形時之理論8 值。 [數4] S ΞΐηΙΟχ (式4) 〇再者’於上述式4中，k表示玻耳茲曼常數，T表示絕對 ，度，CA示強反轉時之空乏層電容，&表示界面能階電 容（Cit=qDit)，Cox表示絕緣膜電容。 對上述式4與上述實施例4中之s值進行比較，由此可計 〇 算出界面能階電容Ch，並可導出界面能階密度W。然 而，得知根據上述式4計算出之Dh精度不太高。因此，本 實施例中’如以下所示，製作圖12所示之MOS電容器3〇, 亚根據其電容-電壓特性而提高精度來研究界面能階密度 Dit。 (本發明例11) 具體而言，首先，使用與本發明例9之基板準備步驟 (sio)中所準備之基板相同之基板而作為基板2。 其次，於基板2上，形成與本發明例9之半導體層形成步 147206.doc -29. 201044586 驟（S20)中所形成之半導體層相同之半導體層21。 繼而’於半導體層21上，形成與本發明例9之閘極絕緣 膜形成步驟（S 4 0)中形成之絕緣膜相同之絕緣膜2 6。 然後’除將加熱溫度設為1100°C、將加熱時間設為6〇分 鐘以外’實施與本發明例9相同之氮退火步驟（^5〇)。 繼而，於絕緣膜26上，形成與本發明例9之電極形成步 驟（S60)中所形成之電極相同之閘極電極1〇。又，形成犯 作為背面接觸電極18。 根據以上步驟而製造出本發明例11之M〇s電容薄。 (比較例6) 比較例ό之MOS電谷器之製造方法具有與本發明例11之 MOS電容器之製造方法基本上相同之構成，但不同之處在 於：於閘極絕緣膜形成步驟（S40)中將加熱溫度設為 1200°C、將加熱時間設為30分鐘；及未實施氮退火步驟 (S50)。 (比較例7) 比較例7之MOS電容器具有與本發明例11之河〇8電容器 之製造方法基本上相同之構成，但不同之處在於：基板之 主面為（0001)面；及於氮退火步驟（S50)中將加熱溫度設為 1300°C '將加熱時間設為60分鐘。 (測定方法） 針對本發明例11、比較例6及7之MOS電容器測定能量與 界面能階密度。再者，能量係指以M〇s界面（半導體層21 與絕緣膜2 6之界面）之半導體層側之導電帶之底部為基準 147206.doc -30- 201044586 之帶隙内的能量。 又’界面能階密度係根據電容c_電壓v特性，並藉由 High(高）_Low(低）法而測定。將其結果示於圖13中。 如圖13所示，本發明例11之MOS電容器中，M〇s界面之 界面能階較低。由此’使用含有氮原子之氣體作為環境氣 體而對絕緣膜26進行熱處理，藉此可降低界面能階密度。 又，若於本發明例11之MOS電容器之條件下製造 MOSFET，則次臨界斜率為〇.4以下。由此得知藉由將次 臨界斜率設為〇.4以下而可降低界面能階密度。 可認為若降低界面能階密度則會有以下效果。即，可降 低無益於源極-汲極間之電流且被界面能階捕獲之反轉電 子。因此，可減小為形成反轉通道電子所必需施加之閉極 電壓、即閾值電壓，該反轉通道電子係為向源K及極間 流動充分之電流所必需者。根據以上而可認為：藉由將次 臨界斜率設為〇.4以下，可降低界面能階密度，從而可提 南遷移率。 另一方面，比較例6及7之MOS電容器中，河08界面之界 面能階較高。若於比較例6及7之MOS電容器之條件下製造 MOSFET，則次臨界斜率會超過〇 4。由此可認為：若M〇l 界面捕獲反轉通道之電子，則會導致M〇SFET之遷移率降 低，且該反轉通道之電子會作為負之固定電荷進行動作， 因此閣值電壓變大。上述專利文獻1中，如比較例6般並未 進灯氮退火步驟（S50)。因此可認為，上述專利文獻！中成 為與比較例6同程度之界面能階密度。因此可說上述專利 147206.doc -31- 201044586 文獻1之MOSFET難以再現性佳地實現高遷移率。 由以上得知’根據本實施例，藉由將次臨界斜率設為 0.4 V/Decade以下，可降低成為能夠提高遷移率之根據之 界面能階密度。又，可認為能夠再現性佳地實現較大之通 道遷移率。 實施例6 本貫施例中，對藉由降低界面能階密度而提高遷移率之 效果進行調查。 準備實施例4中說明之本發明例9、比較例3及比較例5之 電谷盗。於本發明例9、比較例9及比較例11之MOS電 令„中，文體密度為1χ1〇丨6 cm-3，絕緣膜之厚度為4〇 nm ° 針對本發明例9、比較例3及比較例5之m〇sfet，施加 閘極電壓而測定通道遷移率。又，自以與比較例3及比較 例5相同之條件製作之M〇s電容器求出界面能階密度。其 果將通道遷移率與界面能階密度之關係示於圖丨4中。 如圖14所示，本發明例9之遷移率，高於較本發明例9之 界面能階密度高之比較例3及5之遷移率。又，根據圖⑷寻 头界面旎階密度越低則通道遷移率會變得越高。 康上得知，若可降低界面能階密度則可提高遷移 由此彳于知，如上述般，藉由降低至本發明之閾值電壓 及本發明之次臨界斜率’而可有效果地提高遷移率。 冬如以上般對本發明之實施形態及實施例進行了說明，但 田初亦預定有將各實施形態及實施例之特徵加以適當組 147206.doc -32- 201044586 合。又，此次揭示之實施形態及實施例之所有方面應視作 例，而非限制性者。本發明之範圍並非由上述說明而是由 申请專利範圍表示’並意圖包含與申請專利範圍均等之意 思及範圍内之所有變更。 產業上之可利用性 本發明可適用於接觸於包含sic之半導體層而形成有絕 緣膜之MOSFET。 ^ 【圖式簡單說明】 圖係概略（生地表示本發明之實施形態之之剖 面圖。 圖2係用以說明本發明之實施形態中之{_38 }面之圖。 圖3係表不本發明之實施形態之MOSFET之製造方法之 流程圖。 圖4係用以說明本發明之實施形態之m〇sfet之製造方 法之各步驟之概略剖面圖。 〇 圖5係用以說明本發明之實施形態之MOSFET之製造方 法之各步驟之概略剖面圖。 圖6係用以说明本發明之實施形態之m〇sfet之製造方 法之各步驟之概略剖面圖。 圖7係用以說明本發明之實施形態之MOSFET之製造方 法之各步驟之概略剖面圖。 圖8係表不實施例2中閾值電壓與界面能階密度之關係之 圖。 ® τ實施例3中閘極電壓與遷移率之關係之圖。 147206.doc •33- 201044586 圖1〇係概錢地表示實施例4中製作之M0SFET之剖面 圖。 圖11係表示實施例4中遷移率與次臨界斜率之關係之 圖。 圖係概略性地表不實施例5中製作之電容器之剖 面圖。 圖13係表示實施例5中能量與界面能階密度之關係之 圖14係表 係之圖。 不實施例6中通道遷移率與界面能階密度之關
【主要元件符號說明】 ' 3 Λ MOSFET 2 基板 10 12 18 21、31 23 24 25 26 27 28 29 30 閘極電極 没極電極 月面接觸電極 半導體層 井區域 源極區域 接觸區域 絕緣膜 源極電極 層間絕緣膜 沒極區域 MOS電容器 147206.doc -34-
Claims (1)
- 201044586 七、申請專利範圍： 1. 種金氧半％效電晶體（1、3)，其包括： 碳化矽基板（2)，其具有相對於{0001}面之偏離角為 50°以上且65。以下之主面； 半導體層（21、31)，其形成於上述碳化矽基板（2)之上 •述主面上；及 絕緣膜（26)，其以接觸於上述半導體層（2丨、31)之表 面之方式形成，具有30 nm以上且46 nm以下之厚度；且 〇 其閾值電壓為2.3 V以下。 2. 如請求項1之金氧半場效電晶體（1、3)，其中次臨界斜率 為0.4 V以下。 3. 如請求項1之金氧半場效電晶體（1、3)，其中於上述半導 體層（21、31)與上述絕緣膜（26)之間，更包括包含氮原 子之區域。 4. 如請求項3之金氧半場效電晶體（1、3)，其中自上述半導 ❹ 組層（21 31)與上述絕緣膜（2 6)之界面起1〇 nm以内之上 述區域中之氮濃度的最大值為lxl〇2i cni-3以上。 5. 如請求項1之金氧半場效電晶體（1、3)，其中上述半導體 層（21、31)包含碳化矽。 • 6.如請求項1之金氡半場效電晶體（1、3)，其中上述碳化矽 基板（2)之上述主面之偏離方位為<112〇>方向±5。以下之 範圍。 7·如請求項1之金氧半場效電晶體（1、3)，其中上述碳化矽 基板（2)之上述主面之偏離方位為<〇1_1〇>方向±5。以下之 147206.doc 201044586 範圍。 8. 9. 10 11. 12. 13. 如請求項7之金氧半場效電晶體（1、3)，其中上述碳化石夕 基板⑺之上述主面之面方位其相對於面方位⑼-叫之 偏離角為_3〇以上且+5。以下。 如請求項7之金氧半場效電晶體（1、3)，其中上述碳化石夕 基板（2)之上述主面其相對於<〇1鲁方向之（〇_3叫面之 偏離角為-3。以上且+5。以下。 一種金氧半場效電晶體（1、3)，其包括： 石反化矽基板（2) ’其具有相對於{〇〇〇1}面之偏離角為 50°以上且65。以下之主面； 半導體層（21、3 1)’其形成於上述碳化石夕基板⑺之上 述主面上；及 絕緣膜（26)，其以接觸於上述半導體層（21、之表 面之方式形成，且具有超過46 nm且為1〇〇 以下之厚 度；且 + 其閾值電壓超過2.3 V且為49v以下。 如凊求項10之金氧半場效電晶體〇、3)，其次臨界斜率 為〇·4 V以下。 如睛求項1G之金氧半場效電晶體〇、3)，其中於上述半 導體層（21、31)與上述絕緣膜（26)之間，更包括包含氡 原子之區域。 如睛求項12之金氧半場效電晶體（1、3)，其中自上述半 導體層（21、31)與上述絕緣膜（26)之界面起1〇 以内之 上述區域中之氮濃度的最大值為1χ1〇2! cm」以上。 147206.doc 201044586 14.如請求項10之金氧半場效電晶體（1、3)，其中上述半導 體層（21、31)包含碳化矽。 15·如請求項1〇之金氧半場效電晶體（丨、3)，其中上述碳化 矽基板（2)之上述主面之偏離方位為〈丨丨-〕…方向±5。以下 之範圍。 16. 如請求項1〇之金氧半場效電晶體（1、3)，其中上述碳化 矽基板（2)之上述主面之偏離方位為<〇1_1〇>方向±5。以下 之範圍。 〇 17. 如請求項16之金氧半場效電晶體（1、3)，其中上述碳化 矽基板（2)之上述主面之面方位其相對於面方位{〇3_38} 之偏離角為-3。以上且+5。以下。 18. 如請求項16之金氧半場效電晶體（1、3)，其中上述碳化 矽基板（2)之上述主面其相對於<〇1_1〇>方向之（〇 33 8)面 之偏離角為-3。以上且+5。以下。 19. 一種金氧半場'效電晶體（1、3)之製造方法，其包括如下 步驟： 準備具有相對於{0001}面之偏離角為5〇。以上且65。以 下之主面之碳化矽基板（2); 於上述碳化矽基板（2)之上述主面上形成半導體層 (21、31);及 以接觸於上述半導體層（21、3”之表面之方式，形成 具有3〇nm以上且46nm以下之厚度之絕緣膜（26);且 該金氧半場效電晶體（1、3)之閾值電壓為2.3 V以下。 2 0.如响求項19之金氧半場效電晶體（丨' 3)之製造方法其 147206.doc 201044586 中形成上述絕緣膜（26)之步驟包括如下步驟：藉由乾式 氧化而形成上述絕緣膜（26);及使用含有氮原子之氣體 作為環境氣體而對上述絕緣膜（26)進行熱處理。 21. —種金氧半場效電晶體（1、3)之製造方法，其包括如下 步驟： 準備具有相對於{0001}面之偏離角為50。以上且65。以 下之主面之碳化矽基板（2); 於上述碳化矽基板（2)之上述主面上形成半導體層 (21、31);及 以接觸於上述半導體層（21、31)之表面之方式，形成 具有超過46 nm且為1〇〇 nm以下之厚度之絕緣膜（26);且 該金氧半場效電晶體（1、3)之閾值電壓超過2.3 V且為 4 · 9 V以下。 22·如請求項21之金氧半場效電晶體（1、3)之製造方法，其 中形成上述絕緣膜（26)之步驟包括如下步驟：藉由乾式 氧化而形成上述絕緣膜（26);及使用含有氮原子之氣體 作為環境氣體而對上述絕緣膜（26)進行熱處理步驟。 147206.doc
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