CN104347712A - 半导体装置及其制造方法 - Google Patents

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Abstract

本发明涉及半导体装置及其制造方法。所述半导体装置具备：n型第一SiC外延层；p型第二SiC外延层，其设置在第一SiC外延层上，且含有p型杂质和n型杂质，在将p型杂质设定为元素A、将n型杂质设定为元素D的情况下，元素A与元素D的组合为Al(铝)、Ga(镓)或In(铟)与N(氮)的组合、B(硼)与P(磷)的组合中的至少一种组合，构成组合的元素D的浓度相对于元素A的浓度之比大于0.33且小于1.0；n型第一SiC区域及第二SiC区域，其设置在第二SiC外延层的表面；栅绝缘膜；栅电极；第一电极，其设置在第二SiC区域上；以及第二电极，其设置在与第一电极相反的一侧。

Description

半导体装置及其制造方法
相关申请的交叉引用
本申请基于2013年8月1日提出的日本专利申请2013-160781，享有该申请的优先权利益，该申请的全部内容以参考的方式并入本申请中。
技术领域
本发明涉及半导体装置及其制造方法。
背景技术
作为下一代的功率半导体器件用的材料，SiC(碳化硅)受到期待。SiC具有优良的物性：其与Si(硅)相比，带隙为3倍、击穿电场强度为约10倍且热传导系数为约3倍。如果有效利用该特性，则可以实现能够进行低损失且高温动作的功率半导体器件。
另一方面，对于SiC，存在由于残余缺陷等而导致载流子的迁移率降低的问题。
发明内容
本发明所要解决的课题在于提供一种提高了载流子的迁移率的半导体装置。
实施方式的半导体装置具备：n型第一SiC外延层；p型第二SiC外延层，其设置在第一SiC外延层上，且含有p型杂质和n型杂质，在将p型杂质设定为元素A、将n型杂质设定为元素D的情况下，元素A与元素D的组合为Al(铝)、Ga(镓)或In(铟)与N(氮)的组合、B(硼)与P(磷)的组合中的至少一种组合，构成组合的元素D的浓度相对于元素A的浓度之比大于0.33且小于1.0；n型第一SiC区域，其设置在第二SiC外延层的表面，且深度大于等于第二SiC外延层的厚度；n型第二SiC区域，其在第二SiC外延层的表面，与n型第一SiC区域分离地设置，且深度小于第二SiC外延层的厚度；栅绝缘膜，其设置在第二SiC外延层的表面；栅电极，其设置在栅绝缘膜上；第一电极，其设置在第二SiC区域上；以及第二电极，其设置在第一SiC外延层的与第一电极相反的一侧。
通过上述构成，能够提供提高了高载流子的迁移率的半导体装置。
附图说明
图1是表示第一实施方式的半导体装置的示意截面图。
图2是表示第一实施方式的半导体装置的制造方法的工序流程图。
图3是表示第一实施方式的半导体装置的制造方法的示意截面图。
图4是表示第一实施方式的半导体装置的制造方法的示意截面图。
图5是表示第一实施方式的半导体装置的制造方法的示意截面图。
图6是表示第一实施方式的半导体装置的制造方法的示意截面图。
图7是表示第一实施方式的半导体装置的制造方法的示意截面图。
图8是表示第一实施方式的半导体装置的制造方法的示意截面图。
图9是说明共掺杂的作用的图。
图10是说明共掺杂的作用的图。
图11是说明共掺杂的作用的图。
图12是说明共掺杂的作用的图。
图13是说明共掺杂的作用的图。
图14是表示n型SiC的情况下的Al和N的浓度与薄膜电阻(sheetresistance，也称为薄层电阻)的关系的图。
图15是表示p型SiC的情况下的N和Al的浓度与薄膜电阻的关系的图。
图16A～图16D是表示第一实施方式的半导体装置的深度方向的杂质分布的图。
图17是表示第二实施方式的半导体装置的示意截面图。
具体实施方式
以下，参照附图对本发明的实施方式进行说明。另外，在以下的说明中，对相同构件等标记相同的符号，关于说明过的构件等，适当地省略其说明。
此外，在以下的说明中，n+、n、n－及p+、p、p－的记载表示各导电型中的杂质浓度的相对高低。即，n+表示与n相比，n型的杂质浓度相对地高；n－表示与n相比，n型的杂质浓度相对地低。此外，p+表示与p相比，p型的杂质浓度相对地高；p－表示与p相比，p型的杂质浓度相对地低。另外，也有时将n+型、n－型仅记作n型，将p+型、p－型仅记作p型。
(第一实施方式)
本实施方式的半导体装置具备：n型第一SiC外延层；p型第二SiC外延层，其设置于第一SiC外延层上，且含有p型杂质和n型杂质，在将p型杂质设定为元素A、将n型杂质设定为元素D的情况下，元素A与元素D的组合为Al(铝)、Ga(镓)或In(铟)与N(氮)的组合、B(硼)与P(磷)的组合中的至少一种组合，构成组合的元素D的浓度相对于元素A的浓度之比大于0.33且小于1.0；n型第一SiC区域，其设置于第二SiC外延层的表面，且深度大于等于第二SiC外延层的厚度；n型第二SiC区域，其在第二SiC外延层的表面上与n型第一SiC区域分离地设置，且深度小于第二SiC外延层的厚度；栅绝缘膜，其在第一SiC区域、第二SiC外延层的表面连续地设置；栅电极，其设置于栅绝缘膜上；第一电极，其设置于第二SiC区域上；以及第二电极，其设置在第一SiC外延层的与第一电极相反的一侧。
本实施方式中，优选第二SiC外延层中的构成上述组合的元素D及元素A的深度方向的浓度从第一SiC外延层朝向栅绝缘膜降低。
图1是表示作为本实施方式的半导体装置的MOSFET(Metal OxideSemiconductor Field Effect Transistor：金属氧化物半导体场效应晶体管)的结构的示意截面图。MOSFET100是以载流子为电子的n型的纵型MOSFET。
该MOSFET100具备：具有第一面和第二面的n型SiC基板(n型SiC层)12。图1中，第一面是指图的上侧的面，第二面是指图的下侧的面。该SiC基板12是含有例如杂质浓度为1×1018～1×1019cm－3的、例如以N(氮)作为n型杂质的4H－SiC的SiC基板(n基板)。
在该SiC基板12的第一面上，例如形成有n型杂质的杂质浓度为5×1015～2×1016cm－3的n型第一SiC外延层(n－SiC层)14。n－SiC层14的膜厚例如为5μm～10μm。
在n－SiC层14上，形成有例如p型杂质的杂质浓度为1×1016cm－3～5×1017cm－3的p型第二SiC外延层(p阱区域)16。p阱区域16的厚度例如为0.3μm～1.0μm。p阱区域16作为MOSFET100的沟道区域发挥功能。
p型第二SiC外延层(p阱区域)16中共掺杂有p型杂质(第一p型杂质)和n型杂质(第一n型杂质)。并且，在将p型杂质设定为元素A、将n型杂质设定为元素D的情况下，元素A与元素D的组合是Al(铝)、Ga(镓)或In(铟)与N(氮)的组合(第一组合)、B(硼)与P(磷)的组合(第二组合)中的至少一种组合，构成上述组合的元素D的浓度相对于元素A的浓度之比大于0.33且小于1.0。并且，对于构成上述组合的元素A的浓度为1×1016cm－3～5×1017cm－3从使MOSFET100的阈值合适的观点来看，是优选的。
例如，在Al(铝)、Ga(镓)或In(铟)与N(氮)的第一组合的情况下，元素A也可以是从Al(铝)、Ga(镓)或In(铟)中选出的1种元素。此外，也可以是Al(元素A1)和Ga(元素A2)等2种元素或者Al(元素A1)、Ga(元素A2)和In(元素A3)这3种元素。在为多个元素的情况下，将2种或者3种元素一并看作构成组合的元素A，满足上述的元素D浓度相对于元素A的浓度之比、元素A的浓度的条件即可。
此外，第一组合和第二组合这两者也可以共存。但是，构成第一组合、第二组合的至少任意一者的元素必须满足上述元素D的浓度相对于元素A的浓度之比、元素A的浓度的条件。换言之，第一组合和第二组合必须分别满足元素比、元素浓度。这是因为：第一组合的杂质与第二组合的杂质的之间不形成后面详述的三聚体。
例如，在Al为1×1017cm－3、Ga为1×1017cm－3、N为1×1017cm－3的情况下，N/(Al+Ga)＝0.5，Al+Ga为2×1017cm－3，所以元素比、浓度都在实施方式的范围内。
此外，例如B为4×1017cm－3、P为1×1017cm－3、N为1×1017cm－3的情况下，仅着眼于作为第二组合的B与P。这样的话，P/B＝0.25，不满足元素比，元素比处于实施方式的范围外。
此外，例如在Al为5×1015cm－3、B为5×1015cm－3、N为2.5×1015cm－3、P为2.5×1015cm－3的情况下，就第一组合来看，N/Al＝0.5，比的条件满足，但是Al的浓度小于1×1016cm－3。就第二组合来看，P/B＝0.5，比的条件满足，但是B的浓度小于1×1016cm－3。因此，第一及第二组合都不满足所期望的元素浓度。
另外，本实施方式并不排除含有上述例示之外的元素作为p型杂质或n型杂质的情况。以下，以元素A为Al(铝)、元素D为N(氮)的情况为例进行说明。
在p型第二SiC外延层(p阱区域)16的一部分表面，形成有例如n型杂质的杂质浓度为5×1015～1×1019cm－3的n－型的第一SiC区域(JFET区域)17。JFET区域17的深度大于等于p阱区域16的厚度。JFET区域17与n－SiC层14连接。JFET区域17作为载流子即电子的迁移路径发挥功能。
在p型第二SiC外延层(p阱区域)16的一部分表面，形成有例如n型杂质的杂质浓度为1×1018～1×1022cm－3的n+型的第二SiC区域(源区域)18。源区域18的深度小于p阱区域16的厚度，例如为0.3μm左右。源区域18以将p阱区域16夹在中间的方式而与JFET区域17分离地设置。
此外，在p阱区域16的一部分表面且源区域18的侧方，形成有例如p型杂质的杂质浓度为1×1018～1×1022cm－3的p+型的第三SiC区域(p阱接触区域)20。p阱接触区域20的深度小于p阱区域16的厚度，例如为0.3μm左右。
在JFET区域17及p阱区域16的表面，连续地具有跨过这些区域地形成的栅绝缘膜28。栅绝缘膜28能够应用例如SiO2膜或high－k绝缘膜。
并且，在栅绝缘膜28上，形成有栅电极30。栅电极30能够应用例如多晶硅等。在栅电极30上，形成有由例如SiO2膜形成的层间绝缘膜32。
被栅电极下的源区域18和JFET区域17夹着的阱区域16作为MOSFET100的沟道区域发挥功能。
并且，具备与源区域18、p阱接触区域20电连接的导电性的第一电极(源/p阱共用电极)24。第一电极(源/p阱共用电极)24例如由Ni(镍)的阻挡金属层24a和阻挡金属层24a上的Al的金属层24b构成。Ni的阻挡金属层24a与Al的金属层24b也可以通过反应而形成合金。
此外，在SiC基板12的第二面侧，形成有导电性的第二电极(漏电极)36。第二电极(漏电极)36例如为Ni。
另外，本实施方式中，n型杂质例如优选为N(氮)或P(磷)，但是也能够应用As(砷)等。此外，p型杂质例如优选为Al(铝)，但是也能够应用B(硼)、Ga(镓)、In(铟)等。
接着，对本实施方式的半导体装置的制造方法进行说明。
本实施方式的半导体装置的制造方法包括：通过外延生长法形成n型第一SiC外延层；在第一SiC外延层上通过外延生长法来控制p型杂质的源气体和n型杂质的源气体的供给量，形成p型第二SiC外延层，其中，在将p型杂质设定为元素A、将n型杂质设定为元素D的情况下，元素A与元素D的组合为Al(铝)、Ga(镓)或In(铟)与N(氮)的组合、B(硼)与P(磷)的组合中的至少一种组合，构成上述组合的元素D的浓度相对于元素A的浓度之比大于0.33且小于1.0；在第二SiC外延层的表面，通过n型杂质的离子注入形成n型第一SiC区域，所述n型第一SiC区域的深度大于等于第二SiC外延层的厚度；在第二SiC外延层的表面，通过n型杂质的离子注入而与n型第一SiC区域分离地形成n型第二SiC区域，所述n型第二SiC区域的深度小于第二SiC外延层厚度；在第二SiC外延层的表面形成栅绝缘膜；在栅绝缘膜上形成栅电极；在第二SiC区域上形成第一电极；在第一SiC外延层的与第一电极相反的一侧形成第二电极。
图2是示例本实施方式的半导体装置的制造方法的工序流程图。图3～图8是表示本实施方式的半导体装置的制造方法的示意截面图。
如图2所示，半导体装置的制造方法具备：n－型SiC外延层形成(步骤S100)、p型SiC外延层形成(步骤S102)、n型杂质离子注入(步骤S104)、n型杂质离子注入(步骤S106)、p型杂质离子注入(步骤S108)、退火(步骤S110)、栅绝缘膜形成(步骤S112)、栅电极形成(步骤S114)、层间膜形成(步骤S116)、第一电极形成(步骤S118)、第二电极形成(步骤S120)及退火(步骤S122)。
首先，准备含有杂质浓度为5×1018cm－3左右的P(磷)或者N(氮)作为n型杂质、厚度例如为300μm、4H－SiC的低电阻的n型SiC基板12。
在步骤S100中，在SiC基板12的一个面上，通过外延生长法外延生长出含有例如杂质浓度为1×1016cm－3左右的N作为n型杂质、厚度为10μm左右的高电阻的n型第一SiC外延层(n－SiC层)14(图3)。
在步骤S102中，在n－SiC层14上，通过外延生长法，形成p型第二SiC外延层(p阱区域)16(图4)。p型第二SiC外延层(p阱区域)16含有p型杂质和n型杂质。
在生长出p型第二SiC外延层(p阱区域)16时，同时供给Si(硅)的源气体、C(碳)的源气体、n型杂质的源气体以及p型杂质的源气体，外延生长出p型SiC。在将p型杂质设定为元素A、将n型杂质设定为元素D的情况下，元素A与元素D的组合为Al(铝)、Ga(镓)或In(铟)与N(氮)的组合、B(硼)与P(磷)的组合中的至少一种组合，以使生长的p型SiC中的构成组合的元素D的浓度相对于元素A的浓度之比大于0.33且小于1.0的方式，控制p型杂质的源气体和n型杂质的源气体的供给量(流量)。由此，构成上述组合的元素D的浓度相对于元素A的浓度之比大于0.33且小于1.0。p型第二SiC外延层(p阱区域)16例如作为p型杂质而含有Al，作为n型杂质而含有N。
然后，通过基于光刻和蚀刻进行的图案形成，形成例如SiO2的第一掩模材42。在步骤S104中，将该第一掩模材42作为离子注入掩模来使用，将作为n型杂质的N离子注入到p型第二SiC外延层(p阱区域)16，形成n型第一SiC区域(JFET区域)17(图5)。
即，通过离子注入来导入比p阱区域16的p型杂质浓度更高的n型杂质，变为逆导电型。以使第一SiC区域(JFET区域)17的深度大于等于第二SiC外延层的厚度的方式，调整离子注入的加速能量及剂量。
然后，通过基于光刻和蚀刻进行的图案形成，形成例如SiO2的第二掩模材44。在步骤S106中，将该第二掩模材44作为离子注入掩模来使用，将作为n型杂质的N离子注入到p阱区域16，形成第二SiC区域(源区域)18(图6)。以使第二SiC区域(源区域)18的深度小于第二SiC外延层的厚度的方式，调整离子注入的加速能量及剂量。
然后，通过基于光刻和蚀刻进行的图案形成，形成例如SiO2的第三掩模材46。在步骤S108中，将该第三掩模材46作为离子注入掩模来使用，将作为p型杂质的Al离子注入到p阱区域16，形成第三SiC区域(p阱接触区域)20(图7)。以使第三SiC区域(p阱接触区域)20的深度小于第二SiC外延层的厚度的方式，调整离子注入的加速能量及剂量。
在步骤S110中，在形成了p阱接触区域20之后，进行用于活化的退火。该退火中，例如将氩(Ar)气作为气氛气体来使用，使用了加热温度为1600℃、加热时间为30分钟这样的条件。此时，可以实现导入到SiC内部的杂质的活化，而扩散只有少许。
在步骤S112中，例如，SiO2膜的栅绝缘膜28通过CVD(Chemical VaporDeposition：化学气相沉积)法或热氧化法形成。然后，在步骤S114中，在栅绝缘膜28上，例如形成有多晶硅的栅电极30。然后，在步骤S116中，在栅电极30上，例如形成有SiO2膜的层间绝缘膜32(图8)。
然后，在步骤S118中，形成有与源区域18和p阱接触区域20电连接的导电性的第一电极(源/p阱共用电极)24。第一电极(源/p阱共用电极)24例如通过Ni(镍)和Al的溅射来形成。
在步骤S120中，在n－SiC基板12的第二面侧，形成有导电性的第二电极(漏电极)36。第二电极(漏电极)36例如通过Ni的溅射来形成。
在步骤S122中，为了降低第一电极24与第二电极36的接触电阻，进行低温下的退火。退火例如在氩气气氛中以400℃来进行。
通过以上的制造方法，可以形成图1所示的MOSFET100。
另外，在形成p型第二SiC外延层16时，优选在生长中途降低p型杂质的源气体和n型杂质的源气体的供给量。由此，第二SiC外延层16中的构成上述组合的元素D及元素A的深度方向的浓度能够形成从第一SiC外延层14朝向栅绝缘膜28降低的浓度分布。
以下，详细地描述本实施方式的作用及效果。
发明人们的研究结果可知，通过对SiC进行p型杂质(p型掺杂剂)的Al和n型杂质(n型掺杂剂)的N的共掺杂，能够使得产生Al与N的配对。在该配对(pairing)状态下，载流子被补偿，成为载流子为零的状态。
图9及图10是说明共掺杂的作用的图。图9为n型SiC的情况，图10为p型SiC的情况。根据发明人们所进行的第一原理计算明确了：在SiC中，以使Al与N相邻的方式使Al进入到Si(硅)位点(site)、N进入到C(碳)位点，由此作为体系而稳定化。
即，如图9及图10所示，与Al和N未结合而分散的状态相比，通过Al与N结合而构成Al－N配对结构，其体系在能量方面稳定2.9eV。在Al量与N量一致的情况下，两者的全部为配对结构的状态最稳定。
在此，第一原理计算是使用了超软赝势(ultrasoft pseudopotential)的计算。超软赝势是由范德比尔特(Vanderbilt)等开发的一种赝势。例如，晶格常数具备能够以1％以下的误差实现实验值的高精度。导入杂质(掺杂剂)而进行结构弛豫，计算稳定状态的整体能量。通过在变化的前后来比较体系的整体能量，来判定哪个结构为稳定状态或不稳定状况。在稳定状态下，能够示出带隙中杂质的能级处于哪个能量位置。
如图9所示，明确了：在N比Al更多地存在的情况下，即n型SiC的情况下，多余的N进入到Al－N配对结构的附近的C位点，成为N－Al－N的三聚体，从而体系更加稳定化。根据第一原理计算，通过成为三聚体，与配对结构和N分开存在的情况相比，体系稳定0.3eV。
同样，如图10所示，明确了：在Al比N更多地存在的情况下，即p型SiC的情况下，多余的Al进入到Al－N配对结构的附近的Si位点，成为Al－N－Al的三聚体，从而体系更加稳定化。根据第一原理计算，通过成为三聚体，与Al－N配对结构和Al分开地存在的情况相比，体系稳定0.4eV。
接着，对Al与N以外的掺杂剂的组合进行考察。以对B(硼)与N(氮)的情况进行了计算的情况为例来说明计算结果。
B进入Si位点，N进入C位点。根据第一原理计算可知，不能够形成B－N－B或N－B－N这样的三聚体结构。即，虽然能够形成B－N的配对结构，但是若B或N来到附近则体系的能量变高。因此，多余的B或N独立地存在于远离配对结构的位置时，体系在能量方面更稳定。
根据第一原理计算，若多余的B形成三聚体，则与B－N成对和B独立地存在的情况相比，体系的能量高0.5eV。此外，若多余的N形成三聚体，则与B－N成对和N独立地存在的情况相比，体系的能量高0.3eV。因此，任意情况下都是一旦形成三聚体，则体系在能量方面不稳定。
图11是说明共掺杂的作用的图。在图11中示出了各元素的共价半径。越是朝向图的右手上方则共价半径越小，越是朝向左手下方则共价半径越大。
在B和N的情况下，若形成三聚体则会变得不稳定这一点能够通过共价半径的大小来理解。B的共价半径比Si的共价半径小，并且N的共价半径比C的共价半径小。因此，若B进入Si位点、N进入C位点，则会积累应变而无法形成三聚体。
判明了：作为成为掺杂剂的p型杂质与n型杂质的组合，除了“共价半径比Si大的元素(Al、Ga、In)”与“共价半径比C小的元素(N)”的组合或者相反“共价半径比C大的元素(B)”与“共价半径比Si小的元素(P)”的组合的情况以外，无法形成三聚体。
B、P的共价半径处于Si的共价半径与C的共价半径的中间，因此，B及P能够进入Si位点、C位点中的任意位点。但是，其他杂质(Al、Ga、In、N、As)基本上偏在于一个位点。可以认为：Al、Ga、In、As进入Si位点，N进入C位点。
而且，没有必要考虑两种杂质均进入Si位点或者均进入C位点的情况。这是因为：若p型杂质和n型杂质不处于最接近，则难以缓和应变。因此，在将p型杂质设定为元素A、将n型杂质设定为元素D的情况下，元素A与元素D的组合(元素A与元素D)除了(Al与N)、(Ga与N)、(In与N)、(B与P)这4种组合以外，难以形成三聚体。
如果在原子间没有相互作用，则无法形成该配对结构或三聚体结构。关于通过第一原理计算而得的4H－SiC结构中的杂质能级(掺杂剂能级)，若在c轴向上晶胞(unit cell)为10个左右，则观察不到相互作用，杂质能级成为平坦的状态。即，分散被充分地抑制，成为10meV等级左右。
也就是说，可以认为：杂质间的距离为10nm以上时，几乎没有相互作用。因此，为了具有杂质彼此的相互作用，优选杂质浓度为1×1018cm－3以上。
该值是在已经形成有SiC材料的情况下通过离子注入等形成局部的杂质的分布时所优选的杂质浓度的下限。
另外，为了在半导体SiC中体现出由共掺杂带来的效果，需要将n型杂质浓度与p型杂质浓度的比率设为特定范围的比率。在后面描述的制造方法中，以使通过离子注入而导入的n型、p型的各自的杂质的比率成为上述特定范围的比率的方式从一开始进行导入是重要的。相互作用所达到的范围小，为低于10nm，但是只要在该范围内，就能够通过相互的引力形成三聚体。并且，由于引力发挥作用，因此可以认为：杂质的活化退火的温度从未进行共掺杂的情况下的1700℃―1900℃低温化至1500℃－1800℃。
但是，该三聚体形成所优选的杂质浓度在基于CVD(Chemical VaporDeposition，化学汽相淀积)法等进行的从气相晶体生长等中能够减少。这是因为：能够使原料在表面上流动，所以杂质彼此的相互作用即使在低浓度下也容易产生。
在气相生长中，能够形成三聚体的杂质浓度的区域为1×1015cm－3～1×1022cm－3，与离子注入时相比扩大。在气相生长中，能够将SiC的杂质浓度稀至例如为1×1016cm－3左右，也能够浓至例如1×1021cm－3左右。特别是，浓度稀的区域很难通过离子注入来形成。因此，特别是在浓度稀的区域中，通过气相生长进行的杂质区域的形成是有效的。而且，在气相生长中，也能够形成共掺杂后的、例如为5nm左右的极薄膜。
此外，在气相生长中还具有在杂质的浓度浓的区域不易产生晶体中的缺陷的优点。即，在离子注入中，随着导入的杂质量变大则晶体中的缺陷量增大，通过热处理等进行的恢复也变困难。在气相生长中，在生长中形成三聚体，因杂质导入引起的缺陷也不易产生。从该观点来看，例如在杂质浓度为1×1019cm－3以上、进而为1×1020cm－3以上的区域，通过气相生长进行的杂质区域的形成是有效的。
这样，在气相生长中具有离子注入所无法获得的效果。可是，在离子注入中，可以形成进行了局部共掺杂的杂质区域。此外，能够以低成本来形成共掺杂后的杂质区域。因此，只要根据需要来分开使用气相生长和离子注入即可。
在从气相的晶体生长时形成三聚体形成的情况下，优选p型及n型的杂质浓度为1×1015cm－3以上。而且，从使三聚体形成变得容易的观点出发，优选杂质浓度为1×1016cm－3以上。
在形成了三聚体的情况下，杂质浓度的上限也有可能会超过未形成三聚体时的固溶极限。这是因为：若形成三聚体，则晶体中的应变得到缓和，杂质容易固溶。
未形成三聚体时的杂质的固溶极限在N的情况下为1019cm－3等级，Al的情况下为1021cm－3等级。其他杂质约为1021cm－3等级程度。
在杂质为一种的情况下，偏在于杂质的大小较小的侧或者较大的侧。这是因为：应变被蓄积，杂质难以进入晶格点，无法实现活化。特别是在离子注入中较多地形成缺陷，因此固溶极限格外变低。
但是，如果形成三聚体，则Al、N中的任意都能够被导入1022cm－3等级左右。(在Al与N)、(Ga与N)、(In与N)、(B与P)这4种组合中，通过形成三聚体，能够缓和应变，因此，能够实现固溶极限的扩大。其结果是，能够将杂质的固溶极限扩展到1022cm－3等级。
在杂质为B、Al、Ga、In、P的情况下，在1×1020cm－3以上、特别是6×1020cm－3以上的情况下，成为应变多、大量形成缺陷的状态。其结果是，薄膜电阻或者比电阻成为非常大的值。
但是，根据p型杂质和n型杂质的共掺杂，即使在这样的杂质浓度高的区域，也能够抑制缺陷。
在杂质为N的情况下，固溶极限减少一个数量级，为2×1019cm－3左右。根据第一原理计算，可以认为是因为产生惰性的晶格间N的缺陷。
N浓度的上限为1019cm－3等级，但是通过形成三聚体，大幅度地扩大到1022cm－3等级。以往，在形成以高浓度进行了掺杂的n型区域的情况下，不能使用氮，例如通过离子注入1020cm－3左右的P来形成。但是，如果使用本实施方式的话，例如能够以导入2×1020cm－3的N、导入1×1020cm－3的Al的方式，使用氮来形成以高浓度进行了掺杂的n型区域。也就是说，以往使用氮这一点本身都是困难的，而本实施方式使其成为可能。
以上，通过导入p型杂质和n型杂质这两者并且适当地选择共价半径的组合，能够实现上述的三聚体。并且，能够使结构稳定化，降低应变。
其结果是，(1)各杂质容易进入晶格点。(2)能够实现工序的低温化。能够期待至少100℃左右的低温化。(3)能够活化的杂质量(上限的扩大)增加。(4)能够形成三聚体或者配对结构这样的稳定结构。通过该结构来增加熵(entropy)，降低晶体缺陷量。(5)由于三聚体稳定，因此，使得沿着将p型杂质和n型杂质连接的键(bond)的周围进行旋转变难，结构固定化。因此，通电击穿耐性大幅度提升。例如，如果在pn结的p型杂质区域、n型杂质区域的至少一部分导入三聚体结构，则通电击穿得以抑制，高电阻化得以避免。其结果是，能够抑制要流动一定量的电流时所需要的外加电压(Vf)增加这样的劣化现象(Vf劣化)。
以上，示出了通过将p型杂质的Al和n型杂质的N共掺杂而能够引起Al与N的配对的情况。而且，通过第一原理计算明确了：此时能够使受主能级及施主能级都变浅。
图12、图13为共掺杂的作用的说明图。图12为n型SiC的情况，图13为p型SiC的情况。白圈表示能级未被电子填埋的空能级，黑圈表示能级被电子填埋的状态。
施主能级变浅的理由为：如图12所示，通过位于作为受主的Al的传导带的内侧的空能级与N的施主能级相互作用，施主能级被提高。同样，受主能级变浅的理由为：如图13所示，通过位于作为施主的N的价电子带的内侧的填埋有电子的能级与Al的受主能级相互作用，受主能级被拉低。
一般而言，n型杂质的N或P(磷)形成42meV～95meV的深的施主能级。p型杂质的B、Al、Ga、In形成160meV～300meV的非常深的受主能级。与此相对，若形成三聚体，则n型杂质能够形成35meV以下的施主能级，p型杂质能够形成100meV以下的受主能级。
在完全地形成了三聚体的最佳状态下，n型的N或P为约20meV左右，p型的B、Al、Ga、In为40meV左右。由于这样形成浅的能级，因此，多数活化的杂质的成为载流子(自由电子、自由空穴)。因此，与不进行共掺杂的情况相比，体积电阻以相差数量级的方式低电阻化。
在n型SiC的情况下，通过使有助于载流子产生的施主能级为40meV以下，与不进行共掺杂的情况相比，电阻减少。此外，通过成为35meV以下而使得电阻降低一个数量级，通过设为20meV以下而使得电阻降低约两个数量级。另外，还包括应变缓和效果和掺杂上限扩大效果等。
在p型SiC的情况下，通过使有助于载流子产生的受主能级为150meV以下，与不进行共掺杂的情况相比，电阻减少。此外，通过成为100meV以下而使得电阻降低约一个数量级，通过设为40meV以下而使得电阻降低约两个数量级。另外，还包括应变缓和效果和掺杂上限扩大效果等。
在Al浓度与N浓度一致的情况(N：Al＝1：1)，即使有浅的能级，也没有载流子，因此，成为绝缘体。存在与Al浓度与N浓度的差值相应地载流子。要成为低电阻的半导体，需要有浓度差。
在N浓度比Al浓度高的情况(N浓度＞Al浓度)，通过相互作用而形成了Al－N成对后的多余N也通过对Al－N成对的附近的C进行置换而实现稳定化。因此，形成浅的施主能级。此外，应变也得到缓和，因此，与未形成三聚体的情况相比，能够增加N的浓度。
图14是表示n型SiC的情况的Al和N的浓度与薄膜电阻的关系的图。N浓度设为2×1020cm－3。在单独地导入了N的情况下，即使为1×1019cm－3以上，薄膜电阻也无法减少。其值为约300Ω/□。
在N浓度：Al浓度为1：1至2：1的范围内，能够不产生应变地形成三聚体，进入浅的施主能级的载流子电子数增加。因此，薄膜电阻急剧地降低。
然后，达到了2：1时，能够使用最大量的载流子，因此，成为薄膜电阻最低的状态。薄膜电阻如图14所示，能够减少到1.5Ω/□左右。对于与n型SiC的接触电阻，也通过设为N浓度：Al浓度＝2：1，并使N浓度与Al浓度的差值从1020cm－3增加至1022cm－3，能够使与n型SiC的接触电阻从10－5Ωcm3左右减少到10－7Ωcm3左右。
进而，若N浓度的比例高于2：1，则通过相对于N浓度：Al浓度＝2：1过剩的N，形成本来深的施主能级。并且，该施主能级接受载流子电子，由三聚体形成的浅的施主能级变为空。偏离N浓度：Al浓度＝2：1的部分的N与单独地导入的情况接近，因此，难以使应变得到缓和。因此，如图14所示，薄膜电阻急剧地增加。
在图14中，以在不共掺杂Al的情况下加入n型杂质的N(氮)直至固溶极限附近时的薄膜电阻(此时为约300Ω/□)为比较对象，示出了在偏离N浓度：Al浓度＝2：1的情况下薄膜电阻的值如何变化。
以形成了三聚体结构的Al浓度/N浓度＝0.5为中心来考虑。在将Al浓度/N浓度设为0.47以上且0.60(8×1019cm－3以上的载流子为100％自由载流子)以下的情况下，即，相对于n型杂质加入了47％～60％的p型杂质的情况下，与不共掺杂Al时的薄膜电阻比较，薄膜电阻低两个数量级，非常有效。小于0.5时，浅的能级减少，并且，产生应变，因此，自由载流子数减少，0.47左右时相当于8×1019cm－3的载流子。
在宽度从此处向两侧扩展、将Al浓度/N浓度设为0.45以上、0.75(5×1019cm－3以上的载流子为100％自由载流子)以下的情况下，即，相对于N加入了45％～75％的Al的情况下，薄膜电阻成为低两个数量级至其3倍左右的大小。小于0.5时，浅的能级减少，并且产生应变，因此，自由载流子数减少，0.45左右时相当于5×1019cm－3的载流子。而且，在将宽度进一步向两侧扩展、将Al浓度/N浓度设为大于0.40、小于0.95(1×1019cm－ 3以上的载流子为100％自由载流子)的情况下，即相对于N加入了40％～95％的Al的情况下，成为低一个数量级的薄膜电阻。小于0.5时，浅的能级减少，并且产生应变，因此，自由载流子数减少，0.40左右时相当于1×1019cm－3的载流子。
相对于N加入了50％以上的Al的一侧的特性好是因为应变得到充分地缓和。2个N与1个Al集聚化而形成三聚体的状态为50％的状态。在小于50％的情况下，除了形成了三聚体的状态之外，还存在有多余的N。换句话说，存在未能成为三聚体的N，因此，应变与其相应地蓄积。即使未能成为三聚体的N与以单独地加入的情况同样，也立刻会达到应变的极限。这样，在Al的量低于50％的情况下，应变急剧地产生，晶格缺陷增加。因此，与能够缓和应变的50％以上的情况相比，小于50％时薄膜电阻急剧地劣化。
另外，Al浓度/N浓度＝0.995时，载流子数与不共掺杂的情况大致同等。2×1020cm－3的0.5％即1×1018cm－3以上的载流子为100％自由载流子，因此，能够实现以往的氮掺杂的薄膜电阻。因此，与不共掺杂的情况相比，薄膜电阻大致一致。此外，在Al浓度/N浓度＝0.33、即N浓度：Al浓度＝3：1的情况下，载流子电子的全部并非被由三聚体形成的浅的施主能级接受，而是被由多余的N形成的深的施主能级接受。因此，与不共掺杂的情况相比，薄膜电阻大致一致。因此，能够通过共掺杂而使电阻减少的是将Al浓度/N浓度设为大于0.33且小于0.995的情况，即，相对于N加入了33％～99.5％的Al的情况。若还考虑误差，则大于33％且小于100％即可。
在Al浓度高于N浓度的情况(Al浓度＞N浓度)，通过相互作用而形成了Al－N成对后多余的Al也通过对Al－N成对的附近的Si进行置换而实现稳定化。因此，形成浅的受主能级。此外，应变也得到缓和，因此，与不形成三聚体的情况相比，能够增加Al的浓度。该情况与N浓度＞Al浓度的情况同样地考虑即可。
图15是表示p型SiC的情况的N和Al的浓度与薄膜电阻的关系的图。Al浓度设为2×1020cm－3。
Al浓度：N浓度为1：1至2：1的范围内时，能够不产生应变地形成三聚体，进入到浅的受主能级的载流子空穴数增加。因此，薄膜电阻降低。
然后，达到了2：1时，能够使用最大量的载流子，因此，成为薄膜电阻低的状态。作为薄膜电阻，如图15所示，能够减少到40Ω/□左右。对于与p型SiC的接触电阻，也通过设为Al浓度：N浓度＝2：1、并使Al浓度与N浓度的差值从1020cm－3增加至1022cm－3，能够使与p型SiC的接触电阻从10－5Ωcm3左右减少到10－7Ωcm3左右。
进而，若Al浓度的比例高于2：1，则通过相对于Al浓度：N浓度＝2：1过剩的Al，形成本来深的受主能级。并且，该受主能级接受载流子空穴，由三聚体形成的浅的受主能级被电子填埋。偏离Al浓度：N浓度＝2：1的部分的Al与单独地导入的情况接近，因此，难以使应变得到缓和。因此，如图15所示，薄膜电阻急剧地增加。
在图15中，在不共掺杂N的情况下导入p型杂质的Al(铝)直至固溶极限附近时的薄膜电阻(此时为约10KΩ/□)为比较对象，示出了偏离Al浓度：N浓度＝2：1的情况下的薄膜电阻的值如何变化。
以形成了三聚体结构的N浓度/Al浓度＝0.5为中心来考虑。在将N浓度/Al浓度设为0.47以上且0.60(8×1019cm－3以上的载流子为100％自由载流子)以下的情况下，即，相对于p型杂质加入了47％～60％的n型杂质的情况下，与不共掺杂N时的薄膜电阻比较，成为低两个数量级的薄膜电阻，非常有效。小于0.5时，浅的能级减少，并且，产生应变，因此，自由载流子数减少，0.47左右时相当于8×1019cm－3的载流子。
在宽度从此处向两侧扩展、将N浓度/Al浓度设为0.45以上、0.75(5×1019cm－3以上的载流子为100％自由载流子)以下的情况下，即，相对于Al加入了45％～75％的N的情况下，薄膜电阻成为低两个数量级至其3倍左右的大小。小于0.5时，浅的能级减少，并且产生应变，因此，自由载流子数减少，0.45左右时相当于5×1019cm－3的载流子。而且，在宽度进一步扩展、将N浓度/Al浓度设为大于0.40、小于0.95(1×1019cm－3以上的载流子为100％自由载流子)的情况下，即，相对于Al加入了40％～95％的N的情况下，成为低一个数量级的薄膜电阻。小于0.5时，浅的能级减少，并且，产生应变，因此，自由载流子数减少，0.40左右时相当于1×1019cm－3的载流子。
相对于Al加入了50％以上的N的一侧的特性好是因为应变得到缓和。与此相对，在N小于50％的情况下，2个Al与1个N集聚化而形成三聚体的状态为50％的状态，再此进一步存在Al。也就是说，存在未成为三聚体的Al，因此，应变与其相应地蓄积。这样，在Al的量低于50％的情况下，应变急剧地产生，晶格缺陷增加。因此，与能够缓和应变的50％以上的情况相比，小于50％时薄膜电阻急剧地劣化。
另外，在N浓度/Al浓度＝0.995时，载流子数与不共掺杂的情况大致同等。2×1020cm－3的0.5％的1×1018cm－3以上的载流子为100％自由载流子，因此，能够实现以往的Al掺杂的薄膜电阻。因此，与不共掺杂的情况相比，薄膜电阻大致一致。此外，在N浓度/Al浓度＝0.33、即Al浓度：N浓度＝3：1的情况下，载流子空穴的全部并非被由三聚体形成的浅的受主能级接受，而是被由多余的Al形成的深的受主能级接受。因此，与不共掺杂的情况相比，薄膜电阻大致一致。因此，能够获得共掺杂的电阻减少效果的是将N浓度/Al浓度设为大于0.33且小于0.995的情况，即，相对于Al加入了33％～99.5％的N的情况。若还考虑误差，则大于33％且小于100％即可。
在不共掺杂的情况下，使用了1×1018cm－3以下的低浓度的杂质的低电阻SiC半导体材料难以存在。但是，提高共掺杂而形成三聚体，从而形成浅的能级，载流子数增加。因此，即使是少量的杂质也能够实现低电阻化。
如以上那样，通过将p型杂质与n型杂质以适当的比例进行共掺杂，能够获得至少2个显著效果。
第一，能够形成应变得到缓和、应变少的SiC。与不共掺杂的情况相比，应变变少，缺陷少，能够导入大量的杂质。即，能够提高杂质的固溶极限。因此，薄膜电阻减少，比电阻减少，接触电阻减少。不管是离子注入法还是外延生长法，由于缺陷均变少，因此能够实现杂质的高剂量化。
第二，能够形成浅的能级。与不共掺杂的情况相比，仅通过使用少的杂质，就能够制作低电阻的材料。或者，在相同杂质量的情况下，能够得到相差数量级的低薄膜电阻。在考虑了能够由外延生长形成的低剂量的区域时不使用共掺杂的情况下，成为高电阻。但是，如果使用共掺杂，则能够形成低电阻的SiC。由此，能够制作出更低导通电阻的SiC半导体装置。
图16A～图16D是表示本实施方式的半导体装置的深度方向的杂质分布的图。图16A为图1的A－A所示的p阱区域(沟道区域)16的分布，图16B为图1的B－B所示的p阱接触区域20的分布，图16C为图1的C－C部分所示的JFET区域17的分布，图16D是图1的D－D所示的源区域18的分布。
本实施方式的MOSFET100中，在p型第二SiC外延层(p阱区域)16中共掺杂有Al和N。并且，N的浓度相对于Al的浓度之比大于0.33且小于1.0。
首先，在本实施方式中，能够通过外延生长时的杂质的掺杂来进行成为沟道区域的p阱区域16的杂质浓度的调整。因此，不需要再为了进行MOSFET100的阈值调整而向沟道区域进行离子注入。因此，不会产生因离子注入引起的缺陷。因此，不会产生因离子注入缺陷引起的电子的散射。因而，沟道区域中的电子的迁移率提高，可以实现高性能的MOSFET。
此外，通过将p型杂质与n型杂质以适当的比例进行掺杂，促进了三聚体的形成。因此，沟道区域的应变、缺陷减少。因而，沟道区域中的电子的迁移率提高，可以实现高性能的MOSFET100。
此外，通过共掺杂使p型杂质的固溶极限上升。因此，与不进行共掺杂的情况相比，能够减少用于实现所需阈值的沟道区域的p型杂质浓度。因此，抑制了因杂质引起的电子的散射。因而，沟道区域中的电子的迁移率提高，可以实现高性能的MOSFET100。
另外，p型杂质的浓度从促进三聚体形成的观点、以及使MOSFET100的阈值适当的观点出发，优选为1×1016cm－3～5×1017cm－3。
本实施方式中，元素D的浓度相对于元素A的浓度之比优选为大于0.40且小于0.95。这是为了能够确保高的p型杂质的固溶极限。此外，优选元素A的受主能级为150meV以下。这是为了使沟道区域成为更低电阻、MOSFET100的导通电流增大。进而，优选元素D的90％以上位于最接近元素A的晶格位置。这是为了使得p型杂质和n型杂质的大部分(能够形成三聚体中的90％以上)形成三聚体，固溶极限变大，并且成为低电阻。
如图16A所示，优选的是：第二SiC外延层16中的构成组合的Al(铝)及N(氮)的深度方向的浓度从第一SiC外延层14朝向栅绝缘膜28降低。通过该分布，在第一SiC外延层14侧，从确保器件的耐压的观点来看，将p型杂质浓度保持为高浓度，而且在栅绝缘膜28侧降低p型杂质浓度，从而容易实现适当的阈值。
另外，优选栅绝缘膜28侧的N的浓度相对于Al的浓度之比大于0.33且小于1.0。优选遍及第二SiC外延层16中的整个区域而使N的浓度相对于Al的浓度之比大于0.33且小于1.0。
此外，如图16B所示，在p阱接触区域20中，衬底(background)中预先存在有p型第二SiC外延层(p阱区域)16的p型杂质(Al)。因而，能够减少p阱接触区域20形成用的离子注入时的p型杂质剂量。因此，能够实现离子注入时间的缩短、因离子注入引起的晶格损伤的减少。
此外，能够对由于用于使p型杂质活化的退火时或之后的冷却时产生的热应力引起的晶体缺陷、特别是基底面上的位错使MOSFET100的体二极管的正向特性劣化加以抑制。因此，可以实现可靠性高的MOSFET。
并且，如图16C所示，在JFET区域17中，在衬底中预先存在有p型第二SiC外延层(p阱区域)16的n型杂质(N)。因而，能够减少JFET区域17形成用的离子注入时的n型杂质剂量。因此，能够实现离子注入时间的缩短、因离子注入引起的晶格损伤的减少。
在本实施方式中，如图16B所示，优选p型第二SiC外延层(p阱区域)16的p型杂质(Al)的杂质浓度从表面朝向深度方向变大。这是因为：通过该结构，使得MOSFET100的体二极管的p型杂质浓度变大，体二极管的耐压提高。
此外，优选的是：在图16C所示的JFET区域17中，将p型杂质(第二p型杂质)设为元素A、将n型杂质(第二n型杂质)设为元素D的情况下，元素A与元素D的组合为Al(铝)、Ga(镓)或In(铟)与N(氮)的组合、以及B(硼)与P(磷)的组合中的至少一种组合，构成上述组合的上述元素A的浓度相对于上述元素D的浓度之比大于0.40且小于0.95。这是因为：JFET区域17中的三聚体的形成被促进，实现了低电阻且缺陷少的n层。此时，优选构成上述组合的上述元素D的浓度为1×1018cm－3以上。
(第二实施方式)
本实施方式的半导体装置为IGBT(Insulated Gate Bipolar Transistor：绝缘栅双极型晶体管)。半导体装置的结构为：在n型第一SiC外延层的背面侧设置有p+型的集电极区域，与p+型的集电极区域接触地设置有第二电极(集电极)，除此以外与第一实施方式同样。以下，关于由共掺杂产生的作用和效果等与第一实施方式重复的内容，省略描述。
图17是表示作为本实施方式的半导体装置的IGBT的结构的示意截面图。IGBT200为纵型的IGBT。
该IGBT200具备：具有第一面和第二面的SiC基板(碳化硅基板)12。在图17中，第一面是指图的上侧的面，第二面是指图的下侧的面。该SiC基板12是含有杂质浓度为1×1018～1×1019cm－3的、例如以N(氮)作为n型杂质的4H－SiC基板(n基板)。
在该SiC基板12的第一面上，例如形成有n型杂质的杂质浓度为5×1015～2×1016cm－3的n型第一SiC外延层(n－SiC层)14。n－SiC层14的膜厚例如为5μm～10μm。
在n－SiC层14上，例如形成有p型杂质的杂质浓度为1×1016cm－3～5×1017cm－3的p型第二SiC外延层(第一发射极区域)66。第一发射极区域66的深度例如为0.3μm～1.0μm。
p型第二SiC外延层(第一发射极区域)66中共掺杂有p型杂质(第一p型杂质)和n型杂质(第一n型杂质)。并且，在将p型杂质设定为元素A、将n型杂质设定为元素D的情况下，元素A与元素D的组合为Al(铝)、Ga(镓)或In(铟)与N(氮)的组合(第一组合)、以及B(硼)与P(磷)的组合(第二组合)中的至少一种组合，构成上述组合的元素D的浓度相对于元素A的浓度之比大于0.33且小于1.0。并且，构成上述组合的元素A的浓度为1×1016cm－3～5×1017cm－3从使IGBT200的阈值适当的观点来看是优选的。
在p型第二SiC外延层(第一发射极区域)66的一部分表面，例如形成有n型杂质的杂质浓度为5×1015～1×1019cm－3的n－型的第一SiC区域(JFET区域)17。JFET区域17的深度大于等于第一发射极区域66的厚度。JFET区域17与n－SiC层14连接。JFET区域17与n－SiC层14连接。JFET区域17作为载流子即电子的迁移路径发挥功能。
在p型第二SiC外延层(第一发射极区域)66的一部分表面，形成有n型杂质的杂质浓度为1×1018～1×1022cm－3的n+型第二SiC区域(第二发射极区域)58。第二发射极区域58的深度小于第二SiC外延层(第一发射极区域)66的厚度，例如为0.3μm左右。第二发射极区域58以将第一发射极区域66夹在中间的方式与JFET区域17分离地设置。
此外，在第二SiC外延层(第一发射极区域)66的一部分表面且n+型第二SiC区域(第二发射极区域)58的侧方，例如形成有p型杂质的杂质浓度为1×1018～1×1022cm－3的p+型第三SiC区域(发射极接触区域)60。发射极接触区域60的深度小于第二SiC外延层(第一发射极区域)66的厚度，例如为0.3μm左右。
并且，在n型SiC层14的背面侧，设置有例如p型杂质的杂质浓度为1×1018～1×1022cm－3的p+型第四SiC区域(集电极区域、p型SiC层)52。在本实施方式中，SiC基板12的背面为p+型第四SiC区域52。
并且，在JFET区域17及第二SiC外延层(第一发射极区域)66的表面，连续地具有跨过该区域及层地形成的栅绝缘膜28。栅绝缘膜28能够应用例如SiO2膜或high－k绝缘膜。
并且，在栅绝缘膜28上，形成有栅电极30。栅绝缘膜28例如使用SiO2膜。栅电极30能够应用例如多晶硅等。在栅电极30上例如形成有由SiO2膜形成的层间绝缘膜32。
被栅电极下的第二SiC区域(第二发射极区域)58和JFET区域17夹着的第二SiC外延层66为沟道区域。
并且，具备与第二SiC区域(第二发射极区域)58、第三SiC区域(发射极接触区域)60电连接的导电性的第一电极(发射极电极)54。第一电极(发射极电极)54例如由Ni(镍)的阻挡金属层54a和阻挡金属层54a上的Al的金属层54b构成。Ni的阻挡金属层54a和Al的金属层54b也可以通过反应而形成合金。
此外，在SiC基板12的第二面侧、第四SiC区域52的背面，形成有导电性的第二电极(集电极)56。第二电极(集电极)56例如为Ni。
另外，在本实施方式中，n型杂质例如优选为N(氮)或P(磷)，但是也能够应用As(砷)等。此外，p型杂质例如优选为Al(铝)，但是也能够应用B(硼)、Ga(镓)、In(铟)等。
对于本实施方式的半导体装置，例如在第一实施方式的制造方法中，在制造第二电极之前，将作为p型杂质的Al向SiC基板12的背面(第二面)进行离子注入，形成第四SiC区域(集电极区域)52，由此能够进行制造。
另外，例如，也可以在形成p型集电极区域52之前，为了减薄n型区域而设置对SiC基板12从背面侧进行研磨的步骤。
本实施方式的IGBT200中，p型第二SiC外延层(第一发射极区域)66中共掺杂有Al和N。并且，N的浓度相对于Al的浓度之比大于0.33且小于1.0。由此，通过与第一实施方式同样的作用，能够实现高性能且高可靠性的IGBT200。
以上，在实施方式中，作为碳化硅的晶体结构，以4H－SiC的情况为例进行了说明，但是本发明也能够应用在6H－SiC、3C－SiC等其他晶体结构的碳化硅中。
此外，在实施方式中，作为p型杂质与n型杂质的组合，以Al(铝)与N(氮)的组合的情况为例进行了说明，但是不限于该组合，只要是Al(铝)、Ga(镓)或In(铟)与N(氮)的组合、B(硼)与P(磷)的组合即可，能够获得同样的效果。
在第一及第二实施方式中，以将制造中使用的n型SiC基板作为MOSFET、IGBT的最终结构而残留的情况为例进行了说明，但也可以设置成例如为了实现装置的薄型化而将n型SiC基板的全部通过研磨等而除去而成的结构。
以上说明了本发明的几个实施方式，这些实施方式仅用于例示而不用于限定本发明的范围。实际上，在此记述的半导体装置及其制造方法可以以各种其他形式来实施。而且，在不脱离本发明的精神的情况下，可以对在此记述的装置及方法的形式进行各种省略、替代和变更。所附权利要求书及其等价物涵盖了落入本发明的范畴和精神内的这些形式或修改。

Claims (11)

1.一种半导体装置，其特征在于，具备：
n型第一SiC外延层；
p型第二SiC外延层，其设置在所述第一SiC外延层上，并含有p型杂质和n型杂质，在将所述p型杂质设定为元素A、将所述n型杂质设定为元素D的情况下，所述元素A与所述元素D的组合为Al(铝)、Ga(镓)或In(铟)与N(氮)的组合、B(硼)与P(磷)的组合中的至少一种组合，构成所述组合的所述元素D的浓度相对于所述元素A的浓度之比大于0.33且小于1.0；
n型第一SiC区域，其设置在所述第二SiC外延层的表面，且深度大于等于所述第二SiC外延层的厚度；
n型第二SiC区域，其在所述第二SiC外延层的表面上与所述n型第一SiC区域分离地设置，且深度小于所述第二SiC外延层的厚度；
栅绝缘膜，其设置在所述第二SiC外延层的表面；
栅电极，其设置在所述栅绝缘膜上；
第一电极，其设置在所述第二SiC区域上；以及
第二电极，其设置在所述第一SiC外延层的与所述第一电极相反的一侧。
2.如权利要求1所述的半导体装置，其特征在于，
所述第二SiC外延层中的构成所述组合的所述元素D及所述元素A的深度方向的浓度从所述第一SiC外延层朝向所述栅绝缘膜降低。
3.如权利要求1所述的半导体装置，其特征在于，
所述第二SiC外延层中的所述元素A的浓度为1×1016cm－3～5×1017cm-3。
4.如权利要求1所述的半导体装置，其特征在于，
所述元素D的浓度相对于所述元素A的浓度之比大于0.40且小于0.95。
5.如权利要求1所述的半导体装置，其特征在于，
所述元素A的受主能级为150meV以下。
6.如权利要求1所述的半导体装置，其特征在于，
所述元素D的90％以上位于最接近所述元素A的晶格位置。
7.如权利要求1所述的半导体装置，其特征在于，
在所述第一SiC外延层的与所述第二SiC外延层相反的一侧，进一步设置有n型SiC层，所述第二电极与所述SiC层接触地设置。
8.如权利要求1所述的半导体装置，其特征在于，
在所述第一SiC外延层的与所述第二SiC外延层相反的一侧，进一步设置有p型SiC层，所述第二电极与所述SiC层接触地设置。
9.一种半导体装置的制造方法，其特征在于，其包括：
通过外延生长法形成n型第一SiC外延层；
在所述第一SiC外延层上，通过外延生长法来控制p型杂质的源气体和n型杂质的源气体的供给量，形成p型第二SiC外延层，其中，在将所述p型杂质设定为元素A、将所述n型杂质设定为元素D的情况下，所述元素A与所述元素D的组合为Al(铝)、Ga(镓)或In(铟)与N(氮)的组合、B(硼)与P(磷)的组合中的至少一种组合，构成所述组合的所述元素D的浓度相对于所述元素A的浓度之比大于0.33且小于1.0；
在所述第二SiC外延层的表面，通过n型杂质的离子注入形成n型第一SiC区域，所述n型第一SiC区域的深度大于等于所述第二SiC外延层的厚度；
在所述第二SiC外延层的表面，通过n型杂质的离子注入而与所述n型第一SiC区域分离地形成n型第二SiC区域，所述n型第二SiC区域的深度小于所述第二SiC外延层的厚度；
在所述第二SiC外延层的表面，形成栅绝缘膜；
在所述栅绝缘膜上，形成栅电极；
在所述第二SiC区域上，形成第一电极；
在所述第一SiC外延层的与所述第一电极相反的一侧，形成第二电极。
10.如权利要求9所述的半导体装置的制造方法，其特征在于，
所述第二SiC外延层中的所述元素A的浓度为1×1016cm－3～5×1017cm-3。
11.如权利要求9所述的半导体装置的制造方法，其特征在于，
所述元素D的浓度相对于所述元素A的浓度之比大于0.40且小于0.95。
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