JPWO2010110253A1 - Ｍｏｓｆｅｔおよびｍｏｓｆｅｔの製造方法 - Google Patents

Abstract

ＭＯＳＦＥＴ１は、｛０００１｝面に対しオフ角が５０°以上６５°以下である主面を有する炭化ケイ素（ＳｉＣ）基板（２）と、ＳｉＣ基板（２）の主面上に形成された半導体層（２１）と、半導体層（２１）の表面に接触するように形成された絶縁膜（２６）とを備えている。絶縁膜（２６）の厚みが３０ｎｍ以上４６ｎｍ以下の場合には、しきい値電圧が２．３Ｖ以下である。絶縁膜（２６）の厚みが４６ｎｍ超えて１００ｎｍ以下の場合には、しきい値電圧が２．３Ｖを超えて４．９Ｖ以下である。

Description

本発明は、ＭＯＳＦＥＴおよびＭＯＳＦＥＴの製造方法に関する。

従来より、炭化ケイ素（ＳｉＣ）を用いた半導体装置が知られている（たとえば、国際公開ＷＯ０１／０１８８７２号パンフレット（以下、特許文献１と呼ぶ））。特許文献１では、面方位がほぼ｛０３−３８｝であり４Ｈ（Ｈｅｘａｇｏｎａｌ）型ポリタイプのＳｉＣ基板を用いてＭＯＳ型電界効果トランジスタ（ＭＯＳＦＥＴ：Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ−ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）を形成していることが記載されている。また当該ＭＯＳＦＥＴでは、ゲート酸化膜をドライ酸化（熱酸化）により形成していることが記載されている。上記特許文献１では、このようなＭＯＳＦＥＴにおいて大きなチャネル移動度（約１００ｃｍ²／Ｖｓ）を実現できることが記載されている。

国際公開第０１／０１８８７２号パンフレット

しかしながら、本発明者が検討した結果、上述したＭＯＳＦＥＴにおいてチャネル移動度が十分に大きくならない場合があることを見い出した。チャネル移動度が大きくならない場合には、ＳｉＣを用いた半導体装置の優れた特性を安定して発揮させることができない。

この発明は、上記のような課題を解決するために成されたものであり、この発明の目的は、チャネル移動度を向上したＭＯＳＦＥＴおよびＭＯＳＦＥＴの製造方法を提供することである。

本発明者は、上述のようにＭＯＳＦＥＴにおいて大きなチャネル移動度を再現性よく実現するために、チャネル移動度が小さくなる原因について鋭意研究した結果、本発明を完成した。つまり、チャネル移動度が小さくなるのは、ゲート絶縁膜と当該ゲート絶縁膜下に位置するＳｉＣ半導体膜との界面に存在するトラップ（以下、界面準位または、界面準位密度とも言う）に起因することを見い出した。そこで、本発明者は、このような界面準位の影響を低減したＭＯＳＦＥＴを実現するように鋭意研究した結果、本発明を見い出した。

すなわち、本発明の一の局面におけるＭＯＳＦＥＴは、｛０００１｝面に対しオフ角が５０°以上６５°以下である主面を有する炭化ケイ素（ＳｉＣ）基板と、ＳｉＣ基板の主面上に形成された半導体層と、半導体層の表面に接触するように形成され、かつ３０ｎｍ以上４６ｎｍ以下の厚みを有する絶縁膜とを備え、しきい値電圧が２．３Ｖ以下である。

本発明の一の局面におけるＭＯＳＦＥＴの製造方法は、｛０００１｝面に対しオフ角が５０°以上６５°以下である主面を有する炭化ケイ素（ＳｉＣ）基板を準備する工程と、ＳｉＣ基板の主面上に半導体層を形成する工程と、半導体層の表面に接触するように、３０ｎｍ以上４６ｎｍ以下の厚みを有する絶縁膜を形成する工程とを備え、しきい値電圧が２．３Ｖ以下である。

本発明の他の局面におけるＭＯＳＦＥＴは、｛０００１｝面に対しオフ角が５０°以上６５°以下である主面を有する炭化ケイ素（ＳｉＣ）基板と、ＳｉＣ基板の主面上に形成された半導体層と、半導体層の表面に接触するように形成され、かつ４６ｎｍ超えて１００ｎｍ以下の厚みを有する絶縁膜とを備え、しきい値電圧が２．３Ｖを超えて４．９Ｖ以下である。

本発明の他の局面におけるＭＯＳＦＥＴの製造方法は、｛０００１｝面に対しオフ角が５０°以上６５°以下である主面を有する炭化ケイ素（ＳｉＣ）基板を準備する工程と、ＳｉＣ基板の主面上に半導体層を形成する工程と、半導体層の表面に接触するように、４６ｎｍ超えて１００ｎｍ以下の厚みを有する絶縁膜を形成する工程とを備え、しきい値電圧が２．３Ｖを超えて４．９Ｖ以下である。

本発明者は、界面準位と関係を有するしきい値電圧に着目し、移動度が向上するしきい値電圧の範囲を鋭意研究した。その結果、絶縁膜の厚みが３０ｎｍ以上４６ｎｍ以下の場合にはしきい値電圧を２．３Ｖ以下にすることにより、絶縁膜の厚みが４６ｎｍ超えて１００ｎｍ以下の場合にはしきい値電圧を２．３Ｖを超えて４．９Ｖ以下にすることにより、絶縁膜と半導体層との界面近傍における界面準位密度を再現性よく低減できることを見い出した。これにより、半導体層において絶縁膜と対向する領域において、反転チャネル層となるキャリアの多くが界面準位にトラップされることを抑制することができる。したがって、チャネル移動度を向上することができる。

なお、オフ角の下限を５０°としたのは、オフ角が４３．３°の（０１−１４）面からオフ角が５１．５°の（０１−１３）面にかけてオフ角の増大とともにキャリア移動度の顕著な増大が見られたこと、また、上記（０１−１４）面から（０１−１３）面の間のオフ角の範囲には自然面が無いこと、といった理由による。

また、オフ角の上限を６５°としたのは、オフ角が６２．１°の（０１−１２）面からオフ角が９０°の（０１−１０）面にかけてオフ角の増大とともにキャリア移動度の顕著な減少が見られたこと、また、上記（０１−１２)面から（０１−１０）面の間のオフ角の範囲には自然面が無いこと、といった理由による。

ここで、上記「しきい値電圧」とは、アクセプタ密度が１×１０¹⁶ｃｍ^-3に換算したときのしきい値電圧を意味する。

上記一および他の局面におけるＭＯＳＦＥＴにおいて好ましくは、サブスレッショルドスロープが０．４Ｖ以下である。

本発明者は、界面準位と関係を有するサブスレッショルドスロープにさらに着目し、移動度が向上するサブスレッショルドスロープの範囲を鋭意研究した。その結果、サブスレッショルドスロープを０．４Ｖ／Ｄｅｃａｄｅ以下にすることにより、絶縁膜と半導体層との界面近傍における界面準位密度を再現性よく低減できることを見い出した。これにより、半導体層において絶縁膜と対向する領域において、反転チャネル層となるキャリアの多くが界面準位にトラップされることを抑制することができる。したがって、チャネル移動度をさらに向上することができる。

上記一および他の局面におけるＭＯＳＦＥＴにおいて好ましくは、半導体層と、絶縁膜との間に、窒素原子を含む領域をさらに備えている。

上記一および他の局面におけるＭＯＳＦＥＴにおいて好ましくは、半導体層と、絶縁膜との界面から１０ｎｍ以内の領域における窒素濃度の最大値が１×１０²¹ｃｍ^-3以上である。

上記一および他の局面におけるＭＯＳＦＥＴの製造方法において好ましくは、絶縁膜を形成する工程は、絶縁膜をドライ酸化により形成する工程と、絶縁膜を窒素原子を含有するガスを雰囲気ガスとして用いて熱処理する工程とを含む。

本発明者は、半導体層と絶縁膜との界面近傍の窒素原子濃度を高めることにより、界面準位の影響を低減することを見い出した。このため、チャネル移動度をさらに向上したＭＯＳＦＥＴを実現することができる。

上記一および他の局面におけるＭＯＳＦＥＴにおいて好ましくは、半導体層はＳｉＣよりなる。ＳｉＣは、バンドギャップが大きく、また最大絶縁破壊電界および熱伝導率はシリコン（Ｓｉ）と比較して大きい一方、キャリアの移動度はシリコンと同程度に大きく、電子の飽和ドリフト速度および耐圧も大きい。このため、高効率化、高電圧化、および大容量化のＭＯＳＦＥＴを実現できる。

上記一および他の局面におけるＭＯＳＦＥＴにおいては、上記ＳｉＣ基板の主面のオフ方位が＜１１−２０＞方向±５°以下の範囲であってもよい。

＜１１−２０＞方向は、ＳｉＣ基板における代表的なオフ方位である。そして、基板の製造工程におけるスライス加工のばらつき等に起因したオフ方位のばらつきを±５°とすることにより、ＳｉＣ基板上へのエピタキシャル層の形成などを容易とし、ＭＯＳＦＥＴの製造を容易に実施することができる。

上記一および他の局面におけるＭＯＳＦＥＴにおいては、上記ＳｉＣ基板の主面のオフ方位が＜０１−１０＞方向±５°以下の範囲であってもよい。

＜０１−１０＞方向は、上記＜１１−２０＞方向と同様に、ＳｉＣ基板における代表的なオフ方位である。そして、基板の製造工程におけるスライス加工のばらつき等に起因したオフ方位のばらつきを±５°とすることにより、ＳｉＣ基板上へのエピタキシャル層の形成などを容易とし、ＭＯＳＦＥＴの製造を容易に実施することができる。

上記一および他の局面におけるＭＯＳＦＥＴにおいては、上記ＳｉＣ基板の主面の面方位は、面方位｛０３−３８｝に対してオフ角が−３°以上＋５°以下とすることができる。

これにより、チャネル移動度をより一層向上させることができる。ここで、面方位{０３−３８}に対するオフ角を−３°以上＋５°以下としたのは、チャネル移動度と当該オフ角との関係を調査した結果、この範囲内で特に高いチャネル移動度が得られたことに基づいている。

ここで、「面方位{０３−３８}に対してオフ角が−３°以上＋５°以下である」状態とは、＜０００１＞方向およびオフ方位の基準としての＜０１−１０＞方向の張る平面への上記主面の法線の正射影と、{０３−３８}面の法線とのなす角度が−３°以上＋５°以下である状態を意味し、その符号は、上記正射影が＜０１−１０＞方向に対して平行に近づく場合が正であり、上記正射影が＜０００１＞方向に対して平行に近づく場合が負である。

なお、上記主面の面方位は、実質的に{０３−３８}であることがより好ましく、上記主面の面方位は{０３−３８}であることがさらに好ましい。ここで、主面の面方位が実質的に{０３−３８}であるとは、基板の加工精度などを考慮して実質的に面方位が{０３−３８}とみなせるオフ角の範囲に基板の主面の面方位が含まれていることを意味し、この場合のオフ角の範囲としてはたとえば{０３−３８}に対してオフ角が±２°の範囲である。これにより、上述したチャネル移動度をより一層向上させることができる。

上記一および他の局面におけるＭＯＳＦＥＴにおいては、上記ＳｉＣ基板の主面は、＜０１−１０＞方向における（０−３３−８）面に対するオフ角が−３°以上＋５°以下であってもよい。

｛０３−３８｝面の中でも特にＣ（カーボン）面側の面である（０−３３−８）面に近い面上に半導体層および絶縁膜を形成する構造を採用することにより、キャリア移動度が大幅に向上する。

ここで、本願において、六方晶の単結晶炭化珪素の（０００１）面はシリコン面、（０００−１）面はカーボン面と定義される。また、「＜０１−１０＞方向における（０−３３−８）面に対するオフ角」とは、＜０００−１＞方向およびオフ方位の基準としての＜０１−１０＞方向の張る平面への上記主面の法線の正射影と、（０−３３−８）面の法線とのなす角度であり、その符号は、上記正射影が＜０１−１０＞方向に対して平行に近づく場合が正であり、上記正射影が＜０００−１＞方向に対して平行に近づく場合が負である。そして、上記＜０１−１０＞方向における（０−３３−８）面に対するオフ角が−３°以上＋５°以下である主面とは、当該主面が炭化珪素結晶において上記条件を満たすカーボン面側の面であることを意味する。なお、本願において（０−３３−８）面は、結晶面を規定するための軸の設定により表現が異なる等価なカーボン面側の面を含むとともに、シリコン面側の面を含まない。

以上より、本発明のＭＯＳＦＥＴおよびその製造方法によれば、絶縁膜の厚みが３０ｎｍ以上４６ｎｍ以下の場合にはしきい値電圧を２．３Ｖ以下にすることにより、絶縁膜の厚みが４６ｎｍ超えて１００ｎｍ以下の場合にはしきい値電圧を２．３Ｖを超えて４．９Ｖ以下にすることにより、チャネル移動度を向上することができる。

本発明の実施の形態におけるＭＯＳＦＥＴを概略的に示す断面図である。 本発明の実施の形態において、｛０３−３８｝面を説明するための図である。 本発明の実施の形態におけるＭＯＳＦＥＴの製造方法を示すフローチャートである。 本発明の実施の形態におけるＭＯＳＦＥＴを製造方法の各工程を説明するための概略断面図である。 本発明の実施の形態におけるＭＯＳＦＥＴを製造方法の各工程を説明するための概略断面図である。 本発明の実施の形態におけるＭＯＳＦＥＴを製造方法の各工程を説明するための概略断面図である。 本発明の実施の形態におけるＭＯＳＦＥＴを製造方法の各工程を説明するための概略断面図である。 実施例２において、しきい値電圧と界面準位密度との関係を示す図である。 実施例３において、ゲート電圧と移動度との関係を示す図である。 実施例４において作製したＭＯＳＦＥＴを概略的に示す断面図である。 実施例４において、移動度とサブスレッショルドスロープとの関係を示す図である。 実施例５において作製したＭＯＳキャパシタを概略的に示す断面図である。 実施例５において、エネルギーと界面準位密度との関係を示す図である。 実施例６において、チャネル移動度と界面準位密度との関係を示す図である。

以下、図面に基づいて本発明の実施の形態を説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付しその説明は繰返さない。また、本明細書中においては、個別方位を［］、集合方位を＜＞、個別面を（）、集合面を｛｝でそれぞれ示している。また、負の指数については、結晶学上、”−”（バー）を数字の上に付けることになっているが、本明細書中では、数字の前に負の符号を付けている。

図１を参照して、本発明の一実施の形態におけるＭＯＳＦＥＴ１を説明する。本実施の形態におけるＭＯＳＦＥＴ１は、縦型のＭＯＳＦＥＴである。

ＭＯＳＦＥＴ１は、基板２と、半導体層２１と、ウエル領域２３と、ソース領域２４と、コンタクト領域２５と、絶縁膜２６と、ゲート電極１０と、ソース電極２７と、層間絶縁膜２８と、ドレイン電極１２とを備えている。

基板２は、たとえばｎ⁺ＳｉＣ基板である。基板２は、｛０００１}面に対しオフ角が５０°以上６５°以下、好ましくは｛０３−３８｝面である主面を有している。ここで、図２に示すように、｛０３−３８｝面とは、｛０００１｝面に対して約５５°（５４．７°）の傾斜を有する面である。言い換えると、｛０３−３８｝面とは、＜０００１＞軸方向に対して約３５°（３５．３°）の傾斜を有している面である。

なお、基板２の主面のオフ方位は、＜１１−２０＞方向±５°以下の範囲であってもよく、＜０１−１０＞方向±５°以下の範囲であってもよい。また、基板２の主面の面方位は、面方位｛０３−３８｝に対してオフ角が−３°以上＋５°以下であってもよい。また、基板２の主面は、＜０１−１０＞方向における（０−３３−８）面に対するオフ角が−３°以上＋５°以下であってもよい。これらの場合、チャネル移動度を向上することができる。特に、基板２の主面の面方位を（０−３３−８）とすることにより、チャネル移動度を一層向上することができる。

基板２の主面上に、たとえばｎ型ＳｉＣからなる半導体層２１が形成されている。ウエル領域２３は、半導体層２１とｐｎ接合をなすように、半導体層２１の主面の一部に位置している。ウエル領域２３は、たとえばｐ型ＳｉＣである。ソース領域２４は、ウエル領域２３とｐｎ接合をなすように、ウエル領域２３内の主面の一部に位置している。ソース領域２４は、たとえばＳｉＣである。コンタクト領域２５は、ソース領域２４とｐｎ接合をなすように、ウエル領域２３内の主面の一部に位置している。コンタクト領域２５は、たとえばＳｉＣである。

また半導体層２１は、ソース領域２４と同じ導電型（ｎ）であり、ソース領域２４よりも低い不純物濃度を有している。半導体層２１は、たとえば１０μｍの厚みを有している。なお、半導体層２１と、ソース領域２４の不純物濃度との高低は特に限定されない。ソース領域２４の不純物濃度は半導体層２１の不純物濃度よりも高いことが好ましく、たとえば１×１０¹⁸ｃｍ^-3〜１×１０²⁰ｃｍ^-3の不純物濃度を有する。ｎ型不純物としては、たとえば窒素（Ｎ）、リン（Ｐ）などを用いることができる。

またウエル領域２３は、半導体層２１と異なる第２の導電型（ｐ）である。ｐ型不純物としては、たとえばアルミニウム（Ａｌ）、ボロン（Ｂ）などを用いることができる。ウエル領域２３は、たとえば５×１０¹⁵ｃｍ^-3〜５×１０¹⁸ｃｍ^-3の不純物濃度を有する。

ウエル領域２３におけるソース領域２４と半導体層２１とに挟まれた領域は、ＭＯＳＦＥＴ１のチャネルとなる。本実施の形態では、ｎチャネルが形成されるように導電型を定めたが、ｐチャネルが形成されるように第１および第２の導電型を上述した内容と逆に定めてもよい。

絶縁膜２６は、半導体層２１とゲート電極１０とを絶縁するためのものであり、ソース領域２４と半導体層２１とに挟まれる少なくともウエル領域２３上に接触するように形成されている。絶縁膜２６は、３０ｎｍ以上１００ｎｍ以下の厚みを有している。

ゲート電極１０は、絶縁膜２６上に形成され、ソース領域２４と半導体層２１とに挟まれるウエル領域２３と少なくとも対向するように形成されている。なお、ゲート電極１０は、ソース領域２４と半導体層２１との間に位置するウエル領域２３上に対向するように形成されていれば、その他の領域上にさらに形成されていてもよい。

ソース領域２４およびコンタクト領域２５に電気的に接続するように、ソース領域２４およびコンタクト領域２５上にはソース電極２７が形成されている。このソース電極２７は、絶縁膜２６によりゲート電極１０と電気的に絶縁されている。

また、基板２に電気的に接続するように、基板２において半導体層２１と接触する面と反対側の面にはドレイン電極１２が形成されている。

絶縁膜２６の厚みが３０ｎｍ以上４６ｎｍ以下の場合、ＭＯＳＦＥＴ１のしきい値電圧は２．３Ｖ以下であり、好ましくは１．５Ｖ以上２．３Ｖ以下である。絶縁膜２６の厚みが４６ｎｍ超えて１００ｎｍ以下の厚みの場合、ＭＯＳＦＥＴのしきい値電圧は２．３Ｖを超えて４．９Ｖ以下であり、好ましくは２．５Ｖ以上４．９Ｖ以下である。これにより、界面準位密度を低減することができるので、移動度を大きくすることができる。

ここで、上記しきい値電圧について説明する。しきい値電圧とは、チャネル内に強反転状態の反転チャネル層を形成するために必要な最小ゲート電圧を意味する。ε₀を真空の誘電率とし、ε_SiCをＳｉＣの誘電率とし、ｋはボルツマン定数とし、Ｔは絶対温度とし、アクセプタ密度をＮ_aとし、真性キャリア密度をｎ_iとし、絶縁膜容量をＣ_oxとし、ｑを素電荷とし、仕事関数差をφ_m−φ_sとし、実効固定電荷をＱ_effとすると、しきい値電圧Ｖ_thは下記の式１で表される。

式１中のＶ_Qeffは、ｄ_oxを絶縁膜の厚みとし、ε_oxを絶縁膜の誘電率とすると、下記の式２で表される。

また、ＭＯＳＦＥＴ１のサブスレッショルドスロープは、０．４Ｖ／Ｄｅｃａｄｅ以下であることが好ましい。これにより、界面準位密度をさらに低減することができるので、移動度をさらに大きくすることができる。

ここで、上記サブスレッショルドスロープについて説明する。「サブスレッショルドスロープ（サブスレッショルドスイング、Ｓ値などとも言う）」とは、しきい値電圧以下において、ソース−ドレイン間に流れる電流を一桁増大させるのに必要なゲート電圧を意味する。サブスレッショルドスロープは、ゲート電圧をＶ_Gとし、ドレイン電流をＩ_Dとすると、下記の式３で表される。

また半導体層２１と、絶縁膜２６との界面には、窒素原子を含む領域が形成されていることが好ましい。たとえば、半導体層２１と、絶縁膜２６との界面から１０ｎｍ以内の領域における窒素濃度の最大値が１×１０²¹ｃｍ^-3以上であることが好ましい。この場合、チャネル長を有するチャネル領域（半導体層２１におけるウエル領域２３の間の領域）での移動度（チャネル移動度）を十分大きな値とすることができる。

これは以下のような理由によると考えられる。すなわち、絶縁膜２６と半導体層２１との界面において、絶縁膜２６を熱酸化などによって形成した場合に界面準位が多く形成される。そして、そのままではチャネル領域におけるチャネル移動度が極めて小さくなる。この問題に対し、上述のように当該絶縁膜２６と半導体層２１との界面領域に窒素原子を導入することにより、上述した界面準位の影響を低減してチャネル移動度を向上させることができる。

続いて、本実施の形態におけるＭＯＳＦＥＴ１の製造方法について説明する。
まず、図３に示すように、基板準備工程（Ｓ１０）を実施する。この工程においては、面方位｛０００１｝に対するオフ角が５０°以上６５°以下、たとえば面方位（０３−３８）または（０−３３−８）である面を主面とする導電型がｎ型のＳｉＣ基板を基板２として準備する。このような基板は、たとえば（０００１）面を主面とするインゴットから（０３−３８）面または（０−３３−８）面が主面として露出するように基板２を切り出すといった手法により得ることができる。この工程では、製造するＭＯＳＦＥＴ１のチャネル移動度を一層向上させる観点から、（０−３３−８）面が主面の基板２を準備することが特に好ましい。また、この基板２としては、たとえば基板の比抵抗が０．０２Ωｃｍといった基板を用いてもよい。

次に、半導体層形成工程（Ｓ２０）を実施する。具体的には、図４に示すように、基板２の主面上に半導体層２１を形成する。半導体層２１は、たとえば導電型がｎ型のＳｉＣからなり、その厚みは１０μｍである。また、半導体層２１におけるｎ型の不純物の濃度としては、１×１０¹⁶ｃｍ^-3という値を用いることができる。

次に、注入工程（Ｓ３０）を実施する。具体的には、フォトリソグラフィおよびエッチングを用いて形成した酸化膜をマスクとして用いて、導電型がｐ型の不純物（たとえばＡｌ）を半導体層２１に注入することにより、図５に示すようにウエル領域２３を形成する。また、用いた酸化膜を除去した後、再度新たなパターンを有する酸化膜を、フォトリソグラフィおよびエッチングを用いて形成する。そして、当該酸化膜をマスクとして、ｎ型の導電性不純物（たとえばＰ）を所定の領域に注入することにより、ソース領域２４を形成する。また、同様の手法により、導電型がｐ型の導電性不純物を注入することにより、コンタクト領域２５を形成する。その結果、図５に示すような構造を得る。

このような注入工程（Ｓ３０）の後、活性化アニール処理を行なう。この活性化アニール処理としては、たとえばアルゴン（Ａｒ）ガスを雰囲気ガスとして用いて、加熱温度１７００〜１８００℃、加熱時間３０分といった条件を用いることができる。活性化アニールにより、イオン注入領域の不純物を活性化するとともに、結晶性の回復を行なうことができる。

次に、ゲート絶縁膜形成工程（Ｓ４０）を実施する。形成する絶縁膜２６の厚みは、３０ｎｍ以上１００ｎｍ以下である。

具体的には、図６に示すように、半導体層２１、ウエル領域２３、ソース領域２４およびコンタクト領域２５上を覆うように絶縁膜２６を形成する。この絶縁膜２６を形成するための条件としては、たとえばドライ酸化（熱酸化）を行なってもよい。このドライ酸化の条件としては、たとえば加熱温度を１２００℃、加熱時間を３０分といった条件を用いることができる。

次に、窒素アニール工程（Ｓ５０）を実施する。具体的には、雰囲気ガスとしてたとえば一酸化窒素（ＮＯ）ガス、一酸化二窒素（Ｎ₂Ｏ）ガスなどの窒素（Ｎ）原子を含有するガスを雰囲気ガスとして用いて熱処理する。雰囲気ガスは、窒素酸化物であることが好ましい。

熱処理の条件としては、たとえば加熱温度を１１００℃以上１３００℃以下、加熱時間を３０分以上１２０分以下とする条件を用いることができる。この結果、絶縁膜２６と下層の半導体層２１、ウエル領域２３、ソース領域２４、コンタクト領域２５との間の界面近傍に窒素原子を導入することができる。

また、この窒素アニール工程（Ｓ５０）の後、さらに、不活性ガスであるＡｒガスを用いたアニールを行なってもよい。具体的には、Ａｒガスを雰囲気ガスとして用いて、加熱温度を１１００℃、加熱時間を６０分といった条件を用いてもよい。

また、この窒素アニール工程の後、さらに、有機洗浄、酸洗浄、ＲＣＡ洗浄などの表面洗浄化を行ってもよい。

次に、電極形成工程（Ｓ６０）を実施する。具体的には、絶縁膜２６上に高濃度ｎ型ポリＳｉなどのゲート電極１０となるべき層をＣＶＤ（Chemical Vapor Deposition：化学蒸着）法などにより形成する。この層上に、フォトリソグラフィ法を用いて、ゲート電極１０となるべき領域以外の領域が開口したパターンを有するレジスト膜を形成する。当該レジスト膜をマスクとして用いて、パターンから露出した層をＲＩＥ（Reactive Ion Etching：反応性イオンエッチング）などにより除去する。これにより、図７に示すように、ゲート電極１０を形成できる。

次に、ゲート電極１０を覆うように、ＳｉＯ₂などよりなる層間絶縁膜２８となるべき絶縁膜をＣＶＤ法などにより形成する。たとえばＣＶＤ法、あるいはプラズマＣＶＤ法により酸化珪素（ＳｉＯ₂）、窒化珪素（Ｓｉ₃Ｎ₄）を堆積しても良い。たとえばプラズマＣＶＤ法によるＳｉＯ₂堆積の条件としては、テトラエトキシシラン（ＴＥＯＳ）と酸素（Ｏ₂）との原料ガスを用いて、加熱温度３５０℃で、たとえば１μｍ堆積しても良い。この絶縁膜上に、フォトリソグラフィ法を用いて、層間絶縁膜２８となるべき領域以外の領域が開口したパターンを有するレジスト膜を形成する。当該レジスト膜をマスクとして用いて、パターンから露出した絶縁膜をＲＩＥなどにより除去する。これにより、図７に示すように、開口部を有する層間絶縁膜２８を形成できる。

次に、層間絶縁膜２８上に、フォトリソグラフィ法を用いて、ソース領域２４の一部およびコンタクト領域２５が開口したパターンを有するレジスト膜を形成する。パターンおよびレジスト上に、Ｎｉなどの導体膜を形成する。その後、レジストを除去（リフトオフ）することにより、絶縁膜２６および層間絶縁膜２８から開口したソース領域２４およびコンタクト領域２５と接触するソース電極２７の一部を形成することができる。また、基板２の裏面上にドレイン電極１２を形成する。ドレイン電極１２は、たとえばニッケル（Ｎｉ）を用いることができる。ソース電極２７およびドレイン電極１２を形成した後に、たとえば合金化のための熱処理を行なう。これにより、図７に示すように、ソース電極２７の一部およびドレイン電極１２を形成することができる。

次いで、先に形成した一部のソース電極２７上に、上部ソース電極２７を形成する。上部ソース電極２７は、たとえばリフトオフ、エッチングなどを用いて形成することができる。これにより、図１に示すＭＯＳＦＥＴ１を製造することができる。

以上説明したように、本実施の形態におけるＭＯＳＦＥＴ１は、｛０００１｝面に対しオフ角が５０°以上６５°以下である主面、好ましくは｛０３−３８｝面を有するＳｉＣ基板２と、ＳｉＣ基板２上に形成された半導体層２１と、半導体層２１の表面に接触するように形成された絶縁膜２６とを備えている。絶縁膜２６の厚みが３０ｎｍ以上４６ｎｍ以下の場合のしきい値電圧は２．３Ｖ以下であり、絶縁膜２６の厚みが４６ｎｍ超えて１００ｎｍ以下の場合のしきい値電圧は２．３Ｖ超えて４．９Ｖ以下である。

また本実施の形態におけるＭＯＳＦＥＴ１の製造方法は、｛０００１｝面に対しオフ角が５０°以上６５°以下である主面、好ましくは｛０３−３８｝面を主面として有するＳｉＣ基板２を準備する基板準備工程（Ｓ１０）と、ＳｉＣ基板２上に半導体層２１を形成する半導体層形成工程（Ｓ２０）と、半導体層２１の表面に接触するように絶縁膜２６を形成するゲート絶縁膜形成工程（Ｓ４０）とを備えている。絶縁膜２６の厚みが３０ｎｍ以上４６ｎｍ以下の場合のしきい値電圧は２．３Ｖ以下であり、絶縁膜２６の厚みが４６ｎｍ超えて１００ｎｍ以下の場合のしきい値電圧は２．３Ｖ超えて４．９Ｖ以下である。

本発明者は、絶縁膜２６の厚みが３０ｎｍ以上４６ｎｍ以下の場合のしきい値電圧は２．３Ｖ以下であり、絶縁膜２６の厚みが４６ｎｍ超えて１００ｎｍ以下の場合のしきい値電圧は２．３Ｖ超えて４．９Ｖ以下にすることにより、絶縁膜２６と半導体層２１との界面近傍における界面準位密度を効果的に低減できることを見い出した。これにより、半導体層２１において絶縁膜２６と対向する領域において、反転チャネル層となるキャリアの多くが界面準位にトラップされることを抑制することができる。さらに、トラップされたキャリアが固定電荷として振舞うことを抑制することができる。このため、ゲート電極の印加電圧（しきい値電圧）を小さく維持して、キャリアの多くがソース−ドレイン間の電流に寄与できる。したがって、チャネル移動度を向上することができるＭＯＳＦＥＴ１が得られる。このように、本実施の形態では、大きなチャネル移動度を再現性良く実現することができるので、ＭＯＳＦＥＴ１の優れた特性を安定して発揮させることができる。

本実施例では、絶縁膜の厚みとしきい値電圧との関係を調べた。
（本発明例１〜７）
本発明例１〜７は、図１に示す以下の条件のＭＯＳＦＥＴの構造において、絶縁膜２６の厚みが３０ｎｍ以上１００ｎｍ以下のしきい値電圧をシュミレーションした。なお、本発明例１〜７では、窒素アニール工程（Ｓ５０）を実施したＭＯＳＦＥＴとした。また、ＳｉＣ基板の主表面を（０３−３８）面とした。アクセプタ密度を１×１０¹⁶ｃｍ^-3とした。ゲート電極をポリＳｉとした。界面準位にトラップされた電子による固定電荷密度Ｑ_effを−５×１０¹¹ｃｍ^-2とした。チャネル方向（ドレイン電流が流れる方向）を＜１１−２０＞方向とした。その結果を下記の表１に示す。

（比較例１）
比較例１は、図１に示すＭＯＳＦＥＴの構造において、（０００１）面に対しオフ角が８°である主表面を有するＳｉＣ基板を用いた。このため、比較例１の界面準位にトラップされた電子による固定電荷密度Ｑ_effを−２×１０¹²ｃｍ^-2とした。その結果を下記の表１に示す。

（比較例２）
比較例２は、上記特許文献１の実施例４において絶縁膜の厚みが４６ｎｍで、チャネル方向が＜１１−２０＞であるＭＯＳＦＥＴを比較例２のＭＯＳＦＥＴとした。

具体的には、上記特許文献１の実施例４のＭＯＳＦＥＴは、絶縁膜の厚さが３５〜４６ｎｍであり、アクセプタ密度が５×１０¹⁵ｃｍ^-3であることが記載されている。この特許文献１では、窒素アニール工程（Ｓ５０）は実施されていなかった。この特許文献１のＭＯＳＦＥＴにおいて、アクセプタ密度を１×１０¹⁶ｃｍ^-3に換算すると、界面準位にトラップされた電子による固定電荷密度Ｑ_effは−７．５×１０¹¹ｃｍ^-2と見積もることができる。このことから、上記特許文献１の図１１に記載のしきい値電圧２．３〜２．５Ｖを、アクセプタ密度が１×１０¹⁶ｃｍ^-3に換算したときのしきい値電圧に変換した。その結果を下記の表２に示す。

絶縁膜の厚みが４６ｎｍで、チャネル方向が＜１１−２０＞であるＭＯＳＦＥＴを比較例２とした。

なお、アクセプタ密度を増加すると、しきい値電圧が増加することは、上記式１からも明らかである。

（評価結果）
表１に示すように、絶縁膜の厚みが同じ本発明例３と比較例１とをそれぞれ比較すると、本発明例３のしきい値電圧は、比較例１のしきい値電圧よりも低減できた。

また、絶縁膜の厚みが４６ｎｍの本発明例３と、比較例２とについて、アクセプタ密度が１×１０¹⁶ｃｍ^-3に換算したときのしきい値電圧を比較すると、本発明例３は比較例２よりも低減できた。また、表２に示すように、上記特許文献１に開示の全てのＭＯＳＦＥＴのしきい値電圧をアクセプタ密度が１×１０¹⁶ｃｍ^-3に換算したときのしきい値電圧は、絶縁膜の厚みが同じまたはそれより大きい本発明例３のしきい値電圧よりも大きかった。さらに、本発明例３のチャネル方向と同じ方向の＜１１−２０＞の上記特許文献１のＭＯＳＦＥＴにおいて、アクセプタ密度が１×１０¹⁶ｃｍ^-3に換算しなかったとき（アクセプタ密度が５×１０¹⁵ｃｍ^-3）のしきい値電圧は２．４Ｖであった。このため、チャネル方向を同じにすると、本発明例３のしきい値電圧は上記特許文献１のしきい値電圧よりも低減できた。このことから、本発明のＭＯＳＦＥＴのしきい値電圧は、上記特許文献１のしきい値電圧よりも低減できたことが確認できた。

以上より、絶縁膜の厚みが３０ｎｍ以上４６ｎｍ以下の場合にはしきい値電圧を２．３Ｖ以下にすることができ、絶縁膜の厚みが４６ｎｍ超えて１００ｎｍ以下の場合にはしきい値電圧を２．３Ｖを超えて４．９Ｖ以下にすることができるＭＯＳＦＥＴを実現できることが確認できた。また、このようなＭＯＳＦＥＴを実現するためには、絶縁膜２６を窒素原子を含有するガスを雰囲気ガスとして用いて熱処理すること（窒素アニール工程（Ｓ５０））が有効であることが確認できた。

本実施例では、絶縁膜の厚みとしきい値電圧との関係を調べ、しきい値電圧を低減することによって、ＭＯＳＦＥＴの界面準位密度を低減できる効果について調べた。

上述した本発明例３、および比較例２のＭＯＳＥＴについて、界面準位密度をシュミレーションした。その結果を図８に示す。

図８に示すように、しきい値電圧が低いほど、界面準位密度を低減できることがわかった。

特に、図８において、絶縁膜の厚みが４６ｎｍ以下の場合の本発明例３および比較例２に示すように、アクセプタ密度が１×１０¹⁶ｃｍ^-3に換算したときのしきい値電圧を２．３Ｖ以下にすることにより、界面準位密度を５×１０¹¹ｃｍ^-2ｅＶ^-1以下と大きく低減できることがわかった。

また、絶縁膜を窒素原子を含有するガスを雰囲気ガスとして用いて熱処理すること（窒素アニール工程（Ｓ５０））により、上述したように界面準位密度を効果的に低減できることがわかった。

なお、界面準位密度を低減できると、以下の効果を有していると考えられる。すなわち、半導体層において絶縁膜と対向する領域において、反転チャネル層となるキャリアの多くが界面準位にトラップされることを抑制することができる。したがって、ＭＯＳＦＥＴのチャネル移動度を再現性よく向上することができる。

また、本実施例では、絶縁膜の厚みが４６ｎｍ以下の場合についてしきい値電圧と界面準位密度を調べたが、絶縁膜の厚みが４６ｎｍを超える場合についても、同様である。すなわち、本発明の低いしきい値電圧であれば、界面準位密度を効果的に低減することができる。

ここで、本実施例では、本発明例３の基板２として（０３−３８）面を主面として有するＳｉＣ基板を用いたが、（０−３３−８）面を主面として有するＳｉＣ基板を用いることにより、より低いしきい値電圧を実現でき、界面準位密度をより効果的に低減することができるという知見を本発明者は有している。

本実施例では、しきい値電圧を低減することによって、ＭＯＳＦＥＴの移動度を向上できる効果について調べた。

（本発明例８）
本発明例８では、絶縁膜の厚みが３７ｎｍで、しきい値電圧が１．８Ｖで、チャネル方向が＜１１−２０＞方向のＭＯＳＦＥＴを準備した。なお、本発明例８では、窒素アニール工程（Ｓ５０）を実施したＭＯＳＦＥＴとした。このＭＯＳＦＥＴについて、ゲート電圧を印加して、チャネル移動度を測定した。その結果を図９に示す。

図９に示すように、本発明例８のＭＯＳＦＥＴのチャネル移動度は１００ｃｍ²／Ｖｓであった。上記特許文献１の実施例４では、本発明例８と同じチャネル方向（＜１１−２０＞）の場合の移動度は最大で９６ｃｍ²／Ｖｓであった。このことから、本発明例８のＭＯＳＦＥＴのチャネル移動度は、上記特許文献１のＭＯＳＦＥＴのチャネル移動度に比べて向上していることがわかった。

以上より、本実施例によれば、しきい値電圧を低減することにより、チャネル移動度を向上できることが確認できた。

本実施例では、サブスレッショルドスロープを０．４Ｖ／Ｄｅｃａｄｅ以下にすることによって、ＭＯＳＦＥＴの移動度を向上できる効果について調べた。

（本発明例９、１０）
本発明例９、１０のＭＯＳＦＥＴは、基本的には図１０に示す横型のＭＯＳＦＥＴ３を製造した。

具体的には、まず、基板準備工程（Ｓ１０）では、基板２として（０３−３８）面を主面として有する４Ｈ−ＳｉＣ基板を準備した。

次に、半導体層形成工程（Ｓ２０）では、半導体層３１として、０．８μｍ程度の厚みを有し、１×１０¹⁶ｃｍ^-3の不純物濃度を有するｐ型ＳｉＣ層を形成した。このｐ型ＳｉＣ層の主面は（０３−３８）面であった。

次に、注入工程（Ｓ３０）では、マスク材料としてＳｉＯ₂を用いた。また、Ｐをｎ型不純物として１×１０¹⁹ｃｍ^-3の不純物濃度を有するソース領域２４、ドレイン領域２９を形成した。また、Ａｌをｐ型不純物として１×１０¹⁹ｃｍ^-3の不純物濃度を有するコンタクト領域２５を形成した。

注入工程（Ｓ３０）の後、活性化アニール処理を行なった。この活性化アニール処理としては、Ａｒガスを雰囲気ガスとして用いて、加熱温度１７００〜１８００℃、加熱時間３０分と条件とした。

次に、ゲート絶縁膜形成工程（Ｓ４０）として、加熱温度を１２００℃、加熱時間を本発明例９では３０分、本発明例１０では４５分の条件でドライ酸化により、絶縁膜２６としてゲート酸化膜を形成した。また、表面洗浄化を行った。

次に、窒素アニール工程（Ｓ５０）として、ＮＯを含む雰囲気中で、加熱温度を本発明例９では１１００℃、本発明例１０では１２００℃で、加熱時間を１２０分とする条件で、熱処理を行なった。

次に、電極形成工程（Ｓ６０）として、ポリＳｉよりなるゲート電極１０、Ｎｉよりなるソース電極２７、Ｎｉよりなるドレイン電極１２を形成した。

以上の工程（Ｓ１０〜Ｓ６０）を実施することにより、本発明例９、１０のＭＯＳＦＥＴ３をそれぞれ製造した。

（比較例３）
比較例３のＭＯＳＦＥＴは、本発明例９のＭＯＳＦＥＴの製造方法と基本的には同様の構成を備えていたが、基板の主面が（０００１）面であった点、窒素アニール工程（Ｓ５０）を実施しなかった点、ゲート絶縁膜形成工程（Ｓ４０）において、加熱温度を１３００℃、加熱時間を２０分の条件とした点において異なっていた。

（比較例４）
比較例４のＭＯＳＦＥＴは、本発明例９のＭＯＳＦＥＴの製造方法と基本的には同様の構成を備えていたが、基板の主面が（０００１）面であった点、ゲート絶縁膜形成工程（Ｓ４０）において加熱温度を１３００℃、加熱時間を３０分とした点、窒素アニール工程（Ｓ５０）において加熱温度を１３００℃、加熱時間を６０分とした点において異なっていた。

（比較例５）
比較例５のＭＯＳＦＥＴは、本発明例９のＭＯＳＦＥＴの製造方法と基本的には同様の構成を備えていたが、基板の主面が（０００１）面であった点、ゲート絶縁膜形成工程（Ｓ４０）において加熱温度を１３００℃、加熱時間を３０分とした点、窒素アニール工程（Ｓ５０）において加熱温度を１２００℃、加熱時間を６０分とした点において異なっていた。

（測定方法）
本発明例９、１０および比較例３〜５のＭＯＳＦＥＴについて、移動度およびサブスレッショルドスロープを測定した。

具体的には、移動度は、ソース−ドレイン間電圧Ｖ_DS＝０．１Ｖとし、ゲート電圧Ｖ_Gを印加して、ソース−ドレイン間電流ＩDSを測定した（ゲート電圧依存性を測定した）。そして、ｇ_m＝（δＩ_DS）／（δＶ_G）として、チャネル移動度μ＝ｇ_m×（Ｌ×ｄ）／（Ｗ×ε×Ｖ_DS）
（ここで、Ｌ：ゲート長、ｄ：絶縁膜厚、Ｗ：ゲート幅、ε：絶縁膜の誘電率）
という式から、移動度のゲート電圧に対する最大値を求めた。

サブスレッショルドスロープは、ソース−ドレイン間電圧Ｖ_DS＝０．１Ｖとし、ゲート電圧Ｖ_Gを印加して、ゲート電圧Ｖ_Gがしきい値電圧以下の範囲において、ソース−ドレイン間電流Ｉ_DSのゲート電圧に対する片対数プロットにおける直線領域で上記式３からサブスレッショルドスロープを測定した。その結果を図１１に示す。

図１１に示すように、サブスレッショルドスロープが０．４の本発明例９および１０のＭＯＳＦＥＴは、７４（ｃｍ²／Ｖｓ）以上９２（ｃｍ²／Ｖｓ）以下の高い移動度を実現できた。一方、サブスレッショルドスロープが０．９〜１．０の比較例３〜５のＭＯＳＦＥＴは、２．５（ｃｍ²／Ｖｓ）以上２０（ｃｍ²／Ｖｓ）以下の低い移動度であった。

以上より、本実施例によれば、サブスレッショルドスロープを０．４Ｖ／Ｄｅｃａｄｅ以下にすることにより、移動度を向上できることがわかった。

ここで、本実施例では、本発明例９および１０の基板２として（０３−３８）面を主面として有するＳｉＣ基板を用いたが、（０−３３−８）面を主面として有するＳｉＣ基板を用いることにより、移動度をより向上できるという知見を本発明者は有している。

本実施例では、サブスレッショルドスロープを０．４Ｖ／Ｄｅｃａｄｅ以下にすることによって、界面準位密度を低減できる効果について調べた。

一般的に、サブスレッショルドスロープ（Ｓ値）から界面準位密度を求めるためには、下記の式４において、既知の絶縁膜容量Ｃ_ox、強反転時の空乏層容量Ｃ_d（たとえば強反転時の最大空乏層幅から計算できる）を用いて、界面準位密度Ｄ_it＝０の場合の理論Ｓ値を求めることができる。

なお、上記式４において、ｋはボルツマン定数を意味し、Ｔは絶対温度を意味し、Ｃ_dは強反転時の空乏層容量を意味し、Ｃ_itは界面準位容量（Ｃ_it＝ｑＤ_it）を意味し、Ｃ_oxは絶縁膜容量を意味する。

上記式４と上記実施例４でのＳ値とを比較することで、界面準位容量Ｃ_itを算出し、界面準位密度Ｄ_itを導出することができる。しかし、上記式４から算出されるＤ_it精度はあまり高くないことがわかった。このため、本実施例では、以下に示すように、図１２に示すＭＯＳキャパシタ３０を作製し、その容量−電圧特性より、精度を向上して界面準位密度Ｄ_itを検討した。

（本発明例１１）
具体的には、まず、基板２として、本発明例９の基板準備工程（Ｓ１０）と同様の基板を用いた。

次に、基板２上に、本発明例９の半導体層形成工程（Ｓ２０）と同様の半導体層２１を形成した。

次に、半導体層２１上に、本発明例９のゲート絶縁膜形成工程（Ｓ４０）と同様の絶縁膜２６を形成した。

次に、加熱温度を１１００℃、加熱時間を６０分とした点を除き、本発明例９と同様の窒素アニール工程（Ｓ５０）を実施した。

次に、絶縁膜２６上に、本発明例９の電極形成工程（Ｓ６０）と同様のゲート電極１０を形成した。また、裏面コンタクト電極１８としてＮｉを形成した。

以上より、本発明例１１のＭＯＳキャパシタを製造した。
（比較例６）
比較例６のＭＯＳキャパシタは、本発明例１１のＭＯＳキャパシタの製造方法と基本的には同様の構成を備えていたが、ゲート絶縁膜形成工程（Ｓ４０）において加熱温度を１２００℃、加熱時間を３０分とした点、窒素アニール工程（Ｓ５０）を実施しなかった点において異なっていた。

（比較例７）
比較例７のＭＯＳキャパシタは、本発明例１１のＭＯＳキャパシタの製造方法と基本的には同様の構成を備えていたが、基板の主面が（０００１）面であった点、窒素アニール工程（Ｓ５０）において加熱温度を１３００℃、加熱時間を６０分とした点において異なっていた。

（測定方法）
本発明例１１、比較例６および７のＭＯＳキャパシタについて、エネルギーと、界面準位密度とを測定した。なお、エネルギーとは、ＭＯＳ界面（半導体層２１と絶縁膜２６との界面）の半導体層側における導電帯の底を基準とした、バンドギャップ内のエネルギーとした。

また界面準位密度は、容量Ｃ−電圧Ｖ特性よりＨｉｇｈ−Ｌｏｗ法により測定した。その結果を図１３に示す。

図１３に示すように、本発明例１１のＭＯＳキャパシタでは、ＭＯＳ界面における界面準位が低かった。このことから、絶縁膜２６を窒素原子を含有するガスを雰囲気ガスとして用いて熱処理することにより、界面準位密度を低減できることがわかった。

また、本発明例１１のＭＯＳキャパシタの条件でＭＯＳＦＥＴを製造すると、サブスレッショルドスロープは０．４以下であった。このことから、サブスレッショルドスロープを０．４以下にすることにより、界面準位密度を低減できることがわかった。

界面準位密度が低減されると、以下の効果を有していると考えられる。すなわち、ソース−ドレイン間の電流に寄与せずに界面準位にトラップされる反転電子を低減できる。このため、ソース−ドレイン間へ十分な電流を流すために必要な反転チャネル電子を形成するために必要なゲート電圧への印加、つまりしきい値電圧を小さくできる。以上より、サブスレッショルドスロープを０．４以下にすることにより、界面準位密度を低減できるので、移動度を向上できると考えられる。

一方、比較例６および７のＭＯＳキャパシタでは、ＭＯＳ界面における界面準位が高かった。比較例６および７のＭＯＳキャパシタの条件でＭＯＳＦＥＴを製造すると、サブスレッショルドスロープは０．４を超えていた。このことから、ＭＯＳ界面に反転チャネルの電子がトラップされると、ＭＯＳＦＥＴの移動度が低下し、負の固定電荷として振舞うため、しきい値電圧が大きくなると考えられる。上記特許文献１では、比較例６のように窒素アニール工程（Ｓ５０）を行なっていない。このため、上記特許文献１では、比較例６と同程度の界面準位密度となると考えれられる。したがって、上記特許文献１のＭＯＳＦＥＴでは、高い移動度を再現性よく実現することは困難であることが言える。

以上より、本実施例によれば、サブスレッショルドスロープを０．４Ｖ／Ｄｅｃａｄｅ以下にすることによって、移動度を向上できる根拠となる界面準位密度を低減できることがわかった。また、大きなチャネル移動度を再現性よく実現できると考えられる。

本実施例では、界面準位密度を低減することによって、移動度を向上できる効果について調べた。

実施例４で説明した本発明例９、比較例３および比較例５のＭＯＳキャパシタを準備した。本発明例９、比較例９および比較例１１のＭＯＳキャパシタにおいて、アクセプタ密度は１×１０¹⁶ｃｍ^-3で、絶縁膜の厚みは４０ｎｍであった。

本発明例９、比較例３および比較例５のＭＯＳＦＥＴについて、ゲート電圧を印加して、チャネル移動度を測定した。また比較例３および比較例５と同じ条件で作製したＭＯＳキャパシタから界面準位密度を求めた。その結果として、チャネル移動度と、界面準位密度との関係を図１４に示す。

図１４に示すように、本発明例９は、本発明例９よりも界面準位密度が高い比較例３および５よりも、移動度が高かった。また、図１４から、界面準位密度が低い程、チャネル移動度が高くなることがわかった。

以上より、界面準位密度を低減できると、移動度を向上できることがわかった。このことから、上述したように、本発明の閾値電圧および本発明のサブスレッショルドスロープに低減することにより、移動度を効果的に向上できることがわかった。

以上のように本発明の実施の形態および実施例について説明を行なったが、各実施の形態および実施例の特徴を適宜組み合わせることも当初から予定している。また、今回開示された実施の形態および実施例はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

本発明は、ＳｉＣからなる半導体層に絶縁膜が接触して形成されるＭＯＳＦＥＴに有利に適用される。

１，３ ＭＯＳＦＥＴ、２ 基板、１０ ゲート電極、１２ ドレイン電極、１８ 裏面コンタクト電極、２１，３１ 半導体層、２３ ウエル領域、２４ ソース領域、２５ コンタクト領域、２６ 絶縁膜、２７ ソース電極、２８ 層間絶縁膜、２９ ドレイン領域、３０ ＭＯＳキャパシタ。

Claims (22)

1. ｛０００１｝面に対しオフ角が５０°以上６５°以下である主面を有する炭化ケイ素基板（２）と、
   前記炭化ケイ素基板（２）の前記主面上に形成された半導体層（２１、３１）と、
   前記半導体層（２１、３１）の表面に接触するように形成され、かつ３０ｎｍ以上４６ｎｍ以下の厚みを有する絶縁膜（２６）とを備え、
   しきい値電圧が２．３Ｖ以下である、ＭＯＳＦＥＴ（１、３）。
2. サブスレッショルドスロープが０．４Ｖ以下である、請求の範囲第１項に記載のＭＯＳＦＥＴ（１、３）。
3. 前記半導体層（２１、３１）と、前記絶縁膜（２６）との間に、窒素原子を含む領域をさらに備えた、請求の範囲第１項に記載のＭＯＳＦＥＴ（１、３）。
4. 前記半導体層（２１、３１）と、前記絶縁膜（２６）との界面から１０ｎｍ以内の前記領域における窒素濃度の最大値が１×１０²¹ｃｍ^-3以上である、請求の範囲第３項に記載のＭＯＳＦＥＴ（１、３）。
5. 前記半導体層（２１、３１）は炭化ケイ素よりなる、請求の範囲第１項に記載のＭＯＳＦＥＴ（１、３）。
6. 前記炭化ケイ素基板（２）の前記主面のオフ方位が＜１１−２０＞方向±５°以下の範囲である、請求の範囲第１項に記載のＭＯＳＦＥＴ（１、３）。
7. 前記炭化ケイ素基板（２）の前記主面のオフ方位が＜０１−１０＞方向±５°以下の範囲である、請求の範囲第１項に記載のＭＯＳＦＥＴ（１、３）。
8. 前記炭化ケイ素基板（２）の前記主面の面方位は、面方位｛０３−３８｝に対してオフ角が−３°以上＋５°以下である、請求の範囲第７項に記載のＭＯＳＦＥＴ（１、３）。
9. 前記炭化ケイ素基板（２）の前記主面は、＜０１−１０＞方向における（０−３３−８）面に対するオフ角が−３°以上＋５°以下である、請求の範囲第７項に記載のＭＯＳＦＥＴ（１、３）。
10. ｛０００１｝面に対しオフ角が５０°以上６５°以下である主面を有する炭化ケイ素基板（２）と、
    前記炭化ケイ素基板（２）の前記主面上に形成された半導体層（２１、３１）と、
    前記半導体層（２１、３１）の表面に接触するように形成され、かつ４６ｎｍ超えて１００ｎｍ以下の厚みを有する絶縁膜（２６）とを備え、
    しきい値電圧が２．３Ｖを超えて４．９Ｖ以下である、ＭＯＳＦＥＴ（１、３）。
11. サブスレッショルドスロープが０．４Ｖ以下である、請求の範囲第１０項に記載のＭＯＳＦＥＴ（１、３）。
12. 前記半導体層（２１、３１）と、前記絶縁膜（２６）との間に、窒素原子を含む領域をさらに備えた、請求の範囲第１０項に記載のＭＯＳＦＥＴ（１、３）。
13. 前記半導体層（２１、３１）と、前記絶縁膜（２６）との界面から１０ｎｍ以内の前記領域における窒素濃度の最大値が１×１０²¹ｃｍ^-3以上である、請求の範囲第１２項に記載のＭＯＳＦＥＴ（１、３）。
14. 前記半導体層（２１、３１）は炭化ケイ素よりなる、請求の範囲第１０項に記載のＭＯＳＦＥＴ（１、３）。
15. 前記炭化ケイ素基板（２）の前記主面のオフ方位が＜１１−２０＞方向±５°以下の範囲である、請求の範囲第１０項に記載のＭＯＳＦＥＴ（１、３）。
16. 前記炭化ケイ素基板（２）の前記主面のオフ方位が＜０１−１０＞方向±５°以下の範囲である、請求の範囲第１０項に記載のＭＯＳＦＥＴ（１、３）。
17. 前記炭化ケイ素基板（２）の前記主面の面方位は、面方位｛０３−３８｝に対してオフ角が−３°以上＋５°以下である、請求の範囲第１６項に記載のＭＯＳＦＥＴ（１、３）。
18. 前記炭化ケイ素基板（２）の前記主面は、＜０１−１０＞方向における（０−３３−８）面に対するオフ角が−３°以上＋５°以下である、請求の範囲第１６項に記載のＭＯＳＦＥＴ（１、３）。
19. ｛０００１｝面に対しオフ角が５０°以上６５°以下である主面を有する炭化ケイ素基板（２）を準備する工程と、
    前記炭化ケイ素基板（２）の前記主面上に半導体層（２１、３１）を形成する工程と、
    前記半導体層（２１、３１）の表面に接触するように、３０ｎｍ以上４６ｎｍ以下の厚みを有する絶縁膜（２６）を形成する工程とを備え、
    しきい値電圧が２．３Ｖ以下である、ＭＯＳＦＥＴ（１、３）の製造方法。
20. 前記絶縁膜（２６）を形成する工程は、前記絶縁膜（２６）をドライ酸化により形成する工程と、前記絶縁膜（２６）を窒素原子を含有するガスを雰囲気ガスとして用いて熱処理する工程とを含む、請求の範囲第１９項に記載のＭＯＳＦＥＴ（１、３）の製造方法。
21. ｛０００１｝面に対しオフ角が５０°以上６５°以下である主面を有する炭化ケイ素基板（２）を準備する工程と、
    前記炭化ケイ素基板（２）の前記主面上に半導体層（２１、３１）を形成する工程と、
    前記半導体層（２１、３１）の表面に接触するように、４６ｎｍ超えて１００ｎｍ以下の厚みを有する絶縁膜（２６）を形成する工程とを備え、
    しきい値電圧が２．３Ｖを超えて４．９Ｖ以下である、ＭＯＳＦＥＴ（１、３）の製造方法。
22. 前記絶縁膜（２６）を形成する工程は、前記絶縁膜（２６）をドライ酸化により形成する工程と、前記絶縁膜（２６）を窒素原子を含有するガスを雰囲気ガスとして用いて熱処理する工程とを含む、請求の範囲第２１項に記載のＭＯＳＦＥＴ（１、３）の製造方法。

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