JP5673113B2 - 半導体装置 - Google Patents

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Description

本発明は半導体装置に関し、より特定的には、十分なチャネル移動度と半導体装置の製造コストの低減とを両立することが可能な半導体装置に関するものである。
近年、半導体装置の高耐圧化、低損失化、高温環境下での使用などを可能とするため、半導体装置を構成する材料として炭化珪素の採用が進められつつある。炭化珪素は、従来から半導体装置を構成する材料として広く使用されている珪素に比べてバンドギャップが大きいワイドバンドギャップ半導体である。そのため、半導体装置を構成する材料として炭化珪素を採用することにより、半導体装置の高耐圧化、オン抵抗の低減などを達成することができる。また、炭化珪素を材料として採用した半導体装置は、珪素を材料として採用した半導体装置に比べて、高温環境下で使用された場合の特性の低下が小さいという利点も有している。
このような炭化珪素を材料として用いた半導体装置のうち、たとえばＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）やＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）など、所定の閾値電圧を境にチャネル領域における反転層の形成の有無をコントロールし、電流を導通および遮断する半導体装置においては、閾値電圧の調整やチャネル移動度の向上について様々な検討がなされている（たとえば非特許文献１参照）。
Ｓｅｉ−Ｈｙｕｎｇ Ｒｙｕ ｅｔ ａｌ．、"Ｃｒｉｔｉｃａｌ Ｉｓｓｕｅｓ ｆｏｒ ＭＯＳ ＢａｓｅｄＰｏｗｅｒ Ｄｅｖｉｃｅｓ ｉｎ ４Ｈ−ＳｉＣ"、Ｍａｔｅｒｉａｌｓ Ｓｃｉｅｎｃｅ Ｆｏｒｕｍ、２００９年、 Ｖｏｌｓ．６１５−６１７、ｐ７４３−７４８
ここで、ＮチャネルのＭＯＳＦＥＴやＩＧＢＴなどの半導体装置においては、導電型がｐ型であるｐ型ボディ領域が形成され、当該ｐ型ボディ領域内にチャネル領域が形成される。そして、ｐ型ボディ領域の電位を固定する観点から、ｐ型ボディ領域上に形成された電極とｐ型ボディ領域とのオーミックコンタクトを確保する必要がある。このオーミックコンタクトは、ｐ型ボディ領域におけるｐ型不純物（たとえばＢ（硼素）、Ａｌ（アルミニウム）など）の密度（ドーピング密度）を高くすることにより、達成することができる。しかし、このような方法でオーミックコンタクトを確保すると、チャネル移動度が大幅に低下するという問題がある。これは、ドーピング密度を高くすることにより、ドーパントによる電子の散乱が顕著になるためである。そのため、ｐ型ボディ領域のドーピング密度は、たとえば１×１０１６ｃｍ−３〜４×１０１６ｃｍ−３程度とされる。そして、ｐ型ボディ領域内のチャネル領域以外の領域にｐ型ボディ領域よりもドーピング密度の高い領域（ｐ＋領域）を形成し、ｐ＋領域を介して上記電極とｐ型ボディ領域とのオーミックコンタクトを確保する構造が採用される。このｐ＋領域の形成には、たとえばマスク材料の成膜、フォトリソグラフィ、ドライエッチングおよびイオン注入というプロセスが必要となる。そのため、上記構造の採用は、半導体装置の製造コストを上昇させる。その結果、従来の半導体装置においては、十分なチャネル移動度と半導体装置の製造コストの低減とを両立することは難しいという問題があった。
本発明の目的はこのような問題に対応するためになされたものであって、その目的は、十分なチャネル移動度と製造コストの低減とを両立することが可能な半導体装置を提供することである。
本発明に従った半導体装置は、｛０００１｝面に対するオフ角が５０°以上６５°以下である主面を有する炭化珪素基板と、上記主面上に形成されたエピタキシャル成長層と、エピタキシャル成長層上に接触して形成された絶縁膜と、エピタキシャル成長層において絶縁膜と接触する領域を含むように形成され、導電型がｐ型であるｐ型ボディ領域と、ｐ型ボディ領域内においてエピタキシャル成長層の炭化珪素基板とは反対側の主面を含むように形成され、導電型がｎ型であるｎ型コンタクト領域と、エピタキシャル成長層上にｎ型コンタクト領域と接触するように形成されたコンタクト電極とを備えている。そして、ｐ型ボディ領域におけるｐ型不純物密度は５×１０１７ｃｍ−３以上であり、上記コンタクト電極とｐ型ボディ領域とは直接接触している。
本発明者は、十分なチャネル移動度と半導体装置の製造コストの低減とを両立する方策について詳細な検討を行なった結果、以下のような知見を得て本発明に想到した。従来の炭化珪素を素材として採用した半導体装置においては、炭化珪素基板として｛０００１｝面に対するオフ角が８°以下程度の主面を有する炭化珪素基板が採用される。そして、当該主面上にエピタキシャル成長層等が形成されて半導体装置が作製される。このような半導体装置においては、上述のように十分なチャネル移動度と半導体装置の製造コストの低減とを両立することは困難である。しかし、本発明者の検討によれば、炭化珪素基板の主面における｛０００１｝面に対するオフ角を所定の範囲とした場合、ｐ型ボディ領域のドーピング密度の上昇とチャネル移動度の向上との相反関係が大幅に緩和されることが明らかとなった。
より具体的には、炭化珪素基板として｛０００１｝面に対するオフ角が５０°以上６５°以下である主面を有する炭化珪素基板を採用し、当該主面上にエピタキシャル成長層を形成した構造において、このエピタキシャル成長層にｐ型不純物（Ｂ、Ａｌなど）を導入してｐ型ボディ領域を形成した場合、ｐ型ボディ領域のドーピング密度を上昇させてもチャネル移動度の低下が大幅に抑制される。そして、この特徴を利用してチャネル移動度の低下を抑制しつつ、ｐ型ボディ領域のドーピング密度を上昇させてコンタクト電極とｐ型ボディ領域とのオーミックコンタクトを確保し、上記ｐ＋領域の形成を省略することで製造コストを低減することができる。
すなわち、本発明の半導体装置においては、｛０００１｝面に対するオフ角が５０°以上６５°以下である主面を有する炭化珪素基板上にエピタキシャル成長層を形成した構造を採用し、ｐ型ボディ領域のｐ型不純物密度を５×１０１７ｃｍ−３以上とした場合の移動度の低下を抑制しつつ、コンタクト電極とｐ型ボディ領域との直接接触によるｐ型ボディ領域の電位の固定を達成している。そして、コンタクト電極とｐ型ボディ領域との間のｐ＋領域の形成を省略することにより、製造コストが低減されている。このように、本発明の半導体装置によれば、十分なチャネル移動度と製造コストの低減とを両立することが可能な半導体装置を提供することができる。
上記半導体装置においては、上記主面のオフ方位と＜０１−１０＞方向とのなす角は５°以下となっていてもよい。
＜０１−１０＞方向は、炭化珪素基板における代表的なオフ方位である。そして、基板の製造工程におけるスライス加工のばらつき等に起因したオフ方位のばらつきを５°以下とすることにより、炭化珪素基板上へのエピタキシャル成長層の形成などを容易にすることができる。
上記半導体装置においては、上記主面の、＜０１−１０＞方向における｛０３−３８｝面に対するオフ角は−３°以上５°以下であってもよい。
これにより、チャネル移動度を一層向上させることができる。ここで、面方位{０３−３８}に対するオフ角を−３°以上＋５°以下としたのは、チャネル移動度と上記オフ角との関係を調査した結果、この範囲内で特に高いチャネル移動度が得られたことに基づいている。
また、「＜０１−１０＞方向における{０３−３８}面に対するオフ角」とは、＜０１−１０＞方向および＜０００１＞方向を含む平面への上記主面の法線の正射影と、{０３−３８}面の法線とのなす角度であり、その符号は、上記正射影が＜０１−１０＞方向に対して平行に近づく場合が正であり、上記正射影が＜０００１＞方向に対して平行に近づく場合が負である。
なお、上記主面の面方位は、実質的に{０３−３８}であることがより好ましく、上記主面の面方位は{０３−３８}であることがさらに好ましい。ここで、主面の面方位が実質的に{０３−３８}であるとは、基板の加工精度などを考慮して実質的に面方位が{０３−３８}とみなせるオフ角の範囲に基板の主面の面方位が含まれていることを意味し、この場合のオフ角の範囲はたとえば{０３−３８}に対してオフ角が±２°の範囲である。これにより、上述したチャネル移動度をより一層向上させることができる。
上記半導体装置においては、上記主面のオフ方位と＜−２１１０＞方向とのなす角は５°以下となっていてもよい。
＜−２１１０＞方向は、上記＜０１−１０＞方向と同様に、炭化珪素基板における代表的なオフ方位である。そして、基板の製造工程におけるスライス加工のばらつき等に起因したオフ方位のばらつきを±５°とすることにより、炭化珪素基板上へのエピタキシャル成長層の形成などを容易にすることができる。
上記半導体装置においては、上記主面は、炭化珪素基板を構成する炭化珪素のカーボン面側の面であってもよい。
このようにすることにより、チャネル移動度をさらに向上させることができる。ここで、六方晶の単結晶炭化珪素の（０００１）面はシリコン面、（０００−１）面はカーボン面と定義される。つまり、上記主面のオフ方位と＜０１−１０＞方向とのなす角が５°以下である構成を採用する場合、上記主面を（０−３３−８）面に近いものとすることにより、チャネル移動度をさらに向上させることができる。
上記半導体装置においては、上記ｐ型ボディ領域におけるｐ型不純物密度は１×１０２０ｃｍ−３以下であってもよい。
ｐ型ボディ領域におけるｐ型不純物密度を１×１０２０ｃｍ−３以下としても、コンタクト電極によるｐ型ボディの電位固定は十分に達成することができる。また、１×１０２０ｃｍ−３を超えるドーピング密度を採用すると、結晶性の悪化などの問題が発生する可能性がある。
上記半導体装置においては、上記ｐ型ボディ領域におけるｐ型不純物密度は５×１０１８ｃｍ−３以下であってもよい。
ｐ型ボディ領域におけるｐ型不純物密度を５×１０１８ｃｍ−３以下としても、コンタクト電極によるｐ型ボディの電位固定を達成することは可能である。また、当該ｐ型不純物密度を５×１０１８ｃｍ−３とすることにより、より高いチャネル移動度を達成することができる。
上記半導体装置においては、コンタクト電極は、Ｔｉ、Ａｌ、ＳｉおよびＮｉからなる群から選択される少なくとも１種の元素を含有していてもよい。また、上記半導体装置においては、コンタクト電極は、ＴｉＡｌＳｉ、ＴｉＡｌＮｉ、ＴｉＡｌまたはＮｉＳｉからなっていてもよい。このようなコンタクト電極を採用することにより、コンタクト電極とｐ型ボディとの接触抵抗を低減し、ｐ型ボディの電位固定をより容易に達成することができる。
上記半導体装置においては、コンタクト電極とｎ型コンタクト領域との接触抵抗は１×１０−４Ωｃｍ２以下であってもよい。これにより、半導体装置のオン抵抗をより低減することができる。
上記半導体装置においては、コンタクト電極とｐ型ボディ領域との接触抵抗は１Ωｃｍ２以下であってもよい。これにより、より確実にｐ型ボディ領域の電位の固定を達成することができる。
以上の説明から明らかなように、本発明の半導体装置によれば、十分なチャネル移動度と半導体装置の製造コストの低減とを両立することが可能な半導体装置を提供することができる。
実施の形態１におけるＭＯＳＦＥＴの構造を示す概略断面図である。 実施の形態１におけるＭＯＳＦＥＴの製造方法の概略を示すフローチャートである。 実施の形態１におけるＭＯＳＦＥＴの製造方法を説明するための概略断面図である。 実施の形態１におけるＭＯＳＦＥＴの製造方法を説明するための概略断面図である。 実施の形態１におけるＭＯＳＦＥＴの製造方法を説明するための概略断面図である。 実施の形態１におけるＭＯＳＦＥＴの製造方法を説明するための概略断面図である。 実施の形態１におけるＭＯＳＦＥＴの製造方法を説明するための概略断面図である。 実施の形態２におけるＩＧＢＴの構造を示す概略断面図である。 実施の形態２におけるＩＧＢＴの製造方法の概略を示すフローチャートである。 実施の形態２におけるＩＧＢＴの製造方法を説明するための概略断面図である。 実施の形態２におけるＩＧＢＴの製造方法を説明するための概略断面図である。 実施の形態２におけるＩＧＢＴの製造方法を説明するための概略断面図である。 実施の形態２におけるＩＧＢＴの製造方法を説明するための概略断面図である。 実施の形態２におけるＩＧＢＴの製造方法を説明するための概略断面図である。
以下、図面に基づいて本発明の実施の形態を説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付し、その説明は繰返さない。
（実施の形態１）
まず、本発明の一実施の形態である実施の形態１について説明する。図１を参照して、本実施の形態における半導体装置であるＭＯＳＦＥＴ１００は、導電型がｎ型である炭化珪素基板１と、炭化珪素からなり導電型がｎ型であるバッファ層２と、炭化珪素からなり導電型がｎ型のドリフト層３と、導電型がｐ型の一対のｐ型ボディ領域４と、導電型がｎ型のｎ＋領域５とを備えている。
バッファ層２は、炭化珪素基板１の一方の主面１Ａ上に形成され、ｎ型不純物を含むことにより導電型がｎ型となっている。ドリフト層３は、バッファ層２上に形成され、ｎ型不純物を含むことにより導電型がｎ型となっている。ドリフト層３に含まれるｎ型不純物は、たとえばＮ（窒素）であり、バッファ層２に含まれるｎ型不純物よりも低い濃度（密度）で含まれている。バッファ層２およびドリフト層３は、炭化珪素基板１の一方の主面１Ａ上に形成されたエピタキシャル成長層である。
一対のｐ型ボディ領域４は、エピタキシャル成長層において、炭化珪素基板１側の主面とは反対側の主面３Ａを含むように互いに分離して形成され、ｐ型不純物（導電型がｐ型である不純物）を含むことにより、導電型がｐ型となっている。ｐ型ボディ領域４に含まれるｐ型不純物は、たとえばアルミニウム（Ａｌ）、硼素（Ｂ）などである。
ｎ＋領域５は、上記主面３Ａを含み、かつｐ型ボディ領域４に取り囲まれるように、一対のｐ型ボディ領域４のそれぞれの内部に形成されている。ｎ＋領域５は、ｎ型不純物、たとえばＰなどをドリフト層３に含まれるｎ型不純物よりも高い濃度（密度）で含んでいる。上記バッファ層２、ドリフト層３、ｐ型ボディ領域４およびｎ＋領域５は、活性層７を構成する。
さらに、図１を参照して、ＭＯＳＦＥＴ１００は、ゲート絶縁膜としてのゲート酸化膜９１と、ゲート電極９３と、一対のソースコンタクト電極９２と、層間絶縁膜９４と、ソース配線９５と、ドレイン電極９６とを備えている。
ゲート酸化膜９１は、主面３Ａに接触し、一方のｎ＋領域５の上部表面から他方のｎ＋領域５の上部表面にまで延在するように主面３Ａ上に形成され、たとえば二酸化珪素（ＳｉＯ２）からなっている。
ゲート電極９３は、一方のｎ＋領域５上から他方のｎ＋領域５上にまで延在するように、ゲート酸化膜９１に接触して配置されている。また、ゲート電極９３は、不純物が添加されたポリシリコン、Ａｌなどの導電体からなっている。
ソースコンタクト電極９２は、一対のｎ＋領域５上のそれぞれから、ゲート酸化膜９１から離れる向きに延在するとともに、主面３Ａに接触して配置されている。また、ソースコンタクト電極９２は、たとえばＴｉ、Ａｌ、ＳｉおよびＮｉからなる群から選択される少なくとも１種の元素を含有していてもよい。より具体的には、ソースコンタクト電極９２は、たとえばＴｉＡｌＳｉ、ＴｉＡｌＮｉ、ＴｉＡｌまたはＮｉＳｉからなっている。これにより、ソースコンタクト電極９２はｎ＋領域５との間でオーミックコンタクトを形成している。
層間絶縁膜９４は、ドリフト層３の主面３Ａ上においてゲート電極９３を取り囲み、かつ一方のｐ型ボディ領域４上から他方のｐ型ボディ領域４上にまで延在するように形成され、たとえば絶縁体である二酸化珪素（ＳｉＯ２）からなっている。
ソース配線９５は、主面３Ａ上において、層間絶縁膜９４を取り囲み、かつソースコンタクト電極９２の上部表面上にまで延在している。また、ソース配線９５は、Ａｌなどの導電体からなり、ソースコンタクト電極９２を介してｎ＋領域５と電気的に接続されている。
ドレイン電極９６は、炭化珪素基板１においてドリフト層３が形成される側とは反対側の主面に接触して形成されている。このドレイン電極９６は、ソースコンタクト電極９２と同じ材料からなっており、炭化珪素基板１と電気的に接続されている。
次に、ＭＯＳＦＥＴ１００の動作について説明する。図１を参照して、ゲート電極９３の電圧が閾値電圧未満の状態、すなわちオフ状態では、ドレイン電極９６に電圧が印加されても、ゲート酸化膜９１の直下に位置するｐ型ボディ領域４とドリフト層３との間のｐｎ接合が逆バイアスとなり、非導通状態となる。一方、ゲート電極９３に閾値電圧以上の電圧を印加すると、ｐ型ボディ領域４のゲート酸化膜９１と接触する付近であるチャネル領域において、反転層が形成される。その結果、ｎ＋領域５とドリフト層３とが電気的に接続され、ソース配線９５とドレイン電極９６との間に電流が流れる。
ここで、ＭＯＳＦＥＴ１００においては、ｐ型ボディ領域４におけるｐ型不純物密度は５×１０１７ｃｍ−３以上となっており、かつ炭化珪素基板１の主面１Ａの｛０００１｝面に対するオフ角は５０°以上６５°以下となっている。上記オフ角が５０°以上６５°以下となっていることにより、ｐ型不純物密度が５×１０１７ｃｍ−３以上という高いドーピング密度のｐ型ボディ領域４を形成した場合でも、上記チャネル領域におけるキャリア（電子）の移動度（チャネル移動度）の低下が抑制される。そして、ソースコンタクト電極９２とｐ型ボディ領域４とは直接接触しており、ｐ型ボディ領域４の電位が固定されている。また、ｐ型ボディ領域４の電位固定を目的としたｐ＋領域の形成が省略されている。その結果、ＭＯＳＦＥＴ１００は、十分なチャネル移動度と製造コストの低減とを両立することが可能な半導体装置となっている。
また、炭化珪素基板１の主面１Ａのオフ方位と＜０１−１０＞方向とのなす角は５°以下となっていることが好ましい。これにより、炭化珪素基板１上へのエピタキシャル成長層（バッファ層２、ドリフト層３）の形成などを容易にすることができる。
さらに、主面１Ａの、＜０１−１０＞方向における｛０３−３８｝面に対するオフ角は−３°以上５°以下であることが好ましく、主面１Ａは実質的に{０３−３８}面であることがより好ましい。これにより、チャネル移動度を一層向上させることができる。
一方、上記ＭＯＳＦＥＴ１００においては、主面１Ａのオフ方位と＜−２１１０＞方向とのなす角は５°以下となっていてもよい。これにより、炭化珪素基板１上へのエピタキシャル成長層（バッファ層２、ドリフト層３）の形成などを容易にすることができる。
さらに、主面１Ａは、炭化珪素基板１を構成する炭化珪素のカーボン面側の面であることが好ましい。これにより、チャネル移動度をさらに向上させることができる。
また、ｐ型ボディ領域４におけるｐ型不純物密度は１×１０２０ｃｍ−３以下であることが好ましい。これにより、結晶性の悪化などを抑制することができる。
また、ｐ型ボディ領域４におけるｐ型不純物密度は５×１０１８ｃｍ−３以下であってもよい。これにより、より高いチャネル移動度を達成することができる。
さらに、ＭＯＳＦＥＴ１００は、ノーマリーオフ型となっていてもよい。このようにノーマリーオフ型になる程度にｐ型ボディ領域のドーピング密度を高くした場合でも、上記ＭＯＳＦＥＴ１００によれば、チャネル移動度の低下を十分に抑制することができる。
また、ＭＯＳＦＥＴ１００においては、ゲート電極９３はｐ型ポリシリコンからなっていてもよい。これにより、閾値電圧をプラス側にシフトさせ易くなり、ＭＯＳＦＥＴ１００をノーマリーオフ型とすることも容易となる。
さらに、ＭＯＳＦＥＴ１００においては、ゲート電極９３はｎ型ポリシリコンからなっていてもよい。このようにすることにより、ＭＯＳＦＥＴ１００のスイッチング速度を向上させることができる。
また、ＭＯＳＦＥＴ１００においては、ソースコンタクト電極９２とｎ型コンタクト領域としてのｎ＋領域５との接触抵抗は１×１０−４Ωｃｍ２以下であることが好ましい。これにより、ＭＯＳＦＥＴ１００のオン抵抗をより低減することができる。
ＭＯＳＦＥＴ１００においては、ソースコンタクト電極９２とｐ型ボディ領域４との接触抵抗は１Ωｃｍ２以下であることが好ましい。これにより、より確実にｐ型ボディ領域４の電位の固定を達成することができる。
次に、実施の形態１におけるＭＯＳＦＥＴ１００の製造方法の一例について、図２〜図７を参照して説明する。図２を参照して、本実施の形態におけるＭＯＳＦＥＴ１００の製造方法では、まず工程（Ｓ１０）として炭化珪素基板準備工程が実施される。この工程（Ｓ１０）では、図３を参照して、｛０００１｝面に対するオフ角が５０°以上６５°以下である主面１Ａを有する炭化珪素基板１が準備される。
次に、工程（Ｓ２０）としてエピタキシャル成長工程が実施される。この工程（Ｓ２０）では、図３を参照して、エピタキシャル成長により炭化珪素基板１の一方の主面１Ａ上に炭化珪素からなるバッファ層２およびドリフト層３が順次形成される。
次に、工程（Ｓ３０）としてイオン注入工程が実施される。この工程（Ｓ３０）では、図３および図４を参照して、まずｐ型ボディ領域４を形成するためのイオン注入が実施される。具体的には、たとえばＡｌ（アルミニウム）イオンがドリフト層３に注入されることにより、ｐ型ボディ領域４が形成される。このとき、ｐ型ボディ領域におけるｐ型不純物密度が５×１０１７ｃｍ−３以上となるように、イオン注入が実施される。次に、ｎ＋領域５を形成するためのイオン注入が実施される。具体的には、たとえばＰ（リン）イオンがｐ型ボディ領域４に注入されることにより、ｐ型ボディ領域４内にｎ＋領域５が形成される。上記イオン注入は、たとえばドリフト層３の主面上に二酸化珪素（ＳｉＯ２）からなり、イオン注入を実施すべき所望の領域に開口を有するマスク層を形成して実施することができる。また、ＭＯＳＦＥＴ１００には、ｐ型ボディ領域４の電位固定を目的としたｐ＋領域が形成されない。そのため、製造コストを低減することができる。
次に、工程（Ｓ４０）として活性化アニール工程が実施される。この工程（Ｓ４０）では、たとえばアルゴンなどの不活性ガス雰囲気中において１７００℃に加熱し、３０分間保持する熱処理が実施される。これにより、上記工程（Ｓ３０）において注入された不純物が活性化する。
次に、工程（Ｓ５０）としてゲート酸化膜形成工程が実施される。この工程（Ｓ５０）では、図４および図５を参照して、たとえば酸素雰囲気中において１３００℃に加熱して６０分間保持する熱処理が実施されることにより、酸化膜（ゲート酸化膜）９１が形成される。
この工程（Ｓ５０）の後に、ＮＯアニール工程が実施されてもよい。このＮＯアニール工程では、雰囲気ガスとして一酸化窒素（ＮＯ）ガスが採用され、当該雰囲気ガス中において加熱する熱処理が実施される。この熱処理の条件としては、たとえば１１００℃以上１３００℃以下の温度で１時間程度保持する条件を採用することができる。このような熱処理により、酸化膜９１とドリフト層３との界面領域に窒素原子が導入される。これにより、酸化膜９１とドリフト層３との界面領域における界面準位の形成が抑制され、最終的に得られるＭＯＳＦＥＴ１００のチャネル移動度を向上させることができる。なお、雰囲気ガスとして、ＮＯガスに代えて酸化膜９１とドリフト層３との界面領域に窒素原子を導入することが可能な他のガスを使用するプロセスが採用されてもよい。
さらに、ＮＯアニール工程に続いて、Ａｒアニール工程が実施されることが好ましい。このＡｒアニール工程では、雰囲気ガスとしてアルゴン（Ａｒ）ガスが採用され、当該雰囲気ガス中において加熱する熱処理が実施される。この熱処理の条件としては、たとえば上記ＮＯアニール工程における加熱温度を超え、酸化膜９１の融点未満の温度で１時間程度保持する条件を採用することができる。このような熱処理により、酸化膜９１とドリフト層３との界面領域における界面準位の形成がさらに抑制され、最終的に得られるＭＯＳＦＥＴ１００のチャネル移動度を向上させることができる。なお、雰囲気ガスとして、Ａｒガスに代えて窒素ガスなどの他の不活性ガスを使用するプロセスが採用されてもよい。
次に、工程（Ｓ６０）としてゲート電極形成工程が実施される。この工程（Ｓ６０）では、図５および図６を参照して、まず、たとえばＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により高濃度に不純物が添加された導電体であるポリシリコン膜が酸化膜９１上に形成される。そして、所望のゲート電極９３の形状に合わせてポリシリコン膜上にマスク層が形成され、たとえばＲＩＥが実施されることによりゲート電極９３が形成される。
次に、工程（Ｓ７０）としてコンタクト電極形成工程が実施される。この工程（Ｓ７０）では、図６および図７を参照して、ゲート電極９３および酸化膜９１上を覆うように、たとえばＣＶＤ法により二酸化珪素などの絶縁体からなる絶縁膜が形成される。次に、当該絶縁膜上に所望のソースコンタクト電極９２の形状に合わせてマスク層が形成される。そして、たとえばＲＩＥが実施されることによりソースコンタクト電極を形成すべき領域に対応する絶縁膜および酸化膜９１が除去される。これにより残存した絶縁膜が層間絶縁膜９４となる。
さらに、絶縁膜および酸化膜９１が除去された領域および炭化珪素基板１のバッファ層２とは反対側の主面上にチタン膜９２Ａ、アルミニウム膜９２Ｂおよび珪素膜９２Ｃが順次形成される。そして、アルゴンなどの不活性ガス雰囲気中において加熱されるアニールが実施されることにより、チタン、アルミニウムおよび珪素が合金化し、ＴｉＡｌＳｉからなるソースコンタクト電極９２およびドレイン電極９６が形成される（図１参照）。なお、ソースコンタクト電極９２およびドレイン電極９６は、ＴｉＡｌＳｉからなるものに限られず、たとえばＮｉＳｉからなるものを採用してもよい。この場合、上記チタン膜９２Ａ、アルミニウム膜９２Ｂおよび珪素膜９２Ｃに代えてニッケル膜を形成し、その後アニールによって炭化珪素に含まれる珪素との合金化を行なうことによりソースコンタクト電極９２を作製することができる。
次に、工程（Ｓ８０）として配線形成工程が実施される。この工程（Ｓ８０）では、図１を参照して、たとえば蒸着法により、導電体であるＡｌからなるソース配線９５が、主面３Ａ上において、層間絶縁膜９４を取り囲むとともに、ｎ＋領域５およびソースコンタクト電極９２の上部表面上にまで延在するように形成される。以上の手順により、本実施の形態におけるＭＯＳＦＥＴ１００が完成する。
（実施の形態２）
次に、本発明の他の実施の形態である実施の形態２について説明する。実施の形態２における半導体装置であるＩＧＢＴ２００は、上記実施の形態１における炭化珪素基板の面方位、ｐ型ボディ領域のｐ型不純物密度、およびｐ＋領域の省略に関して上記実施の形態１におけるＭＯＳＦＥＴ１００と同様の構造を有することにより、同様の効果を奏する。
すなわち、図８を参照して、本実施の形態における半導体装置であるＩＧＢＴ２００は、導電型がｐ型である炭化珪素基板２０１と、バッファ層２０２（導電型はｎ型でもｐ型でもよい）と、炭化珪素からなり導電型がｎ型のドリフト層２０３と、導電型がｐ型の一対のｐ型ボディ領域２０４と、導電型がｎ型のｎ＋領域２０５とを備えている。
バッファ層２０２は、炭化珪素基板２０１の一方の主面２０１Ａ上に形成されており、ドリフト層２０３よりも高濃度の不純物を含んでいる。ドリフト層２０３は、バッファ層２０２上に形成され、ｎ型不純物を含むことにより導電型がｎ型となっている。バッファ層２０２およびドリフト層２０３は、炭化珪素基板２０１の一方の主面２０１Ａ上に形成されたエピタキシャル成長層である。
一対のｐ型ボディ領域２０４は、ドリフト層２０３において、炭化珪素基板２０１側の主面とは反対側の主面２０３Ａを含むように互いに分離して形成され、ｐ型不純物を含むことにより、導電型がｐ型となっている。ｐ型ボディ領域２０４に含まれるｐ型不純物は、たとえばアルミニウム（Ａｌ）、硼素（Ｂ）などである。
ｎ＋領域２０５は、上記主面２０３Ａを含み、かつｐ型ボディ領域２０４に取り囲まれるように、一対のｐ型ボディ領域２０４のそれぞれの内部に形成されている。ｎ＋領域２０５は、ｎ型不純物、たとえばＰなどをドリフト層２０３に含まれるｎ型不純物よりも高い濃度（密度）で含んでいる。上記バッファ層２０２、ドリフト層２０３、ｐ型ボディ領域２０４およびｎ＋領域２０５は、活性層２０７を構成する。
さらに、図８を参照して、ＩＧＢＴ２００は、ゲート絶縁膜としてのゲート酸化膜２９１と、ゲート電極２９３と、一対のエミッタコンタクト電極２９２と、層間絶縁膜２９４と、エミッタ配線２９５と、コレクタ電極２９６とを備えている。
ゲート酸化膜２９１は、主面２０３Ａに接触し、一方のｎ＋領域２０５の上部表面から他方のｎ＋領域２０５の上部表面にまで延在するようにドリフト層２０３の主面２０３Ａ上に形成され、たとえば二酸化珪素（ＳｉＯ２）からなっている。
ゲート電極２９３は、一方のｎ＋領域２０５上から他方のｎ＋領域２０５上にまで延在するように、ゲート酸化膜２９１上に接触して配置されている。また、ゲート電極２９３は、不純物が添加されたポリシリコン、Ａｌなどの導電体からなっている。
エミッタコンタクト電極２９２は、一対のｎ＋領域２０５上に形成されるとともに、主面２０３Ａに接触して配置されている。また、エミッタコンタクト電極２９２は、たとえばニッケルシリサイド（ＮｉＳｉ）などからなっている。
層間絶縁膜２９４は、ドリフト層２０３の主面２０３Ａ上においてゲート電極２９３を取り囲み、かつ一方のｐ型ボディ領域２０４上から他方のｐ型ボディ領域２０４上にまで延在するように形成され、たとえば絶縁体である二酸化珪素（ＳｉＯ２）からなっている。
エミッタ配線２９５は、ドリフト層２０３の主面２０３Ａ上において、層間絶縁膜２９４を取り囲み、かつエミッタコンタクト電極２９２の上部表面上にまで延在している。また、エミッタ配線２９５は、Ａｌなどの導電体からなり、エミッタコンタクト電極２９２を介してｎ＋領域２０５と電気的に接続されている。
コレクタ電極２９６は、炭化珪素基板２０１においてドリフト層２０３が形成される側とは反対側の主面に接触して形成されている。このコレクタ電極２９６は、たとえばニッケルシリサイド（ＮｉＳｉ）からなっており、炭化珪素基板２０１と電気的に接続されている。
次に、ＩＧＢＴ２００の動作について説明する。図８を参照して、ゲート電極２９３に電圧を印加し、当該電圧が閾値を超えると、ゲート電極２９３下のゲート酸化膜２９１に接するｐ型ボディ領域２０４に反転層が形成され、ｎ＋領域２０５とドリフト層２０３とが電気的に接続される。これにより、ｎ＋領域２０５からドリフト層２０３に電子が注入され、これに対応して炭化珪素基板２０１からバッファ層２０２を介して正孔がドリフト層２０３に供給される。その結果、ＩＧＢＴ２００がオン状態となり、ドリフト層２０３に伝導度変調が生じてエミッタコンタクト電極２９２−コレクタ電極２９６間の抵抗が低下した状態で電流が流れる。一方、ゲート電極２９３に印加される上記電圧が閾値以下の場合、上記反転層が形成されないため、ドリフト層２０３とｐ型ボディ領域２０４との間が逆バイアスの状態が維持される。その結果、ＩＧＢＴ２００がオフ状態となり、電流は流れない。
ここで、ＩＧＢＴ２００においては、ｐ型ボディ領域２０４におけるｐ型不純物密度は５×１０１７ｃｍ−３以上となっており、かつ炭化珪素基板２０１の主面２０１Ａの｛０００１｝面に対するオフ角は５０°以上６５°以下となっている。上記オフ角が５０°以上６５°以下となっていることにより、ｐ型不純物密度が５×１０１７ｃｍ−３以上という高いドーピング密度のｐ型ボディ領域２０４を形成した場合でも、上記チャネル領域におけるキャリア（電子）の移動度（チャネル移動度）の低下が抑制される。そして、エミッタコンタクト電極２９２とｐ型ボディ領域２０４とは直接接触しており、ｐ型ボディ領域２０４の電位が固定されている。また、ｐ型ボディ領域２０４の電位固定を目的としたｐ＋領域の形成が省略されている。その結果、ＩＧＢＴ２００は、十分なチャネル移動度と半導体装置の製造コストの低減とを両立することが可能な半導体装置となっている。
次に、実施の形態１におけるＩＧＢＴ２００の製造方法の一例について、図９〜図１４を参照して説明する。図９を参照して、本実施の形態におけるＩＧＢＴ２００の製造方法では、まず工程（Ｓ２１０）として炭化珪素基板準備工程が実施される。この工程（Ｓ２１０）では、図１０を参照して、実施の形態１の工程（Ｓ１０）と同様に、｛０００１｝面に対するオフ角が５０°以上６５°以下である主面２０１Ａを有する炭化珪素基板２０１が準備される。
次に、工程（Ｓ２２０）としてエピタキシャル成長工程が実施される。この工程（Ｓ２２０）では、図１０を参照して、実施の形態１の工程（Ｓ２０）と同様に、エピタキシャル成長により炭化珪素基板２０１の一方の主面２０１Ａ上にバッファ層２０２およびドリフト層２０３が順次形成される。
次に、工程（Ｓ２３０）としてイオン注入工程が実施される。この工程（Ｓ２３０）では、図１０および図１１を参照して、まずｐ型ボディ領域２０４を形成するためのイオン注入が実施される。具体的には、たとえばＡｌ（アルミニウム）イオンがドリフト層２０３に注入されることにより、実施の形態１のｐ型ボディ領域４と同様のｐ型ボディ領域２０４が形成される。次に、ｎ＋領域２０５を形成するためのイオン注入が実施される。具体的には、たとえばＰ（リン）イオンがｐ型ボディ領域２０４に注入されることにより、ｐ型ボディ領域２０４内に実施の形態１のｎ＋領域５と同様のｎ＋領域２０５が形成される。上記イオン注入は、たとえばドリフト層２０３の主面上に二酸化珪素（ＳｉＯ２）からなり、イオン注入を実施すべき所望の領域に開口を有するマスク層を形成して実施することができる。また、ＩＧＢＴ２００においては、ｐ型ボディ領域２０４の電位固定を目的としたｐ＋領域が形成されない。そのため、製造コストを低減することができる。
次に、工程（Ｓ２４０）および（Ｓ２５０）として活性化アニール工程およびゲート酸化膜形成工程が実施される。この工程（Ｓ２４０）および（Ｓ２５０）は、図１１および図１２を参照して、実施の形態１における工程（Ｓ４０）および（Ｓ５０）と同様に実施することができる。これにより、工程（Ｓ２３０）において導入された不純物が活性化するとともに、酸化膜（ゲート酸化膜）２９１が形成される。この工程（Ｓ２５０）の後に、ＮＯアニール工程およびＡｒアニール工程が実施されてもよい。このＮＯアニール工程およびＡｒアニール工程は、実施の形態１の場合と同様に実施することができる。
次に、工程（Ｓ２６０）としてゲート電極形成工程が実施される。この工程（Ｓ２６０）では、図１２および図１３を参照して、まず、たとえばＣＶＤ法によりポリシリコン膜が酸化膜２９１上に形成される。そして、所望のゲート電極２９３の形状に合わせてポリシリコン膜上にマスク層が形成され、たとえばＲＩＥが実施されることによりゲート電極２９３が形成される。
次に、工程（Ｓ２７０）としてコンタクト電極形成工程が実施される。この工程（Ｓ２７０）では、図１３および図１４を参照して、実施の形態１の工程（Ｓ７０）と同様に、まず層間絶縁膜２９４が形成される。次に、実施の形態１の場合におけるチタン膜９２Ａ、アルミニウム膜９２Ｂおよび珪素膜９２Ｃに代えて、ニッケル膜が形成され、アニールが実施されることによりＮｉＳｉからなるエミッタコンタクト電極２９２およびコレクタ電極２９６が形成される。なお、エミッタコンタクト電極２９２およびコレクタ電極２９６は、ＮｉＳｉからなるものに限られず、たとえばＴｉＡｌＳｉからなるものを採用してもよい。
次に、工程（Ｓ２８０）として配線形成工程が実施される。この工程（Ｓ２８０）では、図８を参照して、たとえば蒸着法により、導電体であるＡｌからなるエミッタ配線２９５が、主面２０３Ａ上において、層間絶縁膜２９４を取り囲むとともに、ｎ＋領域２０５およびエミッタコンタクト電極２９２の上部表面上にまで延在するように形成される。以上の手順により、本実施の形態におけるＩＧＢＴ２００が完成する。
今回開示された実施の形態はすべての点で例示であって、制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味、および範囲内でのすべての変更が含まれることが意図される。
本発明の半導体装置は、十分なチャネル移動度と製造コストの低減とを両立することが求められる半導体装置に、特に有利に適用され得る。
１，２０１ 炭化珪素基板、１Ａ，２０１Ａ 主面、２，２０２ バッファ層、３，２０３ ドリフト層、３Ａ，２０３Ａ 主面、４，２０４ ｐ型ボディ領域、５，２０５ ｎ＋領域、７，２０７ 活性層、９１，２９１ ゲート酸化膜（酸化膜）、９２ ソースコンタクト電極、９２Ａ チタン膜、９２Ｂ アルミニウム膜、９２Ｃ 珪素膜、９３，２９３ ゲート電極、９４，２９４ 層間絶縁膜、９５ ソース配線、９６ ドレイン電極、１００ ＭＯＳＦＥＴ、２００ ＩＧＢＴ、２９２ エミッタコンタクト電極、２９５ エミッタ配線、２９６ コレクタ電極。

Claims (10)

  1. ｛０００１｝面に対するオフ角が５０°以上６５°以下である主面を有する炭化珪素基板と、
    前記主面上に形成されたエピタキシャル成長層と、
    前記エピタキシャル成長層上に接触して形成された絶縁膜と、
    前記エピタキシャル成長層において前記絶縁膜と接触する領域を含むように形成され、導電型がｐ型であるｐ型ボディ領域と、
    前記ｐ型ボディ領域内において前記エピタキシャル成長層の前記炭化珪素基板とは反対側の主面を含むように形成され、導電型がｎ型であるｎ型コンタクト領域と、
    前記エピタキシャル成長層上に前記ｎ型コンタクト領域と接触するように形成されたコンタクト電極とを備え、
    前記ｐ型ボディ領域におけるｐ型不純物密度は５×１０１７ｃｍ−３以上であり、
    前記コンタクト電極と前記ｐ型ボディ領域とは直接接触し、前記コンタクト電極と前記ｎ型コンタクト領域との接触抵抗は１×１０ −４ Ωｃｍ ２ 以下である、半導体装置。
  2. 前記主面のオフ方位と＜０１−１０＞方向とのなす角は５°以下となっている、請求項１に記載の半導体装置。
  3. 前記主面の、＜０１−１０＞方向における｛０３−３８｝面に対するオフ角は−３°以上５°以下である、請求項２に記載の半導体装置。
  4. 前記主面のオフ方位と＜−２１１０＞方向とのなす角は５°以下となっている、請求項１に記載の半導体装置。
  5. 前記主面は、前記炭化珪素基板を構成する炭化珪素のカーボン面側の面である、請求項１〜請求項４のいずれか１項に記載の半導体装置。
  6. 前記ｐ型ボディ領域におけるｐ型不純物密度は１×１０２０ｃｍ−３以下である、請求項１〜請求項５のいずれか１項に記載の半導体装置。
  7. 前記ｐ型ボディ領域におけるｐ型不純物密度は５×１０１８ｃｍ−３以下である、請求項１〜請求項５のいずれか１項に記載の半導体装置。
  8. 前記コンタクト電極は、Ｔｉ、Ａｌ、ＳｉおよびＮｉからなる群から選択される少なくとも１種の元素を含有している、請求項１〜請求項７のいずれか１項に記載の半導体装置。
  9. 前記コンタクト電極は、ＴｉＡｌＳｉ、ＴｉＡｌＮｉ、ＴｉＡｌまたはＮｉＳｉからなっている、請求項８に記載の半導体装置。
  10. 前記コンタクト電極と前記ｐ型ボディ領域との接触抵抗は１Ωｃｍ２以下である、請求項１〜請求項９のいずれか１項に記載の半導体装置。
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