CN102468327B - 半导体装置及其制造方法 - Google Patents

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Abstract

本发明的目的在于提供一种能够缓和电场、将栅极电容抑制得较小的半导体装置及其制造方法。本发明的半导体装置具有：第一导电型的半导体基板（1）；第一导电型的外延层（23），形成在半导体基板（1）上并在表面具有凸部；第二导电型的阱区域（3），夹着凸部形成在外延层（23）表面；第一导电型的源极区域（4），在阱区域（3）表面选择性地形成；栅极绝缘膜（6），至少覆盖凸部及阱区域（3）表面而形成；栅极电极（7），形成在与凸部对应的栅极绝缘膜（6）上，其中栅极绝缘膜（6）的与凸部上表面对应的区域的厚度比其他区域的厚度厚。

Description

半导体装置及其制造方法
技术领域
本发明涉及半导体装置及其制造方法，特别涉及MOSFET的JFET区域的栅极绝缘膜的电场缓和与栅极电容降低。
背景技术
在公开半导体装置的专利文献1中示出了如下内容：在漂移区域的表面形成槽(凸部)，在槽的底部形成p型阱区域。此外，使槽的侧面的栅极绝缘膜比其他部分厚。
通过这样进行构成，由此，JFET区域的栅极绝缘膜配置在槽的凸部的上侧，在MOSFET截止时，在漏极侧施加高电压时，抑制JFET区域的栅极绝缘膜的电场。
此外，在专利文献2中，在平面型MOSFET中，使JFET区域的栅极绝缘膜(氧化膜)比其他区域厚，抑制JFET氧化膜的电场。
[专利文献1]：日本特许4049095号公报。
[专利文献2]：日本特开2009-32919号公报。
在专利文献1、2所示出的半导体装置中，存在JFET区域的栅极绝缘膜的电场强度的抑制还不充分这样的问题。此外，存在栅极电容变大、高速动作困难这样的问题。
发明内容
本发明是为了解决这样的问题而提出的，其目的在于提供一种能够缓和电场的强度、将栅极电容抑制得较小的半导体装置。
本发明的半导体装置具有：第一导电型的半导体基板； 第一导电型的外延层，形成在所述半导体基板上，并且在表面具有凸部；第二导电型的阱区域，夹着所述凸部形成在所述外延层表面；第一导电型的源极区域，在所述阱区域表面选择性地形成；栅极绝缘膜，至少覆盖所述凸部以及所述阱区域表面而形成；以及栅极电极，形成在与所述凸部对应的所述栅极绝缘膜上，其中所述栅极绝缘膜的与所述凸部上表面对应的区域的厚度比其他区域的厚度厚。
此外，本发明的半导体装置的制造方法具有如下工序：(a)在第一导电型的半导体基板上，形成在表面具有凸部的第一导电型的外延层；(b)夹着所述凸部，在所述外延层表面形成第二导电型的阱区域；(c)在所述阱区域表面，选择性地形成第一导电型的源极区域；(d)至少覆盖所述凸部以及所述阱区域表面来形成栅极绝缘膜；(e)在与所述凸部对应的所述栅极绝缘膜上形成栅极电极，其中所述工序(d)是以与所述凸部上表面对应的区域的厚度比其他区域的厚度厚的方式形成所述栅极绝缘膜的工序。
根据本发明的半导体装置，具有：第一导电型的半导体基板； 第一导电型的外延层，形成在所述半导体基板上，并且在表面具有凸部；第二导电型的阱区域，夹着所述凸部，形成在所述外延层表面；第一导电型的源极区域，在所述阱区域表面选择性地形成；栅极绝缘膜，至少覆盖所述凸部以及所述阱区域表面而形成；栅极电极，形成在与所述凸部对应的所述栅极绝缘膜上，其中所述栅极绝缘膜的与所述凸部上表面对应的区域的厚度比其他区域的厚度厚，由此，能够进一步抑制JFET区域的栅极绝缘膜的电场，也能够降低栅极电容。
此外，根据本发明的半导体装置的制造方法，具有如下工序：(a)在第一导电型的半导体基板上，形成在表面具有凸部的第一导电型的外延层；(b)夹着所述凸部，在所述外延层表面形成第二导电型的阱区域；(c)在所述阱区域表面，选择性地形成第一导电型的源极区域；(d)至少覆盖所述凸部以及所述阱区域表面来形成栅极绝缘膜；(e)在与所述凸部对应的所述栅极绝缘膜上形成栅极电极，其中所述工序(d)是以与所述凸部上表面对应的区域的厚度比其他区域的厚度厚的方式形成所述栅极绝缘膜的工序，由此，能够进一步抑制JFET区域的栅极绝缘膜的电场，也能够降低栅极电容。
附图说明
图1是实施方式1的半导体装置的结构剖面图。
图2是实施方式1的半导体装置的结构剖面图。
图3是实施方式1的半导体装置的结构剖面图。
图4是实施方式1的半导体装置的结构剖面图。
图5是示出实施方式1的半导体装置的制造工序的图。
图6是示出实施方式1的半导体装置的制造工序的图。
图7是示出实施方式1的半导体装置的制造工序的图。
图8是示出实施方式1的半导体装置的制造工序的图。
图9是示出实施方式1的半导体装置的制造工序的图。
图10是示出实施方式1的半导体装置的制造工序的图。
图11是示出实施方式1的半导体装置的制造工序的图。
图12是示出实施方式1的半导体装置的制造工序的图。
图13是示出实施方式1的半导体装置的制造工序的图。
图14是示出实施方式1的半导体装置的制造工序的图。
图15是示出实施方式1的半导体装置的制造工序的图。
图16是示出实施方式1的半导体装置的制造工序的图。
图17是示出实施方式1的半导体装置的制造工序的图。
图18是实施方式2的半导体装置的结构剖面图。
图19是示出实施方式2的半导体装置的制造工序的图。
图20是示出实施方式2的半导体装置的制造工序的图。
图21是示出实施方式2的半导体装置的制造工序的图。
图22是示出实施方式2的半导体装置的制造工序的图。
图23是示出实施方式2的半导体装置的制造工序的图。
图24是示出实施方式2的半导体装置的制造工序的图。
图25是前提技术的半导体装置的结构剖面图。
图26是前提技术的半导体装置的结构剖面图。
附图标记说明：
1 半导体基板
2、20、23、34 外延层
3 阱区域
4 源极区域
5 接触区域
6、21、22栅极绝缘膜
7 栅极电极
8 层间绝缘膜
9 源极电极
10 漏极电极
24 高浓度离子注入层
25、29～33 掩模
26 重合标记
27 第二导电型区域
28 半绝缘性区域。
具体实施方式
<A.实施方式1>
首先，对作为本发明的半导体装置的前提的技术进行说明。
如图25所示，在作为本发明的前提的半导体装置中，在第一导电型(例如N型)的半导体基板1上形成有作为漂移层的第一导电型的外延层2，该外延层2具有被槽和槽夹着的凸部。
夹着外延层2的凸部在外延层2的槽的表面形成有第二导电型的阱区域3，并且，在阱区域3的表面选择性地形成有第一导电型的源极区域4。并且，与源极区域4相邻地在外延层2表面形成有接触区域5。
如图所示，以覆盖包括凸部的外延层2的表面的方式形成有栅极绝缘膜22，与以外延层2的凸部为中心的区域对应地在栅极绝缘膜22上配置有栅极电极7。
在栅极电极7之上，隔着层间绝缘膜8形成有源极电极9。在半导体基板1的形成有外延层2的一侧的相反侧的面形成有漏极电极10。
通过做成这样的结构，由此，JFET区域的栅极绝缘膜6以覆盖凸部的上表面的方式配置，所以，当MOSFET截止时，在漏极侧施加有高电压的情况下，能够抑制JFET区域的栅极绝缘膜6的电场。但是，在图25的区域X，电场的抑制不充分。
图26所示的半导体装置的结构与图25所示的半导体装置几乎相同，但是，与图25所示的情况不同，外延层20不具有凸部。即，外延层20的表面与形成阱区域3、源极区域4的表面的高度相同。此外，与图25所示的情况不同，栅极绝缘膜21在未形成有阱区域3、源极区域4的区域、即在与栅极电极7的正下方对应的区域，形成得比其他区域厚。
通过做成这样的结构，JFET区域的栅极绝缘膜21比其他区域厚，所以，能够抑制JFET区域的栅极绝缘膜21的电场。但是，在图26的区域Y中，电场的抑制不充分。
在以下所示的实施方式中，对如下的半导体装置详细地进行阐述：解决上述那样的问题，缓和电场的强度，将栅极电容抑制得较小。
<A-1.结构>
图1所示的是实施方式1的半导体装置的结构剖面图。优选栅极绝缘膜6的与外延层2的凸部的上表面对应的区域形成得比与其他区域厚。
如图所示，外延层2具有凸部，所以，夹着凸部所形成的阱区域3的端部与产生较强的电场的凸部上表面的端部的距离变大，具有对电场进行缓和的效果。此外，JFET区域的外延层2成为凸部，从而向上方突出，其结果是，栅极电容进一步地降低，能够进行高速动作。
并且，也能够使凸部的侧面的栅极绝缘膜6的厚度比覆盖阱区域3表面的区域的厚度厚。在该情况下，能够进一步降低凸部上表面的端部的电场，能够使栅极电容更小。
此处， 优选凸部的深度为0.1～0.5μm左右， 优选凸部的幅度(JFET区域的幅度)为1～5μm左右。因此，在该情况下，凸部的上表面的面积比凸部的侧面的面积大。因此， 使上表面的栅极绝缘膜6较厚的情况比使侧面的栅极绝缘膜6较厚的情况下的栅极电容降低的效果好。
图2以及3是在图1所示的本实施方式1的半导体装置中采用了具有2阶段的杂质浓度的外延层23的情况下的结构剖面图。其他结构与图1所示的情况相同，所以，省略详细的说明。并且，图2的栅极绝缘膜6与图1的栅极绝缘膜6同样地，凸部上表面形成得比其他区域厚，但是，也可以如图25的栅极绝缘膜22那样凸部上表面的厚度为与其他区域相同的程度。
在图2以及3所示的半导体装置中，关于第一导电型的外延层23的杂质浓度，凸部上方的区域比位于其下方的区域的杂质浓度低。成为低浓度区域的边界是图2中以虚线所示的位置，如图3中详细示出的那样，优选规定为阱区域3表面(上方的点划线)的下方且源极区域4底面(下方的点划线)的上方。
这样，在边界的上方使外延层23的杂质浓度较低，由此，在凸部上表面侧，耗尽层容易扩展，JFET区域的栅极绝缘膜6的电场被抑制。
此外，边界在阱区域3表面的下方，由此，能够抑制图3所示的区域Z的电场。并且，使边界在源极区域4底面的上方，由此，能够抑制JFET电阻的增大。
图4部分地示出本实施方式1的半导体装置的结构。
例如，采用SiC基板作为半导体基板，在使用六方晶系的SiC的情况下，使基板的面方位为如图4所示那样，使未形成有凸部的区域的外延层2表面成为(0001)Si面。通过这样进行形成，当以热氧化形成栅极绝缘膜6时，由于热氧化速度的各向异性，凸部的侧面与未形成有凸部的区域相比，氧化膜较大。
此外，基板的面方位也可以从(0001)Si面倾斜数度。市场上销售的基板通常具有4度到8度的倾斜角（off angle），但是，如果是该程度的倾斜，则未形成有凸部的区域和凸部的侧面的热氧化速度的各向异性能够充分确保，所以，能够实现。
由于热氧化速度的各向异性，凸部的侧面的热氧化膜比未形成有凸部的区域的热氧化膜厚，能够进一步抑制JFET区域的栅极氧化膜的电场，也能够降低栅极电容。
并且，在图4中示出使用了外延层2的结构，但是，也能够使用外延层23。
<A-2.制造方法>
在图5～12中示出本实施方式1的半导体装置的制造方法。并且，以下作为半导体基板的一例，作为宽带隙半导体，使用SiC基板。
在第一导电型的半导体基板1、例如n+型SiC基板上，形成外延层23、例如外延生长了n－型SiC的层 (参照图5)。此时，如果外延生长到预定的厚度，则改变杂质浓度，关于图的虚线上方的区域，以杂质浓度比下方的区域低的方式生成。
并且，在外延层23的上表面形成高浓度离子注入层24(参照图6)。此处，高浓度离子注入层24是所注入的离子的体积密度为1×1020cm-3以上的层，被注入了离子的例如SiC的特点是进行了非晶化。此外，需要使高浓度离子注入层24的厚度比后述的栅极绝缘膜6的厚度厚。由此，能够使利用后述的增速氧化所形成的绝缘膜厚比除此以外的区域的栅极绝缘膜6厚。
然后，使用掩模25进行刻蚀，在外延层23表面形成凸部。此时，凸部以其高度比高浓度离子注入层24的厚度高的方式形成(参照图7)，刻蚀到比外延层23的杂质浓度变更了的边界浅的位置。
使用相同的掩模25，在外延层23的未形成有凸部的区域利用离子注入形成第二导电型的阱区域3、例如p阱区域(参照图8)。此时，阱区域3形成得比外延层23的杂质浓度变更了的边界深。
利用掩模29和离子注入，在阱区域3内形成源极区域4(参照图9)。此时，源极区域4形成得比外延层23的杂质浓度变更了的边界深。
并且，使用掩模30形成接触区域5(参照图10)，在形成图中未示出的终端部的电场缓和区域后，进行活性化退火处理，进行阱区域3、源极区域4、接触区域5的各离子注入区域的活性化。此时，对于高浓度离子注入层24来说，结晶缺陷不完全地恢复。
当覆盖外延层23、阱区域3、源极区域4、接触区域5利用热氧化形成栅极绝缘膜6时，在位于凸部上表面的高浓度离子注入层24中残留有结晶缺陷，所以，与没有结晶缺陷的区域相比，氧化速度变快(增速氧化)。因此，与未形成有凸部的区域的栅极绝缘膜6相比，能够将凸部上表面的栅极绝缘膜6形成得较厚(参照图11)。
在栅极绝缘膜6形成后，与一般的MOSFET制造方法同样地形成多晶硅（poly-Si）等的栅极电极7、层间绝缘膜8、Ni或者铝（Al）等的源极电极9、Ni等的漏极电极10，由此，能够制造所希望的半导体装置(参照图12)。
并且，在直到图12为止的制造方法中示出使用了外延层23的情况，但是，也能够使用外延层2。
使与凸部上表面对应的栅极绝缘膜6较厚，由此，能够抑制在凸部上表面的角处电场变强。此外，栅极绝缘膜6的厚度变厚，由此，能够使栅极电容降低，能够进行高速动作。
并且，使凸部的侧面的栅极绝缘膜6的厚度比未形成有凸部的区域厚，由此，能够使凸部上表面的角的电场进一步降低，也能够使栅极电容更小。并且，在图5～12中，可以利用氧离子形成高浓度离子注入层24。在该情况下， 氧进入到SiC中从而利用增速氧化所形成的绝缘膜(热氧化膜)的质量提高，击穿强度（breakdown strength）变大。此外，也可以利用氮离子形成高浓度离子注入层24。当氮进入到SiC中时，在热氧化时氮被取入到界面，所以，能够使界面能级降低。因此， MOSFET的沟道迁移率提高， 能够降低导通电阻。
此外，在图13～17中示出本实施方式1的半导体装置的制造方法的变形例。基本流程与图5～12所示的制造方法相同，所以，对不同的工序详细地进行说明。
在第一导电型的半导体基板1、例如n+型SiC基板上，形成外延层34、例如外延生长了n－型SiC的层(参照图13)。此时，如果外延生长到预定的厚度，则改变杂质浓度，关于图的虚线上方的区域，以杂质浓度比下方的区域低的方式生成。并且，在其上表面形成高浓度离子注入层24。
然后，使用掩模31进行刻蚀，在外延层34表面形成凸部(参照图14)。此时，凸部以其高度比高浓度离子注入层24的厚度高的方式形成(参照图14)，刻蚀到比外延层34的杂质浓度变更了的边界浅的位置。此时，也同时形成重合标记26。
使用相同的掩模31，在外延层34的未形成有凸部的区域(槽的区域)利用离子注入形成第二导电型的阱区域3、例如p阱区域。(参照图15)。此时，阱区域3形成得比外延层34的杂质浓度变更了的边界深。此外，也将离子注入到重合标记26。
利用掩模32和离子注入，在阱区域3内形成源极区域4(参照图16)。此时，源极区域4形成得比外延层34的杂质浓度变更了的边界深。
并且，使用掩模33形成接触区域5(参照图17)。在形成了图中未示出的终端部的电场缓和区域后，进行活性化退火处理，进行阱区域3、源极区域4、接触区域5的各离子注入区域的活性化。
通过这样形成半导体装置，由此，不仅能够削减形成重合标记26的工序，而且，能够提高阱区域3和源极区域4的重合精度。
并且，在直到图17为止的制造方法中示出使用了外延层34的情况，但是，也可以是不在外延层内设置浓度差的情况。
<A-3.效果>
根据本发明的实施方式1，在半导体装置中，具有：第一导电型的半导体基板1； 第一导电型的外延层23，形成在半导体基板1上，并且在表面具有凸部；第二导电型的阱区域3，夹着凸部形成在外延层23表面；第一导电型的源极区域4，在阱区域3表面选择性地形成；栅极绝缘膜6，至少覆盖凸部以及阱区域3表面而形成；栅极电极7，形成在与凸部对应的栅极绝缘膜6上，其中栅极绝缘膜6的与凸部上表面对应的区域的厚度比其他区域的厚度厚，由此，JFET区域的栅极绝缘膜6变厚，在MOSFET截止时能够抑制栅极绝缘膜6的电场，并且，能够降低栅极电容。
此外，根据本发明的实施方式1，在半导体装置中，对于外延层23来说，凸部的上方的区域与其下方的区域相比为低浓度，由此，JFET区域的耗尽层容易扩展，能够进一步抑制JFET区域的栅极绝缘膜6的电场，也能够降低栅极电容。
此外，根据本发明的实施方式1，在半导体装置中，凸部的上方的区域和下方的区域的边界被规定为阱区域3表面的下方且源极区域4底面的上方，由此，能够抑制区域Z的电场，上方的低浓度的区域没有较深地形成，所以，JFET电阻的增加较少。
此外，根据本发明的实施方式1，在半导体装置中，栅极绝缘膜6的与凸部侧面对应的区域的厚度比覆盖阱区域3表面的区域的厚度厚，由此，在MOSFET截止时能够进一步抑制栅极绝缘膜6的电场，并且，能够降低栅极电容。
此外，根据本发明的实施方式1，在半导体装置的制造方法中具有如下工序：(a)在第一导电型的半导体基板1上，形成在表面具有凸部的第一导电型的外延层23；(b)夹着凸部，在外延层23表面形成第二导电型的阱区域3；(c)在阱区域3表面，选择性地形成第一导电型的源极区域4；(d)至少覆盖凸部以及阱区域3表面来形成栅极绝缘膜6；(e)在与凸部对应的栅极绝缘膜6上形成栅极电极7，其中工序(d)是以与凸部上表面对应的区域的厚度比其他区域的厚度厚的方式形成栅极绝缘膜6的工序，由此，JFET区域的栅极绝缘膜6变厚，当MOSFET截止时能够抑制栅极绝缘膜6的电场，并且，能够降低栅极电容。
<B.实施方式2>
<B-1.结构>
图18所示的是实施方式2的半导体装置的结构剖面图。除了图1所示的结构之外，在凸部上表面和栅极绝缘膜6之间，形成第二导电型区域27或者半绝缘性区域28。
通过这样进行形成，由此，JFET区域的耗尽层容易扩展，能够进一步抑制JFET区域的栅极绝缘膜6的电场，也能够降低栅极电容。
并且，在图18中示出使用了外延层2的情况，但是，也能够使用外延层23。
<B-2.制造方法>
在图19～21中示出实施方式2的半导体装置的第一制造方法。基本流程与实施方式1的图5～12所示的制造方法相同，所以，对不同的工序详细地进行说明。
在第一导电型的半导体基板1、例如n+型SiC基板上，形成外延层23、例如外延生长了n－型SiC的层。此时，如果外延生长到预定的厚度，则改变杂质浓度，对于图的虚线的上方的区域，以杂质浓度比下方的区域低的方式生成。并且，在其上表面形成高浓度离子注入层24(参照图19)，但是，在形成该高浓度离子注入层24时，在高浓度离子注入层24之下形成第二导电型区域27。此处，注入到高浓度离子注入层24的离子和形成第二导电型区域27的物质可以是相同的离子。
然后，使用掩模进行刻蚀，在外延层23表面形成凸部。此时，凸部以其高度比高浓度离子注入层24和第二导电型区域27的厚度高的方式形成，刻蚀到比外延层23的杂质浓度变更了的边界浅的位置。
使用相同的掩模，在外延层23的未形成有凸部的区域，利用离子注入形成第二导电型的阱区域3、例如p阱区域。此时，阱区域3形成得比外延层23的杂质浓度变更了的边界深。
使用离子注入，在阱区域3内，将源极区域4形成得比外延层23的杂质浓度变更了的边界深，进而形成接触区域5。在形成图中未示出的终端部的电场缓和区域后，进行活性化退火处理，进行阱区域3、源极区域4、接触区域5的各离子注入区域的活性化。
当覆盖外延层23、阱区域3、源极区域4、接触区域5、第二导电型区域27利用热氧化形成栅极绝缘膜6时，在位于凸部上表面的高浓度离子注入层24中残留结晶缺陷，所以，与没有结晶缺陷的区域相比，氧化速度变快(增速氧化)。因此，与未形成有凸部的区域的栅极绝缘膜6相比，能够将凸部上表面的栅极绝缘膜6形成得较厚(参照图20)。
并且，与一般的MOSFET制造方法同样地，形成多晶硅（poly-Si）等的栅极电极7、层间绝缘膜8、Ni或Al等的源极电极9、Ni等的漏极电极10，由此，能够制造所希望的半导体装置(参照图21)。作为注入到第二导电型区域27的离子，可以使用Al或者B。
并且，在图21中示出使用了外延层23的情况，但是，也能够使用外延层2。
通过这样进行形成，由此，JFET区域的耗尽层容易扩展，能够进一步抑制JFET区域的栅极绝缘膜6的电场，也能够降低栅极电容。
此外，在图22～24中示出实施方式2的半导体装置的第二制造方法。基本流程与实施方式1的图5～12所示的制造方法相同，所以，对不同的工序详细地进行说明。
在第一导电型的半导体基板1、例如n+型SiC基板上，形成外延层23、例如外延生长了n－型SiC的层。此时，如果外延生长到预定的厚度，则改变杂质浓度，对于图的虚线上方的区域，以杂质浓度比下方的区域低的方式生成。进而，在其上表面形成高浓度离子注入层24(参照图22)，但是，当形成该高浓度离子注入层24时，在高浓度离子注入层24之下形成半绝缘性区域28。此处，注入到高浓度离子注入层24的离子和形成半绝缘性区域28的物质可以是相同的离子。
然后，使用掩模进行刻蚀，在外延层23表面形成凸部。此时，凸部以其高度比高浓度离子注入层24和半绝缘性区域28的厚度高的方式形成，刻蚀到比外延层23的杂质浓度变更了的边界浅的位置。
使用相同的掩模，在外延层23的未形成有凸部的区域，利用离子注入形成第二导电型的阱区域3、例如p阱区域。此时，阱区域3形成得比外延层23的杂质浓度变更了的边界深。
使用离子注入，在阱区域3内将源极区域4形成得比外延层23的杂质浓度变更了的边界深，并且，形成接触区域5。在形成了图中未示出的终端部的电场缓和区域后，进行活性化退火处理，进行阱区域3、源极区域4、接触区域5的各离子注入区域的活性化。
当覆盖外延层23、阱区域3、源极区域4、接触区域5、半绝缘性区域28以热氧化形成栅极绝缘膜6时，在位于凸部上表面的高浓度离子注入层24中残留结晶缺陷，所以，与没有结晶缺陷的区域相比，氧化速度变快(增速氧化)。因此，与未形成有凸部的区域的栅极绝缘膜6相比，能够将凸部上表面的栅极绝缘膜6形成得较厚(参照图23)。
并且，与一般的MOSFET制造方法同样地，形成多晶硅（poly-Si）等的栅极电极7、层间绝缘膜8、Ni或Al等的源极电极9、Ni等的漏极电极10，由此，能够制造所希望的半导体装置(参照图24)。作为注入到半绝缘性区域28的离子，可以使用V。
通过这样进行形成，由此，JFET区域的耗尽层容易扩展，能够进一步抑制JFET区域的栅极绝缘膜6的电场，也能够降低栅极电容。
并且，在图24中示出使用了外延层23的情况，但是，也能够使用外延层2。
<B-3.效果>
根据本发明的实施方式2，在半导体装置中，在凸部上表面和栅极绝缘膜6之间，还具有第二导电型区域27，由此，JFET区域的耗尽层变得容易扩展，能够进一步抑制JFET区域的栅极绝缘膜6的电场，也能够降低栅极电容。
此外，根据本发明的实施方式2，在半导体装置中，在凸部上表面和栅极绝缘膜6之间，还具有半绝缘性区域28，由此，JFET区域的耗尽层变得容易扩展，能够进一步抑制JFET区域的栅极绝缘膜6的电场，也能够降低栅极电容。
在本发明的实施方式中对各结构要素的材质、材料、实施的条件等进行了记载，但是，这些仅为例示不限于所记载的内容。

Claims (12)

1.一种半导体装置，其特征在于，具有：
第一导电型的半导体基板；
第一导电型的外延层，形成在所述半导体基板上，并且在表面具有凸部；
第二导电型的阱区域，夹着所述凸部形成在所述外延层表面；
第一导电型的源极区域，在所述阱区域表面选择性地形成；
栅极绝缘膜，至少覆盖所述凸部以及所述阱区域表面而形成；以及
栅极电极，形成在与所述凸部对应的所述栅极绝缘膜上，
所述栅极绝缘膜的与所述凸部上表面对应的区域的厚度比其他区域的厚度厚，
所述外延层的所述凸部的上方的区域与其下方的区域相比为低浓度，
所述凸部的所述上方的区域与所述下方的区域的边界被规定在所述阱区域表面的下方且所述源极区域底面的上方。
2.如权利要求1所述的半导体装置，其特征在于，
所述栅极绝缘膜的与所述凸部侧面对应的区域的厚度比覆盖所述阱区域表面的区域的厚度厚。
3.如权利要求1或2所述的半导体装置，其特征在于，
在所述凸部上表面和所述栅极绝缘膜之间还具有第二导电型区域。
4.如权利要求1或2所述的半导体装置，其特征在于，
在所述凸部上表面和所述栅极绝缘膜之间还具有半绝缘性区域。
5.如权利要求1或2所述的半导体装置，其特征在于，
所述半导体基板由宽带隙半导体构成。
6.一种半导体装置，其特征在于，具有：
第一导电型的半导体基板；
第一导电型的外延层，形成在所述半导体基板上，并且在表面具有凸部；
第二导电型的阱区域，夹着所述凸部形成在所述外延层表面；
第一导电型的源极区域，在所述阱区域表面选择性地形成；
栅极绝缘膜，至少覆盖所述凸部以及所述阱区域表面而形成；以及
栅极电极，形成在与所述凸部对应的所述栅极绝缘膜上，
所述栅极绝缘膜的与所述凸部上表面对应的区域的厚度比其他区域的厚度厚，
在所述凸部上表面和所述栅极绝缘膜之间还具有半绝缘性区域。
7.如权利要求6所述的半导体装置，其特征在于，
所述外延层的所述凸部的上方的区域与其下方的区域相比为低浓度。
8.如权利要求7所述的半导体装置，其特征在于，
所述凸部的所述上方的区域与所述下方的区域的边界被规定在所述阱区域表面的下方且所述源极区域底面的上方。
9.如权利要求6～8的任意一项所述的半导体装置，其特征在于，
所述栅极绝缘膜的与所述凸部侧面对应的区域的厚度比覆盖所述阱区域表面的区域的厚度厚。
10.如权利要求6～8的任意一项所述的半导体装置，其特征在于，
所述半导体基板由宽带隙半导体构成。
11.一种半导体装置的制造方法，该制造方法具有如下工序：
(a)在第一导电型的半导体基板上，形成在表面具有凸部的第一导电型的外延层；
(b)夹着所述凸部在所述外延层表面形成第二导电型的阱区域；
(c)在所述阱区域表面选择性地形成第一导电型的源极区域；
(d)至少覆盖所述凸部以及所述阱区域表面来形成栅极绝缘膜；以及
(e)在与所述凸部对应的所述栅极绝缘膜上形成栅极电极，
所述工序(d)是以与所述凸部上表面对应的区域的厚度比其他区域的厚度厚的方式形成所述栅极绝缘膜的工序，
所述工序(a)是以所述凸部的上方的区域与其下方的区域相比为低浓度的方式形成所述外延层的工序，
所述凸部的所述上方的区域与所述下方的区域的边界被规定在所述阱区域表面的下方且所述源极区域底面的上方。
12.一种半导体装置的制造方法，该制造方法具有如下工序：
(a)在第一导电型的半导体基板上，形成在表面具有凸部的第一导电型的外延层；
(b)夹着所述凸部在所述外延层表面形成第二导电型的阱区域；
(c)在所述阱区域表面选择性地形成第一导电型的源极区域；
(d)至少覆盖所述凸部以及所述阱区域表面来形成栅极绝缘膜；以及
(e)在与所述凸部对应的所述栅极绝缘膜上形成栅极电极，
所述工序(d)是以与所述凸部上表面对应的区域的厚度比其他区域的厚度厚的方式形成所述栅极绝缘膜的工序，
该制造方法还具有如下工序：
(f)在所述工序(d)前，在所述凸部上表面和所述栅极绝缘膜之间形成半绝缘性区域。
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