CN107785438A - 一种SiC基UMOSFET的制备方法及SiC基UMOSFET - Google Patents
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- 238000002360 preparation method Methods 0.000 title claims abstract description 25
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 55
- 229920005591 polysilicon Polymers 0.000 claims abstract description 55
- 239000000758 substrate Substances 0.000 claims abstract description 19
- 239000002184 metal Substances 0.000 claims abstract description 14
- 238000007254 oxidation reaction Methods 0.000 claims abstract description 14
- 230000012010 growth Effects 0.000 claims abstract description 12
- 150000002500 ions Chemical class 0.000 claims description 91
- 238000002347 injection Methods 0.000 claims description 13
- 239000007924 injection Substances 0.000 claims description 13
- 230000003647 oxidation Effects 0.000 claims description 12
- 238000001259 photo etching Methods 0.000 claims description 12
- 238000002513 implantation Methods 0.000 claims description 10
- 229920002120 photoresistant polymer Polymers 0.000 claims description 9
- 238000000137 annealing Methods 0.000 claims description 8
- -1 oxonium ion Chemical class 0.000 claims description 8
- 238000005530 etching Methods 0.000 claims description 7
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical group O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 6
- 238000000034 method Methods 0.000 claims description 5
- 239000000463 material Substances 0.000 claims description 4
- 239000000203 mixture Substances 0.000 claims description 4
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 3
- 229910052681 coesite Inorganic materials 0.000 claims description 3
- 229910052906 cristobalite Inorganic materials 0.000 claims description 3
- 238000003780 insertion Methods 0.000 claims description 3
- 230000037431 insertion Effects 0.000 claims description 3
- 230000008569 process Effects 0.000 claims description 3
- 229910052710 silicon Inorganic materials 0.000 claims description 3
- 239000010703 silicon Substances 0.000 claims description 3
- 239000000377 silicon dioxide Substances 0.000 claims description 3
- 229910052682 stishovite Inorganic materials 0.000 claims description 3
- 229910052905 tridymite Inorganic materials 0.000 claims description 3
- 230000005684 electric field Effects 0.000 abstract description 3
- 239000004065 semiconductor Substances 0.000 description 8
- 230000006872 improvement Effects 0.000 description 7
- 230000005669 field effect Effects 0.000 description 5
- 239000013078 crystal Substances 0.000 description 4
- 230000008901 benefit Effects 0.000 description 3
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 230000004044 response Effects 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 210000003739 neck Anatomy 0.000 description 1
- 230000005855 radiation Effects 0.000 description 1
- 239000002994 raw material Substances 0.000 description 1
- 229920006395 saturated elastomer Polymers 0.000 description 1
- 239000013049 sediment Substances 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
- H01L21/0455—Making n or p doped regions or layers, e.g. using diffusion
- H01L21/046—Making n or p doped regions or layers, e.g. using diffusion using ion implantation
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
- H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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- Engineering & Computer Science (AREA)
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- Crystallography & Structural Chemistry (AREA)
- Manufacturing & Machinery (AREA)
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Abstract
本发明公开一种SiC基UMOSFET的制备方法及SiC基UMOSFET，包括：一外延片，包括一N+型4H‑SiC衬底，以及在N+型4H‑SiC衬底的正面同质生长的一N‑型外延层；一P掺杂层，形成于N‑型外延层的上表面；一N+型离子注入层，形成于P掺杂层内；一栅极沟槽，贯穿掺杂层和N+型离子注入层；一氧化层，覆盖于栅极沟槽的底部和侧壁；一多晶硅栅极，形成于栅极沟槽内，且覆盖氧化层；一介质层，覆盖多晶硅栅极和N+型离子注入层的部分区域；一源极金属层，覆盖于介质层和P掺杂层的上表面，且覆盖N+型离子注入层的未被介质层覆盖的区域；一漏极金属层，形成于N+型4H‑SiC衬底的背面。所述SiC基UMOSFET的栅极沟槽底部的氧化层的厚度增大，能降低了栅极沟槽底部氧化层的电场强度和栅漏间的电容。
Description
技术领域
本发明涉及半导体器件技术领域。更具体地，涉及一种SiC基UMOSFET(沟槽型MOSFET，U-shaped Metal-Oxide-Semiconductor Field-Effect Transistor)的制备方法及SiC基UMOSFET。
背景技术
SiC是一种宽禁带半导体材料，具有高饱和电子迁移率、高击穿电场强度、以及高热导率等优点，特别适合应用于高压、大电流、高温、高辐射等环境。
作为一种开关器件，SiC基金属-氧化物半导体场效应晶体管(MOSFET-Metal-Oxide-Semiconductor Field-Effect Transistor)较同等电气级别的Si基绝缘栅双极型晶体管(IGBT-Insulated Gate Bipolar Transistor)具有更高的工作频率，更低的功耗。因此，SiC基MOSFET被广泛用于逆变器、光伏、风电、轨道列车、航空、直流高压电力传输等领域，并且随着电气等级的不断提高，SiC基半导体器件的应用优势越发显著。
作为开关器件的SiC基MOSFET从结构上主要分为两类，一类是平面型，一类是沟槽型。平面型MOSFET是通过在SiC外延层上选择注入离子形成P掺杂区和N+区，直接通过高温热生长在外延层表面生长一层氧化层，然后在氧化层上淀积一层多晶硅并将多晶硅图形化处理后形成栅极。而沟槽型MOSFET是在外延层上挖槽，将被介质层包裹的多晶硅栅极放置其中。
由于沟槽型SiC基MOSFET通过将导电沟道竖直放置，提高了导电沟道的密度，消除了平面型MOSFET中的JFET(结型场效应晶体管，Junction Field-Effect Transistor)区，从而实现了更低的导通电阻而备受青睐。但是，由于目前SiC外延生长通常基于Si晶面，而在SiC的各个晶面中，Si晶面的氧化速度最慢，因此外延层上的沟槽在经过高温热氧化后沟槽底部的氧化层厚度会明显薄于沟槽侧壁，这使得器件在阻断高电压时沟槽底部栅氧层很容易因为其中的电场过强而发生击穿，进而使得整个半导体器件失效。同时，厚度偏薄的沟槽底部栅氧层导致栅漏电容会偏高，半导体器件的频率响应特性会偏差。
因此，需要提供一种SiC基UMOSFET及其制备方法，SiC基UMOSFET具有高可靠性和低栅漏电容。
发明内容
本发明要解决的第一个技术问题是提供一种SiC基UMOSFET的制备方法。
本发明要解决的第二个技术问题是提供一种SiC基UMOSFET。
为解决上述第一个技术问题，发明采用如下的技术方案：
一种SiC基UMOSFET的制备方法，该制备方法包括如下步骤：
S1：选取在N+型4H-SiC衬底的正面同质生长有一N-型外延层的外延片；
S2：对N-型外延层进行P型掺杂或P型外延生长，形成一P掺杂层；
S3：在P掺杂层上淀积一第一介质掩膜层，通过光刻在第一介质掩膜层上形成一离子注入窗口，使得位于离子注入窗口处的P掺杂层裸露；
S4：经离子注入窗口向裸露的P掺杂层进行N+型离子注入，然后将第一介质掩膜层剥离，再进行第一退火处理，在P掺杂层内形成一N+型离子注入层，N+型离子注入层的上表面与P掺杂层的上表面重合，且N+型离子注入层的厚度小于P掺杂层；
S5：在P掺杂层上表面淀积一第二介质掩膜层，通过光刻在第二介质掩膜层上形成一栅极沟槽窗口，使得位于栅极沟槽窗口处的N+型离子注入层裸露；
S6：经栅极沟槽窗口依次对裸露的N+型离子注入层以及位于N+型离子注入层下面的P掺杂层进行刻蚀至低于N-型外延层的上表面，形成栅极沟槽，且P掺杂层和N+型离子注入层均被栅极沟槽分成两部分；
S7：向栅极沟槽底部的N-型外延层进行氧离子注入，在栅极沟槽底部的N-型外延层内形成一氧离子注入层，然后将第二介质掩膜层剥离；
S8：进行热氧化处理，使得氧离子注入层被氧化，在栅极沟槽底部及其侧壁形成一氧化层，且栅极沟槽底部的氧化层的厚度大于或等于栅极沟槽侧壁的氧化层；
S9：在栅极沟槽内及其两侧的凸台表面淀积一多晶硅层，使得多晶硅层将栅极沟槽刚好填平；
S10：通过光刻使得栅极沟槽内的多晶硅层被光刻胶覆盖，且栅极沟槽两侧凸台面上的多晶硅层裸露，然后通过刻蚀将栅极沟槽两侧凸台面上的多晶硅层去除，留在栅极沟槽内的多晶硅层形成多晶硅栅极；
S11：在多晶硅栅极以及栅极沟槽两侧的凸台表面淀积介质层；
S12：通过光刻使得栅极沟槽上方的介质层被光刻胶覆盖，且栅极沟槽两侧凸台面上的部分介质层裸露，然后通过刻蚀将栅极沟槽两侧凸台面上的部分介质层去除，使得栅极沟槽每侧的P掺杂层和部分N+型离子注入层裸露，在栅极沟槽的每侧形成一源极接触区；
S13：在介质层表面和源极接触区淀积一源极金属层，在N+型4H-SiC衬底的背面淀积一漏极金属层，然后进行第二退火处理，得到SiC基UMOSFET。
优选地，所述步骤S9-S11被替换为如下步骤：
S9'：在所述栅极沟槽内及其两侧的凸台表面淀积一多晶硅层，使得所述栅极沟槽内的多晶硅层填满后溢出；
S10'：然后将所述栅极沟槽上方及其两侧凸台面上的所述多晶硅层刻蚀，使得在所述栅极沟槽上方及其两侧凸台面上留有一连续、平整的所述多晶硅层；
S11'：通过氧化处理使得在所述栅极沟槽上方及其两侧凸台面上留有的所述多晶硅层被氧化形成介质层，留在所述栅极沟槽内的未被氧化的多晶硅层形成多晶硅栅极。
作为技术方案的进一步改进，所述步骤S4中，所述N+型离子注入层中N+型离子的注入浓度为1x1018cm-3至1x1021cm-3，N+型离子的注入深度为10nm至1000nm。
作为技术方案的进一步改进，所述步骤S7中，所述氧离子注入层中氧离子的注入深度为30nm至1000nm，氧离子的注入浓度为1x1018cm-3至1x1022cm-3。
作为技术方案的进一步改进，所述步骤S8中，所述热氧化处理的温度为600℃至2000℃。
优选地，所述步骤S8中，所述栅极沟槽底部的氧化层的厚度为40nm至1000nm；所述栅极沟槽侧壁的氧化层的厚度为20nm至1000nm。
作为技术方案的进一步改进，所述第一介质掩膜层和所述第二介质掩膜层均为硬掩膜层或软掩膜层；所述硬掩膜层的材质为SiO2、Si3N4、AlN或其混合物；所述软掩膜层为光刻胶。
为解决上述第二个技术问题，本发明采用如下的技术方案：
一种采用上述制备方法制备的SiC基UMOSFET，该SiC基UMOSFET包括：
一外延片，该外延片包括一N+型4H-SiC衬底，以及在N+型4H-SiC衬底的正面同质生长的一N-型外延层；
一P掺杂层，形成于N-型外延层的上表面；
一N+型离子注入层，形成于P掺杂层内，N+型离子注入层的上表面与P掺杂层的上表面重合，且N+型离子注入层的厚度小于P掺杂层；
一栅极沟槽，贯穿P掺杂层和N+型离子注入层，且栅极沟槽深度大于P掺杂层的厚度，使得栅极沟槽的底部嵌入N-型外延层；
一氧化层，覆盖于栅极沟槽的底部和侧壁；
一多晶硅栅极，形成于栅极沟槽内，且覆盖氧化层；
一介质层，覆盖多晶硅栅极和N+型离子注入层的部分区域；
一源极金属层，覆盖于介质层和P掺杂层的上表面，且覆盖N+型离子注入层的未被介质层覆盖的区域；
一漏极金属层，形成于N+型4H-SiC衬底的背面。
作为技术方案的进一步改进，所述N+型离子注入层中N+型离子的注入浓度为1x1018cm-3至1x1021cm-3，N+离子的注入深度为10nm至1000nm。
作为技术方案的进一步改进，所述栅极沟槽底部的氧化层的厚度为40nm至1000nm；所述栅极沟槽侧壁的氧化层的厚度为20nm至1000nm。
本发明所记载的任何范围包括端值以及端值之间的任何数值以及端值或者端值之间的任意数值所构成的任意子范围。
如无特殊说明，本发明中的各原料均可通过市售购买获得，本发明中所用的设备可采用所属领域中的常规设备或参照所属领域的现有技术进行。
与现有技术相比较，本发明具有如下有益效果：
与现有技术相比，本发明的SiC基UMOSFET的制备方法，通过向栅极沟槽底部的N-型外延层进行氧离子注入，使得N-型外延层内的SiC非晶化，在栅极沟槽底部的N-型外延层内形成一氧离子注入层，通过氧化使得栅极沟槽底部的氧化层的厚度大于其侧壁的氧化层厚度，从而降低了栅极沟槽底部氧化层的电场强度和栅漏间的电容，最终提高了UMOSFET器件的可靠性和频率响应特性。
附图说明
下面结合附图对本发明的具体实施方式作进一步详细的说明
图1为本发明实施例提供的SiC基UMOSFET的制备方法的流程图；
图2-14为本发明一种实施例提供的SiC基UMOSFET的制备方法的步骤示意图；
图15为本发明另一种实施例提供的SiC基UMOSFET的制备方法的部分步骤示意图。
具体实施方式
为了更清楚地说明本发明，下面结合优选实施例对本发明做进一步的说明。本领域技术人员应当理解，下面所具体描述的内容是说明性的而非限制性的，不应以此限制本发明的保护范围。
如图1所示，本实施例提供一种SiC基UMOSFET的制备方法，该制备方法包括如下步骤：
S1：选取在N+型4H-SiC衬底1的正面同质生长有一N-型外延层2的外延片(外延片包括N+型4H-SiC衬底1和N-型外延层2)，如图2所示；
S2：对N-型外延层2进行P型掺杂或P型外延生长，形成一P掺杂层3，如图3所示；
S3：在P掺杂层3上淀积一第一介质掩膜层M1，通过光刻在第一介质掩膜层M1上形成一离子注入窗口L1，使得位于离子注入窗口L1处的P掺杂层3裸露，如图4所示；
S4：经离子注入窗口L1向裸露的P掺杂层3进行N+型离子注入，然后将第一介质掩膜层M1剥离，再进行第一退火处理，在P掺杂层3内形成一N+型离子注入层4，N+型离子注入层4的上表面与P掺杂层3的上表面重合，且N+型离子注入层4的厚度小于P掺杂层3，如图5所示；该步骤中，第一退火处理为高温退火处理，进行第一退火处理的目的是激活注入到P掺杂层3内的离子；N+型离子注入层4优选地位于P掺杂层3的中间区域；
S5：在P掺杂层3(包含其内的N+型离子注入层4)上表面淀积一第二介质掩膜层M2，通过光刻在第二介质掩膜层M2上形成一栅极沟槽窗口L2，使得位于栅极沟槽窗口处的N+型离子注入层4裸露，如图6所示；
S6：经栅极沟槽窗口L2依次对裸露的N+型离子注入层4以及位于N+型离子注入层4下面的P掺杂层3进行刻蚀至低于N-型外延层2的上表面，形成栅极沟槽5，且P掺杂层3和N+型离子注入层4均被栅极沟槽5分成两部分，如图7所示；栅极沟槽5优选地位于P掺杂层3和N+型离子注入层4的中间区域；
S7：向栅极沟槽5底部的N-型外延层2进行氧离子注入，在栅极沟槽5底部的N-型外延层2内形成一氧离子注入层6，然后将第二介质掩膜层M2剥离，如图8所示；该步骤中，氧离子注入使得N-型外延层2内的SiC非晶化；
S8：进行热氧化处理，使得氧离子注入层6被氧化，在栅极沟槽5底部及其侧壁形成一氧化层7，且栅极沟槽5底部的氧化层的厚度大于或等于栅极沟槽5侧壁的氧化层，如图9所示；需要说明的是，该步骤中，热氧化处理也会使栅极沟槽5两侧凸台面上形成一薄层氧化层(图中未示出)，在此忽略不计；
S9：在栅极沟槽5内及其两侧的凸台表面淀积一多晶硅层8，使得多晶硅层8将栅极沟槽5刚好填平(即栅极沟槽5内的多晶硅层8表面刚好与栅极沟槽5两侧的凸台表面平齐)，如图10所示；
S10：通过光刻使得栅极沟槽5内的多晶硅层8被光刻胶覆盖，且栅极沟槽5两侧凸台面上的多晶硅层8裸露，然后通过刻蚀将栅极沟槽5两侧凸台面上的多晶硅层8去除，留在栅极沟槽5内的多晶硅层8形成多晶硅栅极，如图11所示；
S11：在多晶硅栅极以及栅极沟槽5两侧的凸台表面淀积一介质层9，如图12所示；
S12：通过光刻使得栅极沟槽5上方的介质层9被光刻胶覆盖，且栅极沟槽5两侧凸台面上的部分介质层9裸露，然后通过刻蚀将栅极沟槽5两侧凸台面上的部分介质层9去除，使得栅极沟槽5每侧的P掺杂层3和部分N+型离子注入层4裸露，在栅极沟槽5的每侧形成一源极接触区10，如图13所示；
S13：在介质层9表面和源极接触区10淀积一源极金属层11，在N+型4H-SiC衬底1的背面淀积一漏极金属层12，然后进行第二退火处理，得到SiC基UMOSFET，如图14所示。
在本实施例的一种优选实施方式中，上述步骤S9-S11被替换为如下步骤(其余步骤不变)：
步骤S9'为：在栅极沟槽5内及其两侧的凸台表面淀积多晶硅层8，使得栅极沟槽5内的多晶硅层8填满后溢出(即栅极沟槽5内的多晶硅层8上表面超出栅极沟槽5两侧的凸台表面)；
步骤S10'为：然后将栅极沟槽5上方及其两侧凸台面上的多晶硅层8刻蚀，使得在栅极沟槽5上方及其两侧凸台面上留有一连续、平整的多晶硅层8，如图15所示；
步骤S11'为：通过氧化处理使得在栅极沟槽5上方及其两侧凸台面上留有的多晶硅层8被氧化形成介质层9，留在栅极沟槽5内的未被氧化的多晶硅层8形成多晶硅栅极，如图12所示。
在本实施例的一种优选实施方式中，上述步骤S1中，N-型外延层2基于SiC的Si晶面外延生长形成。
在本实施例的一种优选实施方式中，上述步骤S2中，P掺杂层3的P型掺杂浓度为1x1015cm-3至1x1018cm-3。
在本实施例的一种优选实施方式中，上述步骤S4中，N+型离子注入层4中N+型离子的注入浓度为1x1018cm-3至1x1021cm-3，N+型离子的注入深度为10nm至1000nm。
在本实施例的一种优选实施方式中，上述步骤S7中，氧离子注入层6中氧离子的注入深度为30nm至1000nm，氧离子的注入浓度为1x1018cm-3至1x1022cm-3。
在本实施例的一种优选实施方式中，上述步骤S8中，热氧化处理的温度为600℃至2000℃。
在本实施例的一种优选实施方式中，上述步骤S8中，栅极沟槽5底部的氧化层的厚度为40nm至1000nm；栅极沟槽5侧壁的氧化层的厚度为20nm至1000nm。
在本实施例的一种优选实施方式中，第一介质掩膜层M1和第二介质掩膜层M2均为硬掩膜层或软掩膜层。硬掩膜层的材质为SiO2、Si3N4、AlN或其混合物；软掩膜层为光刻胶。
如图14所示，本实施例提供一种SiC基UMOSFET，该SiC基UMOSFET采用上述制备方法制备，该SiC基UMOSFET包括：
一外延片，该外延片包括一N+型4H-SiC衬底1，以及在N+型4H-SiC衬底1的正面同质生长的一N-型外延层2；
一P掺杂层3，形成于N-型外延层2的上表面；
一N+型离子注入层4，形成于P掺杂层3内，N+型离子注入层4的上表面与P掺杂层3的上表面重合，且N+型离子注入层4的厚度小于P掺杂层3；N+型离子注入层4优选地位于P掺杂层3的中间区域；
一栅极沟槽5，栅极沟槽5贯穿掺杂层3和N+型离子注入层4，且栅极沟槽5深度大于P掺杂层3的厚度，使得栅极沟槽5的底部嵌入N-型外延层2；
一氧化层7，覆盖于栅极沟槽5的底部和侧壁；
一多晶硅栅极，形成于栅极沟槽5内，且覆盖氧化层7；
一介质层9，覆盖多晶硅栅极和N+型离子注入层4的部分区域；
一源极金属层11，覆盖于介质层9和P掺杂层3的上表面，且覆盖N+型离子注入层4的未被介质层9覆盖的区域；
一漏极金属层12，形成于N+型4H-SiC衬底1的背面。
在本实施例的一种优选实施方式中，N-型外延层2基于SiC的Si晶面外延生长形成。
在本实施例的一种优选实施方式中，P掺杂层3的P型掺杂浓度为1x1015cm-3至1x1018cm-3。
在本实施例的一种优选实施方式中，N+型离子注入层4中N+型离子的注入浓度为1x1018cm-3至1x1021cm-3，N+离子的注入深度为10nm至1000nm。
在本实施例的一种优选实施方式中，氧离子注入层6中氧离子的注入深度为30nm至1000nm，氧离子的注入浓度为1x1018cm-3至1x1022cm-3。
在本实施例的一种优选实施方式中，栅极沟槽5底部的氧化层的厚度为40nm至1000nm；栅极沟槽5侧壁的氧化层的厚度为20nm至1000nm。
显然，本发明的上述实施例仅仅是为清楚地说明本发明所作的举例，而并非是对本发明的实施方式的限定。对于所属领域的普通技术人员来说，在上述说明的基础上还可以做出其它不同形式的变化或变动。这里无法对所有的实施方式予以穷举。凡是属于本发明的技术方案所引伸出的显而易见的变化或变动仍处于本发明的保护范围之列。
Claims (10)
1.一种SiC基UMOSFET的制备方法，其特征在于，该制备方法包括如下步骤：
S1：选取在N+型4H-SiC衬底(1)的正面同质生长有一N-型外延层(2)的外延片；
S2：对N-型外延层(2)进行P型掺杂或P型外延生长，形成一P掺杂层(3)；
S3：在P掺杂层(3)上淀积一第一介质掩膜层，通过光刻在第一介质掩膜层上形成一离子注入窗口，使得位于离子注入窗口处的P掺杂层(3)裸露；
S4：经离子注入窗口向裸露的P掺杂层(3)进行N+型离子注入，然后将第一介质掩膜层剥离，再进行第一退火处理，在P掺杂层(3)内形成一N+型离子注入层(4)，N+型离子注入层(4)的上表面与P掺杂层(3)的上表面重合，且N+型离子注入层(4)的厚度小于P掺杂层(3)；
S5：在P掺杂层(3)上表面淀积一第二介质掩膜层，通过光刻在第二介质掩膜层上形成一栅极沟槽窗口，使得位于栅极沟槽窗口处的N+型离子注入层(4)裸露；
S6：经栅极沟槽窗口依次对裸露的N+型离子注入层(4)以及位于N+型离子注入层(4)下面的P掺杂层(3)进行刻蚀至低于N-型外延层(2)的上表面，形成栅极沟槽(5)，且P掺杂层(3)和N+型离子注入层(4)均被栅极沟槽(5)分成两部分；
S7：向栅极沟槽(5)底部的N-型外延层(2)进行氧离子注入，在栅极沟槽(5)底部的N-型外延层(2)内形成一氧离子注入层(6)，然后将第二介质掩膜层剥离；
S8：进行热氧化处理，使得氧离子注入层(6)被氧化，在栅极沟槽(5)底部及其侧壁形成一氧化层(7)，且栅极沟槽(5)底部的氧化层的厚度大于或等于栅极沟槽(5)侧壁的氧化层；
S9：在栅极沟槽(5)内及其两侧的凸台表面淀积一多晶硅层(8)，使得多晶硅层(8)将栅极沟槽(5)刚好填平；
S10：通过光刻使得栅极沟槽(5)内的多晶硅层(8)被光刻胶覆盖，且栅极沟槽(5)两侧凸台面上的多晶硅层(8)裸露，然后通过刻蚀将栅极沟槽(5)两侧凸台面上的多晶硅层(8)去除，留在栅极沟槽(5)内的多晶硅层(8)形成多晶硅栅极；
S11：在多晶硅栅极以及栅极沟槽(5)两侧的凸台表面淀积介质层(9)；
S12：通过光刻使得栅极沟槽(5)上方的介质层(9)被光刻胶覆盖，且栅极沟槽(5)两侧凸台面上的部分介质层(9)裸露，然后通过刻蚀将栅极沟槽(5)两侧凸台面上的部分介质层(9)去除，使得栅极沟槽(5)每侧的P掺杂层(3)和部分N+型离子注入层(4)裸露，在栅极沟槽(5)的每侧形成一源极接触区(10)；
S13：在介质层(9)表面和源极接触区(10)淀积一源极金属层(11)，在N+型4H-SiC衬底(1)的背面淀积一漏极金属层(12)，然后进行第二退火处理，得到SiC基UMOSFET。
2.根据权利要求1所述的SiC基UMOSFET的制备方法，其特征在于，所述步骤S9-S11被替换为如下步骤：
S9'：在所述栅极沟槽(5)内及其两侧的凸台表面淀积一多晶硅层(8)，使得所述栅极沟槽(5)内的多晶硅层(8)填满后溢出；
S10'：然后将所述栅极沟槽(5)上方及其两侧凸台面上的所述多晶硅层(8)刻蚀，使得在所述栅极沟槽(5)上方及其两侧凸台面上留有一连续、平整的所述多晶硅层(8)；
S11'：通过氧化处理使得在所述栅极沟槽(5)上方及其两侧凸台面上留有的所述多晶硅层(8)被氧化形成介质层(9)，留在所述栅极沟槽(5)内的未被氧化的多晶硅层(8)形成多晶硅栅极。
3.根据权利要求1或2所述的SiC基UMOSFET的制备方法，其特征在于，所述步骤S4中，所述N+型离子注入层(4)中N+型离子的注入浓度为1x1018cm-3至1x1021cm-3，N+型离子的注入深度为10nm至1000nm。
4.根据权利要求1或2所述的SiC基UMOSFET的制备方法，其特征在于，所述步骤S7中，所述氧离子注入层(6)中氧离子的注入深度为30nm至1000nm，氧离子的注入浓度为1x1018cm-3至1x1022cm-3。
5.根据权利要求1或2所述的SiC基UMOSFET的制备方法，其特征在于，所述步骤S8中，所述热氧化处理的温度为600℃至2000℃。
6.根据权利要求1或2所述的SiC基UMOSFET的制备方法，其特征在于，所述步骤S8中，所述栅极沟槽(5)底部的氧化层的厚度为40nm至1000nm；所述栅极沟槽(5)侧壁的氧化层的厚度为20nm至1000nm。
7.根据权利要求1或2所述的SiC基UMOSFET的制备方法，其特征在于，所述第一介质掩膜层和所述第二介质掩膜层均为硬掩膜层或软掩膜层；所述硬掩膜层的材质为SiO2、Si3N4、AlN或其混合物；所述软掩膜层为光刻胶。
8.一种采用权利要求1-7中任一项所述的制备方法制备的SiC基UMOSFET，其特征在于，该SiC基UMOSFET包括：
一外延片，该外延片包括一N+型4H-SiC衬底(1)，以及在N+型4H-SiC衬底(1)的正面同质生长的一N-型外延层(2)；
一P掺杂层(3)，形成于N-型外延层(2)的上表面；
一N+型离子注入层(4)，形成于P掺杂层(3)内，N+型离子注入层(4)的上表面与P掺杂层(3)的上表面重合，且N+型离子注入层(4)的厚度小于P掺杂层(3)；
一栅极沟槽(5)，贯穿掺杂层(3)和N+型离子注入层(4)，且栅极沟槽(5)深度大于P掺杂层(3)的厚度，使得栅极沟槽(5)的底部嵌入N-型外延层(2)；
一氧化层(7)，覆盖于栅极沟槽(5)的底部和侧壁；
一多晶硅栅极，形成于栅极沟槽(5)内，且覆盖氧化层(7)；
一介质层(9)，覆盖多晶硅栅极和N+型离子注入层(4)的部分区域；
一源极金属层(11)，覆盖于介质层(9)和P掺杂层(3)的上表面，且覆盖N+型离子注入层(4)的未被介质层(9)覆盖的区域；
一漏极金属层(12)，形成于N+型4H-SiC衬底(1)的背面。
9.根据权利要求8所述的SiC基UMOSFET，其特征在于，所述N+型离子注入层(4)中N+型离子的注入浓度为1x1018cm-3至1x1021cm-3，N+离子的注入深度为10nm至1000nm。
10.根据权利要求8所述的SiC基UMOSFET，其特征在于，所述栅极沟槽(5)底部的氧化层的厚度为40nm至1000nm；所述栅极沟槽(5)侧壁的氧化层的厚度为20nm至1000nm。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201711203721.2A CN107785438A (zh) | 2017-11-27 | 2017-11-27 | 一种SiC基UMOSFET的制备方法及SiC基UMOSFET |
| PCT/CN2018/115869 WO2019101009A1 (zh) | 2017-11-27 | 2018-11-16 | 一种SiC基UMOSFET的制备方法及SiC基UMOSFET |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201711203721.2A CN107785438A (zh) | 2017-11-27 | 2017-11-27 | 一种SiC基UMOSFET的制备方法及SiC基UMOSFET |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN107785438A true CN107785438A (zh) | 2018-03-09 |
Family
ID=61430260
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201711203721.2A Pending CN107785438A (zh) | 2017-11-27 | 2017-11-27 | 一种SiC基UMOSFET的制备方法及SiC基UMOSFET |
Country Status (2)
| Country | Link |
|---|---|
| CN (1) | CN107785438A (zh) |
| WO (1) | WO2019101009A1 (zh) |
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-
2018
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