CN104409507B - 低导通电阻vdmos器件及制备方法 - Google Patents
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Abstract
本发明公开了一种低导通电阻VDMOS器件及制备方法，在传统的VDMOS器件结构中引入一块与源区掺杂杂质相同的掺杂区。该掺杂区位于栅氧层正下方且与基区和栅氧层紧密接触。相应地，新掺杂区上方的栅极采用中空结构。本发明VDMOS器件可有效降低沟道导通电阻和颈区电阻，从而降低VDMOS器件的导通电阻；同时，采用中空结构的栅极既可避免新掺杂区对击穿电压的影响，也可降低栅极与漏极间结电容，提高VDMOS的开关速度。本发明方法工艺简单，易于工业化。
Description
技术领域
本发明属于功率半导体器件技术领域，特别涉及一种低导通电阻VDMOS（垂直双扩散金属氧化物半导体场效应晶体管）器件及制备方法。
背景技术
功率MOS（金属-氧化物半导体）场效应晶体管是在MOS集成电路工艺基础上发展起来的新一代电力电子开关器件。VDMOS器件由于具有输入阻抗高、开关速度快、工作频率高、驱动功率低、电压控制、热稳定性优良等一系列特点，在功率集成电路及系统中已经得到广泛应用，主要应用于电机调速、逆变器、开关电源、电子开关、高保真音响、汽车电器和电子镇流器等多个领域。
导通电阻是VDMOS器件关键技术指标之一，其直接决定了晶体管导通电流能力。VDMOS器件在低压应用领域可以得到较理想的导通电阻和开关特性，但随着电压不断升高，导通电阻的急剧增大限制了其进一步应用。因此，降低导通电阻已成为研制功率VDMOS器件的关键问题。
图1为现有技术中N沟道VDMOS器件的结构示意图，VDMOS器件的导通电阻除源漏两端的金属接触电阻之外，还包括五部分的电阻：源区电阻R1、沟道导通电阻R2、颈区电阻R3、外延层电阻R4、衬底电阻R5。目前，降低导通电阻主要针对R2、R3、R4进行。
公布号CN 101789448A的中国专利《基于应变硅技术的P沟VDMOS器件》，其中披露通过在沟道区表面生长应变硅来提高沟道内载流子迁移率，从而达到降低沟道导通电阻R2的目的，但增加了几道形成应变硅的工艺步骤。
公布号CN 1964068A的中国专利《可降低导通电阻的功率半导体结构及其制造方法》，其中披露利用具倾斜植入角度及可选择适当植入深度的离子植入方式将杂质注入到靠近栅极的外延区域，从而达到降颈区电阻R3的目的。与在多晶硅结构形成前采用直接掺杂降低颈区电阻R3相比，该方法对沟道的阀值电压、VDMOS管击穿的影响相对小一些，但是对降低脖颈区电阻R3仍然有限。
公告号CN 100561691C的中国专利《低导通电阻功率VDMOS晶体管的制造方法》，其中披露在正对栅极靠近衬底的漂移区增加一个与衬底同类型的重掺杂区，直接降低了VDMOS晶体管的导通电阻，但这种结构会对VDMOS击穿电压带来影响。
公告号CN 101515547B的中国专利《制备超结VDMOS器件的方法》，其中披露通过在外延层中制造出交替的P柱和N柱，从而改变VDMOS器件漂移区的电场分布，达到降低外延层电阻R4的目的，但P柱和N柱的工艺制造相对较难。
发明内容
针对VDMOS器件对低导通电阻的要求，本发明提供了一种不增加工艺复杂度、不影响VDMOS击穿电压的低导通电阻VDMOS器件及制备方法。
本发明思路如下：
在与基区、漂移区、栅氧层相连的颈区增加与源区掺杂杂质相同的新掺杂区，VDMOS工作时，新掺杂区载流子能对沟道区载流子进行补充，降低沟道区与颈区的载流子浓度差，从而降低了沟道导通电阻和颈区电阻，达到降低器件导通电阻的效果。同时，位于新掺杂区上方的栅极采用中空结构，既避免了新掺杂区对击穿电压的影响，又可降低栅极与漏极间结电容，提高VDMOS的开关速度。
为解决上述技术问题，本发明采用如下的技术方案：
低导通电阻VDMOS器件，包括漏极（1）、衬底（2）、漂移区（3）、基区（5）、源区（6）、接触区（7）、栅极（8）、栅氧层（9）和源极（10），漂移区（3）内增加了与源区掺杂杂质相同的掺杂区（4），掺杂区（4）位于栅氧层（9）正下方且与基区（5）和栅氧层（9）紧密接触。
作为优选，掺杂区（4）依据基区（5）的形状呈带状或环状围绕在基区（5）边缘。
作为优选，位于相邻基区（5）间的掺杂区（4），其宽不大于相邻基区（5）间距的三分之一。
作为优选，掺杂区（4）与源区（6）处于同一层，即掺杂区（4）与源区（6）位于同一水平线，见图2~3；掺杂区（4）与源区（6）的掺杂杂质相同，掺杂浓度可相同或不相同，可采用同步工艺同时实现。
为避免掺杂区（4）对击穿电压的影响，栅极（8）采用中空结构，即掺杂区（4）正上方没有栅极（8）存在，基区（5）和漂移区（3）上方的栅极通过掺杂区（4）正上方边缘处的栅条连接组成整体栅极（8）。
与现有技术相比，本发明具有以下优点和有益效果：
1、工艺简单，易于工业化，在现有VDMOS器件工艺基础上无需增加工艺步骤和版图数，仅对版图中图形略作修改即可。
2、可有效降低沟道导通电阻和脖颈区电阻，从而降低VDMOS器件的导通电阻。
3、本发明VDMOS器件结构适用于P沟道VDMOS器件、N沟道VDMOS器件及SuperJunction VDMOS器件。
4、可降低栅极与漏极间结电容，提高VDMOS的开关速度。
附图说明
图1为现有技术中N沟道VDMOS器件剖面结构及导通电阻示意图；
图2为本发明N沟道VDMOS器件的具体剖面结构示意图；
图3为本发明P沟道VDMOS器件的具体剖面结构示意图；
图4为本发明VDMOS器件三种常见的中空结构栅极的俯剖图；
图5为本发明实施例中N+掺杂区制备工艺示意图。
图中，1-漏极，2- 衬底，3-漂移区，4-掺杂区，5- 基区，6-源区，7-接触区，8-栅极，9-栅氧层，10-源极。
具体实施方式
图1为传统N沟道VDMOS器件剖面结构示意图，图2为本发明N沟道VDMOS器件的具体剖面结构示意图，图3为本发明P沟道VDMOS器件的具体剖面结构示意图。下面以P沟道VDMOS器件为例，进一步说明本发明VDMOS器件结构及制备工艺。
见图1，传统N沟道VDMOS器件包括漏极（1）、N+衬底（2）、N-漂移区（3）、P型基区（5）、N+源区（6）、P+接触区（7）、多晶硅栅极（8）、栅氧层（9）和源极（10）。见图2，本具体实施在传统VDMOS器件的N-漂移区（3）内增加了与N+源区（6）掺杂杂质和掺杂浓度相同的N+掺杂区（4），N+掺杂区（4）位于栅氧层（9）下方且与P型基区（5）和栅氧层（9）紧密接触，N+掺杂区（4）与N+源区（6）位于同一层，即N+掺杂区（4）与N+源区（6）处于同一水平线。
见图4，多晶硅栅极（8）采用中空结构，即掺杂区（4）正上方没有栅极（8）存在，基区（5）和漂移区（3）上方的多晶硅栅极（8）通过掺杂区（4）正上方边缘处的栅条连接组成整体栅极（8）。N+掺杂区（4）根据P型基区（5）形状呈带状或环状围绕P型基区（5）边缘。
本具体实施中N沟道VDMOS器件的制备工艺如下：
（1）在N+硅片上生长N-外延层，N+硅片即N+衬底（2），N-外延层即N-漂移区（3）。
（2）在N-外延层上生长二氧化硅层，光刻刻蚀二氧化硅层露出P+环区窗口，注入硼并高温推硼，形成P+接触区（7），去除P+接触区（7）外二氧化硅。
（3）栅氧化，并在栅氧层（9）上淀积多晶硅，对多晶硅掺杂以形成具有良好导电性的多晶硅栅极（8），进一步光刻多晶硅，形成中空结构多晶硅栅极（8），并刻蚀出源区（6）窗口。
（4）注入硼并进一步扩散硼，形成P型基区（5），光刻刻蚀二氧化硅形成N+源区（6）窗口和N+掺杂区（4）窗口，向源区（6）和掺杂区（4）同步注入磷P或砷As，见图5。
（5）淀积二氧化硅，退火增密，形成垂直双扩散金属氧化物半导体的源区（6）。
（6）光刻刻蚀二氧化硅露出引线区窗口，溅射硅铝，光刻引线，合金，钝化，光刻钝化孔等形成源极（10）和栅极(8)引线。
（7）N+硅片底部经背面金属化处理，形成漏极（1）。
具体实施时，可根据具体情况，在保证基本结构的前提下，对制备工艺进行变通。例如：步骤（4）中N+掺杂区（4）和N+源区（6）可分别注入，注入剂量可一致或不一致。衬底可以是碳化硅、砷化镓、磷化铟或锗硅等半导体材料衬底，并不限于硅衬底。
漂移区内增加重掺杂区，可有效降低沟道导通电阻和颈区电阻，从而降低VDMOS器件的导通电阻；同时采用中空式结构栅极可避免重掺杂区对击穿电压的影响，并降低栅极与漏极间结电容，提高VDMOS的开关速度，且制造过程不增加工艺步骤和版图数，工艺简单，易于实用化。
Claims (3)
1.低导通电阻VDMOS器件，包括漏极(1)、衬底(2)、漂移区(3)、基区(5)、源区(6)、接触区(7)、栅极(8)、栅氧层(9)和源极(10)，其特征在于：
漂移区(3)内增加了与源区掺杂杂质相同的掺杂区(4)，掺杂区(4)位于栅氧层(9)正下方且与基区(5)和栅氧层(9)紧密接触；
所述的掺杂区(4)依据基区(5)的形状呈带状或环状围绕在基区(5)边缘；
位于相邻基区(5)间的掺杂区(4)，其宽不大于相邻基区(5)间距的三分之一；
所述的掺杂区(4)与源区(6)处于同一层；
所述的栅极(8)为中空结构，即掺杂区(4)正上方没有栅极(8)，基区(5)和漂移区(3)上方的栅极(8)通过掺杂区(4)正上方边缘处的栅条连接组成整体栅极(8)。
2.权利要求1所述的低导通电阻VDMOS的制备方法，其特征在于，包括步骤：
步骤1，衬底上形成生长外延层，外延层上形成二氧化硅层；
步骤2，采用光刻法和离子注入法在外延层获得接触区；
步骤3，在二氧化硅层上获得栅氧层，通过沉积和掺杂方式在栅氧层上获得栅区；
步骤4，对外延层进一步进行离子注入形成位于接触区下方的基区；
步骤5，光刻二氧化硅层形成源区窗口和掺杂区窗口，源区紧密接触接触区，掺杂区紧密接触基区，通过源区窗口和掺杂区窗口同时或分别掺杂，经二氧化硅沉积和退火，获得源区和掺杂区；
步骤6，制备源极、栅极和漏极。
3.权利要求2所述的低导通电阻VDMOS的制备方法，其特征在于：
步骤3中，采用光刻法获得中空结构的栅极。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |