CN102150271A - Mosfet和制造mosfet的方法 - Google Patents

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Abstract

一种MOSFET 1，包括：碳化硅(SiC)衬底(2)，所述碳化硅(SiC)衬底(2)的主表面相对于{0001}面具有不小于50°且不大于65°的偏离角；半导体层(21)，所述半导体层(21)形成在SiC衬底(2)的主表面上；和绝缘膜(26)，所述绝缘膜(26)形成为与半导体层(21)的表面接触。该MOSFET 1具有不大于0.4V/Decade的亚阈值斜率。

Description

MOSFET和制造MOSFET的方法
技术领域
本发明涉及MOSFET以及制造这种MOSFET的方法。
背景技术
按照惯例，已经得知了利用碳化硅(SiC)的半导体器件(例如，WO01/018872(在下文中，称为专利文献1))。专利文献1描述的是，将具有几乎为{03-38}的平面取向的4H(六边形的)多聚型SiC衬底用来形成金属-氧化物-半导体场效应晶体管(MOSFET)。还描述了在该MOSFET中，通过干法氧化(热氧化)的方式形成栅极氧化物膜。专利文献1描述了这种MOSFET实现了大的沟道迁移率(大约为100cm2/Vs)。
现有技术文献
专利文献
专利文献1：WO 01/018872
发明内容
本发明要解决的问题
然而，作为分析和检查的结果，本发明人发现上述MOSFET中的沟道迁移率偶尔未能足够大。当沟道迁移率不大时，该使用SiC的半导体器件的优良特征就不能稳定地展现。
制作本发明来解决上述问题，本发明的目的是提供一种具有提高的沟道迁移率的MOSFET，和制造这种MOSFET的方法。
解决问题的方式
为了在具有如上所述良好再现性的MOSFET中实现大的沟道迁移率，本发明人努力分析了使得导致沟道迁移率变小的原因。结果，完成了本发明。具体地，本发明人发现：沟道迁移率变小，是由于在栅极氧化物膜和定位在栅极氧化物膜下面的SiC半导体膜之间的界面上存在陷阱(在下文中，还称为“界面态”或“界面态密度”)。这也可以从上述MOSFET具有比它的理论值更高的阈值电压的事实推测出。为了实现减小这种界面态影响的MOSFET，本发明人进行了努力的研究，并从而在本发明实现。
具体地，本发明的MOSFET包括：碳化硅(SiC)衬底，该碳化硅(SiC)衬底的主表面相对{0001}面具有不小于50°且不大于65°的偏离角；半导体层，所述半导体层被形成在该SiC衬底的主表面上；和绝缘膜，所述绝缘膜被形成为与半导体层的表面接触，所述MOSFET具有不大于0.4V/Decade的亚阈值斜率。
用来制造MOSFET的本发明的方法包括以下步骤：制备碳化硅(SiC)衬底，该碳化硅(SiC)衬底的主表面相对{0001}面具有不小于50°且不大于65°的偏离角；在SiC衬底的主表面上形成半导体层；和与半导体层的表面接触地形成绝缘膜，该MOSFET具有不大于0.4V/Decade的亚阈值斜率。
本发明人把注意力集中在与界面态有关的亚阈值斜率上，并且努力研究了亚阈值斜率的范围以提高迁移率。结果，本发明人发现，通过将亚阈值斜率设定为不大于0.4/Decade，可以减小界面态密度，使得在绝缘膜和半导体层之间的界面附近具有良好的再现性。通过这种方式，防止了要用作反型沟道层的大部分载流子被捕获在面对绝缘膜的区域处的半导体层内的界面态中。因此，可以提高沟道迁移率。
将偏离角的下限设定为50°，因为观察到在从偏离角为43.3°的(01-14)面到偏离角为51.5°的(01-13)面的过程中，载流子迁移率随着偏离角的增大而显著增加，并且还因为在(01-14)面和(01-13)面之间的偏离角的范围内不存在自然面。
此外，偏离角的上限为65°，因为观察到在从偏离角为62.1°的(01-12)面到偏离角为90°的(01-10)面的过程中，载流子迁移率随着偏离角的增大显著降低，并且还因为在(01-12)面和(01-10)面之间的偏离角的范围内不存在自然面。
该MOSFET优选进一步包括包含氮原子并且夹在半导体层和绝缘膜之间的区域。
在该MOSFET中，在距离半导体层和绝缘膜之间的界面10nm或更小的部分的区域中，氮浓度的最大值优选是1×1021cm-3或更大。
在制造MOSFET的方法中，形成绝缘膜的步骤优选包括以下步骤：通过干法氧化形成绝缘膜；和利用包含氮原子的气体作为气氛气体来热处理绝缘膜。
本发明人发现：通过增加半导体层和绝缘膜之间的界面附近的氮原子浓度，可以减小界面态的影响。这实现了能进一步提高沟道迁移率的MOSFET。
在该MOSDFET中，优选地，该半导体层由SiC形成。具有大带隙的SiC的最大介电击穿电场和热传导性都大于硅(Si)，并且其的载流子迁移率与硅的载流子迁移率一样大。而且，在SiC中，电子饱和漂移速度和阈值电压都比较大。从而，可以实现高效率、高电压和大电容的MOSFET。
在该MOSFET中，SiC衬底的主表面可具有在<11-20>方向的±5°范围内的偏离取向。
<11-20>方向是SiC衬底中的有代表性的偏离取向。在制造衬底的步骤中的切片工艺中，由变化等引起的偏离取向的变化，被设定为±5°，由此便于在SiC衬底等上形成外延层。通过这种方式，能够容易地制造MOSFET。
在MOSFET中，SiC衬底的主表面可具有在<01-10>方向的±5°范围内的偏离取向。
如同如上所述的<11-20>方向一样，<01-10>方向是SiC衬底中的有代表性的偏离取向。在制造衬底的步骤中的切片工艺中，由变化等引起的偏离取向的变化被设定为±5°，由此便于在SiC衬底等上形成外延层。通过这种方式，能够容易地制造MOSFET。
在MOSFET中，SiC衬底的主表面可以相对于在<01-10>方向上的(0-33-8)面具有不小于-3°且不大于+5°的偏离角。
通过这种方式，可以进一步提高沟道迁移率。在这里，由此将偏离角设定为相对于平面取向{03-38}不小于-3°且不大于+5°，因为作为对沟道迁移率和偏离角之间关系进行检查的结果，在该范围内获得了特别高的沟道迁移率。
这里，“相对于平面取向{03-38}的偏离角不小于-3°且不大于+5°”的情形指的是：主表面的法线到由用作偏离取向基准的<01-10>方向和<0001>方向定义的平坦面的正交投影，相对于{03-38}面的法线，形成不小于-3°且不大于+5°的角。正值的符号对应于正交投影接近于与<01-10>方向平行的情形，而负值的符号对应于正交投影接近于与<0001>方向平行的情形。
应当注意，其主表面的平面取向更优选的是基本为{03-38}，以及其主表面的平面取向进一步优选的为{03-38}。这里，“主表面的平面取向基本为{03-38}”的表达方式指的是衬底主表面的平面取向包括在其中考虑到处理衬底的精度等而使得衬底的平面取向可以被认为是基本为{03-38}的偏离角的范围内。例如，在这种情况下的偏离角的范围是偏离角相对于{03-38}为±2°的范围。通过这种方式，可以进一步提高上述的沟道迁移率。
在MOSFET中，衬底的主表面相对于在<01-10>方向上的(0-33-8)面具有不小于-3°且不大于+5°的偏离角。
具体地，采用了在其中半导体层和绝缘膜形成在靠近(0-33-8)面的表面上的结构，其中(0-33-8)面是靠近{03-38}面上的C(碳)面的面。通过这种方式，显著提高了载流子迁移率。
这里，在本申请中，将六方晶的单晶碳化硅的(0001)面定义为硅面，而将(000-1)面定义为碳面。同时，“相对于在<01-10>方向上的(0-33-8)面的偏离角”指的是主表面的法线到由用作偏离取向基准的<01-10>方向和<000-1>方向所定义的平坦面的正交投影、与(0-33-8)面的法线形成的角。正值的符号对应于正交投影接近于与<01-10>方向平行的情形，而负值的符号对应于正交投影接近于与<000-1>方向平行的情形。此外，“主表面相对于在<01-10>方向上的(0-33-8)面具有不小于-3°且不大于+5°的偏离角”的表达方式指的是主表面对应于，在碳面一侧，在碳化硅晶体中满足上述条件的面。应当注意，在本申请中，(0-33-8)面包括在碳面一侧的由于用于定义晶面的轴的确定而以不同的方式表示的等效面，但是不包括在硅面一侧的面。
发明效果
如上所述，根据本发明的MOSFET和用来制造MOSFET的方法，通过将亚阈值斜率设定为不大于0.4V/Decade，能够用来提高沟道迁移率。
附图说明
图1是示意性示出本发明的实施例的MOSFET的截面图。
图2示出了本发明的实施例中的{03-38}面。
图3是示出本发明的实施例中用来制造MOSFET的方法的流程图。
图4是示出本发明的实施例的MOSFET制造方法的步骤的截面示意图。
图5是示出本发明的实施例的MOSFET制造方法的步骤的截面示意图。
图6是示出本发明的实施例的MOSFET制造方法的步骤的截面示意图。
图7是示出本发明的实施例的MOSFET制造方法的步骤的截面示意图。
图8是示意性示出本发明的实例1和2的每个MOSFET的截面图。
图9示出了第一实例中迁移率和亚阈值斜率之间的关系。
图10是示意性示出第二实例中制备的MOS电容器的截面图。
图11示出了第二实例中能量和界面态密度之间的关系。
具体实施方式
下面参考各图描述本发明的实施例。应该注意，在下面提到的图中，相同或对应的部分给出相同的附图标记，并且将不再重复描述。还应该注意，在本说明书中，个体取向用[]表示，集合取向用<>表示，个体面用()表示，并且集合面用{}表示。另外，在结晶学中，负指数被认为是通过在数值上放置横条“-”来指示，但是在本说明书中代替为通过在数字前面放置负号来表示。
参考图1，将描述本发明的一个实施例的MOSFET 1。本实施例的MOSFET 1是垂直型MOSFET。
MOSFET 1包括衬底2、半导体层21、阱区23、源区24、接触区25、绝缘膜26、栅电极10、源电极27、层间绝缘膜28、和漏电极12。
例如，衬底2是n+SiC衬底。衬底2的主表面相对于{0001}面具有不小于50°且不大于65°的偏离角。优选地，其主表面是{03-38}面。这里，如图2所示，{03-38}面是相对{0001}面具有大约55°(54.7°)倾角的面。换句话说，{03-38}面是相对<0001>轴的方向具有大约35°(35.3°)倾角的面。
应该注意，衬底2的主表面可以具有在<11-20>方向的±5°范围内或在<01-10>方向的±5°范围内的偏离取向。此外，衬底2的主表面的面取向可以相对于面取向{03-38}具有不小于-3°且不大于+5°的偏离角。此外，衬底2的主表面可相对于在<01-10>方向上的(0-33-8)面具有不小于-3°且不大于+5°的偏离角。在这些情况下，可以提高沟道迁移率。尤其是，通过将衬底2的主表面的面取向设定为(0-33-8)，可以更加提高沟道迁移率。
例如，在衬底2的主表面上形成由n型SiC形成的半导体层21。每个阱区23定位在半导体层21的主表面的一部分上，以与半导体层21形成pn结。例如，阱区23为p型SiC。每个源区24都定位在阱区23内的其一部分主表面中，以与阱区23形成pn结。例如，源区24为SiC。每个接触区25都定位在阱区23内的其一部分主表面中，以与源区24形成pn结。例如，接触区25为SiC。
半导体层21具有与源区24相同的导电类型(n)，并且具有比源区24更低的杂质浓度。半导体层21具有例如10μm的厚度。没有具体限制半导体层21的杂质浓度和源区24的杂质浓度哪一个高还是低。源区24优选具有比半导体层21高的杂质浓度，例如，具有1×1018cm-3至1×1020cm-3的杂质浓度。可用的n型杂质的实例是：氮(N)、磷(P)等。
此外，阱区23具有与半导体层21不同的第二导电类型(p)。可用的p型杂质的实例是：铝(Al)、硼(B)等。阱区23具有例如5×1015cm-3至5×1018cm-3的杂质浓度。
在阱区23中的、位于源区24和半导体层21之间的区域用作MOSFET 1的沟道。在本实施例中，其导电类型决定形成n沟道，但是可以与上述的情况相反的方式确定第一和第二导电类型，以形成p沟道。
绝缘膜26使半导体层21和栅电极10之间绝缘，并且其被形成在源区24和半导体层21之间的阱区23上，并与之接触。
栅电极10形成在绝缘膜26上，以至少面对源区24和半导体层21之间的阱区23。应该注意，栅电极10还可以形成在其他区域上，只要其形成在阱区23上方，以面对源区24和半导体层21之间的阱区23。
在源区24和接触区25上，形成源电极27并且将其电连接到源区24和接触区25。源电极27通过绝缘膜26与栅电极10电绝缘。此外，在衬底2的与半导体层21接触的相对面上形成漏电极12，并由此将漏电极12电连接到衬底2。
MOSFET 1具有0.4V/Decade或更小的亚阈值斜率。这导致降低了界面态密度，由此实现了大的迁移率。
现在，将描述亚阈值斜率。术语“亚阈值斜率(还称为“亚阈值摆度”、“S值”等)”指的是不大于阈值电压，并且源极和漏极之间流动的电流每增加一个数量级所需的栅电压。亚阈值斜率由下面的公式1表示，栅电压由VG表示，漏电流由ID表示。
[公式1]
S &equiv; ln 10 &CenterDot; d V G d ( ln I D )
此外，包含氮原子的区域优选形成在半导体层21和绝缘膜26之间的界面上。例如，距离半导体21和绝缘膜26之间的界面10nm或更小的区域优选具有最大1×1021cm-3的氮浓度。在这种情况下，在具有沟道长度(半导体层21中的阱区23之间的区域)的沟道区域中，迁移率(沟道迁移率)可以是足够大的值。
由于下面的原因，认为这一点得以实现。也就是说，当通过热氧化等来形成绝缘膜26时，在绝缘膜26和半导体层21之间的界面中形成了多个界面态。如果为此不采取措施，这将导致沟道区中沟道迁移率非常小。为了应对这种问题，如上所述，在绝缘膜26和半导体层21之间的界面处的区域中引入氮原子。通过这种方式，可以提高沟道迁移率，同时减小了界面态的影响。
下面描述制造本实施例中的MOSFET 1的方法。
首先，如图3所示，执行衬底制备步骤(S10)。在该步骤中，制备导电类型为n型的SiC衬底作为衬底2。由此制备的SiC衬底的主表面相对于面取向{0001}具有不小于50°且不大于65°的偏离角，例如，具有(03-38)或(0-33-8)的面取向。例如，通过将具有(0001)面作为其主表面的晶锭切片成衬底2，使得其(03-38)面或(0-33-8)面暴露作为主表面，可以获得这种衬底。在该步骤中，为了进一步提高要制造的MOSFET 1中的沟道迁移率，尤其优选制备具有(0-33-8)面作为其主表面的衬底2。此外，作为衬底2，例如，可使用具有0.02Ωcm的特定电阻的衬底。
然后，执行半导体层形成步骤(S20)。具体地，如图4所示，在衬底2的主表面上形成半导体层21。半导体层21由导电类型为n型的SiC形成，并且例如具有10μm的厚度。此外，半导体层21中的n型杂质可以具有1×1016cm-3的浓度。
然后，执行注入步骤(S30)。具体地，利用由光刻和蚀刻方式形成的氧化物膜作为掩模，将导电类型为p型的杂质(例如，Al)注入半导体层21中。通过这种方式，形成了阱区23，如图5所示。其后，移除这样使用过的氧化物膜，并利用光刻和蚀刻形成具有新图案的氧化物膜。利用该氧化物膜作为掩模，向预定区域注入n型导电杂质(例如，P)以形成源区24。用相同的方式，注入导电类型为p型的导电杂质，以形成接触区25。结果，获得了图5示出的结构。
在这种注入步骤(S30)之后，执行活化退火处理。例如，可以在使用氩(Ar)气体作为气氛气体，加热温度在1700至1800℃的范围内，以及加热时间为30分钟的条件下，进行这种活化退火处理。这种活化退火激活了离子注入区中的杂质，并恢复结晶度。
接下来，执行栅极绝缘膜形成步骤(S40)。具体地，如图6所示，形成绝缘膜26，以覆盖半导体层21、阱区23、源区24、和接触区25。例如，可以通过干法氧化(热氧化)来执行绝缘膜26的形成。例如，可以在加热温度为1200℃、加热时间为30分钟等的条件下，执行该干法氧化。例如，该绝缘膜可以形成为具有40nm的厚度。
然后，执行氮退火步骤(S50)。具体地，对于热处理，使用含氮(N)原子的气体，如一氧化氮(NO)气体或氧化二氮(N2O)气体作为气氛气体。优选该气氛气体为氮氧化物。
例如，可以在加热温度不小于1100℃且不大于1300℃并且加热时间不小于30分钟且不大于120分钟的条件下，执行热处理。结果，氮原子被引入到绝缘膜26和每个都布置在绝缘膜26下方的半导体层21、阱区23、源区24、以及接触区25的每个之间的界面附近。
在该氮退火步骤之后，可以利用为惰性气体的Ar气，执行另外的退火。具体地，可以利用Ar气体作为气氛气体，在加热温度为1100℃和加热时间为60分钟的条件下，执行退火。
另外，在氮退火步骤之后，可以执行表面清洗，如有机清洗、酸洗或RCA清洗。
接下来，执行电极形成步骤(S60)。具体地，在绝缘膜26上，利用CVD(化学气相沉积)方法形成要作为栅电极10的高浓度n型多晶Si层等。在该层上，利用光刻方法，形成具有图案的抗蚀剂膜，其中，所述图案在除了要形成栅电极10的区域之外的区域处提供有开口。利用该抗蚀剂膜作为掩模，通过RIE(活性离子蚀刻)等的方式移除从该图案暴露的层的部分。通过这种方式，可以形成栅电极10，如图7所示。
然后，利用CVD方法，形成要成为层间绝缘膜28的由SiO2等形成的绝缘膜，以覆盖栅电极10。例如，可以利用CVD方法或等离子体CVD方法来沉积二氧化硅(SiO2)或氮化硅(Si3N4)。例如，在使用四乙氧基硅烷(TEOS)和氧气(O2)的原料气体且加热温度为350℃的条件下，可以利用等离子体CVD方法，在其上沉积例如1μm的SiO2。在该绝缘膜上，利用光刻方法形成具有图案的抗蚀剂膜，其中，所述图案在除了要形成层间绝缘膜28的区域之外的区域处提供有开口。利用该抗蚀剂膜作为掩模，利用RIE移除从图案暴露的绝缘膜的部分。通过这种方式，可以形成具有开口的层间绝缘膜28，如图7所示。
接下来，在层间绝缘膜28上，利用光刻方法形成抗蚀剂膜。该抗蚀剂膜具有用来暴露每个源区24和每个接触区25的一部分的图案。在该图案和抗蚀剂上，形成Ni的导电膜等。其后，通过移除(剥离)该抗蚀剂，每个源极27的一部分可以形成为与其中每个都是从绝缘膜26和层间绝缘膜28暴露的源区24和接触区25接触。此外，在衬底2的背侧的表面上形成漏电极12。对于漏电极12，例如，可以使用镍(Ni)。在形成源极27和漏极12之后，例如，执行用于合金化的热处理。通过这种方式，如图7所示，可以形成源电极27和漏电极12的一部分。
然后，在源电极27的形成的部分上，形成上部源电极27。例如，上部源电极27可以通过剥离、蚀刻等方式形成。
如上所述，本实施例的MOSFET 1包括：SiC衬底2，所述SiC衬底2的主表面相对{0001}面具有不小于50°且不大于65°的偏离角，优选地，所述SiC衬底2具有{03-38}面；形成在SiC衬底2上的半导体层21；和与半导体层21的表面接触形成的绝缘膜26，并且MOSFET 1具有不大于0.4V/Decade的亚阈值斜率。
同时，制造本实施例中的MOSFET 1的方法包括：衬底制备步骤(S10)，其制备SiC衬底2，所述SiC衬底2的主表面相对于{0001}面具有不小于50°且不大于65°的偏离角，优选地，所述SiC衬底2具有{03-38}面作为主表面；半导体层形成步骤(S20)，其在SiC衬底2上形成半导体层21；和栅极绝缘膜形成步骤(S40)，其形成与半导体层21的表面接触的绝缘膜26，并且MOSFET 1具有不大于0.4V/Decade的亚阈值斜率。
本发明人发现：通过将亚阈值斜率设定为不大于0.4V/Decade，可以有效地减小绝缘膜26和半导体层21之间的界面附近的界面态密度。这避免了使得将要用作反型沟道层的载流子的大部分被捕获在半导体层21中的面向绝缘膜26的区域处的界面态中。这进一步避免了被捕获的载流子起固定电荷的作用。从而，施加到栅电极的电压(阈值电压)可以保持很小，由此大多数载流子对源极和漏极之间的电流有贡献。由此，获得了允许提高沟道迁移率的MOSFET 1。同样地，在本实施例中，在具有良好再现性的情况下可以实现大的沟道迁移率，由此允许稳定地展现MOSFET 1的优良特性。
第一实例
在本实例中，检验了在通过将亚阈值斜率设定为不大于0.4V/Decade的MOSFET中提高迁移率的效果。
本发明的实例1和2
作为本发明的实例1和2的MOSFET的每个，制造了基本如图8所示的横向型的MOSFET 3。
具体地，首先，在衬底制备步骤(S10)中，制备了4H-SiC衬底来作为衬底2，其具有(03-38)面作为其主表面。
接下来，在半导体层形成步骤(S20)中，形成具有大约0.8μm厚度且具有1×1016cm-3杂质浓度的p型SiC层来作为半导体层31。该p型SiC层的主表面对应于(03-38)面。
接下来，在注入步骤(S30)中，使用SiO2作为掩模材料。利用P作为n型杂质，形成源区24和漏区29以具有1×1019cm-3的杂质浓度。同时，利用Al作为p型杂质，形成接触区25以具有1×1019cm-3的杂质浓度。
在注入步骤(S30)之后，执行活化退火处理。活化退火处理的条件是：Ar气体用作气氛气体，加热温度为1700-1800℃，并且加热时间为30分钟。
然后，在栅极绝缘膜形成步骤(S40)中，在加热温度为1200℃，并且在本发明的实例1中加热时间为30分钟且在本发明的实例2中加热时间为45分钟的条件下，通过干法氧化的方式形成栅极氧化物膜作为绝缘膜26。另外，执行了表面清洗。
然后，在氮退火步骤(S50)中，在包括NO的气氛中，在本发明的实例1中加热温度为1100℃及在本发明的实例2中加热温度为1200℃，并且加热时间为120分钟的条件下，执行热处理。
接下来，在电极形成步骤(S60)中，形成由多晶Si形成的栅电极10、由Ni形成的源电极27、和由Ni形成的漏电极12。
通过执行步骤(S10至S60)，制造了本发明的实例1和2的MOSFET3。
比较例1
除了衬底的主表面为(0001)面、没有执行氮退火步骤(S50)、以及在栅极绝缘膜形成步骤(S40)中加热温度为1300℃且加热时间为20分钟这些条件不同之外，用与本发明的实例1的MOSFET基本相同的方式制造比较例1的MOSFET。
比较例2
除了衬底的主表面是(0001)面、在栅极绝缘膜形成步骤(S40)中加热温度为1300℃和加热时间为30分钟、以及在氮退火步骤(S50)中加热温度为1300℃和加热时间为60分钟之外，用与本发明的实例1的MOSFET基本相同的方式制造比较例2的MOSFET。
比较例3
除了衬底的主表面是(0001)面、在栅极绝缘膜形成步骤(S40)中加热温度为1300℃和加热时间为30分钟、以及在氮退火步骤(S50)中加热温度为1200℃和加热时间为60分钟之外，用与本发明的实例1的MOSFET基本相同的方式制造比较例3的MOSFET。
测量方法
测量本发明的实例1和2以及比较例1-3的每个MOSFET的迁移率和亚阈值斜率。
具体地，对于它们的迁移率，在源-漏电压VDS＝0.1V的情况下施加栅电压VG时，测量源-漏电流IDS(测量栅电压依赖性)。然后，如下确定相对栅电压的迁移率的最大值：
沟道迁移率μ＝gm×(L×d)/(W×ε×VDS)，其中gm＝(δIDS)/(δVG)，L表示栅极长度，d表示氧化物膜厚度，W表示栅极宽度，以及ε表示氧化物膜的介电常数。
如下测量了亚阈值斜率。在源-漏电压VDS＝0.1V的情况下施加栅电压VG时，在相对于栅电压的源-漏电流IDS的半对数图标中的直线区域上栅电压VG等于或小于阈值电压的范围内，利用公式1测量了亚阈值斜率。在图9中示出了结果。
如图9所示，本发明的实例1和2的MOSFET，每个都具有0.4的亚阈值斜率，其实现了不小于74(cm2/Vs)且不大于92(cm2/Vs)的高迁移率。另一方面，比较例1-3的MOSFET，每个都具有0.9-1.0的亚阈值斜率，具有不小于2.5(cm2/Vs)且不大于20(cm2/Vs)的低迁移率。
由此，根据本实例，发现通过将亚阈值斜率设定为不大于0.4V/Decade，可以提高迁移率。
在本实例中，使用具有(03-38)面作为其主表面的SiC衬底作为衬底2，但是本发明人发现：当使用具有(0-33-8)面作为其主表面的SiC衬底时可以进一步提高迁移率。
第二实例
在本实例中，检验了通过将亚阈值斜率设定为不大于0.4V/Decade而实现的减小的界面态密度的效果。
通常地，如下，界面态密度由亚阈值斜率(S值)确定。在下面描述的公式2中，基于界面态密度Dit＝0获得的理论S值，可以利用已知的绝缘膜电容Cox和基于强反型的耗尽层电容Cd(例如，从基于强反型的耗尽层的最大宽度而计算)来确定。
[公式2]
S &equiv; ln 10 &times; kT q ( 1 + C d + C it C OX )
在公式2中，k表示波尔兹曼常数，T表示绝对温度，Cd表示基于强反型的耗尽层电容，Cit表示界面态电容(Cit＝qDit)，和Cox表示氧化物膜电容。
通过比较公式2和第一实例中的S值，可以计算界面态电容Cit以得到界面态密度Dit。然而，发现根据公式2确定的Dit是不够精确的。考虑到这一点，在本实例中，图10中示出的MOS电容器30是如下所述制造的。根据其电容/电压特性，提高了精度确定界面态密度Dit并对其进行验证。
本发明的实例3
具体地，首先，使用与本发明的实例1的衬底制备步骤(S10)中的衬底相似的衬底来作为衬底2。
接下来，在衬底2上形成与本发明的实例1的半导体层形成步骤(S20)中的半导体层相似的半导体层21。
然后，在半导体层21上形成与本发明的实例1的栅极绝缘膜形成步骤(S40)中的绝缘膜相似的绝缘膜26。
然后，除了加热温度为1100℃和加热时间为60分钟之外，用与本发明的实例1相同的方式执行氮退火步骤(S50)。
然后，在绝缘膜26上，形成与本发明的实例1的电极形成步骤(S60)中的栅电极相似的栅电极10。此外，形成Ni，作为背面接触电极18。
通过这种方式，制造了本发明的实例3的MOS电容器。
比较例4
除了在栅极绝缘膜形成步骤(S40)中加热温度为1200℃和加热时间为30分钟，以及没有执行氮退火步骤(S50)之外，用与本发明的实例3的MOS电容器基本相同的方式制造比较例4的MOS电容器。
比较例5
除了衬底的主表面为(0001)面，以及在氮退火步骤(S50)中加热温度为1300℃和加热时间为60分钟之外，用与本发明的实例3的MOS电容器基本相同的方式制造比较例5的MOS电容器。
测量方法
测量本发明的实例3和比较例4和5中每个MOS电容器的能量和界面态密度。应该注意，这里的能量指相对于MOS界面(半导体层21和绝缘膜26之间的界面)的半导体层一侧上的导带底部的带隙中的能量。
通过高-低法的方式，根据电容C/电压V特性，测量界面态密度。其结果在图11中示出。
如图11所示，在本发明的实例3的MOS电容器中，MOS界面上的界面态很低。基于此事实，发现了可以利用包含氮原子的气体作为气氛气体，对绝缘膜26热处理，由此实现了减小的界面态密度。
此外，当在用于本发明的实例3的MOS电容器的条件下制造MOSFET时，该MOSFET具有不大于0.4的亚阈值斜率。由此，发现通过将亚阈值斜率设定为不大于0.4，可以减小界面态密度。
认为这种减小的界面态密度提供下面的效果。也就是说，可以减少对源极和漏极之间的电流没有贡献的且被捕获在界面态中的反型电子。这可以减小用于形成让电流在源极和漏极之间充分流动所需的反型沟道电子而必须施加的栅电压，即，阈值电压。因为像这样通过将亚阈值斜率设定为不大于0.4可以减小界面态密度，所以认为可以提高其中的迁移率。
另一方面，在比较例4和5的MOS电容器中，MOS界面的界面态很高。当在用于比较例4和5的MOS电容器的条件下制造MOSFET时，该MOSFET具有不大于0.4的亚阈值斜率。从而，认为阈值电压较大，因为当反型沟道电子被捕获在MOS界面中时，减小了MOSFET中的迁移率，并且从而它们表现为负的固定电荷。在专利文献1中，像比较例4中一样，没有执行氮退火步骤(S50)。因此，认为在专利文献1中，界面态密度像比较例4中的一样大。从而，可以说在专利文献1的MOSFET中在具有良好再现性的情况下很难实现高迁移率。
如上所述，根据本实例，已经发现，通过将亚阈值斜率设定为不大于0.4V/Decade，可以减小界面态密度以提高迁移率。另外，认为，可以在具有良好再现性的情况下实现这种大的沟道迁移率。
虽然至此已经描述了本发明的实施例和实例，但本发明的初衷在于可以适当组合实施例和实例的特征。另外，这里公开的实施例和实例是说明性的，并且在任何方面都不是限制性的目的。本发明的范围由权利要求的项目定义，而不是由上面描述的实施例来定义，并且本发明意旨包括在该范围内的任意修改和与权利要求的项目等效的含义。
工业应用
本发明可有利地应用到其中与绝缘膜接触形成由SiC制成的半导体层的MOSFET。
附图标记描述
1，3：MOSFET；2：衬底；10：栅电极；12：漏电极；18：背面接触电极；21，31：半导体层；23：阱区；24：源区；25：接触区；26：绝缘膜；27：源电极；28：层间绝缘膜；29：漏区；30：MOS电容器。

Claims (10)

1.一种MOSFET(1，3)，包括：
碳化硅衬底(2)，所述碳化硅衬底(2)的主表面相对于{0001}面具有不小于50°且不大于65°的偏离角；
半导体层(21，31)，所述半导体层(21，31)形成在所述碳化硅衬底(2)的所述主表面上；以及
绝缘膜(26)，所述绝缘膜(26)形成为与所述半导体层(21，31)的表面相接触，
所述MOSFET(1，3)具有不大于0.4V/Decade的亚阈值斜率。
2.根据权利要求1所述的MOSFET(1，3)，进一步包括一包含氮原子并且夹在所述半导体层(21，31)和所述绝缘膜(26)之间的区域。
3.根据权利要求2所述的MOSFET(1，3)，其中，在距离所述半导体层(21，31)和所述绝缘膜(26)之间的界面10nm或更近的部分处的所述区域中，氮浓度的最大值为1×1021cm-3或更大。
4.根据权利要求1所述的MOSFET(1，3)，其中，所述半导体层(21，31)是由碳化硅形成的。
5.根据权利要求1所述的MOSFET(1，3)，其中，所述碳化硅衬底(2)的所述主表面具有在<11-20>方向的±5°范围内的偏离取向。
6.根据权利要求1所述的MOSFET(1，3)，其中，所述碳化硅衬底(2)的所述主表面具有在<01-10>方向的±5°范围内的偏离取向。
7.根据权利要求6所述的MOSFET(1，3)，其中，所述碳化硅衬底(2)的所述主表面的面取向相对于面取向{03-38}具有不小于-3°且不大于+5°的偏离角。
8.根据权利要求6所述的MOSFET(1，3)，其中，所述碳化硅衬底(2)的所述主表面相对于在<01-10>方向上的(0-33-8)面具有不小于-3°且不大于+5°的偏离角。
9.一种制造MOSFET(1，3)的方法，包括以下各步骤：
制备碳化硅衬底(2)，该碳化硅衬底的主表面相对于{0001}面具有不小于50°且不大于65°的偏离角；
在所述碳化硅衬底(2)的所述主表面上形成半导体层(21，31)；以及
形成与所述半导体层(21，31)的表面相接触的绝缘膜(26)，
所述MOSFET(1，3)具有不大于0.4V/Decade的亚阈值斜率。
10.根据权利要求9所述的制造所述MOSFET(1，3)的方法，其中，形成所述绝缘膜(26)的步骤包括以下各步骤：
通过干氧化来形成所述绝缘膜(26)；以及
利用含氮原子的气体作为气氛气体来热处理所述绝缘膜(26)。
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