CN104025300B - 碳化硅半导体器件 - Google Patents

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Abstract

一种碳化硅半导体器件(100)，其包括：绝缘膜(126)；碳化硅层(109)，该碳化硅层进一步包括被绝缘膜(126)覆盖的表面。该表面包括第一区域(R1)。第一区域(R1)至少部分地具有第一面取向。该第一面取向是(0‑33‑8)面、(30‑3‑8)面、(‑330‑8)面、(03‑3‑8)面、(‑303‑8)面和(3‑30‑8)面中的任何一个。

Description

碳化硅半导体器件
技术领域
本发明涉及碳化硅半导体器件，更具体地讲，涉及包括具有被绝缘膜覆盖的表面的碳化硅层的碳化硅半导体器件。
背景技术
日本专利特许公开No.2002-261275(PTL1)公开了以下内容。在MOS(金属氧化物半导体)器件中，叠堆有氧化物膜的4H型SiC的面是{03-38}面或者对{03-38}面具有在10°内的偏离角的面。因此，MOS器件的沟道迁移率可以增大。这可能是因为，由于SiC{0001}面是六边形密堆面，导致构成原子的每单位面积悬挂键的密度高，使得界面态增大，阻碍电子迁移，而{03-38}面偏离六边形密堆面，使得电子容易移动。此外，在{03-38}面实现特别高的沟道迁移率的原因可能是由于尽管不同于密堆面但原子键相对周期性地在表面出现。
引用列表
专利文献
PTL1：日本专利特许公开No.2002-261275
发明内容
技术问题
通过以上阐述的方法不能得到足够高的沟道迁移率。
本发明涉及解决上述问题。本发明的目的是提供一种可以实现更高沟道迁移率的碳化硅半导体器件。
问题的解决方法
根据本发明的一个方面的碳化硅半导体器件包括：绝缘膜；碳化硅层，其具有被绝缘膜覆盖的表面。该表面包括第一区域。该第一区域至少部分地具有第一面取向。该第一面取向是(0-33-8)面、(30-3-8)面、(-330-8)面、(03-3-8)面、(-303-8)面和(3-30-8)面中的任何一个。根据该碳化硅半导体器件，碳化硅层在被绝缘膜覆盖的表面上可以具有高沟道迁移率。
碳化硅层的表面还可以包括第二区域。该第二区域至少部分地具有不同于第一面取向的第二面取向。该第二面取向是(0-33-8)面、(30-3-8)面、(-330-8)面、(03-3-8)面、(-303-8)面和(3-30-8)面中的任何一个。因此，可以在碳化硅半导体器件上设置彼此不同并且具有高沟道迁移率的面。
碳化硅层的表面还可以包括第三至第六区域。该第三至第六区域分别至少部分地具有第三至第六面取向。该第一至第六面取向彼此不同。该第一至第六面取向中的每一个是(0-33-8)面、(30-3-8)面、(-330-8)面、(03-3-8)面、(-303-8)面和(3-30-8)面中的任何一个。因此，可以在碳化硅半导体器件上设置具有高沟道迁移率的六个不同面。
根据本发明的另一方面的一种碳化硅半导体器件包括：绝缘膜；碳化硅层，其具有被绝缘膜覆盖的表面。该表面包括第一区域。该第一区域至少部分地具有第一面取向。该第一面取向对{0001}面的偏离取向在对<1-100>方向的±5°的范围内。该第一面取向在<1-100>方向上对{03-38}面的偏离角大于或等于-3°且小于或等于3°。该第一面取向对(000-1)面的倾斜度小于90°。根据该碳化硅半导体器件，碳化硅层在被绝缘膜覆盖的表面上可以具有高沟道迁移率。
碳化硅层的表面还可以包括第二区域。该第二区域至少部分地具有不同于第一面取向的第二面取向。该第二面取向对{0001}面的偏离取向在对<1-100>方向的±5°的范围内。该第二面取向在<1-100>方向上对{03-38}面的偏离角大于或等于-3°且小于或等于3°。该第二面取向对(000-1)面的倾斜度小于90°。因此，可以在碳化硅半导体器件上设置彼此不同的、具有高沟道迁移率的面。
碳化硅层的表面还可以包括第三至第六区域。该第三至第六区域分别至少部分地具有第三至第六面取向。该第一至第六面取向彼此不同。该第一至第六面取向中的每一个对{0001}面的偏离取向在对<1-100>方向的±5°的范围内。该第一至第六面取向中的每一个在<1-100>方向上对{03-38}面的偏离角大于或等于-3°且小于或等于3°。该第一至第六面取向中的每一个对(000-1)面的倾斜度小于90°。因此，可以在碳化硅半导体器件上设置具有高沟道迁移率的六个不同面。
本发明的碳化硅半导体器件还可以包括设置在绝缘膜上的栅电极。因此，可以通过绝缘栅极来控制沟道。栅电极可以构成沟槽栅极结构。栅电极可以构成平面栅极结构。
碳化硅层和绝缘膜之间的界面具有在5×1011cm–2eV–1以下的界面态密度。因此，可以更可靠地得到更高的沟道迁移率。
碳化硅层在该表面上在室温下可以具有高于或等于70cm2/Vs的沟道迁移率。在这种情况下，碳化硅层在表面上可以具有大于或等于1×1017cm–3的杂质浓度。在这种情况下，碳化硅半导体器件可以具有大于或等于4V的阈值。
碳化硅层在表面上在室温下可以具有高于或等于100cm2/Vs的沟道迁移率。在这种情况下，碳化硅层可以具有大于或等于2×1016cm–3的杂质浓度。在这种情况下，碳化硅半导体器件可以具有大于或等于2.5V的阈值。
碳化硅半导体器件可以具有小于或等于200mV/decade的S值。因此，可以得到更快速的开关性质。
本发明的有益效果
根据本发明，可以得到具有高沟道迁移率的碳化硅半导体器件。
附图说明
图1是示意性表示根据本发明的第一实施例的碳化硅半导体器件的构造的局部剖视图。
图2是示意性表示用于制造图1的碳化硅半导体器件的方法中的第一步骤的局部剖视图。
图3是示意性表示用于制造图1的碳化硅半导体器件的方法中的第二步骤的局部剖视图。
图4是示意性表示用于制造图1的碳化硅半导体器件的方法中的第三步骤的局部剖视图。
图5是示意性表示用于制造图1的碳化硅半导体器件的方法中的第四步骤的局部剖视图。
图6是示意性表示根据本发明的第二实施例的碳化硅半导体器件的构造的局部剖视图。
图7是示意性表示图6的碳化硅半导体器件中的碳化硅层的构造的局部平面图。
图8是示意性表示用于制造图6的碳化硅半导体器件的方法中的第一步骤的局部剖视图。
图9是示意性表示用于制造图6的碳化硅半导体器件的方法中的第二步骤的局部剖视图。
图10是示意性表示用于制造图6的碳化硅半导体器件的方法中的第三步骤的局部平面图。
图11是沿着图10的XI-XI线截取的示意性剖视图。
图12是示意性表示用于制造图6的碳化硅半导体器件的方法中的第四步骤的局部剖视图。
图13是示意性表示用于制造图6的碳化硅半导体器件的方法中的第五步骤的局部平面图。
图14是沿着图13的XIV-XIV线截取的示意性剖视图。
图15是示意性表示用于制造图6的碳化硅半导体器件的方法中的第六步骤的局部剖视图。
图16是图15的示意性透视图。
图17是示意性表示用于制造图6的碳化硅半导体器件的方法中的第七步骤的局部剖视图。
图18是示意性表示用于制造图6的碳化硅半导体器件的方法中的第八步骤的局部剖视图。
图19是示意性表示用于制造图6的碳化硅半导体器件的方法中的第九步骤的局部剖视图。
图20是表示图6的碳化硅半导体器件的修改的示例的局部剖视图。
图21是示意性表示根据本发明的第三实施例的碳化硅半导体器件的构造的局部剖视图。
图22是示意性表示图21的碳化硅半导体器件中的碳化硅层的构造的局部平面图。
图23是示意性表示用于测量界面态密度的MOS电容器的构造的剖视图。
图24是表示界面态密度的测量示例的曲线图。
图25是示意性表示用于测量沟道性质的MOSFET的构造的剖视图。
图26是表示实例1中的漏电流测量结果的曲线图。
图27是表示实例2中的漏电流测量结果的曲线图。
图28是表示实例3中的沟道迁移率的测量结果的曲线图。
图29是表示实例3中的漏电流测量结果和使用该测量结果计算阈值电压Vth的方法的曲线图。
图30是用于描述计算S值的方法的曲线图。
图31是表示碳化硅层的复合面的表面的示例的局部剖视图。
具体实施方式
下文中，将基于附图描述本发明的实施例。在附图中，相同或对应的元件用相同的参考符号指代，将不重复对其的描述。
(第一实施例)
如图1中所示，本实施例的碳化硅半导体器件是MOSFET(金属氧化物半导体场效应晶体管)100，具体地是垂直型DiMOSFET(双注入型MOSFET)。MOSFET100包括栅极绝缘膜126(绝缘膜)、外延层109(碳化硅层)、单晶衬底80、源电极111、上部源电极127、栅电极110和漏电极114。外延层109包括击穿电压保持层122、p区123、n+区124和p+区125。
外延层109具有六方晶系的晶体结构。外延层109包括表面处的第一区域R1。第一区域R1至少部分地具有第一面取向。第一面取向基本上是(0-33-8)面、(30-3-8)面、(-330-8)面、(03-3-8)面、(-303-8)面和(3-30-8)面中的任何一个。
换句话讲，第一面取向对{0001}面的偏离取向在对<1-100>方向的±5°的范围内。第一面取向在<1-100>方向上对{03-38}面的偏离角大于或等于-3°且小于或等于3°。第一面取向对(000-1)面的倾斜度小于90°。
单晶衬底80由碳化硅(SiC)制成并且具有n型导电性。击穿电压保持层122设置在单晶衬底80上，并且由n型导电性的碳化硅制成。例如，击穿电压保持层122具有10μm的厚度，并且n型导电杂质的浓度是5×1015cm–3。
在击穿电压保持层122的表面处设置彼此分隔的多个p导电类型的p区123。在各p区123中，在p区123的表面层处设置n+区124。p区123在外延层109的表面处构成第一区域R1。根据MOSFET100的阈值电压选择p区123的杂质浓度。
在击穿电压保持层122的表面处设置p+区125。p+区125与n+区124相邻地设置。
在暴露在相邻p区123之间的击穿电压保持层122上设置覆盖第一区域R1的栅极绝缘膜126。具体地讲，栅极绝缘膜126从p区123中的一个处的n+区124上方延伸，经过一个p区123、击穿电压保持层122、另一个p区23、直到在另一个p区123处的n+区124上方为止。在栅极绝缘膜126上设置具有平面栅极结构的栅电极110。此外，在n+区124和p+区125上设置源电极111。在这个源电极111上设置上部源电极127。
外延层109的表面处的第一区域R1和栅极绝缘膜126之间的界面具有在5×1011cm–2eV–1以下的界面态密度。另外，外延层109在第一区域R1上在室温下具有高于或等于70cm2/Vs的沟道迁移率。在这种情况下，构成第一区域R1的p区123在表面上具有大于或等于1×1017cm–3的杂质浓度。在这种情况下，碳化硅半导体器件可以具有大于或等于4V的阈值。替代地，外延层109在第一区域R1上在室温下可以具有高于或等于100cm2/Vs的沟道迁移率。在这种情况下，构成第一区域R1的p区123的表面上可以具有大于或等于2×1016cm–3的杂质浓度。在这种情况下，碳化硅半导体器件可以具有大于或等于2.5V的阈值。
MOSFET100可以具有小于或等于200mV/decade的S值。此后将提供S值的定义。
下文中，将描述用于制造MOSFET100的方法。
如图2中所示，在单晶衬底80上形成外延层109。例如，外延层109的导电类型和杂质浓度被设定成等同于击穿电压保持层122(图1)的导电类型和杂质浓度。
如图3中所示，形成p区123、n+区124和p+区125。具体地讲，执行注入杂质离子，之后执行激活退火。例如，在氮气气氛中，在1700℃的加热温度下执行30分钟的激活退火。
如图4中所示，形成栅极绝缘膜126，以覆盖击穿电压保持层122、p区123、n+区124和p+区125。可以通过热氧化执行该形成。在氧化气氛中，通过在1200℃下加热30分钟执行热氧化。优选地，此后执行氮化退火。具体地讲，在一氧化氮(NO)气氛中执行退火。其工艺条件包括例如1100℃的加热温度和120分钟的加热时间。结果，氮原子被引入在栅极绝缘膜126与击穿电压保持层122、p区123、n+区124和p+区125中的每一个之间界面周围。在使用一氧化氮的该退火步骤之后，可以执行使用作为不活泼气体的氩(Ar)气进行进一步的退火步骤。其工艺条件包括例如1100℃的加热温度和60分钟的加热时间。
如图5中所示，形成源电极111和漏电极14。例如，执行形成镍电极以及用于得到欧姆接触的热处理。例如，在惰性气体中，在950℃下执行该热处理2分钟。
再参照图1，在源电极111上形成上部源电极127。在栅极绝缘膜126上形成栅电极110。因此，得到MOSFET100。
根据本实施例，外延层109在被栅极绝缘膜126覆盖的表面上可以具有高沟道迁移率。这是由于至少部分地具有上述第一面取向的第一区域R1。
外延层109和栅极绝缘膜126之间界面具有在5×1011cm–2eV–1以下的界面态密度。因此，可以更可靠地得到较高的沟道迁移率。
碳化硅半导体器件可以具有小于或等于200mV/decade的S值。因此，可以实现更快速的开关性质。
通过利用氮化退火引入氮原子，外延层109的表面处的第一区域R1和栅极绝缘膜126之间的界面态密度可以进一步减小。在随后执行惰性气体中的退火的情况下，认为可以使界面对氮原子的吸附更牢固。
(第二实施例)
如图6中所示，本实施例的碳化硅半导体器件是MOSFET200，具体地是垂直型沟槽栅极MOSFET。MOSFET200包括栅极绝缘膜(绝缘膜)、外延层209(碳化硅层)、栅电极9、单晶衬底80、源电极12、源极互连电极13和层间绝缘膜10。外延层209包括具有n型导电性的击穿电压保持层2、p型体层3、n型源极接触层4和具有p型导电性的接触区5。
参照图6和图7，外延层209具有六方晶系的晶体结构。外延层209包括与单晶衬底80的主表面MS基本上平行的主表面TS。主表面MS和TS中的每一个优选地具有对(000-1面)在5°以内的偏离角。
在主表面TS上设置沟槽206。沟槽206具有侧面S1-S6(第一至第六区域)作为外延层209的表面。沟槽206具有朝向开口增大的锥形形状，使得侧面S1-S6相对于主表面TS倾斜。通过p型体层3形成的侧面S1-S6的区域构成MOSFET200的沟道面。
侧面S1-S6在p型体层3上分别至少部分地具有第一至第六面取向。第一至第六面取向彼此不同。第一至第六面取向基本上是(0-33-8)面、(30-3-8)面、(-330-8)面、(03-3-8)面、(-303-8)面和(3-30-8)面中的任何一个。换句话讲，第一至第六面取向对{0001}面的偏离取向在对<1-100>方向的±5°的范围内。第一至第六面取向在<1-100>方向上对{03-38}面的偏离角大于或等于-3°且小于或等于3°。第一至第六面取向对(000-1)面的倾斜度小于90°。
当相反地观察时，沟槽206对应于以主表面TS为顶面的台面结构。优选地，在六方晶体的情况下，这个顶面的形状是六边形，如图7中所示。
下文中，将描述半导体器件的细节。在单晶衬底80的主表面之一上形成击穿电压保持层2。在击穿电压保持层2上形成p型体层3。在p型体层3上形成n型源极接触层4。形成p型接触区5，使其被n型源极接触层4环绕。通过部分去除n型源极接触层4、p型体层3和击穿电压保持层2，形成被沟槽206环绕的台面结构。
在侧面S1-S6和沟槽206的底面上形成栅极绝缘膜8。这个栅极绝缘膜8延伸，直到n型源极接触层4的上面为止。在栅极绝缘膜8上形成栅电极9，使得沟槽206的内部被填充(也就是说，填充相邻台面结构之间的间隔)。换句话讲，栅电极9构成沟槽栅极结构。在位于n型源极接触层4的上表面上方的区域处，栅电极9的上面与栅极绝缘膜8的顶面基本上等高。
形成层间绝缘膜10，以覆盖栅极绝缘膜8的延伸直到n型源极接触层4上面的上方为止的部分和栅电极9。通过去除层间绝缘膜10和栅极绝缘膜8的一部分，形成开口11，以暴露n型源极接触层4的一部分和p型接触区5。形成源电极12，以填充开口11的内部，并且与p型接触区5和n型源极接触层4的一部分接触。形成源极互连电极13，使其与源电极12的上面接触，并且在层间绝缘膜10的上面上延伸。与其中形成击穿电压保持层2的主表面相反地，在单晶衬底80的背面上形成漏电极14。漏电极14是欧姆电极。
下文中，将描述用于制造MOSFET200的方法。
如图8中所示，在单晶衬底80上形成具有主表面TS的外延层209。具体地讲，通过在单晶衬底80的主表面MS上的外延生长，形成n导电类型的外延层209。可以通过使用硅烷(SiH4)和丙烷(C3H8)的混合气体作为原材料气体并且使用例如氢气(H2)作为载气的CVD(化学气相沉积)执行这个外延生长。在这个阶段，优选地，引入氮(N)或磷(P)作为将被掺杂n型的外延层209的杂质。例如，杂质浓度可以被设定成大于或等于5×1015cm–3且小于或等于5×1016cm–3。
如图9中所示，在外延层209上形成击穿电压保持层2、p型体层3和n型源极接触层4。具体地讲，通过将离子注入外延层209的上面层，形成p型体层3和n型源极接触层4，并且没有注入离子的区域变成击穿电压保持层2。至于用于形成p型体层3的离子注入，注入诸如铝(Al)的杂质离子以形成p型。在这个阶段，通过调整所注入离子的加速能量，可以调节形成p型体层3的区域的深度。此外，通过将涉及形成n型的杂质离子向着形成有p型体层3的击穿电压保持层2注入，形成n型源极接触层4。例如，形成n型的杂质包括磷(P)。
如图10和图11中所示，形成掩膜17，以覆盖外延层209的主表面TS的一部分。对于掩膜17，可以使用诸如氧化硅膜的绝缘膜。举例来说，可以通过包括以下阐明的步骤的方法形成掩膜17。在n型源极接触层4的上面上通过CVD等形成氧化硅膜。然后，在氧化硅膜上通过光刻形成具有预定开口图案的抗蚀剂膜(未示出)。使用抗蚀剂膜作为掩膜，通过蚀刻去除氧化硅膜。然后，去除抗蚀剂膜。结果，形成具有开口图案的掩膜17。
如图12中所示，形成凹陷16，其具有与单晶衬底80的主表面TS基本上垂直的侧壁。具体地讲，使用掩膜17蚀刻n型源极接触层4、p型体层3和击穿电压保持层2的一部分。对于这个蚀刻，可以采用例如反应离子蚀刻(RIE)或离子铣削。至于RIE，尤其是可以采用电感耦合等离子体(ICP)RIE。具体地讲，可以采用使用SF6或SF6和O2的混合气体作为反应气体的ICP-RIE。
如图13和图14中所示，形成沟槽206，使得在外延层209处设置相对于主表面TS倾斜的侧壁S1-S6。具体地讲，形成有掩膜17的外延层209的主表面TS经历热蚀刻。如本文使用的，借助通过向被加热的蚀刻对象供应包括反应气体的工艺气体而出现的化学反应，来执行热蚀刻。在本实施例中，使用基于氯的气体，优选地使用氯气，作为反应气体。优选地，在基于氯的气体的分压小于或等于50％的气氛中执行热蚀刻。优选地，在处于降低压力下的气氛中执行热蚀刻。更优选地，用于蚀刻的气氛具有小于或等于大气压的1/10的降低压力。此外，优选地，在设置有外延层209的单晶衬底80的温度(热处理温度)大于或等于1000℃的条件下，执行热蚀刻。
下文中，以举例方式描述热蚀刻的细节。
使用氧气和氯气的混合气体作为用作工艺气体的反应气体，并且在大于或等于700℃且小于或等于1200℃的热处理温度下执行蚀刻。优选地，热处理温度大于或等于700℃且小于或等于1200℃。当此温度小于或等于1200℃时，可以采用石英构件作为涉及热处理的装置。温度的上限更优选地是1100℃，进一步更优选地是1000℃。温度的下限更优选地是800℃，进一步更优选地是900℃。在这种情况下，蚀刻速率可以取足够实用的值。
至于以上阐述的热蚀刻步骤的条件，当对于用SiC+mO2+nCl2→SiClx+COy(其中，m、n、x和y是正数)表达的反应式中的x和y而言，当满足0.5≤x≤2.0和1.0≤y≤2.0的条件时，主反应继续进行。在x＝4和y＝2的条件下，最有利于反应(热蚀刻)。要注意，上述的m和n代表实际上反应的氧气和氯气的量，并不代表作为工艺气体供应的量。在这个热蚀刻中供应的氧气的流量与氯气的流量的比率优选地大于或等于0.1且小于或等于2.0。更优选地，这个比率的下限是0.25。
除了上述的氯气和氧气之外，反应气体还可以包括载气。至于载气，举例来说，可以使用氮(N2)气、氩气、氦气等。当如以上阐述地，热处理温度大于或等于700℃且小于或等于1000℃时，例如，SiC的蚀刻速率变成大致是70μm/hr。当将氧化硅(SiO2)用于掩膜17时，SiC与SiO2的选择比可以被设定成非常大。因此，在SiC蚀刻期间，由SiO2形成的掩膜17将基本上不被蚀刻。
然后，通过任意方法，诸如通过蚀刻，来去除掩膜17。
如图15和图16中所示，形成接触区5。如从图16中理解的，沟槽206的面形状构成由呈现六边形形状的各单一单元(环绕一个台面结构的环形沟槽206)形成的台面。p型接触区5基本上布置在台面结构的上面的中心区域中，如图16中所示。p型接触区5的平面形状与台面结构上面的外周形状相同，即，是六边形形状。然后，执行激活退火的步骤，以使通过以上阐述的离子注入而注入的杂质被激活。在这个激活退火步骤中，由碳化硅制成的外延层的表面(例如，台面结构的侧壁)经历退火，而没有特别形成覆盖层(cap layer)。替代地，可以在形成上述覆盖层的情况下执行激活退火。另外，可以基于覆盖层只设置在n型源极接触层4的上面和p型接触区5上的构造来执行激活退火。
如图17中所示，在外延层209的侧面S1-S6上形成栅极绝缘膜8。具体地讲，形成栅极绝缘膜8，其从沟槽206的内部延伸，直到n型源极接触层4和p型接触区5的上面上方为止。对于栅极绝缘膜8，可以采用通过对外延层209应用热氧化而得到的氧化物膜(氧化硅膜)。
如图18中所示，形成栅电极9，其面对外延层209的侧面S1-S6中的每一个，使栅极绝缘膜8处于其间。具体地讲，在栅极绝缘膜8上形成栅电极9，以填充沟槽206的内部。可以通过以下阐述的方法形成栅电极9。首先，通过在沟槽206内部并且延伸直到p型接触区5上方的区域的栅极绝缘膜8上进行溅射等，形成将变成栅电极的导体膜。对于导体膜的材料，可以使用诸如金属的任一种任意材料，只要该材料具有导电性即可。然后，通过使用诸如回蚀或CMP(化学机械抛光)的任意方法，去除导体膜，除了位于沟槽206中的部分之外。结果，导体膜保留为以便填充沟槽206的内部。这个导体膜构成栅电极9。
参照图19，形成层间绝缘膜10，以覆盖栅电极9的上面和暴露于p型接触区5处的栅极绝缘膜8的上面。对于层间绝缘膜10，可以采用任一种任意材料，只要该材料具有绝缘性。然后，通过在层间绝缘膜10上的光刻，形成具有图案的抗蚀剂膜(未示出)。该抗蚀剂膜在位于p型接触区5的区域处形成有开口图案。使用这个抗蚀剂膜作为掩膜，通过蚀刻部分去除层间绝缘膜10和栅极绝缘膜8。结果，在层间绝缘膜10和栅极绝缘膜8中形成开口11(参照图19)。在这种状态下，p型接触区5和n型源极接触层4的一部分暴露于开口11的底部。
然后，形成导体膜以填充开口11的内部并且覆盖上述抗蚀剂膜的上面。然后，通过使用化学溶液等去除抗蚀剂膜，同时去除(剥离)导体膜形成在抗蚀剂膜上的部分。结果，通过开口11中的导体膜形成源电极12。源电极12是与p型接触区5和n型源极接触层4建立欧姆接触的欧姆电极。
在单晶衬底80的背侧(与形成击穿电压保持层2的主表面相反的表面侧)形成漏电极14。至于漏电极14，可以采用任意材料，只要它能够与单晶衬底80形成欧姆接触即可。
再参照图6，通过诸如溅射的任意方法，形成源极互连电极13，源极互连电极13与源电极12的上面接触并且在层间绝缘膜10的上面上延伸。因此，得到MOSFET200。
根据本实施例，可以提供具有高沟道迁移率的6个不同面。通过利用这6个面，在以六边形形状作为平面图案的MOSFET200(参照图7)中，沟道迁移率可以增大。
尽管MOSFET200的沟槽206具有平坦的底面，但可以形成V形沟槽，诸如MOSFET200v的沟槽206V(图2)。在这种情况下，MOSFET可以被进一步集成。
<第三实施例>
如图21中所示，与第二实施例的MOSFET200同样，本实施例的碳化硅半导体器件是MOSFET300，即垂直型沟槽栅极MOSFET。MOSFET300具有与MOSFET200的外延层209(图7)不同的外延层309，并且包括在平面图上呈条纹形状的沟槽306，如图22中所示。沟槽306包括作为外延层309表面的侧面T1和T2(第一区域和第二区域)。沟槽306具有朝向开口增大的锥形构造。因此，侧面T1和T2相对于主表面TS倾斜。通过p型体层3形成的侧面T1和T2的区域构成MOSFET300的沟道面。
侧面T1和T2至少部分地在p型体层3上分别具有第一和第二面取向。第一和第二面取向彼此不同。第一和第二面取向基本上是(0-33-8)面、(30-3-8)面、(-330-8)面、(03-3-8)面、(-303-8)面和(3-30-8)面中的任何一个。换句话讲，第一和第二面取向对{0001}面的偏离取向在对<1-100>方向的±5°的范围内。第一和第二面取向在<1-100>方向上对{03-38}面的偏离角大于或等于-3°且小于或等于3°。第一至第六面取向对(000-1)面的倾斜度小于90°。例如，第一面基本上是(0-33-8)面并且第二面基本上是(03-3-8)面。
根据本实施例，可以提供具有高沟道迁移率的两个不同面。通过利用这两个面，在以条纹形状为平面图案(参照图22)的MOSFET300中，沟道迁移率可以增大。
(对界面态密度的评价)
将描述使用MOS电容器(图23)的界面态密度测量结果的实例。
对于实例，使用包括具有(0-33-8)面的面取向的顶面的碳化硅基板，制造MOS电容器。作为比较例1，使用包括具有(03-38)面的面取向的顶面的碳化硅基板，制造MOS电容器。作为比较例2，使用包括具有(0001)面的面取向的顶面的碳化硅基板，制造MOS电容器。
以下阐述用于制造MOS电容器的方法。首先，制备n型碳化硅基板402。通过外延生长，在碳化硅衬底402的顶面上形成n型SiC层403。在n型SiC层403上，形成栅极氧化物膜404(SiO2)。然后，执行退火。具体地讲，执行在NO气氛中的第一退火和Ar气氛中的第二退火。在1250℃的退火温度下以1小时的退火时间执行第一退火和第二退火中的每一个。然后，通过Al沉积，在栅极氧化物膜上形成栅电极405。栅电极405的尺寸被设定成300-500μmφ。另外，在碳化硅衬底402的背侧上形成接触电极401(体)。具体地讲，在Ar气氛中在1000℃下执行Ni沉积和RTA2分钟。
确定以导通电子带的能量EC作为基准的能量EC-E与界面态密度之间的关系(图24)。在曲线图中，实线P1对应于(03-38)面；虚线P2对应于(0001)面；实线P3对应于(0-33-8)面。在(0-33-8)面(实线P3)的情况下，不管能量EC-E的值如何，界面态密度低于5×1011cm–2eV–1。在(0-33-8)面的情况下，界面态密度基本上是恒定的，在能量EC-E(eV)大于或等于0且小于或等于0.5的范围内，其变化基本在一个数量级内。相比于(03-38)面，对于(0-33-8)面而言界面态密度更低。在导通电子带中处于浅能级的能量值下，差别是明显的。换句话讲，相比于(03-38)面或(0001)面上的界面态密度，(0-33-8)面上的界面态密度更低。因此，估计在(0-33-8)面上形成更有利的界面。
从以上阐述的物理性质的观点看，(30-3-8)面、(-330-8)面、(03-3-8)面、(-303-8)面和(3-30-8)面中的每一个等同于(0-33-8)面。
(对当杂质浓度低时的沟道迁移率的评价)
下文中，将描述使用横向型MOSFET(图25)的沟道迁移率的测量结果的示例。
作为实例，使用包括具有(0-33-8)面的面取向的顶面的碳化硅衬底制造MOSFET。具体地讲，制造具有在与[11-20]方向平行的方向上布置的源极/漏极的MOSFET(实例1)和具有在与[11-20]方向垂直的方向上布置的源极/漏极的MOSFET(实例2)。对于比较例，使用包括具有(03-38)面的面取向的顶面的碳化硅衬底制造MOSFET。具体地讲，制造具有在与[11-20]方向平行的方向上布置的源极/漏极的MOSFET(实例1)和具有在与[11-20]方向垂直的方向上布置的源极/漏极的MOSFET(实例2)。
以下阐述制造MOSFET的方法。通过在n型SiC衬底501的顶面上进行外延生长，形成n型SiC层502。将铝离子注入n型SiC层502上，以形成p阱层503。p阱层503的杂质浓度和深度被分别设定成大致2×1016cm–3和大致700nm。通过光刻，在p阱层503中形成n+源区504、n+漏区505、p+体区506。分别使用Al离子和P离子将这些区域掺杂成p型和n型。然后，形成覆盖。在Ar气氛中，在1700℃下执行激活退火20分钟。然后，通过牺牲氧化清洁外延表面。接着，形成栅极氧化物膜507(SiO2)，之后对其进行退火。具体地讲，在栅极氧化物膜507上，执行NO气氛中的第一退火和Ar气氛中的第二退火。在1250℃的温度下执行各退火1小时。然后，对n+源区504、n+漏区505和p+体区506中的每一个执行在Ar气氛中在1000℃下的Ni沉积和RTA2分钟。此外，在这些区域中的每一个上执行Al沉积。因此，形成源电极509、漏电极510和体电极511。另外，通过栅极氧化物膜507上的Al沉积，形成栅电极508。
在下面的表中示出主要测量结果。
表1
在表中，dox指示栅极氧化物膜507的厚度；Vth指示阈值电压；μfe–max指示沟道迁移率的最大值。此后，将描述S值。
从结果中了解到，实例1和2的各μfe–max大于比较例1和2中的每一个的μfe–max。实例1和2之间的差别、即，沟道方向的差别对μfe–max的影响不大。(0-33-8)面具有更高μfe–max的原因可能是因为(0-33-8)面具有比(03-38)面低的界面态密度。
图26和图27中的每一个中的曲线图指示实例1和2中的漏电流ID与栅电压VG。左侧的垂直轴是基于对数标度。右侧的垂直轴是基于线性标度并且应用了系数L/COXW。L指示被设定成100μm的沟道长度。W指示被设定成200μm的沟道长度。COX指示栅极氧化物膜507的电容。
从以上阐述的物理性质的观点看，(30-3-8)面、(-330-8)面、(03-3-8)面、(-303-8)面和(3-30-8)面中的每一个等同于(0-33-8)面。尽管实例1和2中的p阱层503的杂质浓度被设定成大致2×1016cm–3，但即使杂质浓度降低到低至1×1016cm–3，栅电压VG的阈值也可以被设定成大于或等于2.5V。
(对当杂质浓度高时的沟道迁移率的评价)
在以上阐述的实例1和2中，p阱层503的杂质浓度，即沟道的杂质浓度，被设定成大致2×1016cm–3。在实例3中，杂质浓度被设定成1×1017cm–3。剩下的条件与以上阐述的实例的条件基本上类似。根据当漏电压VD被设定成0.1V时实例3(图28)的沟道迁移率μfe的测得结果，最大沟道迁移率μfe–max高于或等于70cm2/Vs。阈值电压Vth是4.5V。
通过如图29中所示用IDL/COXW对线性增大区域LP执行线性函数逼近，并且使用这个函数与VG轴的交点，得到本说明书中的阈值电压Vth。下文中，将描述计算这个Vth的方法的细节。
用下面的等式(1)表达漏电流ID，其中，μ是沟道迁移率并且VD是漏电压。
ID＝μWCoxVD(VG-VD/2-Vth)/L ...(1)
等式(1)的变形得到下面的等式(2)
IDL/CoxW＝μVD(VG-VD/2-Vth) …(2)
等式(2)是以VG为变量的线性函数。用这个函数表达的部分对应于线形增大区域LP(图29)。当与栅电压VG轴的交点处的VG值在推算线性增大区域LP时是X时，在VG＝X时，等式(2)的括号中的值变成零。即，X＝VD/2+Vth。因此，由Vth＝X–VD/2，可以得到阈值电压Vth。
(对S值的评价)
S值也被称为亚阈值系数。参照以上阐述的表1，实例1和2的S值都小于200mV/decade，大大低于比较例1和2的S值。因此了解到，通过使用对应于实例1和2的(0-33-8)面作为沟道，可以得到具有快速开关性质的碳化硅半导体器件。
从以上阐述的物理性质的观点看，(30-3-8)面、(-330-8)面、(03-3-8)面、(-303-8)面和(3-30-8)面中的每一个等同于(0-33-8)面。
如以下阐述地定义S值。
等式(3)的微分对应于log10ID根据栅电压VG的增大而线性增大的区域(图30中的亚阈值斜率SS)。例如，在Vth≤VG≤Vth+0.3(V)的范围内，以0.1V步长基于数据的平均值计算该值。
(当碳化硅层的表面由复合面形成时)
碳化硅层(例如，图6的外延层209)的表面可以具有由部分具有特定面取向的复合面CP(图31)构成的区域(例如，作为第一区域的图6的侧面S1)。如本文使用的，特定面取向是(0-33-8)面、(30-3-8)面、(-330-8)面、(03-3-8)面、(-303-8)面和(3-30-8)面中的任何一个。当微观观察时，复合面CP包括由第一面形成的第一部分P1和由不同于第一面的另一面形成的第二部分R2。如本文使用的，“微观”意指考虑到了大致原子间间隔的尺寸。例如，第一和第二部分P1、P2中的每一个在相邻的第一和第二部分P1、P2的排列方向(周期方向)上具有大致是原子间间隔的两倍的宽度尺寸，并且其在与周期方向交叉的方向上的尺寸充分大于原子间间隔。
应该理解，本文公开的实施例和实例在每个方面都是示例性和非限制性的。本发明的范围由权利要求书项而非以上的说明书来限定，并且旨在包括等同于权利要求书项的范围和含义内的任何修改。
参考符号列表
8、126栅极绝缘膜(绝缘膜)；9、110、405、508栅电极；80单晶衬底；100、200、200v、300MOSFET(碳化硅半导体器件)、109、209、309外延层(碳化硅层)；206、206V、306沟槽；R1第一区域；S1-S6侧面(第一-第六区域)；T1和T2侧面(第一和第二区域)。

Claims (22)

1.一种碳化硅半导体器件，包括：
绝缘膜，
碳化硅层，所述碳化硅层具有被所述绝缘膜覆盖的表面，以及
形成在所述碳化硅层处的沟槽，所述沟槽的侧表面包括第一区域至第六区域，所述第一区域至所述第六区域的每一个至少部分地具有第一面取向至第六面取向，所述第一面取向至所述第六面取向彼此不同，所述第一面取向至所述第六面取向是(0-33-8)面、(30-3-8)面、(-330-8)面、(03-3-8)面、(-303-8)面和(3-30-8)面中的任何一个。
2.根据权利要求1所述的碳化硅半导体器件，进一步包括设置在所述绝缘膜上的栅电极。
3.根据权利要求2所述的碳化硅半导体器件，其中，所述栅电极构成沟槽栅极结构。
4.根据权利要求1-3中的任何一项所述的碳化硅半导体器件，其中，所述碳化硅层和所述绝缘膜之间的界面具有小于5×1011cm–2eV–1的界面态密度。
5.根据权利要求1-3中的任何一项所述的碳化硅半导体器件，其中，所述碳化硅层在所述表面上具有在室温下为高于或等于70cm2/Vs的沟道迁移率。
6.根据权利要求5所述的碳化硅半导体器件，其中，所述碳化硅层在所述表面上具有大于或等于1×1017cm–3的杂质浓度。
7.根据权利要求6所述的碳化硅半导体器件，其中，所述碳化硅半导体器件具有大于或等于4V的阈值。
8.根据权利要求1-3中的任何一项所述的碳化硅半导体器件，其中，所述碳化硅层在所述表面上具有在室温下为高于或等于100cm2/Vs的沟道迁移率。
9.根据权利要求8所述的碳化硅半导体器件，其中，所述碳化硅层在所述表面上具有大于或等于2×1016cm–3的杂质浓度。
10.根据权利要求9所述的碳化硅半导体器件，其中，所述碳化硅半导体器件具有大于或等于2.5V的阈值。
11.根据权利要求1-3中的任何一项所述的碳化硅半导体器件，其中，所述碳化硅半导体器件具有小于或等于200mV/decade的S值。
12.一种碳化硅半导体器件，包括：
绝缘膜，
碳化硅层，所述碳化硅层具有被所述绝缘膜覆盖的表面，以及
形成在所述碳化硅层处的沟槽，所述沟槽的侧表面包括第一区域至第六区域，所述第一区域至所述第六区域的每一个至少部分地具有第一面取向至第六面取向，所述第一面取向至所述第六面取向彼此不同，所述第一面取向至所述第六面取向的每一个相对于{0001}面的偏离取向在相对于<1-100>方向±5°的范围内，所述第一面取向至所述第六面取向的每一个在<1-100>方向上相对于{03-38}面的偏离角为大于或等于-3°且小于或等于3°，并且所述第一面取向至所述第六面取向的每一个相对于(000-1)面的倾斜度小于90°。
13.根据权利要求12所述的碳化硅半导体器件，进一步包括设置在所述绝缘膜上的栅电极。
14.根据权利要求13所述的碳化硅半导体器件，其中，所述栅电极构成沟槽栅极结构。
15.根据权利要求12-14中的任何一项所述的碳化硅半导体器件，其中，所述碳化硅层和所述绝缘膜之间的界面具有小于5×1011cm–2eV–1的界面态密度。
16.根据权利要求12-14中的任何一项所述的碳化硅半导体器件，其中，所述碳化硅层在所述表面上具有在室温下为高于或等于70cm2/Vs的沟道迁移率。
17.根据权利要求16所述的碳化硅半导体器件，其中，所述碳化硅层在所述表面上具有大于或等于1×1017cm–3的杂质浓度。
18.根据权利要求17所述的碳化硅半导体器件，其中，所述碳化硅半导体器件具有大于或等于4V的阈值。
19.根据权利要求12-14中的任何一项所述的碳化硅半导体器件，其中，所述碳化硅层在所述表面上具有在室温下为高于或等于100cm2/Vs的沟道迁移率。
20.根据权利要求19所述的碳化硅半导体器件，其中，所述碳化硅层在所述表面上具有大于或等于2×1016cm–3的杂质浓度。
21.根据权利要求20所述的碳化硅半导体器件，其中，所述碳化硅半导体器件具有大于或等于2.5V的阈值。
22.根据权利要求12-14中的任何一项所述的碳化硅半导体器件，其中，所述碳化硅半导体器件具有小于或等于200mV/decade的S值。
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