WO2013114743A1 - 炭化珪素半導体装置 - Google Patents

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silicon carbide
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嶋津　充
透 日吉
和田　圭司
増田　健良
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住友電気工業株式会社
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Definitions

  • the present invention relates to a silicon carbide semiconductor device, and more particularly to a silicon carbide semiconductor device including a silicon carbide layer having a surface covered with an insulating film.
  • Patent Document 1 Japanese Patent Laid-Open No. 2002-261275
  • the surface of 4H-type SiC on which an oxide film is laminated is a surface having an off angle of 10 ° or less with respect to the ⁇ 03-38 ⁇ plane or the ⁇ 03-38 ⁇ plane.
  • the channel mobility of the MOS device can be increased. This is because the ⁇ 0001 ⁇ plane of SiC is a hexagonal close-packed plane, so the density of dangling hands per unit area of the constituent atoms is high, and the interface states increase, preventing the movement of electrons.
  • the ⁇ 03-38 ⁇ plane is deviated from the hexagonal close-packed plane, which is considered to be because the electrons easily move.
  • the reason why a particularly high channel mobility can be obtained in the ⁇ 03-38 ⁇ plane is thought to be because the bonds of atoms appear on the surface relatively periodically, although it is a plane away from the closest packed plane. It is done.
  • the present invention has been made to solve the above-described problems, and an object thereof is to provide a silicon carbide semiconductor device capable of obtaining a higher channel mobility.
  • a silicon carbide semiconductor device includes an insulating film and a silicon carbide layer having a surface covered with the insulating film.
  • the surface includes a first region.
  • the first region at least partially has a first plane orientation.
  • the first plane orientation is (0-33-8) plane, (30-3-8) plane, (-330-8) plane, (03-3-8) plane, (-303-8) plane and Any of (3-30-8) planes.
  • the silicon carbide layer can have a large channel mobility on the surface covered with the insulating film.
  • the surface of the silicon carbide layer may further have a second region.
  • the second region has at least partially a second surface orientation different from the first surface orientation.
  • the second plane orientation is (0-33-8) plane, (30-3-8) plane, (-330-8) plane, (03-3-8) plane, (-303-8) plane and Any of (3-30-8) planes.
  • the surface of the silicon carbide layer may further have third to sixth regions.
  • Each of the third to sixth regions has at least a part of the third to sixth plane orientations.
  • the first to sixth plane orientations are different from each other.
  • Each of the first to sixth plane orientations is (0-33-8) plane, (30-3-8) plane, (-330-8) plane, (03-3-8) plane, (-303- 8) One of the plane and the (3-30-8) plane.
  • a silicon carbide semiconductor device includes an insulating film and a silicon carbide layer having a surface covered with the insulating film.
  • the surface includes a first region.
  • the first region at least partially has a first plane orientation.
  • the off orientation of the first plane orientation with respect to the ⁇ 0001 ⁇ plane is within ⁇ 5 ° with respect to the ⁇ 1-100> direction.
  • the off angle with respect to the ⁇ 03-38 ⁇ plane in the ⁇ 1-100> direction of the first plane orientation is not less than ⁇ 3 ° and not more than 3 °.
  • the inclination of the first plane orientation with respect to the (000-1) plane is less than 90 °.
  • the silicon carbide layer can have a large channel mobility on the surface covered with the insulating film.
  • the surface of the silicon carbide layer may further have a second region.
  • the second region has at least partially a second surface orientation different from the first surface orientation.
  • the off orientation of the second orientation relative to the ⁇ 0001 ⁇ plane is within a range of ⁇ 5 ° with respect to the ⁇ 1-100> direction.
  • the off angle with respect to the ⁇ 03-38 ⁇ plane in the ⁇ 1-100> direction of the second plane orientation is not less than ⁇ 3 ° and not more than 3 °.
  • the inclination of the second plane orientation with respect to the (000-1) plane is less than 90 °.
  • the surface of the silicon carbide layer may further have third to sixth regions.
  • Each of the third to sixth regions has at least a part of the third to sixth plane orientations.
  • the first to sixth plane orientations are different from each other.
  • the off-orientation of each of the first to sixth surface orientations with respect to the ⁇ 0001 ⁇ plane is within ⁇ 5 ° with respect to the ⁇ 1-100> direction.
  • the off angle with respect to the ⁇ 03-38 ⁇ plane in the ⁇ 1-100> direction of each of the first to sixth plane orientations is -3 ° or more and 3 ° or less.
  • the inclination of each of the first to sixth plane orientations with respect to the (000-1) plane is less than 90 °.
  • the silicon carbide semiconductor device of the present invention may further have a gate electrode provided on the insulating film.
  • the channel can be controlled by the insulated gate.
  • the gate electrode may constitute a trench gate structure.
  • the gate electrode may constitute a planar gate structure.
  • the interface between the silicon carbide layer and the insulating film has an interface state density of less than 5 ⁇ 10 11 cm ⁇ 2 eV ⁇ 1 . This ensures greater channel mobility.
  • the silicon carbide layer may have a channel mobility of 70 cm 2 / Vs or higher at room temperature on the surface.
  • the silicon carbide layer may have an impurity concentration of 1 ⁇ 10 17 cm ⁇ 3 or more on the surface.
  • the silicon carbide semiconductor device may have a threshold value of 4V or more.
  • the silicon carbide layer may have a channel mobility of 100 cm 2 / Vs or higher at room temperature on the surface.
  • the silicon carbide layer may have an impurity concentration of 2 ⁇ 10 16 cm ⁇ 3 or more on the surface.
  • the silicon carbide semiconductor device may have a threshold value of 2.5V or more.
  • the silicon carbide semiconductor device may have an S value of 200 mV / decade or less. Thereby, steeper switching characteristics can be obtained.
  • a silicon carbide semiconductor device having a large channel mobility can be obtained.
  • FIG. 1 is a partial cross sectional view schematically showing a configuration of a silicon carbide semiconductor device in a first embodiment of the present invention.
  • FIG. 8 is a partial cross sectional view schematically showing a first step of the method for manufacturing the silicon carbide semiconductor device of FIG. 1.
  • FIG. 8 is a partial cross sectional view schematically showing a second step of the method for manufacturing the silicon carbide semiconductor device of FIG. 1.
  • FIG. 8 is a partial cross sectional view schematically showing a third step of the method for manufacturing the silicon carbide semiconductor device of FIG. 1.
  • FIG. 8 is a partial cross sectional view schematically showing a fourth step of the method for manufacturing the silicon carbide semiconductor device of FIG. 1.
  • FIG. 7 is a partial plan view schematically showing a configuration of a silicon carbide layer included in the silicon carbide semiconductor device of FIG. 6.
  • FIG. 7 is a partial cross sectional view schematically showing a first step of the method for manufacturing the silicon carbide semiconductor device of FIG. 6.
  • FIG. 7 is a partial cross sectional view schematically showing a second step of the method for manufacturing the silicon carbide semiconductor device of FIG. 6.
  • FIG. 7 is a partial plan view schematically showing a third step of the method for manufacturing the silicon carbide semiconductor device of FIG. 6.
  • FIG. 11 is a schematic sectional view taken along line XI-XI in FIG. 10.
  • FIG. 7 is a partial cross sectional view schematically showing a fourth step of the method for manufacturing the silicon carbide semiconductor device of FIG. 6.
  • FIG. 7 is a partial plan view schematically showing a fifth step of the method for manufacturing the silicon carbide semiconductor device of FIG. 6.
  • FIG. 14 is a schematic cross-sectional view taken along line XIV-XIV in FIG. 13.
  • FIG. 7 is a partial cross sectional view schematically showing a sixth step of the method for manufacturing the silicon carbide semiconductor device of FIG. 6.
  • FIG. 16 is a schematic perspective view of FIG. 15.
  • FIG. 7 is a partial cross sectional view schematically showing a seventh step of the method for manufacturing the silicon carbide semiconductor device of FIG. 6.
  • FIG. 10 is a partial cross sectional view schematically showing an eighth step of the method for manufacturing the silicon carbide semiconductor device of FIG. 6.
  • FIG. 10 is a partial cross sectional view schematically showing a ninth step of the method for manufacturing the silicon carbide semiconductor device of FIG. 6.
  • FIG. 7 is a partial cross sectional view showing a modification of the silicon carbide semiconductor device of FIG. 6. It is a fragmentary sectional view which shows schematically the structure of the silicon carbide semiconductor device in Embodiment 3 of this invention.
  • FIG. 22 is a partial plan view schematically showing a configuration of a silicon carbide layer included in the silicon carbide semiconductor device of FIG. 21. It is sectional drawing which shows schematically the structure of the MOS capacitor for measuring an interface state density.
  • FIG. 4 is a graph showing the measurement results of drain current in Example 1.
  • FIG. 6 is a graph showing the results of drain current measurement in Example 2.
  • FIG. 9 is a graph showing the measurement results of channel mobility in Example 3. It is a graph which shows the measurement result of the drain current in Example 3, and the calculation method of the threshold voltage Vth using it. It is a graph for demonstrating the calculation method of S value. It is a fragmentary sectional view which shows the example of the surface which consists of a composite surface of a silicon carbide layer.
  • the silicon carbide semiconductor device is a MOSFET (Metal Oxide Semiconductor Field Effect Transistor) 100, specifically, a vertical DiMOSFET (Double Implanted MOSFET).
  • MOSFET 100 includes gate insulating film 126 (insulating film), epitaxial layer 109 (silicon carbide layer), single crystal substrate 80, source electrode 111, upper source electrode 127, gate electrode 110, and drain electrode 14.
  • Epitaxial layer 109 has breakdown voltage holding layer 122, p region 123, n + region 124, and p + region 125.
  • the epitaxial layer 109 has a hexagonal crystal structure.
  • the surface of the epitaxial layer 109 includes the first region R1.
  • the first region R1 has a first plane orientation at least partially.
  • the first plane orientation is substantially (0-33-8) plane, (30-3-8) plane, (-330-8) plane, (03-3-8) plane, (-303- 8) One of the plane and the (3-30-8) plane.
  • the off orientation of the first orientation relative to the ⁇ 0001 ⁇ plane is within a range of ⁇ 5 ° with respect to the ⁇ 1-100> direction.
  • the off angle with respect to the ⁇ 03-38 ⁇ plane in the ⁇ 1-100> direction of the first plane orientation is not less than ⁇ 3 ° and not more than 3 °.
  • the inclination of the first plane orientation with respect to the (000-1) plane is less than 90 °.
  • Single crystal substrate 80 is made of silicon carbide (SiC) and has n-type conductivity.
  • Breakdown voltage holding layer 122 is provided on single crystal substrate 80, and is made of silicon carbide whose conductivity type is n-type.
  • the thickness of the breakdown voltage holding layer 122 is 10 ⁇ m, and the concentration of the n-type conductive impurity is 5 ⁇ 10 15 cm ⁇ 3 .
  • a plurality of p regions 123 having a p-type conductivity are provided at intervals.
  • An n + region 124 is provided in the surface layer of the p region 123 inside each p region 123.
  • the p region 123 forms a first region R 1 on the surface of the epitaxial layer 109.
  • the impurity concentration of the p region 123 is selected according to the threshold voltage of the MOSFET 100.
  • a p + region 125 is also provided on the surface of the breakdown voltage holding layer 122.
  • the p + region 125 is provided at a position adjacent to the n + region 124.
  • a gate insulating film 126 covering the first region R1 is provided on the breakdown voltage holding layer 122 exposed from between adjacent p regions 123. Specifically, the gate insulating film 126, the upper n + region 124 in one p region 123, one p region 123, breakdown voltage holding layer 122, n + regions in the other p region 123 and the other p region 123 It extends to 124.
  • a gate electrode 110 having a planar gate structure is provided on the gate insulating film 126.
  • a source electrode 111 is provided on the n + region 124 and the p + region 125.
  • An upper source electrode 127 is provided on the source electrode 111.
  • the interface between the first region R1 on the surface of the epitaxial layer 109 and the gate insulating film 126 has an interface state density of less than 5 ⁇ 10 11 cm ⁇ 2 eV ⁇ 1 .
  • the epitaxial layer 109 may have a channel mobility of 70 cm 2 / Vs or higher at room temperature on the first region R1.
  • the p region 123 forming the first region R1 may have an impurity concentration of 1 ⁇ 10 17 cm ⁇ 3 or more on the surface.
  • the silicon carbide semiconductor device may have a threshold value of 4V or more.
  • the epitaxial layer 109 may have a channel mobility of 100 cm 2 / Vs or higher at room temperature on the first region R1.
  • the p region 123 forming the first region R1 may have an impurity concentration of 2 ⁇ 10 16 cm ⁇ 3 or more on the surface.
  • the silicon carbide semiconductor device may have a threshold value of 2.5V or more.
  • MOSFET 100 may have an S value of 200 mV / decade or less. The definition of the S value will be described later.
  • epitaxial layer 109 is formed on single crystal substrate 80.
  • the conductivity type and impurity concentration of epitaxial layer 109 are, for example, the same as withstand voltage holding layer 122 (FIG. 1).
  • p region 123, n + region 124, and p + region 125 are formed. Specifically, impurity ion implantation and subsequent activation annealing are performed. The activation annealing is performed, for example, in an argon atmosphere at a heating temperature of 1700 ° C. for 30 minutes.
  • gate insulating film 126 is formed to cover breakdown voltage holding layer 122, p region 123, n + region 124, and p + region 125.
  • This formation can be performed by thermal oxidation. Thermal oxidation is performed, for example, by heating for 30 minutes at 1200 ° C. in an oxidizing atmosphere. Preferably, nitridation annealing is then performed. Specifically, an annealing process is performed in a nitrogen monoxide (NO) atmosphere. For example, the heating temperature is 1100 ° C. and the heating time is 120 minutes.
  • NO nitrogen monoxide
  • nitrogen atoms are introduced near the interface between each of the breakdown voltage holding layer 122, the p region 123, the n + region 124, and the p + region 125 and the gate insulating film 126.
  • an annealing process using an argon (Ar) gas that is an inert gas may be performed after the annealing process using nitrogen monoxide.
  • the conditions for this treatment are, for example, a heating temperature of 1100 ° C. and a heating time of 60 minutes.
  • the source electrode 111 and the drain electrode 14 are formed.
  • formation of a nickel electrode and heat treatment for obtaining ohmic contact are performed. This heat treatment is performed, for example, in an inert gas at 950 ° C. for 2 minutes.
  • the upper source electrode 127 is formed on the source electrode 111.
  • a gate electrode 110 is formed on the gate insulating film 126.
  • MOSFET 100 is obtained.
  • the interface between the epitaxial layer 109 and the gate insulating film 126 has an interface state density of less than 5 ⁇ 10 11 cm ⁇ 2 eV ⁇ 1 . This ensures greater channel mobility.
  • the silicon carbide semiconductor device can have an S value of 200 mV / decade or less. Thereby, steeper switching characteristics can be obtained.
  • the interface state density between the first region R1 on the surface of the epitaxial layer 109 and the gate insulating film 126 can be further reduced. Further, when annealing in an inert gas is performed thereafter, it is considered that the adsorption of nitrogen atoms to the interface can be made stronger.
  • MOSFET 200 As shown in FIG. 6, the silicon carbide semiconductor device of the present embodiment is MOSFET 200, specifically, a vertical trench gate type MOSFET.
  • MOSFET 200 includes gate insulating film 8 (insulating film), epitaxial layer 209 (silicon carbide layer), gate electrode 9, single crystal substrate 80, source electrode 12, source wiring electrode 13, and interlayer insulating film 10.
  • Epitaxial layer 209 includes a breakdown voltage holding layer 2 having an n-type conductivity type, a p-type body layer 3, an n-type source contact layer 4, and a contact region 5 having a p-type conductivity type.
  • the epitaxial layer 209 has a hexagonal crystal structure.
  • Epitaxial layer 209 has a main surface TS substantially parallel to main surface MS of single crystal substrate 80.
  • Each of main surfaces MS and TS preferably has an off angle within 5 ° with respect to (000-1 plane).
  • a trench 206 is provided on the main surface TS.
  • the trench 206 has side surfaces S1 to S6 (first to sixth regions) as the surface of the epitaxial layer 209.
  • Trench 206 has a tapered shape that widens toward the opening, and therefore side surfaces S1 to S6 are inclined with respect to main surface TS.
  • a portion formed by the p-type body layer 3 constitutes a channel surface of the MOSFET 200.
  • Each of the side surfaces S1 to S6 has at least partly the first to sixth plane orientations on the p-type body layer 3.
  • the first to sixth plane orientations are different from each other.
  • the first to sixth plane orientations are substantially (0-33-8) plane, (30-3-8) plane, (-330-8) plane, (03-3-8) plane, One of the ( ⁇ 303-8) plane and the (3-30-8) plane.
  • the off orientation of the first to sixth plane orientations with respect to the ⁇ 0001 ⁇ plane is within a range of ⁇ 5 ° with respect to the ⁇ 1-100> direction.
  • the off angle with respect to the ⁇ 03-38 ⁇ plane in the ⁇ 1-100> direction of the first to sixth plane orientations is not less than ⁇ 3 ° and not more than 3 °.
  • the inclination of the first to sixth plane orientations with respect to the (000-1) plane is less than 90 °.
  • the presence of the trench 206 corresponds to the existence of a mesa structure having the main surface TS as the top surface in a reverse view.
  • the shape of the top surface is hexagonal as shown in FIG. 7 in the case of hexagonal crystal.
  • the breakdown voltage holding layer 2 is formed on one main surface of the single crystal substrate 80.
  • a p-type body layer 3 is formed on the breakdown voltage holding layer 2.
  • An n-type source contact layer 4 is formed on the p-type body layer 3.
  • a p-type contact region 5 is formed so as to be surrounded by the n-type source contact layer 4.
  • a gate insulating film 8 is formed on the side surfaces S 1 to S 6 and the bottom surface of the trench 206. This gate insulating film 8 extends to the upper surface of the n-type source contact layer 4.
  • a gate electrode 9 is formed on the gate insulating film 8 so as to fill the inside of the trench 206 (that is, so as to fill a space between adjacent mesa structures). That is, the gate electrode 9 forms a trench gate structure.
  • the upper surface of the gate electrode 9 has substantially the same height as the upper surface of the portion located on the upper surface of the n-type source contact layer 4 in the gate insulating film 8.
  • An interlayer insulating film 10 is formed so as to cover a portion of the gate insulating film 8 extending to the upper surface of the n-type source contact layer 4 and the gate electrode 9.
  • an opening 11 is formed so as to expose a part of the n-type source contact layer 4 and the p-type contact region 5.
  • a source electrode 12 is formed so as to fill the inside of the opening 11 and to be in contact with a part of the p-type contact region 5 and the n-type source contact layer 4.
  • Source wiring electrode 13 is formed to be in contact with the upper surface of source electrode 12 and to extend on the upper surface of interlayer insulating film 10.
  • drain electrode 14 is formed on the back surface of single crystal substrate 80 opposite to the main surface on which breakdown voltage holding layer 2 is formed. The drain electrode 14 is an ohmic electrode.
  • epitaxial layer 209 provided with main surface TS is formed on single crystal substrate 80.
  • epitaxial layer 209 having n type conductivity is formed by epitaxial growth on main surface MS of single crystal substrate 80.
  • This epitaxial growth is carried out by a CVD (Chemical Vapor Deposition) method using, for example, a mixed gas of silane (SiH 4 ) and propane (C 3 H 8 ) as a source gas and using, for example, hydrogen gas (H 2 ) as a carrier gas. can do.
  • CVD Chemical Vapor Deposition
  • nitrogen (N) or phosphorus (P) is preferably introduced as an impurity for imparting n-type to the epitaxial layer 209.
  • the impurity concentration can be, for example, 5 ⁇ 10 15 cm ⁇ 3 or more and 5 ⁇ 10 16 cm ⁇ 3 or less.
  • the breakdown voltage holding layer 2, the p-type body layer 3 and the n-type source contact layer 4 are formed from the epitaxial layer 209. Specifically, by performing ion implantation on the upper surface layer of the epitaxial layer 209, the p-type body layer 3 and the n-type source contact layer 4 are formed, and the portion where the ion implantation has not been performed becomes the breakdown voltage holding layer 2. .
  • impurity ions for imparting p-type such as aluminum (Al) are implanted. At this time, the depth of the region where the p-type body layer 3 is formed can be adjusted by adjusting the acceleration energy of the implanted ions.
  • the n-type source contact layer 4 is formed by ion-implanting impurity ions for imparting the n-type into the breakdown voltage holding layer 2 in which the p-type body layer 3 is formed.
  • impurity for imparting n-type for example, phosphorus (P) or the like can be used.
  • a mask 17 covering a part of main surface TS of epitaxial layer 209 is formed.
  • an insulating film such as a silicon oxide film can be used.
  • the following steps can be used. That is, a silicon oxide film is formed on the upper surface of the n-type source contact layer 4 using a CVD method or the like. Then, a resist film (not shown) having a predetermined opening pattern is formed on the silicon oxide film by using a photolithography method. Using this resist film as a mask, the silicon oxide film is removed by etching. Thereafter, the resist film is removed. As a result, a mask 17 having an opening pattern is formed.
  • recess 16 having a side surface substantially perpendicular to main surface TS of single crystal substrate 80 is formed.
  • the n-type source contact layer 4, the p-type body layer 3 and a part of the breakdown voltage holding layer 2 are etched using the mask 17.
  • etching for example, reactive ion etching (RIE) or ion milling can be used.
  • ICP inductively coupled plasma
  • RIE reactive ion etching
  • ICP inductively coupled plasma
  • ICP-RIE using SF 6 or a mixed gas of SF 6 and O 2 as a reaction gas can be used.
  • trench 206 is formed such that side surfaces S1 to S6 inclined with respect to main surface TS are provided in epitaxial layer 209.
  • thermal etching is performed on main surface TS of epitaxial layer 209 on which mask 17 is formed.
  • the thermal etching is etching performed by using a chemical reaction generated by supplying a process gas containing a reactive gas to a heated etching target.
  • a chlorine-based gas is used as the reactive gas, and chlorine gas is preferably used.
  • the thermal etching is preferably performed in an atmosphere in which the partial pressure of the chlorine-based gas is 50% or less.
  • the thermal etching is preferably performed in a reduced pressure atmosphere, and more preferably, the reduced pressure atmosphere has a pressure of 1/10 or less of atmospheric pressure.
  • Thermal etching is preferably performed under the condition that the temperature (heat treatment temperature) of the single crystal substrate 80 provided with the epitaxial layer 209 is 1000 ° C. or higher.
  • a mixed gas of oxygen gas and chlorine gas is used as a reaction gas, and etching is performed at a heat treatment temperature of 700 ° C. or more and 1200 ° C. or less, for example.
  • the heat treatment temperature is preferably 700 ° C. or higher and 1200 ° C. or lower.
  • a quartz member can be used in an apparatus for heat treatment.
  • the upper limit of the temperature is more preferably 1100 ° C, still more preferably 1000 ° C.
  • the lower limit of the temperature is more preferably 800 ° C, and still more preferably 900 ° C.
  • the etching rate can be set to a sufficiently practical value.
  • the reaction gas may contain a carrier gas in addition to the above-described chlorine gas and oxygen gas.
  • a carrier gas for example, nitrogen (N 2 ) gas, argon gas, helium gas or the like can be used.
  • the etching rate of SiC is, for example, about 70 ⁇ m / hr.
  • SiO 2 silicon oxide
  • the mask 17 is removed by an arbitrary method such as etching.
  • contact region 5 is formed.
  • the planar shape of the trench 206 is a mesh shape in which the planar shape of the unit cell (annular trench 206 surrounding one mesa structure) is a hexagonal shape.
  • the p-type contact region 5 is disposed substantially at the center of the upper surface of the mesa structure as shown in FIG.
  • the planar shape of the p-type contact region 5 is the same as the outer peripheral shape of the upper surface of the mesa structure, and is a hexagonal shape.
  • an activation annealing step for activating the impurities implanted by the above-described ion implantation is performed.
  • annealing is performed without forming a cap layer on the surface of the epitaxial layer made of silicon carbide (for example, on the side wall of the mesa structure).
  • the activation annealing step may be performed after the cap layer described above is formed.
  • the activation annealing treatment may be performed by providing a cap layer only on the upper surfaces of the n-type source contact layer 4 and the p-type contact region 5.
  • the gate insulating film 8 is formed on the side surfaces S 1 to S 6 of the epitaxial layer 209. Specifically, gate insulating film 8 is formed so as to extend from the inside of trench 206 to the upper surfaces of n-type source contact layer 4 and p-type contact region 5.
  • gate insulating film 8 for example, an oxide film (silicon oxide film) obtained by thermally oxidizing epitaxial layer 209 can be used.
  • a gate electrode 9 is formed opposite to each of the side surfaces S1 to S6 of the epitaxial layer 209 with the gate insulating film 8 interposed therebetween. Specifically, gate electrode 9 is formed on gate insulating film 8 so as to fill the inside of trench 206.
  • the following method can be used. First, on the gate insulating film 8, a conductor film to be a gate electrode extending to the inside of the trench 206 and the region on the p-type contact region 5 is formed using a sputtering method or the like.
  • a material of the conductor film any material such as metal can be used as long as it is a conductive material.
  • the portion of the conductor film formed in a region other than the inside of the trench 206 is removed by using an arbitrary method such as etch back or CMP (Chemical Mechanical Polishing).
  • etch back or CMP Chemical Mechanical Polishing
  • interlayer insulating film 10 is formed so as to cover the upper surface of gate electrode 9 and the upper surface of gate insulating film 8 exposed on p-type contact region 5. Any material can be used for the interlayer insulating film 10 as long as it is an insulating material. Then, a resist film (not shown) having a pattern is formed on the interlayer insulating film 10 by using a photolithography method. In the resist film, an opening pattern is formed in a region located on the p-type contact region 5. Then, using this resist film as a mask, interlayer insulating film 10 and gate insulating film 8 are partially removed by etching. As a result, an opening 11 (see FIG. 19) is formed in the interlayer insulating film 10 and the gate insulating film 8. At the bottom of the opening 11, the p-type contact region 5 and the n-type source contact layer 4 are partially exposed.
  • the source electrode 12 can be formed by the conductor film filled in the opening 11.
  • the source electrode 12 is an ohmic electrode in ohmic contact with the p-type contact region 5 and the n-type source contact layer 4.
  • the drain electrode 14 is formed on the back surface side of the single crystal substrate 80 (the surface side opposite to the main surface on which the breakdown voltage holding layer 2 is formed).
  • the drain electrode 14 any material can be used as long as it can make ohmic contact with the single crystal substrate 80.
  • source wiring electrode 13 that contacts the upper surface of source electrode 12 and extends on the upper surface of interlayer insulating film 10 is formed using an arbitrary method such as sputtering.
  • MOSFET 200 is obtained.
  • MOSFET 200 having a hexagonal shape as a planar pattern (see FIG. 7).
  • the trench 206 of the MOSFET 200 has a flat bottom surface, but a V-shaped trench may be provided as in the trench 206V (FIG. 20) of the MOSFET 200v. In this case, the MOSFET can be further integrated.
  • the silicon carbide semiconductor device of the present embodiment is MOSFET 300, which is a vertical trench gate type MOSFET, similar to MOSFET 200 of the second embodiment.
  • the epitaxial layer 309 of the MOSFET 300 has a trench 306 having a stripe shape in plan view, as shown in FIG.
  • the trench 306 has side surfaces T1 and T2 (first and second regions) as the surface of the epitaxial layer 309.
  • Trench 306 has a taper shape extending toward the opening, and therefore, side surfaces T1 and T2 are inclined with respect to main surface TS.
  • the portion formed by the p-type body layer 3 constitutes the channel surface of the MOSFET 300.
  • Each of the side surfaces T1 and T2 has at least a part of the first and second plane orientations on the p-type body layer 3.
  • the first and second plane orientations are different from each other.
  • the first and second plane orientations are substantially (0-33-8) plane, (30-3-8) plane, (-330-8) plane, (03-3-8) plane, One of the ( ⁇ 303-8) plane and the (3-30-8) plane.
  • the off orientation of the first and second plane orientations with respect to the ⁇ 0001 ⁇ plane is within a range of ⁇ 5 ° with respect to the ⁇ 1-100> direction.
  • the off angle with respect to the ⁇ 03-38 ⁇ plane in the ⁇ 1-100> direction of the first and second plane orientations is not less than ⁇ 3 ° and not more than 3 °.
  • the inclination of the first to sixth plane orientations with respect to the (000-1) plane is less than 90 °.
  • the first surface is substantially the (0-33-8) plane
  • the second surface is substantially the (03-3-8) plane.
  • MOSFET 300 having a striped shape as a planar pattern (see FIG. 22).
  • a MOS capacitor was fabricated using a silicon carbide substrate having an upper surface having a (0-33-8) plane orientation.
  • a MOS capacitor was manufactured using a silicon carbide substrate having an upper surface having a (03-38) plane orientation.
  • a MOS capacitor was fabricated using a silicon carbide substrate having an upper surface having a (0001) plane orientation.
  • the manufacturing method of the MOS capacitor is as follows. First, an n-type silicon carbide substrate 402 was prepared. N-type SiC layer 403 was formed on the upper surface by epitaxial growth on the upper surface of silicon carbide substrate 402. A gate oxide film 404 (SiO 2 ) was formed on the n-type SiC layer 403. Next, annealing was performed. Specifically, first annealing in an NO atmosphere and second annealing in an Ar atmosphere were performed. In each of the two annealings, the annealing temperature was 1250 ° C. and the annealing time was 1 hour. Next, a gate electrode 405 was formed on the gate oxide film by Al vapor deposition.
  • the size of the gate electrode 405 was set to 300 to 500 ⁇ m ⁇ .
  • a contact electrode 401 (Body) was formed on the back surface of the silicon carbide substrate 402. Specifically, Ni deposition and RTA at 1000 ° C. for 2 minutes were performed in an Ar atmosphere.
  • the solid line P1 corresponds to the (03-38) plane
  • the broken line P2 corresponds to the (0001) plane
  • the solid line P3 corresponds to the (0-33-8) plane.
  • the interface state density was less than 5 ⁇ 10 11 cm ⁇ 2 eV ⁇ 1 regardless of the value of the energy E C ⁇ E.
  • the interface state density is approximately constant within the range where the energy E C -E (eV) is 0 or more and 0.5 or less, and the fluctuation is within one digit.
  • the interface state density on the (0-33-8) plane was smaller than the interface state density on the (03-38) plane or the (0001) plane. From this, it is presumed that a better interface is formed on the (0-33-8) plane.
  • Each of the (30-3-8) plane, the (-330-8) plane, the (03-3-8) plane, the (-303-8) plane, and the (3-30-8) plane has the physical properties described above. Is equivalent to the (0-33-8) plane.
  • a MOSFET was fabricated using a silicon carbide substrate having an upper surface having a (0-33-8) plane orientation. Specifically, the source / drain is arranged in a direction parallel to the [11-20] direction (Example 1), and the source / drain is arranged in a direction perpendicular to the [11-20] direction.
  • Example 2 was prepared.
  • a MOSFET was fabricated using a silicon carbide substrate having an upper surface having a (03-38) plane orientation. Specifically, the source / drain is arranged in a direction parallel to the [11-20] direction (Comparative Example 1), and the source / drain is arranged in a direction perpendicular to the [11-20] direction. (Comparative Example 2) was prepared.
  • N-type SiC layer 502 was formed by epitaxial growth on the upper surface of n-type SiC substrate 501.
  • a p-well layer 503 was formed on the n-type SiC layer 502 by implanting Al ions.
  • the p well layer 503 has an impurity concentration of about 2 ⁇ 10 16 cm ⁇ 3 and a depth of about 700 nm.
  • An n + source region 504, an n + drain region 505, and a p + body region 506 are formed in the p well layer 503 by using a lithography technique.
  • the p-type was imparted using Al ions, and the n-type was imparted using P ions.
  • a cap was then formed.
  • a gate oxide film 507 (SiO 2 ) was formed.
  • the gate oxide film 507 was annealed. Specifically, first annealing in an NO atmosphere and second annealing in an Ar atmosphere were performed. In each of the two annealings, the annealing temperature was 1250 ° C. and the annealing time was 1 hour.
  • Ni deposition and RTA at 1000 ° C. for 2 minutes in an Ar atmosphere were performed on each of the n + source region 504, the n + drain region 505, and the p + body region 506.
  • Al vapor deposition was performed on each. Thereby, a source electrode 509, a drain electrode 510, and a body electrode 511 were formed.
  • a gate electrode 508 was formed on the gate oxide film 507 by Al deposition.
  • D ox is the thickness of the gate oxide film 507.
  • V th is a threshold voltage.
  • ⁇ fe-max is the maximum value of channel mobility. The S value will be described later.
  • each of ⁇ fe-max in Example 1 and Example 2 was larger than that in each of Comparative Examples 1 and 2.
  • the reason why the (0-33-8) plane has a higher ⁇ fe-max is that, as described above, the (0-33-8) plane has a lower interface state than the (03-38) plane. This is presumed to have a density of units.
  • Each graph of FIGS. 26 and 27 show the drain current I D with respect to the gate voltage V G of Example 1 and 2.
  • the left vertical axis depends on the log scale.
  • the vertical axis on the right is based on a linear scale, and a coefficient L / C OX W is attached.
  • L is the channel length and was set to 100 ⁇ m.
  • W is the channel width and was 200 ⁇ m.
  • C OX is the capacitance of the gate oxide film 507.
  • each of the (30-3-8) plane, the (-330-8) plane, the (03-3-8) plane, the (-303-8) plane, and the (3-30-8) plane has the physical properties described above. Is equivalent to the (0-33-8) plane.
  • the impurity concentration of the p-well layer 503 is about 2 ⁇ 10 16 cm ⁇ 3 , but the gate voltage is reduced even if the impurity concentration is reduced to 1 ⁇ 10 16 cm ⁇ 3.
  • the threshold of V G was able to be equal to or greater than 2.5V.
  • the impurity concentration of the p-well layer 503, that is, the impurity concentration of the channel is set to about 2 ⁇ 10 16 cm ⁇ 3 .
  • the impurity concentration was 1 ⁇ 10 17 cm ⁇ 3 .
  • Other conditions are almost the same as in the above embodiment. From the measurement result (FIG. 28) of the channel mobility ⁇ fe of Example 3 when the drain voltage V D is 0.1 V, the maximum value of the channel mobility ⁇ fe-max is 70 cm 2 / Vs or more. there were.
  • the threshold voltage V th was 4.5V.
  • the threshold voltage V th described in this specification is approximated by a linear function with respect to the linear increase region LP of I D L / C OX W. It calculated
  • the drain current I D is expressed by the following equation (1), where the channel mobility is ⁇ and the drain voltage is V D.
  • the S value is also referred to as a subthreshold coefficient.
  • the S values of Examples 1 and 2 were significantly lower than those of Comparative Examples 1 and 2, and both were 200 mV / decade or less. From this, it can be seen that a silicon carbide semiconductor device having steep switching characteristics can be obtained by using the (0-33-8) plane corresponding to Examples 1 and 2 as a channel.
  • Each of the (30-3-8) plane, the (-330-8) plane, the (03-3-8) plane, the (-303-8) plane, and the (3-30-8) plane has the physical properties described above. From the viewpoint, it is equivalent to the (0-33-8) plane.
  • Derivative of the formula (3) are those in (sub threshold de slope SS in FIG. 30) regions log 10 I D increases linearly with an increase of the gate voltage V G. For example, it can be averagely calculated from data at 0.1 V step in the range of V th ⁇ V G ⁇ V th +0.3 (V).
  • a region (for example, side surface S1 in FIG. 6 as the first region) included in the surface of the silicon carbide layer (for example, epitaxial layer 209 in FIG. 6) is a composite surface CP (FIG. 31) partially having a specific plane orientation. It may be.
  • the specific plane orientations are (0-33-8) plane, (30-3-8) plane, (-330-8) plane, (03-3-8) plane, (-303-8) ) Plane and (3-30-8) plane.
  • the composite surface CP is a surface including a first portion P1 made of the first surface and a second portion P2 made of a surface different from the first surface when viewed microscopically.
  • each of the first and second portions P1 and P2 has a width dimension that is about twice the atomic interval in the direction (periodic direction) in which the first and second portions P1 and P2 are adjacent to each other. It may have a dimension sufficiently larger than the atomic interval in the direction intersecting the periodic direction.

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Abstract

　炭化珪素半導体装置（１００）は、絶縁膜（１２６）と、絶縁膜（１２６）に覆われた表面を有する炭化珪素層（１０９）を有する。表面は第１の領域（Ｒ１）を含む。第１の領域（Ｒ１）は第１の面方位を少なくとも部分的に有する。第１の面方位は、（０－３３－８）面、（３０－３－８）面、（－３３０－８）面、（０３－３－８）面、（－３０３－８）面および（３－３０－８）面のいずれかである。

Description

炭化珪素半導体装置
　この発明は、炭化珪素半導体装置に関し、より特定的には、絶縁膜に覆われた表面を有する炭化珪素層を含む炭化珪素半導体装置に関するものである。
　特開２００２－２６１２７５号公報（特許文献１）によれば、次の内容の記載がある。ＭＯＳ（Metal　Oxide　Semiconductor）デバイスにおいて、酸化膜が積層された４Ｈ型ＳｉＣの面は、｛０３－３８｝面または｛０３－３８｝面に対して１０°以内のオフ角を有する面である。これにより、ＭＯＳデバイスのチャネル移動度を高めることができる。これは、ＳｉＣの｛０００１｝面は六方最密面であることから、構成原子の単位面積あたりの未結合手の密度が高く、界面準位が増加して電子の移動が妨げられるのに対し、｛０３－３８｝面は六方最密面からずれているため、電子が移動しやすいためであると考えられる。また、｛０３－３８｝面において、特に高いチャネル移動度が得られるのは、最密面から離れた面でありながら、原子の結合手が比較的周期的に表面に現れているためと考えられる。
特開２００２－２６１２７５号公報
　上記の方法では、十分に高いチャネル移動度を得られないことがあった。
　本発明は、上記のような課題を解決するために成されたものであり、その目的は、より大きいチャネル移動度を得ることができる炭化珪素半導体装置を提供することである。
　本発明の一の局面に従う炭化珪素半導体装置は、絶縁膜と、絶縁膜に覆われた表面を有する炭化珪素層とを有する。表面は第１の領域を含む。第１の領域は第１の面方位を少なくとも部分的に有する。第１の面方位は、（０－３３－８）面、（３０－３－８）面、（－３３０－８）面、（０３－３－８）面、（－３０３－８）面および（３－３０－８）面のいずれかである。この炭化珪素半導体装置によれば、絶縁膜に覆われた表面上において炭化珪素層が大きなチャネル移動度を有し得る。
　上記の炭化珪素層の表面は第２の領域をさらに有してもよい。第２の領域は、第１の面方位と異なる第２の面方位を少なくとも部分的に有する。第２の面方位は、（０－３３－８）面、（３０－３－８）面、（－３３０－８）面、（０３－３－８）面、（－３０３－８）面および（３－３０－８）面のいずれかである。これにより炭化珪素半導体装置に、大きなチャネル移動度を有する、互いに異なる面を設けることができる。
　上記の炭化珪素層の表面は第３～第６の領域をさらに有してもよい。第３～６の領域のそれぞれは第３～第６の面方位を少なくとも部分的に有する。第１～第６の面方位は互いに異なる。第１～第６の面方位の各々は（０－３３－８）面、（３０－３－８）面、（－３３０－８）面、（０３－３－８）面、（－３０３－８）面および（３－３０－８）面のいずれかである。これにより炭化珪素半導体装置に、大きなチャネル移動度を有する６つの異なる面を設けることができる。
　本発明の他の局面に従う炭化珪素半導体装置は、絶縁膜と、絶縁膜に覆われた表面を有する炭化珪素層とを有する。表面は第１の領域を含む。第１の領域は第１の面方位を少なくとも部分的に有する。第１の面方位の｛０００１｝面に対するオフ方位は＜１－１００＞方向に対して±５°の範囲内にある。第１の面方位の＜１－１００＞方向における｛０３－３８｝面に対するオフ角は－３°以上３°以下である。第１の面方位の（０００－１）面に対する傾きは９０°未満である。この炭化珪素半導体装置によれば、絶縁膜に覆われた表面上において炭化珪素層が大きなチャネル移動度を有し得る。
　上記の炭化珪素層の表面は第２の領域をさらに有してもよい。第２の領域は、第１の面方位と異なる第２の面方位を少なくとも部分的に有する。第２の面方位の｛０００１｝面に対するオフ方位は＜１－１００＞方向に対して±５°の範囲内にある。第２の面方位の＜１－１００＞方向における｛０３－３８｝面に対するオフ角は－３°以上３°以下である。第２の面方位の（０００－１）面に対する傾きは９０°未満である。これにより炭化珪素半導体装置に、大きなチャネル移動度を有する、互いに異なる面を設けることができる。
　上記の炭化珪素層の表面は第３～第６の領域をさらに有してもよい。第３～６の領域のそれぞれは第３～第６の面方位を少なくとも部分的に有する。第１～第６の面方位は互いに異なる。第１～第６の面方位の各々の｛０００１｝面に対するオフ方位は＜１－１００＞方向に対して±５°の範囲内にある。第１～第６の面方位の各々の＜１－１００＞方向における｛０３－３８｝面に対するオフ角は－３°以上３°以下である。第１～第６の面方位の各々の（０００－１）面に対する傾きは９０°未満である。これにより炭化珪素半導体装置に、大きなチャネル移動度を有する６つの異なる面を設けることができる。
　本発明の炭化珪素半導体装置はさらに、絶縁膜上に設けられたゲート電極を有してもよい。これにより絶縁ゲートによってチャネルを制御することができる。ゲート電極はトレンチゲート構造を構成していてもよい。ゲート電極はプレーナゲート構造を構成していてもよい。
　炭化珪素層と絶縁膜との界面は５×１０11ｃｍ-2ｅＶ-1未満の界面準位密度を有する。これにより大きなチャネル移動度がより確実に得られる。
　炭化珪素層は表面上において室温で７０ｃｍ2／Ｖｓ以上のチャネル移動度を有し得る。この場合に、炭化珪素層は表面上において１×１０17ｃｍ-3以上の不純物濃度を有し得る。この場合に、炭化珪素半導体装置は４Ｖ以上のしきい値を有し得る。
　炭化珪素層は表面上において室温で１００ｃｍ2／Ｖｓ以上のチャネル移動度を有し得る。この場合に、炭化珪素層は表面上において２×１０16ｃｍ-3以上の不純物濃度を有し得る。この場合に、炭化珪素半導体装置は２．５Ｖ以上のしきい値を有し得る。
　炭化珪素半導体装置は２００ｍＶ／ｄｅｃａｄｅ以下のＳ値を有し得る。これによりより急峻なスイッチング特性が得られる。
　上述したように、本発明によれば、大きなチャネル移動度を有する炭化珪素半導体装置が得られる。
本発明の実施の形態１における炭化珪素半導体装置の構成を概略的に示す部分断面図である。 図１の炭化珪素半導体装置の製造方法の第１工程を概略的に示す部分断面図である。 図１の炭化珪素半導体装置の製造方法の第２工程を概略的に示す部分断面図である。 図１の炭化珪素半導体装置の製造方法の第３工程を概略的に示す部分断面図である。 図１の炭化珪素半導体装置の製造方法の第４工程を概略的に示す部分断面図である。 本発明の実施の形態２における炭化珪素半導体装置の構成を概略的に示す部分断面図である。 図６の炭化珪素半導体装置が有する炭化珪素層の構成を概略的に示す部分平面図である。 図６の炭化珪素半導体装置の製造方法の第１工程を概略的に示す部分断面図である。 図６の炭化珪素半導体装置の製造方法の第２工程を概略的に示す部分断面図である。 図６の炭化珪素半導体装置の製造方法の第３工程を概略的に示す部分平面図である。 図１０の線ＸＩ－ＸＩに沿う概略断面図である。 図６の炭化珪素半導体装置の製造方法の第４工程を概略的に示す部分断面図である。 図６の炭化珪素半導体装置の製造方法の第５工程を概略的に示す部分平面図である。 図１３の線ＸＩＶ－ＸＩＶに沿う概略断面図である。 図６の炭化珪素半導体装置の製造方法の第６工程を概略的に示す部分断面図である。 図１５の概略斜視図である。 図６の炭化珪素半導体装置の製造方法の第７工程を概略的に示す部分断面図である。 図６の炭化珪素半導体装置の製造方法の第８工程を概略的に示す部分断面図である。 図６の炭化珪素半導体装置の製造方法の第９工程を概略的に示す部分断面図である。 図６の炭化珪素半導体装置の変形例を示す部分断面図である。 本発明の実施の形態３における炭化珪素半導体装置の構成を概略的に示す部分断面図である。 図２１の炭化珪素半導体装置が有する炭化珪素層の構成を概略的に示す部分平面図である。 界面準位密度を測定するためのＭＯＳキャパシタの構成を概略的に示す断面図である。 界面準位密度の測定例を示すグラフ図である。 チャネル特性を測定するためのＭＯＳＦＥＴの構成を概略的に示す断面図である。 実施例１におけるドレイン電流の測定結果を示すグラフ図である。 実施例２におけるドレイン電流の測定結果を示すグラフ図である。 実施例３におけるチャネル移動度の測定結果を示すグラフ図である。 実施例３におけるドレイン電流の測定結果と、それを用いたしきい値電圧Ｖthの算出方法とを示すグラフ図である。 Ｓ値の算出方法を説明するためのグラフ図である。 炭化珪素層の、複合面からなる表面の例を示す部分断面図である。
　以下、図面に基づいて本発明の実施の形態について説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付しその説明は繰返さない。
　（実施の形態１）
　図１に示すように、本実施の形態の炭化珪素半導体装置は、ＭＯＳＦＥＴ（Metal　Oxide　Semiconductor　Field　Effect　Transistor）１００であり、具体的には、縦型のＤｉＭＯＳＦＥＴ（Ｄｏｕｂｌｅ　Ｉｍｐｌａｎｔｅｄ　ＭＯＳＦＥＴ）である。ＭＯＳＦＥＴ１００は、ゲート絶縁膜１２６（絶縁膜）、エピタキシャル層１０９（炭化珪素層）、単結晶基板８０、ソース電極１１１、上部ソース電極１２７、ゲート電極１１０、およびドレイン電極１４を有する。エピタキシャル層１０９は、耐圧保持層１２２、ｐ領域１２３、ｎ+領域１２４、およびｐ+領域１２５を有する。
　エピタキシャル層１０９は、六方晶系の結晶構造を有する。またエピタキシャル層１０９の表面は第１の領域Ｒ１を含む。第１の領域Ｒ１は第１の面方位を少なくとも部分的に有する。第１の面方位は、実質的に、（０－３３－８）面、（３０－３－８）面、（－３３０－８）面、（０３－３－８）面、（－３０３－８）面および（３－３０－８）面のいずれかである。
　言い換えると、第１の面方位の｛０００１｝面に対するオフ方位は＜１－１００＞方向に対して±５°の範囲内にある。そして第１の面方位の＜１－１００＞方向における｛０３－３８｝面に対するオフ角は－３°以上３°以下である。そして第１の面方位の（０００－１）面に対する傾きは９０°未満である。
　単結晶基板８０は、炭化珪素（ＳｉＣ）から作られており、ｎ型の導電型を有する。耐圧保持層１２２は、単結晶基板８０上に設けられており、また導電型がｎ型の炭化珪素からなる。たとえば、耐圧保持層１２２の厚さは１０μｍであり、そのｎ型の導電性不純物の濃度は５×１０15ｃｍ-3である。
　耐圧保持層１２２の表面には、導電型がｐ型である複数のｐ領域１２３が互いに間隔を隔てて設けられている。各ｐ領域１２３の内部において、ｐ領域１２３の表面層にｎ+領域１２４が設けられている。ｐ領域１２３は、エピタキシャル層１０９の表面の第１の領域Ｒ１をなしている。ｐ領域１２３の不純物濃度は、ＭＯＳＦＥＴ１００のしきい値電圧に合わせて選択される。
　耐圧保持層１２２の表面にはまたｐ+領域１２５が設けられている。ｐ+領域１２５は、ｎ+領域１２４に隣接する位置に設けられている。
　互いに隣り合うｐ領域１２３の間から露出する耐圧保持層１２２上には、第１の領域Ｒ１を覆うゲート絶縁膜１２６が設けられている。具体的には、ゲート絶縁膜１２６は、一方のｐ領域１２３におけるｎ+領域１２４上から、一方のｐ領域１２３、耐圧保持層１２２、他方のｐ領域１２３および他方のｐ領域１２３におけるｎ+領域１２４上にまで延在している。ゲート絶縁膜１２６上には、プレーナゲート構造を有するゲート電極１１０が設けられている。また、ｎ+領域１２４およびｐ+領域１２５上にはソース電極１１１が設けられている。このソース電極１１１上には上部ソース電極１２７が設けられている。
　エピタキシャル層１０９の表面の第１の領域Ｒ１とゲート絶縁膜１２６との界面は５×１０11ｃｍ-2ｅＶ-1未満の界面準位密度を有する。またエピタキシャル層１０９は第１の領域Ｒ１上において室温で７０ｃｍ2／Ｖｓ以上のチャネル移動度を有し得る。この場合に、第１の領域Ｒ１をなすｐ領域１２３は、表面上において１×１０17ｃｍ-3以上の不純物濃度を有し得る。この場合に、炭化珪素半導体装置は４Ｖ以上のしきい値を有し得る。あるいは、エピタキシャル層１０９は第１の領域Ｒ１上において室温で１００ｃｍ2／Ｖｓ以上のチャネル移動度を有し得る。この場合に、第１の領域Ｒ１をなすｐ領域１２３は、表面上において２×１０16ｃｍ-3以上の不純物濃度を有し得る。この場合に、炭化珪素半導体装置は２．５Ｖ以上のしきい値を有し得る。
　ＭＯＳＦＥＴ１００は２００ｍＶ／ｄｅｃａｄｅ以下のＳ値を有し得る。なおＳ値の定義については後述する。
　次にＭＯＳＦＥＴ１００の製造方法について、以下に説明する。
　図２に示すように、単結晶基板８０上にエピタキシャル層１０９が形成される。エピタキシャル層１０９の導電型および不純物濃度は、たとえば耐圧保持層１２２（図１）と同じとされる。
　図３に示すように、ｐ領域１２３と、ｎ+領域１２４と、ｐ+領域１２５とが形成される。具体的には、不純物イオンの注入と、それに続く活性化アニールとが行われる。活性化アニールは、たとえば、アルゴン雰囲気中、加熱温度１７００℃で３０分間行われる。
　図４に示すように、耐圧保持層１２２と、ｐ領域１２３と、ｎ+領域１２４と、ｐ+領域１２５との上を覆うように、ゲート絶縁膜１２６が形成される。この形成は熱酸化により行われ得る。熱酸化は、たとえば、酸化雰囲気中での１２００℃での３０分間の加熱により行われる。好ましくは、その後、窒化アニールが行われる。具体的には、一酸化窒素（ＮＯ）雰囲気中でのアニール処理が行われる。この処理の条件は、たとえば加熱温度が１１００℃であり、加熱時間が１２０分である。この結果、耐圧保持層１２２、ｐ領域１２３、ｎ+領域１２４、およびｐ+領域１２５の各々と、ゲート絶縁膜１２６との界面近傍に、窒素原子が導入される。なおこの一酸化窒素を用いたアニール工程の後、さらに不活性ガスであるアルゴン（Ａｒ）ガスを用いたアニール処理が行われてもよい。この処理の条件は、たとえば、加熱温度が１１００℃であり、加熱時間が６０分である。
　図５に示すように、ソース電極１１１およびドレイン電極１４が形成される。たとえば、ニッケル電極の形成と、オーミックコンタクトを得るための熱処理とが行われる。この熱処理は、たとえば、不活性ガス中、９５０℃で２分間行われる。
　再び図１を参照して、ソース電極１１１上に上部ソース電極１２７が形成される。また、ゲート絶縁膜１２６上にゲート電極１１０が形成される。以上によりＭＯＳＦＥＴ１００が得られる。
　本実施の形態によれば、ゲート絶縁膜１２６に覆われた表面上において、エピタキシャル層１０９が大きなチャネル移動度を有し得る。この理由は、第１の領域Ｒ１が、上述した第１の面方位を少なくとも部分的に有することによる。
　またエピタキシャル層１０９とゲート絶縁膜１２６との界面は５×１０11ｃｍ-2ｅＶ-1未満の界面準位密度を有する。これにより大きなチャネル移動度がより確実に得られる。
　また炭化珪素半導体装置は２００ｍＶ／ｄｅｃａｄｅ以下のＳ値を有し得る。これによりより急峻なスイッチング特性が得られる。
　また窒化アニールによる窒素原子の導入により、エピタキシャル層１０９の表面の第１の領域Ｒ１とゲート絶縁膜１２６との間の界面準位密度をより低下させることができる。
またその後に不活性ガス中でのアニールが行われる場合、界面への窒素原子の吸着をより強固にすることができると考えられる。
　（実施の形態２）
　図６に示すように、本実施の形態の炭化珪素半導体装置は、ＭＯＳＦＥＴ２００であり、具体的には、縦型のトレンチゲート型ＭＯＳＦＥＴである。ＭＯＳＦＥＴ２００は、ゲート絶縁膜８（絶縁膜）、エピタキシャル層２０９（炭化珪素層）、ゲート電極９、単結晶基板８０、ソース電極１２、ソース配線電極１３、および層間絶縁膜１０を有する。エピタキシャル層２０９は、ｎ型の導電型を有する耐圧保持層２と、ｐ型ボディ層３と、ｎ型ソースコンタクト層４と、ｐ型の導電型を有するコンタクト領域５とを含む。
　図６および図７を参照して、エピタキシャル層２０９は、六方晶系の結晶構造を有する。エピタキシャル層２０９は、単結晶基板８０の主表面ＭＳと実質的に平行な主表面ＴＳを有する。主表面ＭＳおよびＴＳの各々は、好ましくは、（０００－１面）に対して５°以内のオフ角を有する。
　主表面ＴＳ上にはトレンチ２０６が設けられている。トレンチ２０６は、エピタキシャル層２０９の表面としての側面Ｓ１～Ｓ６（第１～第６の領域）を有する。トレンチ２０６は、開口に向かって広がるようなテーパ形状を有し、よって主表面ＴＳに対して側面Ｓ１～Ｓ６は傾いている。側面Ｓ１～Ｓ６のうちｐ型ボディ層３によって形成されている部分は、ＭＯＳＦＥＴ２００のチャネル面を構成している。
　側面Ｓ１～Ｓ６のそれぞれは、ｐ型ボディ層３上において第１～第６の面方位を少なくとも部分的に有する。第１～第６の面方位は互いに異なる。また第１～第６の面方位は、実質的に、（０－３３－８）面、（３０－３－８）面、（－３３０－８）面、（０３－３－８）面、（－３０３－８）面および（３－３０－８）面のいずれかである。言い換えると、第１～第６の面方位の｛０００１｝面に対するオフ方位は＜１－１００＞方向に対して±５°の範囲内にある。そして第１～第６の面方位の＜１－１００＞方向における｛０３－３８｝面に対するオフ角は－３°以上３°以下である。そして第１～第６の面方位の（０００－１）面に対する傾きは９０°未満である。
　なおトレンチ２０６の存在は、逆の見方をすれば、主表面ＴＳを頂面とするメサ構造の存在に対応している。好ましくはこの頂面の形状は、六方晶の場合、図７に示すように六角形である。
　次に半導体装置の詳細について説明する。耐圧保持層２は、単結晶基板８０の一方の主表面上に形成されている。耐圧保持層２上にはｐ型ボディ層３が形成されている。ｐ型ボディ層３上には、ｎ型ソースコンタクト層４が形成されている。このｎ型ソースコンタクト層４に取囲まれるように、ｐ型のコンタクト領域５が形成されている。ｎ型ソースコンタクト層４、ｐ型ボディ層３および耐圧保持層２を部分的に除去することにより、トレンチ２０６により囲まれたメサ構造が形成されている。
　トレンチ２０６の側面Ｓ１～Ｓ６および底面上にはゲート絶縁膜８が形成されている。このゲート絶縁膜８はｎ型ソースコンタクト層４の上部表面上にまで延在している。このゲート絶縁膜８上であって、トレンチ２０６の内部を充填するように（つまり隣接するメサ構造の間の空間を充填するように）ゲート電極９が形成されている。すなわちゲート電極９はトレンチゲート構造を構成している。ゲート電極９の上部表面は、ゲート絶縁膜８においてｎ型ソースコンタクト層４の上部表面上に位置する部分の上面とほぼ同じ高さになっている。
　ゲート絶縁膜８のうちｎ型ソースコンタクト層４の上部表面上にまで延在する部分とゲート電極９とを覆うように層間絶縁膜１０が形成されている。層間絶縁膜１０とゲート絶縁膜８の一部とを除去することにより、ｎ型ソースコンタクト層４の一部とｐ型のコンタクト領域５とを露出するように開口部１１が形成されている。この開口部１１の内部を充填するとともに、ｐ型のコンタクト領域５およびｎ型ソースコンタクト層４の一部と接触するようにソース電極１２が形成されている。ソース電極１２の上部表面と接触するとともに、層間絶縁膜１０の上部表面上に延在するようにソース配線電極１３が形成されている。また、単結晶基板８０において耐圧保持層２が形成された主表面とは反対側の裏面上には、ドレイン電極１４が形成されている。このドレイン電極１４はオーミック電極である。
　次にＭＯＳＦＥＴ２００の製造方法について説明する。
　図８に示すように、単結晶基板８０上に、主表面ＴＳが設けられたエピタキシャル層２０９が形成される。具体的には、単結晶基板８０の主表面ＭＳ上におけるエピタキシャル成長によって、導電型がｎ型であるエピタキシャル層２０９が形成される。このエピタキシャル成長は、たとえば原料ガスとしてシラン（ＳｉＨ4）とプロパン（Ｃ3Ｈ8）との混合ガスを用い、キャリアガスとしてたとえば水素ガス（Ｈ2）を用いたＣＶＤ（Chemical　Vapor　Deposition）法により実施することができる。また、このときエピタキシャル層２０９にｎ型を付与するための不純物としてたとえば窒素（Ｎ）やリン（Ｐ）を導入することが好ましい。不純物の濃度は、たとえば５×１０15ｃｍ-3以上５×１０16ｃｍ-3以下とすることができる。
　図９に示すように、エピタキシャル層２０９から、耐圧保持層２、ｐ型ボディ層３およびｎ型ソースコンタクト層４が形成される。具体的には、エピタキシャル層２０９の上部表面層にイオン注入を行なうことにより、ｐ型ボディ層３およびｎ型ソースコンタクト層４が形成され、イオン注入がなされなかった部分が耐圧保持層２となる。ｐ型ボディ層３を形成するためのイオン注入においては、たとえばアルミニウム（Ａｌ）などのｐ型を付与するための不純物イオンが注入される。このとき、注入するイオンの加速エネルギーを調整することによりｐ型ボディ層３が形成される領域の深さを調整することができる。またｎ型を付与するための不純物イオンを、ｐ型ボディ層３が形成された耐圧保持層２へイオン注入することにより、ｎ型ソースコンタクト層４が形成される。ｎ型を付与するための不純物としては、たとえばリン（Ｐ）などを用いることができる。
　図１０および図１１に示すように、エピタキシャル層２０９の主表面ＴＳの一部を覆うマスク１７が形成される。マスク１７として、たとえばシリコン酸化膜などの絶縁膜を用いることができる。マスク１７の形成方法としては、たとえば以下のような工程を用いることができる。すなわち、ｎ型ソースコンタクト層４の上部表面上に、ＣＶＤ法などを用いてシリコン酸化膜を形成する。そして、このシリコン酸化膜上にフォトリソグラフィ法を用いて所定の開口パターンを有するレジスト膜（図示せず）を形成する。このレジスト膜をマスクとして用いて、シリコン酸化膜をエッチングにより除去する。その後レジスト膜を除去する。この結果、開口パターンを有するマスク１７が形成される。
　図１２に示すように、単結晶基板８０の主表面ＴＳに対してほぼ垂直な側面を有する凹部１６が形成される。具体的には、マスク１７を用いて、ｎ型ソースコンタクト層４、ｐ型ボディ層３および耐圧保持層２の一部がエッチングされる。エッチングとしてはたとえば反応性イオンエッチング（ＲＩＥ）またはイオンミリングを用いることができる。ＲＩＥとしては特に誘導結合プラズマ（ＩＣＰ）ＲＩＥを用いることができる。具体的には、たとえば反応ガスとしてＳＦ6またはＳＦ6とＯ2との混合ガスを用いたＩＣＰ－ＲＩＥを用いることができる。
　図１３および図１４に示すように、主表面ＴＳに対して傾斜した側面Ｓ１～Ｓ６がエピタキシャル層２０９に設けられるように、トレンチ２０６が形成される。具体的には、マスク１７が形成されたエピタキシャル層２０９の主表面ＴＳに対して、熱エッチングが行われる。ここで熱エッチングとは、加熱されたエッチング対象へ反応性ガスを含むプロセスガス供給することによって生じる化学反応を用いて行われるエッチングである。本実施の形態においては、反応性ガスとして塩素系ガスが用いられ、好ましくは塩素ガスが用いられる。また熱エッチングは、好ましくは、塩素系ガスの分圧が５０％以下である雰囲気下で行われる。また熱エッチングは、好ましくは、減圧雰囲気下で行われ、より好ましくは、減圧雰囲気は大気圧の１／１０以下の圧力を有する。また熱エッチングは、好ましくは、エピタキシャル層２０９が設けられた単結晶基板８０の温度（熱処理温度）を１０００℃以上とする条件で行われる。
　次に熱エッチングの詳細の一例について、以下に説明する。
　プロセスガスとしては、酸素ガスと塩素ガスとの混合ガスを反応ガスとして用い、熱処理温度をたとえば７００℃以上１２００℃以下としたエッチングを行なう。熱処理温度は、好ましくは７００℃以上１２００℃以下である。１２００℃以下の場合、熱処理のための装置に石英部材を用いることができる。温度の上限は、より好ましくは１１００℃、さらに好ましくは１０００℃である。温度の下限は、より好ましくは８００℃、さらに好ましくは９００℃である。この場合、エッチング速度を十分実用的な値とすることができる。
　ここで、上記熱エッチング工程の条件については、ＳｉＣ＋ｍＯ２＋ｎＣｌ２→ＳｉＣｌｘ＋ＣＯｙ（ただし、ｍ、ｎ、ｘ、ｙは正の数）と表される反応式において、０．５≦ｘ≦２．０、１．０≦ｙ≦２．０というｘおよびｙの条件が満たされる場合に主な反応が進み、ｘ＝４、ｙ＝２という条件の場合が最も反応(熱エッチング）が進む。ただし上記ｍおよびｎは、実際に反応している酸素ガスおよび塩素ガスの量を表しており、プロセスガスとして供給される量とは異なる。この熱エッチングにおいて供給される塩素の流量に対する酸素の流量の比率は０．１以上２．０以下となることが好ましく、より好ましくはこの比率の下限は０．２５である。
　なお、反応ガスは、上述した塩素ガスと酸素ガスとに加えて、キャリアガスを含んでいてもよい。キャリアガスとしては、たとえば窒素（Ｎ２）ガス、アルゴンガス、ヘリウムガスなどを用いることができる。そして、上述のように熱処理温度を７００℃以上１０００℃以下とした場合、ＳｉＣのエッチング速度はたとえば７０μｍ／ｈｒ程度になる。また、この場合にマスク１７として酸化珪素（ＳｉＯ２）を用いると、ＳｉＯ２に対するＳｉＣの選択比を極めて大きくすることができるので、ＳｉＣのエッチング中にＳｉＯ2からなるマスク１７は実質的にエッチングされない。
　次にマスク１７がエッチングなど任意の方法により除去される。
　図１５および図１６に示すように、コンタクト領域５が形成される。なお図１６から分かるように、トレンチ２０６の平面形状は、単位胞（１つのメサ構造を取り囲む環状のトレンチ２０６）の平面形状が六角形状である網目形状となっている。また、ｐ型のコンタクト領域５は、図１６に示すようにメサ構造の上部表面におけるほぼ中央部に配置されている。また、ｐ型のコンタクト領域５の平面形状は、メサ構造の上部表面の外周形状と同じであって、六角形状となっている。次に、上述したイオン注入により注入された不純物を活性化するための活性化アニール工程を実施する。この活性化アニール工程においては、炭化珪素からなるエピタキシャル層の表面上（たとえばメサ構造の側壁上）に特にキャップ層を形成することなくアニール処理を実施する。なお、上述したキャップ層を形成したうえで活性化アニール工程を実施してもよい。また、たとえばｎ型ソースコンタクト層４およびｐ型のコンタクト領域５の上部表面上のみにキャップ層を設けた構成として、活性化アニール処理を実施してもよい。
　図１７に示すように、エピタキシャル層２０９の側面Ｓ１～Ｓ６上にゲート絶縁膜８が形成される。具体的には、トレンチ２０６の内部からｎ型ソースコンタクト層４およびｐ型のコンタクト領域５の上部表面上にまで延在するようにゲート絶縁膜８が形成される。ゲート絶縁膜８としては、たとえばエピタキシャル層２０９を熱酸化することにより得られる酸化膜（酸化珪素膜）を用いることができる。
　図１８に示すように、ゲート絶縁膜８を介してエピタキシャル層２０９の側面Ｓ１～Ｓ６の各々に対向するゲート電極９が形成される。具体的には、トレンチ２０６の内部を充填するように、ゲート絶縁膜８上にゲート電極９が形成される。ゲート電極９の形成方法としては、たとえば以下のような方法を用いることができる。まず、ゲート絶縁膜８上において、トレンチ２０６の内部およびｐ型のコンタクト領域５上の領域にまで延在するゲート電極となるべき導電体膜が、スパッタリング法などを用いて形成される。導電体膜の材料としては導電性を有する材料であれば金属など任意の材料を用いることができる。その後、エッチバックあるいはＣＭＰ（Chemical　Mechanical　Polishing）法など任意の方法を用いて、トレンチ２０６の内部以外の領域に形成された導電体膜の部分が除去される。この結果、トレンチ２０６の内部を充填するような導電体膜が残存し、当該導電体膜によりゲート電極９が構成される。
　図１９を参照して、ゲート電極９の上部表面、およびｐ型のコンタクト領域５上において露出しているゲート絶縁膜８の上部表面上を覆うように層間絶縁膜１０が形成される。層間絶縁膜１０としては、絶縁性を有する材料であれば任意の材料を用いることができる。そして、層間絶縁膜１０上に、パターンを有するレジスト膜（図示せず）が、フォトリソグラフィ法を用いて形成される。当該レジスト膜にはｐ型のコンタクト領域５上に位置する領域に開口パターンが形成される。そして、このレジスト膜をマスクとして用いて、エッチングにより層間絶縁膜１０およびゲート絶縁膜８が部分的にエッチングにより除去される。この結果、層間絶縁膜１０およびゲート絶縁膜８には開口部１１（図１９参照）が形成される。この開口部１１の底部においては、ｐ型のコンタクト領域５およびｎ型ソースコンタクト層４の一部が露出した状態となる。
　その後、開口部１１の内部を充填するとともに、上述したレジスト膜の上部表面上を覆うように導電体膜が形成される。その後、薬液などを用いてレジスト膜を除去することにより、レジスト膜上に形成されていた導電体膜の部分も同時に除去する（リフトオフ）。この結果、開口部１１の内部に充填された導電体膜によりソース電極１２を形成できる。このソース電極１２はｐ型のコンタクト領域５およびｎ型ソースコンタクト層４とオーミック接触したオーミック電極である。
　また、単結晶基板８０の裏面側（耐圧保持層２が形成された主表面と反対側の表面側）に、ドレイン電極１４が形成される。ドレイン電極１４としては、単結晶基板８０とオーミック接触が可能な材料であれば任意の材料を用いることができる。
　再び図６を参照して、ソース電極１２の上部表面に接触するとともに、層間絶縁膜１０の上部表面上に延在するソース配線電極１３がスパッタリング法などの任意の方法を用いて形成される。以上によりＭＯＳＦＥＴ２００が得られる。
　本実施の形態によれば、大きなチャネル移動度を有する６つの異なる面を設けることができる。この６つの面を利用することで、六角形の形状を平面パターンとして有する（図７参照）ＭＯＳＦＥＴ２００において、チャネル移動度を高くすることができる。
　なおＭＯＳＦＥＴ２００のトレンチ２０６は平坦な底面を有するが、ＭＯＳＦＥＴ２００ｖのトレンチ２０６Ｖ（図２０）のように、Ｖ字状のトレンチが設けられてもよい。この場合、ＭＯＳＦＥＴをより集積化することが可能である。
　（実施の形態３）
　図２１に示すように、本実施の形態の炭化珪素半導体装置は、ＭＯＳＦＥＴ３００であり、実施の形態２のＭＯＳＦＥＴ２００と同様に、縦型のトレンチゲート型ＭＯＳＦＥＴである。ただしＭＯＳＦＥＴ３００のエピタキシャル層３０９は、ＭＯＳＦＥＴ２００のエピタキシャル層２０９（図７）と異なり、図２２に示すように、平面視においてストライプ状の形状を有するトレンチ３０６を有する。トレンチ３０６は、エピタキシャル層３０９の表面としての側面Ｔ１およびＴ２（第１および第２の領域）を有する。トレンチ３０６は、開口に向かって広がるようなテーパ形状を有し、よって主表面ＴＳに対して側面Ｔ１およびＴ２は傾いている。側面Ｔ１およびＴ２のうちｐ型ボディ層３によって形成されている部分は、ＭＯＳＦＥＴ３００のチャネル面を構成している。
　側面Ｔ１およびＴ２のそれぞれは、ｐ型ボディ層３上において第１および第２の面方位を少なくとも部分的に有する。第１および第２の面方位は互いに異なる。また第１および第２の面方位は、実質的に、（０－３３－８）面、（３０－３－８）面、（－３３０－８）面、（０３－３－８）面、（－３０３－８）面および（３－３０－８）面のいずれかである。言い換えると、第１および第２の面方位の｛０００１｝面に対するオフ方位は＜１－１００＞方向に対して±５°の範囲内にある。そして第１および第２の面方位の＜１－１００＞方向における｛０３－３８｝面に対するオフ角は－３°以上３°以下である。そして第１～第６の面方位の（０００－１）面に対する傾きは９０°未満である。たとえば、第１の面が実質的に（０－３３－８）面であり、第２の面が実質的に（０３－３－８）面である。
　本実施の形態によれば、大きなチャネル移動度を有する２つの異なる面を設けることができる。この２つの面を利用することで、ストライプ状の形状を平面パターンとして有する（図２２参照）ＭＯＳＦＥＴ３００において、チャネル移動度を高くすることができる。
　（界面準位密度の評価）
　ＭＯＳキャパシタ（図２３）を用いた界面準位密度の測定結果の例について説明する。
　実施例として、（０－３３－８）面の面方位を有する上面を有する炭化珪素基板を用いてＭＯＳキャパシタを作製した。比較例１として（０３－３８）面の面方位を有する上面を有する炭化珪素基板を用いてＭＯＳキャパシタを作製した。また比較例２として（０００１）面の面方位を有する上面を有する炭化珪素基板を用いてＭＯＳキャパシタを作製した。
　ＭＯＳキャパシタの製造方法は次のとおりである。まずｎ型の炭化珪素基板４０２を準備した。炭化珪素基板４０２の上面におけるエピタキシャル成長によって上面上にｎ型ＳｉＣ層４０３を形成した。ｎ型ＳｉＣ層４０３上にゲート酸化膜４０４（ＳｉＯ2）を形成した。次にアニールを行った。具体的には、ＮＯ雰囲気中での第１アニールと、Ａｒ雰囲気中での第２アニールとを行った。両アニールの各々において、アニール温度は１２５０℃とされ、アニール時間は１時間とされた。次にゲート酸化膜の上にＡｌ蒸着によってゲート電極４０５を形成した。ゲート電極４０５の大きさは、３００～５００μｍφとした。また炭化珪素基板４０２の裏面上にコンタクト電極４０１（Ｂｏｄｙ）を形成した。具体的には、Ｎｉ蒸着と、Ａｒ雰囲気中、１０００℃、２分間のＲＴＡとを行った。
　伝導電子帯のエネルギーＥCを基準としたエネルギーＥC－Ｅと、界面準位密度との関係を測定した（図２４）。グラフ中、実線Ｐ１は（０３－３８）面に対応し、破線Ｐ２は（０００１）面に対応し、実線Ｐ３は（０－３３－８）面に対応している。（０－３３－８）面の場合（実線Ｐ３）は、エネルギーＥC－Ｅの値に関わらず界面準位密度が５×１０11ｃｍ-2ｅＶ-1未満であった。また（０－３３－８）面の場合は、エネルギーＥC－Ｅ（ｅＶ）が０以上０．５以下の範囲内において、界面準位密度はおおよそ一定であり、その変動は１桁内に十分に収まっていた。また（０－３３－８）面の場合の方が（０３－３８）面に比して界面準位密度が低く、特に伝導電子帯から浅いエネルギー値においてその差異が顕著であった。すなわち（０－３３－８）面上での界面準位密度は（０３－３８）面または（０００１）面上での界面準位密度に比して小さかった。このことから、（０－３３－８）面上に、より良好な界面が形成されていると推測される。
　なお（３０－３－８）面、（－３３０－８）面、（０３－３－８）面、（－３０３－８）面および（３－３０－８）面の各々は、上述した物性の観点で（０－３３－８）面と等価である。
　（不純物濃度が低い場合のチャネル移動度の評価）
　横型ＭＯＳＦＥＴ（図２５）を用いたチャネル移動度の測定結果の例について説明する。
　実施例として、（０－３３－８）面の面方位を有する上面を有する炭化珪素基板を用いてＭＯＳＦＥＴを作製した。具体的には、［１１－２０］方向に平行な方向にソース／ドレインが配列されるもの（実施例１）と、［１１－２０］方向に垂直な方向にソース／ドレインが配列されるもの（実施例２）とを作製した。また比較例として（０３－３８）面の面方位を有する上面を有する炭化珪素基板を用いてＭＯＳＦＥＴを作製した。具体的には、［１１－２０］方向に平行な方向にソース／ドレインが配列されるもの（比較例１）と、［１１－２０］方向に垂直な方向にソース／ドレインが配列されるもの（比較例２）とを作製した。
　ＭＯＳＦＥＴの製造方法は次のとおりである。ｎ型ＳｉＣ基板５０１の上面上におけるエピタキシャル成長によってｎ型ＳｉＣ層５０２を形成した。ｎ型ＳｉＣ層５０２上にＡｌイオンの注入によりｐウエル層５０３を形成した。ｐウエル層５０３の不純物濃度は２×１０16ｃｍ-3程度、深さは７００ｎｍ程度とされた。ｐウエル層５０３中にリソグラフィ技術を用いて、ｎ+ソース領域５０４と、ｎ+ドレイン領域５０５と、ｐ+ボディ領域５０６とを形成した。ｐ型はＡｌイオンを用いて、ｎ型はＰイオンを用いて付与された。次にキャップが形成された。次にＡｒ雰囲気中、１７００℃、２０分間の活性化アニールを行った。その後、犠牲酸化によりエピタキシャル表面を清浄化した。次にゲート酸化膜５０７（ＳｉＯ2）を形成した。次にゲート酸化膜５０７のアニールを行った。具体的には、ＮＯ雰囲気中での第１アニールと、Ａｒ雰囲気中での第２アニールとを行った。両アニールの各々において、アニール温度は１２５０℃とされ、アニール時間は１時間とされた。次にｎ+ソース領域５０４と、ｎ+ドレイン領域５０５と、ｐ+ボディ領域５０６との各々の上に、Ｎｉ蒸着と、Ａｒ雰囲気中、１０００℃、２分間のＲＴＡとを行った。さらに各々の上にＡｌ蒸着を行なった。これによりソース電極５０９と、ドレイン電極５１０と、ボディ電極５１１とを形成した。またゲート酸化膜５０７の上にＡｌ蒸着によってゲート電極５０８を形成した。
　主な測定結果を以下の表に示す。
Figure JPOXMLDOC01-appb-T000001
　なおｄoxはゲート酸化膜５０７の厚さである。またＶthはしきい値電圧である。またμfe-maxはチャネル移動度の最大値である。Ｓ値については後述する。
　この結果から、実施例１および実施例２の各々のμfe-maxは、比較例１および２の各々よりも大きかった。実施例１および２の間の相違すなわちチャネル方向の相違は、μfe-maxに大きな影響を及ぼさなかった。（０－３３－８）面の方が高いμfe-maxを有する理由は、前述したように、（０－３３－８）面の方が（０３－３８）面に比して低い界面準位密度を有するためと推定される。
　図２６および図２７のそれぞれのグラフは実施例１および２におけるゲート電圧ＶGに対するドレイン電流ＩDを示している。左側の縦軸はログスケールによる。右側の縦軸はリニアスケールによるものであり、かつ係数Ｌ／ＣOXＷが付されている。Ｌはチャネル長であり、１００μｍとされた。Ｗはチャネル幅であり２００μｍとされた。ＣOXはゲート酸化膜５０７の容量である。
　なお（３０－３－８）面、（－３３０－８）面、（０３－３－８）面、（－３０３－８）面および（３－３０－８）面の各々は、上述した物性の観点で（０－３３－８）面と等価である。また上述した実施例１および２においてはｐウエル層５０３の不純物濃度は２×１０16ｃｍ-3程度とされたが、この不純物濃度が１×１０16ｃｍ-3まで低減されても、ゲート電圧ＶGのしきい値を２．５Ｖ以上とすることができた。
　（不純物濃度が高い場合のチャネル移動度の評価）
　上記実施例１および２においてはｐウエル層５０３の不純物濃度、すなわちチャネルの不純物濃度が２×１０16ｃｍ-3程度とされた。実施例３においては、不純物濃度が１×１０17ｃｍ-3とされた。他の条件は上記の実施例とほぼ同様である。ドレイン電圧ＶDを０．１Ｖとした場合における、実施例３のチャネル移動度μfeの測定結果（図２８）から、その最大値であるチャネル移動度μfe-maxは７０ｃｍ2／Ｖｓ以上であった。またしきい値電圧Ｖthは４．５Ｖであった。
　なお本明細書に記載のしきい値電圧Ｖthは、図２９に示すように、ＩDＬ／ＣOXＷの直線状の増加領域ＬＰに対して１次関数による近似を行い、この関数とＶG軸との交点を利用して求めた。このＶthの算出方法の詳細について、以下に説明する。
　ドレイン電流ＩDは、チャネル移動度をμ、ドレイン電圧をＶDとすると、以下の式（１）で表される。
Figure JPOXMLDOC01-appb-M000002
　式（１）を変形すると、下記の式（２）が得られる。
Figure JPOXMLDOC01-appb-M000003
　式（２）は、ＶGを変数とする１次関数であり、この関数で表される部分が、直線状の増加領域ＬＰ（図２９）に対応している。よって直線状の増加領域ＬＰを外挿した場合のゲート電圧ＶG軸との交点におけるＶGの値をＸとすると、ＶG＝Ｘにおいて式（２）の括弧内はゼロとなる。すなわち、Ｘ＝ＶD／２＋Ｖthである。よってＶth＝Ｘ－ＶD／２により、しきい値電圧Ｖthを求めることができる。
　（Ｓ値の評価）
　Ｓ値は、サブスレッショルド係数とも称される。上記の表１を参照して、実施例１および２のＳ値は、比較例１および２のＳ値に比して顕著に低く、共に２００ｍＶ／ｄｅｃａｄｅ以下であった。このことから、実施例１および２に対応する（０－３３－８）面をチャネルに用いることで、急峻なスイッチング特性を有する炭化珪素半導体装置が得られることがわかる。
　（３０－３－８）面、（－３３０－８）面、（０３－３－８）面、（－３０３－８）面および（３－３０－８）面の各々は、上述した物性の観点で（０－３３－８）面と等価である。
　なおＳ値の定義は以下のとおりである。
Figure JPOXMLDOC01-appb-M000004
　式（３）における微分は、ゲート電圧ＶGの増加にともなってｌｏｇ10ＩDが線形に増大する領域（図３０におけるサブスレッシュドスロープＳＳ）でのものである。たとえば、Ｖth≦ＶG≦Ｖth＋０．３（Ｖ）の範囲での０．１Ｖステップでのデータから平均的に算出され得る。
　（炭化珪素層の表面が複合面から形成される場合について）
　炭化珪素層（たとえば図６のエピタキシャル層２０９）の表面が有する領域（たとえば、第１の領域としての図６の側面Ｓ１）は、特定の面方位を部分的に有する複合面ＣＰ（図３１）であってもよい。ここで、特定の面方位とは、（０－３３－８）面、（３０－３－８）面、（－３３０－８）面、（０３－３－８）面、（－３０３－８）面および（３－３０－８）面のいずれかである。また複合面ＣＰとは、微視的に見た場合に、第１の面からなる第１の部分Ｐ１と、第１の面と異なる面からなる第２の部分Ｐ２とを含む面である。ここで「微視的」とは、原子間隔程度の寸法を考慮することを意味する。たとえば、第１および第２の部分Ｐ１、Ｐ２の各々は、第１および第２の部分Ｐ１、Ｐ２が互いに隣り合う方向（周期方向）において、原子間隔の２倍程度の幅寸法を有し、周期方向と交差する方向において、原子間隔に比して十分に大きな寸法を有するものであってもよい。
　今回開示された実施の形態および実施例はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
　８，１２６　ゲート絶縁膜（絶縁膜）、９，１１０，４０５，５０８　ゲート電極、８０　単結晶基板、１００，２００，２００ｖ，３００　ＭＯＳＦＥＴ（炭化珪素半導体装置、１０９，２０９，３０９　エピタキシャル層（炭化珪素層）、２０６，２０６Ｖ，３０６　トレンチ、Ｒ１　第１の領域、Ｓ１～Ｓ６　側面（第１～第６の領域）、Ｔ１およびＴ２　側面（第１および第２の領域）。

Claims (17)

  1. 　絶縁膜と、
    　前記絶縁膜に覆われた表面を有する炭化珪素層とを備え、前記表面は第１の領域を含み、前記第１の領域は第１の面方位を少なくとも部分的に有し、前記第１の面方位は、（０－３３－８）面、（３０－３－８）面、（－３３０－８）面、（０３－３－８）面、（－３０３－８）面および（３－３０－８）面のいずれかである、炭化珪素半導体装置。
  2. 　前記炭化珪素層の前記表面は第２の領域をさらに有し、前記第２の領域は前記第１の面方位と異なる第２の面方位を少なくとも部分的に有し、前記第２の面方位は、（０－３３－８）面、（３０－３－８）面、（－３３０－８）面、（０３－３－８）面、（－３０３－８）面および（３－３０－８）面のいずれかである、請求項１に記載の炭化珪素半導体装置。
  3. 　前記炭化珪素層の前記表面は第３～第６の領域をさらに有し、前記第３～６の領域のそれぞれは第３～第６の面方位を少なくとも部分的に有し、前記第１～第６の面方位は互いに異なり、前記第１～第６の面方位の各々は（０－３３－８）面、（３０－３－８）面、（－３３０－８）面、（０３－３－８）面、（－３０３－８）面および（３－３０－８）面のいずれかである、請求項２に記載の炭化珪素半導体装置。
  4. 　絶縁膜と、
    　前記絶縁膜に覆われた表面を有する炭化珪素層とを備え、前記表面は第１の領域を含み、前記第１の領域は第１の面方位を少なくとも部分的に有し、前記第１の面方位の｛０００１｝面に対するオフ方位は＜１－１００＞方向に対して±５°の範囲内にあり、前記第１の面方位の＜１－１００＞方向における｛０３－３８｝面に対するオフ角は－３°以上３°以下であり、前記第１の面方位の（０００－１）面に対する傾きは９０°未満である、炭化珪素半導体装置。
  5. 　前記炭化珪素層の前記表面は第２の領域をさらに有し、前記第２の領域は前記第１の面方位と異なる第２の面方位を少なくとも部分的に有し、前記第２の面方位の｛０００１｝面に対するオフ方位は＜１－１００＞方向に対して±５°の範囲内にあり、前記第２の面方位の＜１－１００＞方向における｛０３－３８｝面に対するオフ角は－３°以上３°以下であり、前記第２の面方位の（０００－１）面に対する傾きは９０°未満である、請求項４に記載の炭化珪素半導体装置。
  6. 　前記炭化珪素層の前記表面は第３～第６の領域をさらに有し、前記第３～６の領域のそれぞれは第３～第６の面方位を少なくとも部分的に有し、前記第１～第６の面方位は互いに異なり、前記第１～第６の面方位の各々の｛０００１｝面に対するオフ方位は＜１－１００＞方向に対して±５°の範囲内にあり、前記第１～第６の面方位の各々の＜１－１００＞方向における｛０３－３８｝面に対するオフ角は－３°以上３°以下であり、前記第１～前記第６の面方位の各々の（０００－１）面に対する傾きは９０°未満である、請求項５に記載の炭化珪素半導体装置。
  7. 　前記絶縁膜上に設けられたゲート電極をさらに備える、請求項１～６のいずれか１項に記載の炭化珪素半導体装置。
  8. 　前記ゲート電極はトレンチゲート構造を構成している、請求項７に記載の炭化珪素半導体装置。
  9. 　前記ゲート電極はプレーナゲート構造を構成している、請求項７に記載の炭化珪素半導体装置。
  10. 　前記炭化珪素層と前記絶縁膜との界面は５×１０11ｃｍ-2ｅＶ-1未満の界面準位密度を有する、請求項１～９のいずれか１項に記載の炭化珪素半導体装置。
  11. 　前記炭化珪素層は前記表面上において室温で７０ｃｍ2／Ｖｓ以上のチャネル移動度を有する、請求項１～１０のいずれか１項に記載の炭化珪素半導体装置。
  12. 　前記炭化珪素層は前記表面上において１×１０17ｃｍ-3以上の不純物濃度を有する、請求項１１に記載の炭化珪素半導体装置。
  13. 　前記炭化珪素半導体装置は４Ｖ以上のしきい値を有する、請求項１２に記載の炭化珪素半導体装置。
  14. 　前記炭化珪素層は前記表面上において室温で１００ｃｍ2／Ｖｓ以上のチャネル移動度を有する、請求項１～１０のいずれか１項に記載の炭化珪素半導体装置。
  15. 　前記炭化珪素層は前記表面上において２×１０16ｃｍ-3以上の不純物濃度を有する、請求項１４に記載の炭化珪素半導体装置。
  16. 　前記炭化珪素半導体装置は２．５Ｖ以上のしきい値を有する、請求項１５に記載の炭化珪素半導体装置。
  17. 　前記炭化珪素半導体装置は２００ｍＶ／ｄｅｃａｄｅ以下のＳ値を有する、請求項１～１６のいずれかに記載の炭化珪素半導体装置。
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