KR102381395B1 - 절연 또는 반절연 ６Ｈ-ＳｉＣ 기판에 구현된 ＳｉＣ 반도체 소자 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 높은 내압 특성을 갖는 SiC 반도체 소자 및 그 제조 방법에 관한 것이다. 본 발명의 SiC 반도체 소자는, 절연 또는 반절연성 6H-SiC 기판; 상기 6H-SiC 기판 내부에 형성된 복수의 반도체 영역들; 및 상기 6H-SiC 기판 상에 형성되며, 상기 복수의 도핑 영역들을 전기적으로 연결하기 위한 전극들을 포함한다.

Description

절연 또는 반절연 ６Ｈ-ＳｉＣ 기판에 구현된 ＳｉＣ 반도체 소자 및 그 제조 방법 {Implementation of SiC Semiconductor Devices On 6H-SiC Insulation or Semi-insulation Substrate And Manufacturing Methods of The Same}
본 발명은 SiC 반도체 소자 및 그 제조 방법에 관한 것으로, 보다 상세하게는 6H-SiC 기판을 포함하는 SiC 반도체 소자 및 그 제조 방법에 관한 것이다.
높은 항복전압, 열전도성, 그리고 큰 전자 유동 속도 등 우수한 특성으로 인해 대전력 및 스위칭 특성 등을 충족시켜줄 수 있는 소자로서 기존의 실리콘(Si) 소자보다 우수한 특성을 나타내는 실리콘 카바이드(SiC) 기반의 반도체 소자가 주목받고 있다. 4H-SiC 기판 상에 형성된 금속 산화물 반도체(Metal-Oxide-Semiconductor; MOS) FET는 고전압 디바이스에 적합한 양호한 전기적 특성을 나타내는 것으로 알려져 있다.
통상적으로, n 채널 SiC MOSFET은 n+ SiC 단결정 기판 상에 형성된 n- 에피택셜층을 형성한 후 p형 도펀트 이온주입에 의해 p웰 반도체 영역을 형성하고 고농도 n형 이온주입을 이용한 소오스/드레인 영역으로 하는 반도체 소자로 구현된다. 이러한 n 채널 MOS FET에서 소오스/드레인의 형성을 위한 도펀트로는 Nitrogen (N), 또는 Phosphorus (P)가 가장 많이 이용된다. 그러나, 673 K 이하 저온에서 P의 고농도 도핑은 4H SiC 단결정 내에 높은 밀도의 결정 결함을 초래하며, 이로 인해 후속되는 어닐링 과정에서 비정질화 및/또는 폴리타입을 형성하는 문제점이 발생한다.
이와 같은, 종래의 n채널 SiC MOSFET에서 낮은 결함 밀도 및 낮은 저항을 달성하기 위하여 다양한 이온주입 공정에 대한 개선이 이루어지고 있다.
그러나, p웰/n+소오스 형성을 위해 억셉터 및 도너로 작용하는 이종(異種)의 도펀트를 이중 주입하여 제조되는 DMOS(Double Implanted Metal-Oxide-Semiconductor) FET에서는 요구하는 전기적 특성을 달성하기 위한 연구가 부족한 실정이다.
또한, 종래의 SiC MOSFET은 탄화규소(SiC) 기판 상에 탄화규소 에피층을 형성한 후 이온 주입을 통해 필요한 영역을 형성하는 방식으로 제작된다. 이와 같은 통상의 LMOSFET 제조 공정은 고가의 에피층 형성 공정을 별도로 진행하여야 하고, N- 기판 상에 P-에피층을 형성하는 경우 기판으로의 누설전류가 크다는 단점을 갖는다.
한국 등록특허공보 제1369577호 (2014.03.04)
본 발명은 전기적 특성이 우수한 SiC 기반의 반도체 소자 및 이를 포함하는 금속 산화물 전계효과 트랜지스터를 제공하는 것을 목적으로 한다.
또한, 본 발명은 절연 또는 반절연 기판에서의 SiC 반도체 소자 제조 방법을 제공하는 것을 목적으로 한다.
또한, 본 발명의 에피택셜층을 구비하지 않는 SiC 반도체 소자를 제공하는 것을 목적으로 한다.
또한, 본 발명은 이온 주입 공정에 의해 SiC 반도체 소자의 제조 방법을 제공하는 것을 목적으로 한다.
본 발명의 일측면에 따른 SiC 반도체 소자는, 절연 또는 반절연성 6H-SiC 기판; 상기 6H-SiC 기판 내부에 형성된 복수의 반도체 영역들; 및 상기 6H-SiC 기판 상에 형성되며, 상기 복수의 반도체 영역들을 전기적으로 연결하기 위한 전극들을 포함한다. 이 때, 상기 6H-SiC 기판은 비저항이 105 Ωcm 이상이거나 105~109 Ωcm인 것이 바람직하다.
또한, 상기 6H-SiC 기판은 단일의 SiC 단결정 몸체이고, 상기 기판 내부 또는 상기 기판 표면 상에 에피택셜층을 포함하지 않는 것이 바람직하다.
본 발명에서 상기 복수의 반도체 영역들은 소오스 영역 및 드레인 영역을 포함하고, 상기 복수의 반도체 영역들은 SiC 기판 표면에 대하여 실질적으로 평행하게 배열된 횡방향 금속 산화막 전계효과 트랜지스터일 수 있다.
본 발명에서 상기 p 웰 영역은 상기 소오스 영역과 및 상기 드레인 영역 하단으로 연장되어 상기 소오스 영역 및 상기 드레인 영역과 접합을 형성한다. 상기 소오스 영역은 n+ 소오스 영역 및 p+ 소오스 영역을 포함한다.
본 발명의 또 다른 측면에 따르면, 소오스 영역, 드레인 영역 및 p 웰 영역을 포함하는 복수의 반도체 영역과 전기적 비저항이 105 Ωcm 이상인 반절연 영역을 포함하는 단일의 단결정 6H-SiC 기판; 및 상기 6H-SiC 기판 상에 형성된 소오스 전극, 드레인 전극 및 게이트 전극을 포함하는 금속 산화물 전계효과 트랜지스터가 제공된다.
이 때, 상기 소오스 영역 및 상기 드레인 영역은 p 웰 영역과 접합면을 형성하고, 상기 복수의 반도체 영역은 횡방향으로 배열된다.
또한, 본 발명은, 절연 또는 반절연성 6H-SiC 기판을 제공하는 단계; 상기 6H-SiC 기판 내부에 도펀트를 주입하여 복수의 반도체 영역들을 형성하는 단계; 및 상기 6H-SiC 기판 상의 상기 복수의 도핑 영역을 전기적으로 연결하기 위한 전극을 형성하는 단계를 포함하는 SiC 반도체 소자의 제조 방법이 제공된다.
이 때, 상기 복수의 반도체 영역은 소오스 영역, p 웰 영역 및 드레인 영역을 포함하고, 상기 복수의 반도체 영역을 형성하는 단계는, 제2 도전형의 도펀트를 이온 주입하여 p 웰 영역을 형성하는 단계; 상기 p 웰 영역 내에 제1 도전형의 도펀트를 주입하여 n+ 소오스 영역을 형성하는 단계; 상기 p 웰 영역 내에 상기 n+ 소오스 영역의 일측에 제2 도전형의 도펀트를 주입하여 p+ 소오스 영역을 형성하는 단계 및 제1 도전형의 도펀트를 주입하여 드레인 영역을 형성하는 단계를 포함할 수 있다.
이 때, 상기 n+ 소오스 영역과 드레인 영역은 하나의 이온 주입 공정으로 형성될 수 있다.
본 발명의 일 실시예에 따르면, 상기 소오스 영역의 이온 주입 깊이는 100~300 nm, 상기 p 웰 영역의 이온 주입 깊이는 300 ~ 1000 nm인 것이 바람직하다.
이 때, 상기 p 웰 영역의 도펀트 농도는 1016 ~ 1018/cm3인 것이 바람직하다. 또한, 상기 n+ 소오스 영역과 p+ 소오스 영역의 도펀트 농도는 1020~1021/cm3인 것이 바람직하다.
본 발명의 일측면에 따르면, SiC 소자는 절연 또는 반절연 6H-SiC 기판 상에 고농도의 반도체 영역을 형성함으로써. 우수한 전기적 특성을 나타낸다.
또한, 본 발명의 다른 측면에 따르면, SiC 기판 상에 에피택셜층을 형성하는 공정을 수행하지 않으며, 이에 따라 이온 주입 공정만으로 필요한 반도체 영역의 형성이 가능하게 되며, 공정 비용의 대폭적인 절감이 가능하다.
도 1은 본 발명의 일 실시예에 따른 금속 산화막 전계효과 트랜지스터의 단면 구조를 나타낸 도면이다.
도 2는 본 발명의 실시예 및 비교예에 따른 전계 효과 이동도 및 게이트 누설 전류 특성을 나타낸 그래프이다.
도 3은 본 발명의 실시예 및 비교예에 따른 드레인 전류 측정 결과를 나타낸 그래프이다.
도 4는 본 발명의 실시예 및 비교예에 따른 벌크 SIMS 결과를 나타낸다.
본 발명은 SiC 기판으로서 절연 또는 반절연의 6H-SiC 기판을 사용하는 것을 특징으로 한다.
또한, 본 발명에서 상기 절연 또는 반절연 기판은 비저항이 105 Ωcm 이상을 갖는다. 보다 구체적으로, 본 발명에서 절연 기판이란 1010 Ωcm 이상의 비저항을 갖는 것을 말한다. 또한 반절연 기판은 105~109 Ωcm 범위의 비저항을 갖는 것을 말한다. 기판의 저항은 SiC 단결정 성장시 불순물의 함량을 제어함으로써 조절될 수 있다. 통상적으로 의도하지 않은 불순물을 포함하는 순수한 SiC 단결정이 본 발명의 SiC 기판으로 사용될 수 있다. 물론, 본 발명에서 상기 절연 또는 반절연 기판은 전술한 저항 조건을 만족하되 의도된 불순물을 포함할 수 있음은 물론이다.
본 발명의 SiC 반도체 소자는 전술한 6H-SiC 기판의 내부에 이온 주입에 의해 형성되는 복수의 반도체 영역들을 포함하여 구성된다. 바꾸어 말하면, 본 발명은 통상적인 에피택셜층을 이용하여 반도체 영역을 구현하지 않는다.
도 1은 본 발명의 일 실시예에 따라 구현된 SiC 반도체 소자를 예시적으로 도시하고 있다.
도 1의 소자는 이중 주입 금속 산화물 반도체 전계 효과 트랜지스터(DMOSFET; 100)를 예시하고 있다. 그러나, 본 발명에 개시되는 기술 사상에 따라 다른 반도체 소자 예컨대 CMOS 등과 같은 반도체 소자를 구현하는 데에 아무런 어려움이 없다는 것은 당업자라면 누구나 알 수 있을 것이다.
도 1의 소자는 6H-SiC 기판(110) 내부에 형성된 복수의 반도체 영역과 반절연 영역(112)을 구비하고 있다.
본 실시예에서 상기 6H-SiC 기판은 비저항이 105~109 Ωcm 인 반절연 기판 또는 비저항이 1010 Ωcm인 절연 기판이 사용될 수 있다. 따라서, 상기 기판 내의 반절연 영역(112)의 전기 저항은 기판 고유의 저항 수준으로 유지된다.
본 발명에서 상기 복수의 반도체 영역들은 6H-SiC 기판 내부에 형성된다. 즉, 상기 6H-SiC 기판은 단일의 단결정 몸체(single crystal body)로 구성될 수 있다. 바람직하게는 6H-SiC 기판은 SiC 단결정 웨이퍼로 구현될 수 있으며, 반도체 영역의 형성을 위하여 별도의 물질층 예컨대 에피택셜층을 필요로 하지 않는다.
FET 구조의 구현을 위하여 상기 반도체 영역들은 소오스 영역(122, 130), 드레인 영역(150) 및 p 웰 영역(120)을 포함한다. 또한, 본 발명에서 전계효과 트랜지스터를 구성하는 소오스 영역, p 웰 영역 및 드레인 영역 등의 반도체 영역들은 SiC 기판 표면에 대해 횡방향으로 배열되어 있다.
본 발명에서 상기 소오스 영역은 n+ 소오스 영역(130) 및 p+ 소오스 영역(122)을 포함한다. 상기 n+ 소오스 영역(130) 및 드레인 영역(150) 은 제1 도전형의 반도체 영역이고, 상기 p 웰 영역(120)은 상기 제1 도전형과는 상이한 제2 도전형의 반도체 영역이다. 예시적으로 상기 소오스 및 드레인은 각각 n형 반도체 영역으로 구현되고, 상기 p 웰 영역은 p형 반도체 영역으로 구현될 수 있다.
도시된 바와 같이, 상기 소오스 영역(130) 및 상기 드레인 영역(150)은 p 웰(120) 내에 형성되어 p 웰 영역(120)과 접합면(junction)을 형성하고 있다. 또한, 상기 p+ 소오스 영역(122)은 상기 n+ 소오스 영역(130)과 상기 p 웰 영역(120)을 등전위로 유지하기 위한 제2 도전형의 고농도 도핑 영역으로 구현된다.
상기 소오스 영역(122, 130) 및 상기 드레인 영역(150) 상에는 각각 소오스 전극(132)과 드레인 전극(152)이 배치되어 있다.
또한, 상기 6H-SiC 기판(110) 상에는 게이트 산화막(160)이 형성되는데, 게이트 전극(170)과 상기 6H-SiC 기판(110) 사이에 상기 절연막(160)을 개재하여 게이트 전극(170)이 배치된다.
이하에서는 본 발명의 SiC LMOSFET의 동작을 설명한다. 게이트(170)에 일정한 값 이상의 양의 전압이 인가되면 게이트 절연막(160) 하단 p 웰 영역(120)에 음의 전하가 모여 전류가 흘러갈 수 있는 채널 영역이 형성된다. 드레인 전극(152)에 양의 전압이 인가되면 n+ 소오스 영역(130)에서 드레인 영역(150)으로 전류가 흘러가게 된다.
상술한 본 발명의 SiC DMOSFET은 다음과 같은 장점을 갖는다. 먼저, 절연 또는 반절연 6H-SiC 기판을 사용함으로써, 종래의 n- SiC 기판 상에 형성된 DMOSFET과 절연 또는 반절연 4H-SiC 기판에 형성된 DMOSFET에 비해 우수한 전기적 특성을 나타낸다.
이하 도면을 참조하여 본 발명의 일실시예에 따른 SiC LMOSFET의 제조 방법을 설명한다.
우선, 6H-SiC 기판(110) 상에 p 웰 영역을 형성한다. 이 때 주입되는 도펀트는 예컨대 Al 이온을 사용할 수 있고, 이온 주입에 의해 형성되는 영역의 도펀트 농도는 바람직하게 1016 ~ 1018/cm3 범위 내이며, 보다 바람직하게 1017/cm3 이다. 또한, 본 발명에서 결정 구조의 보호를 위하여 이온 주입은 200℃ 이상의 고온에서 수행되는 것이 바람직하다.
이어서, SiC 기판(110)의 소정 부위를 개구하는 제1 이온 주입 마스크를 형성하고 제1 도전형의 N 이온을 주입하여 n+ 소오스 영역 및 드레인 영역이 형성된다. 도펀트 농도 및 이온 주입 깊이는 각각 1020~1021/cm3 및 100nm~300nm 범위인 것이 바람직하다.
이후, p 웰 영역의 일부를 고농도로 도핑하여 p+ 소오스 영역(122)을 형성하는 공정이 수행될 수 있다. 이 영역(122)은 n+ 소오스 영역과 p 웰 영역을 등전위로 유지한다. 구체적으로는, 제2 이온 주입 마스크를 형성하고, n+ 소오스 영역의 일측의 상기 p 웰 영역 일부에 제2 도전형의 고농도 도핑 영역(p+ 소오스 영역)을 형성한다. 이 때, 도펀트 농도 및 이온 주입 깊이는 각각 1020~1021/cm3 및 100nm~300nm 범위인 것이 바람직하다.
이상과 같이, 이온 주입 공정들에서 주입된 이온의 전기적 활성화를 위하여 고온에서 열처리를 수행한다. 열처리 온도 및 시간은 적절히 선택될 수 있다. 예시적으로 1600~1800℃의 온도에서 10분~1시간 범위 내의 열처리가 수행될 수 있다.
이상 설명한 이온 주입 공정은 본 발명의 일실시예를 예시하는 것이다. 이와 달리, 각 이온 주입 공정의 순서나 이온 주입 조건이 용이하게 변경될 수 있음은 이 기술 분야의 당업자라면 누구나 알 수 있을 것이다.
이어서, 복수의 반도체 영역이 형성된 상기 6H-SiC 기판(110) 표면에 산화막을 형성한다. 산화막은 이 분야에서 널리 알려진 전형적인 열산화 기법을 통해 수행될 수 있다. 물론, 이와 달리 상기 산화막은 증착 공정에 의해 수행될 수도 있을 것이다.
게이트 산화막은 바람직하게는 건식 O2 분위기에서 게이트 산화막을 형성한 후, 습식 분위기에서 발열 재산화(Pyrogenic Re-oxidation; PR)을 실시하였다 (산화막 두께 ~ 57nm). 열적 게이트 산화막을 형성한 후, NO 후산화 어닐링(Post-Oxidation Annealing; POA) 처리를 수행하는 것이 바람직하다.
다음으로, 상기 산화막 상에 소오스 및 드레인 전극의 형성을 위하여 소정 부위를 개구하는 식각 마스크를 형성한다. 상기 식각 마스크는 통상의 포토레지스트 패턴에 의해 구현될 수 있다. 예컨대, 포토레지스트의 도포 및 현상을 포함하는 포토리소그래피 기법에 의해 형성될 수 있다. 이어서, 식각 마스크를 이용하여 노출된 하부의 산화막을 식각하여 게이트 산화막(160)을 형성한다. 본 발명에서 식각 공정은 통상의 건식 또는 습식 식각법에 의해 수행될 수 있다.
이어서, 식각 마스크를 제거한 후에 개구부를 충진하는 도전성 금속층을 형성한다. 구체적으로, 도전성 금속층을 패터닝하여 소오스 전극(132) 및 드레인(152) 전극을 형성한다. 금속층의 패터닝은 통상의 포토리소그래피 공정에 의하여 포토레지스트 패턴을 형성하고 이를 식각마스크로 사용하여 수행될 수 있다. 전극은 소오스 및 드레인 영역과 오믹 접촉을 형성하도록 적절히 열처리된다. 예컨대, 열처리 조건은 900~1100℃의 온도와 30초~90초의 열처리 시간 내에서 수행될 수 있다. 이 때, 소오스 전극(132)은 n+ 소오스 영역(130) 및 p+ 소오스 영역(122)과 오믹 접촉을 형성하게 된다.
이어서, 게이트 산화막 상부에 게이트(170)가 형성된다. 게이트는 고농도 도핑된 폴리실리콘(poly-Si) 또는 Ti, Ni과 같은 도전성 금속에 의해 구현될 수 있다. 전술한 바와 같이, 게이트(170)는 포토리소그래피를 이용한 패터닝 공정에 의해 형성될 수 있다.
추가적으로, 각 전극이 형성된 SiC 기판 상에 패시베이션층이 형성될 수 있다. 형성된 패시베이션층은 패터닝되어 각 전극과 연결하기 위한 비아(via)가 형성되고, 패드 형성을 위한 패드 금속층이 형성될 수 있다. 패드 금속층의 패터닝에 의해 각 전극의 패드가 형성될 수 있다.
실시예
실시예 1
축상 바나듐 도핑된 반절연 6H-SiC 기판(on-axis V doped semi-insulating substrate)을 사용하여 MOSFET 테스트 구조(VDSI)를 제조하였다. MOSFET 테스트 구조는 하기의 순서에 따라 제조하였다.
우선, 6H-SiC 기판 상에 p-well, n+ 소오스 영역 및 p+ 소오스 영역을 형성하였다. 각 영역은 773K에서 Al 또는 N 이온을 주입함으로써 형성하였다. 소오스 및 드레인 영역은 웨이퍼 표면으로부터 0.2㎛의 깊이까지 도핑농도 1020/cm3가 유지되도록 Al+와 N+ 박스형 프로파일(box profile)의 이온 주입으로 형성되었다. p 웰 영역은 도핑농도 1017/cm3, 깊이 0.5 ㎛까지 Al+의 박스형 프로파일로 이온 주입하여 형성된다. 모든 이온 주입 공정은 SiC용 이온 주입기(IMPHEAT, Nissin ion equipment Ltd., Japan)을 사용하여 500 ℃에서 수행되었다. 주입 후 어닐링은 Ar 분위기에서 1700 ℃에서 60분 동안 수행되었다.
게이트 산화막은 건식 O2 분위기에서 1150℃에서 3시간 동안 게이트 산화막을 형성한 후, 습식 분위기에서 동일 온도에서 2시간 동안 Pyrogenic Re-oxidation(PR)을 실시하였다(산화막 두께 ~ 57nm). 열적 게이트 산화막 형성 후, 1175 ℃에서 3시간 동안 통상의 NO Post-Oxidation Annealing(POA) 처리를 수행하였다. 이후 게이트 전극용으로 저저항 폴리실리콘을 형성한다. 소스와 드레인 영역에 오믹접합을 하기 위해서 니켈 두께 30 nm 증착 후 N2 분위기 950℃에서 95초 동안 급속열처리를 진행한 후 200nm 이상의 알루미늄(Al) 또는 금(Au) 패드 전극을 형성한다. 이때 패드 전극의 접촉력을 향상시키기 위해서 타이테니움(Ti) 또는 타이나이트라이드(TiN) adhesion 금속을 사용할 수도 있다.
비교예 1
상기 실시예 1의 6H-SiC 기판 대신 축상 고순도 반절연 4H-SiC 기판을 사용한 것을 제외하고는 동일한 방식으로 샘플(HPSI)을 제조하였다.
비교예 2
상기 실시예 1의 6H-SiC 기판 대신 10㎛ 두께의 에피층을 갖는 n-형 4o 축외 배향된 4H-SiC 기판을 사용한 것을 제외하고는 동일한 방식으로 샘플(n-epi)을 제조하였다.
실험예
도 2는 상기 실시예 1, 비교예 1 및 비교예 2의 샘플에 대해 측정된 전계 효과 이동도 및 게이트 누설 전류 특성을 도시한다. 전계효과이동도의 측정조건은 게이트 전압범위 0 ~ 55 V, 소스는 접지상태이고 드레인 전압은 0.1 V이고 게이트 누설전류 측정조건은 게이트 전압범위 0 ~ 55 V, 소스와 드레인은 접지상태이다. 이때 게이트 산화막의 전계(electric field)는 게이트 전압을 게이트 산화막의 물리적 두께로 나눈 값이다. 도 2(a)에서 비교예 1 및 2 샘플의 이동도는 각각 18.5, 17.7 cm2 V-1S-1이었다. 비교예 2 기판의 값과 비교할 때, 비교예 1 기판을 사용하는 경우 이동도의 5 %가 향상되었다. 나아가, 실시예 1의 경우 이동도는 45 cm2 V-1S-1에서 최고점을 나타낸다. 또한, 도 2(b)는 실시예 1 샘플의 게이트 누설 전류 density가 다른 것보다 높은 게이트 전압에서 가장 낮다는 것을 보여준다.
도 3은 실시예 1, 비교예 1 및 비교예 2의 샘플에 대해 측정된 드레인 전류를 도시한다. 드레인 전류 측정조건은 게이트 전압범위 0 ~ 55 V, 소스는 접지상태이고 드레인 전압은 0.1 V이다. 실시예 1, 비교예 1 및 비교예 2의 임계 전압(Vth)은 각각 17.5, 11.1 및 12.5V이다. 실시예 1의 경우 게이트 전압의 함수로서 V1과 V2에서 이동성 성분의 차이가 있었다.
실시예 1 및 비교예 1의 경우, 에피층이 없음에도 불구하고 축상 표면을 사용하여 높은 이동도가 얻어지므로 SiO2/SiC 인터페이스는 축상 표면을 사용하면 도움이 되는 것으로 여겨진다. 또한, 실시예 1 샘플의 이동도는 비교예 1 샘플의 이동도보다 약 2.5배 이상 더 높다. 벌크 SIMS 결과(도 4)는 실시예 1(VDSI)에 대한 불순물(V, B, Al, N)의 농도가 비교예 1(HPSI)보다 훨씬 높음을 보여준다 (여기서 DL은 검출한계(Detection limit)를 의미함). 계면 층은 산화물/VDSI 기판 계면에서 반응하여 계면 층을 화학적으로 안정화시킬 수 있는 열적 산화 공정 중에 화합물을 형성할 것으로 기대된다.
110 : 6H-SiC 기판 112 : 반절연 영역
120 : p 웰 영역 122 : p+ 소오스 영역
130 : n+ 소오스 영역 132: 소오스 전극
150 : 드레인 영역 152 : 드레인 전극
160 : 게이트 산화막 170 : 게이트 전극

Claims (20)

  1. 축상 바나듐 도핑되고 전기저항이 105~109 Ωcm인 단일의 SiC 단결정 몸체로 된 반절연성 6H-SiC 기판;
    상기 6H-SiC 기판 내부에 형성된 소오스 영역, p 웰 영역 및 드레인 영역을 포함하는 복수의 반도체 영역들; 및
    상기 6H-SiC 기판 상에 형성되며, 상기 복수의 반도체 영역들을 전기적으로 연결하기 위한 전극들을 포함하고,
    상기 전극은 상기 p 웰 영역 상의 산화막 위에 형성되는 게이트 전극을 포함하는 것을 특징으로 하는 SiC 반도체 소자.
  2. 삭제
  3. 삭제
  4. 삭제
  5. 제1항에 있어서,
    상기 복수의 반도체 영역들은 6H-SiC 기판 표면에 대하여 실질적으로 평행하게 배열된 것을 특징으로 하는 SiC 반도체 소자.
  6. 제1항에 있어서,
    상기 p 웰 영역은 상기 소오스 영역 및 상기 드레인 영역 하단으로 연장되어 상기 소오스 영역 및 상기 드레인 영역과 접합을 형성하는 것을 특징으로 하는 SiC 반도체 소자.
  7. 제1항에 있어서,
    상기 소오스 영역은 n+ 소오스 영역 및 p+ 소오스 영역을 포함하는 것을 특징으로 하는 SiC 반도체 소자.
  8. 제7항에 있어서,
    상기 n+, p+ 소오스 영역의 도펀트 농도는 1020~1021/cm3이고 깊이는 100nm~300nm 범위를 특징으로 하는 SiC 반도체 소자.
  9. 제1항에 있어서,
    상기 p 웰 영역의 도펀트 농도는 1016 ~ 1018/cm3 이고 깊이는 300~1000 nm 범위인 것을 특징으로 하는 SiC 반도체 소자.
  10. 삭제
  11. 제1항에 있어서,
    상기 반도체 소자는 MOSFET 또는 CMOS인 것을 특징으로 하는 SiC 반도체 소자.
  12. 내부에 소오스 영역, 드레인 영역 및 p 웰 영역을 포함하는 복수의 반도체 영역과 비 저항이 105 Ωcm 이상인 반절연 영역을 포함하고, 축상 바나듐 도핑되고 전기저항이 105~109 Ωcm인 단일의 SiC 단결정 몸체로 된 6H-SiC 기판; 및
    상기 6H-SiC 기판 상에 형성된 소오스 전극, 드레인 전극 및 게이트 전극을 포함하고,
    상기 게이트 전극은 상기 p 웰 영역 상의 산화막 위에 형성되는 것을 특징으로 하는 금속 산화물 전계효과 트랜지스터.
  13. 제12항에 있어서,
    상기 소오스 영역 및 상기 드레인 영역은 p 웰 영역과 접합면을 형성하고,
    상기 복수의 반도체 영역은 횡방향으로 배열되는 것을 특징으로 하는 금속 산화물 전계효과 트랜지스터.
  14. 축상 바나듐 도핑되고 전기저항이 105~109 Ωcm인 단일의 SiC 단결정 몸체로 된 반절연성 6H-SiC 기판을 제공하는 단계;
    상기 6H-SiC 기판 내부에 도펀트를 주입하여 소오스 영역, p 웰 영역 및 드레인 영역을 포함하는 복수의 반도체 영역들을 형성하는 단계;
    상기 6H-SiC 기판 표면에 산화막을 형성하는 단계;
    상기 산화막을 패터닝하여 게이트 산화막을 형성하는 단계; 및
    상기 6H-SiC 기판 상의 상기 복수의 도핑 영역을 전기적으로 연결하기 위한 전극을 형성하는 단계를 포함하고,
    상기 전극은 상기 p 웰 영역 상의 상기 게이트 산화막 위에 형성되는 게이트 전극을 포함하고,
    상기 산화막 형성 단계는 열 산화막을 형성한 후 NO 후산화 어닐링하는 단계를 포함하는 것을 특징으로 하는 SiC 반도체 소자의 제조 방법.
  15. 제14항에 있어서,
    상기 복수의 반도체 영역을 형성하는 단계는,
    제2 도전형의 도펀트를 이온 주입하여 p 웰 영역을 형성하는 단계;
    상기 p 웰 영역 내에 제1 도전형의 도펀트를 주입하여 n+ 소오스 영역을 형성하는 단계;
    상기 p 웰 영역 내에 상기 n+ 소오스 영역의 일측에 제2 도전형의 도펀트를 주입하여 p+ 소오스 영역을 형성하는 단계; 및
    제1 도전형의 도펀트를 주입하여 드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 SiC 반도체 소자의 제조 방법.
  16. 제15항에 있어서,
    상기 n+ 소오스 영역과 드레인 영역은 하나의 이온 주입 공정으로 형성되는 것을 특징으로 하는 SiC 반도체 소자의 제조 방법.
  17. 제15항에 있어서,
    상기 p 웰 영역의 이온 주입 깊이는 300~1000 nm인 것을 특징으로 하는 SiC 반도체 소자의 제조 방법.
  18. 제15항에 있어서,
    상기 소오스와 드레인 영역의 이온 주입 깊이는 100~300 nm인 것을 특징으로 하는 SiC 반도체 소자의 제조 방법.
  19. 제15항에 있어서,
    상기 p 웰 영역의 도펀트 농도는 1016 ~ 1018/cm3인 것을 특징으로 하는 SiC 반도체 소자의 제조 방법.
  20. 제15항에 있어서,
    상기 n+ 소오스 및 드레인 영역과 p+ 소오스의 도펀트 농도는 1020~1021/cm3인 것을 특징으로 하는 SiC반도체 소자의 제조 방법.
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