CN104465765A - 半导体装置及其制造方法 - Google Patents

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Abstract

实施方式的半导体装置具备：第1导电型的SiC的第1区域；第1导电型的杂质浓度比第1区域低的第1导电型的SiC的第2区域；被第1区域与第2区域夹持的第2导电型的第3区域；设置在第1、第2以及第3区域表面且第3区域上的膜厚比第2区域上的膜厚厚的Si层；设置在Si层上的栅极绝缘膜；以及设置在栅极绝缘膜上的栅极电极。

Description

半导体装置及其制造方法
相关申请的交叉引用
本申请享受以2013年9月20日提出的日本专利申请2013-195113号为基础申请的优先权。本申请通过参照该基础申请而包括基础申请的全部内容。
技术领域
实施方式一般涉及半导体装置及其制造方法。
背景技术
作为下一代的功率半导体设备用的材料，期待着SiC(碳化硅)。SiC与Si(硅)相比，具有带隙为3倍、破坏电场强度为约10倍、以及热传导率为约3倍的优良的物性。若利用该特性则能够实现低损失且能够高温动作的功率半导体设备。
另一方面，使用了SiC的MOSFET或者IGBT中存在因沟道电阻高而导通电阻变高的问题。
发明内容
本发明要解决的课题在于提供能够减小导通电阻的半导体装置。
实施方式的半导体装置具备：第1导电型的SiC的第1区域；第1导电型的SiC的第2区域，第1导电型的杂质浓度比第1区域低；第2导电型的SiC的第3区域，被第1区域与第2区域夹持；Si层，设置在第1、第2以及第3区域表面，第3区域上的膜厚比第2区域上的膜厚厚；栅极绝缘膜，设置在Si层上；以及栅极电极，设置在栅极绝缘膜上。
通过上述结构，可提供能够减小导通电阻的半导体装置。
附图说明
图1是表示第1实施方式的半导体装置的示意截面图。
图2是第1实施方式的半导体装置的沟道区域附近的放大示意图。
图3是第1实施方式的作用以及效果的说明图。
图4是第1实施方式的作用以及效果的说明图。
图5是第1实施方式的作用以及效果的说明图。
图6是第1实施方式的作用以及效果的说明图。
图7是第1实施方式的作用以及效果的说明图。
图8是第1实施方式的作用以及效果的说明图。
图9是第1实施方式的作用以及效果的说明图。
图10是表示第1实施方式的半导体装置的制造方法的示意截面图。
图11是表示第1实施方式的半导体装置的制造方法的示意截面图。
图12是表示第1实施方式的半导体装置的制造方法的示意截面图。
图13是表示第1实施方式的半导体装置的制造方法的示意截面图。
图14是表示第1实施方式的半导体装置的制造方法的示意截面图。
图15是表示第1实施方式的半导体装置的制造方法的示意截面图。
图16是表示第1实施方式的半导体装置的制造方法的示意截面图。
图17是表示第1实施方式的半导体装置的制造方法的示意截面图。
图18是表示第1实施方式的半导体装置的制造方法的示意截面图。
图19是表示第2实施方式的半导体装置的示意截面图。
图20是表示第2实施方式的半导体装置的制造方法的示意截面图。
图21是表示第2实施方式的半导体装置的制造方法的示意截面图。
图22是表示第2实施方式的半导体装置的制造方法的示意截面图。
图23是表示第2实施方式的半导体装置的制造方法的示意截面图。
图24是表示第2实施方式的半导体装置的制造方法的示意截面图。
图25是表示第2实施方式的半导体装置的制造方法的示意截面图。
具体实施方式
以下，参照附图说明本发明的实施方式。另外，以下的说明中，对相同的部件等赋予相同的附图标记，对于说明过一次的部件等，适当省略其说明。
此外，以下的说明中，n+、n、n－以及p+、p、p－的标记表示各导电型中的杂质浓度的相对的高低。即n+表示与n相比n型的杂质浓度相对高，n－表示与n相比n型的杂质浓度相对低。此外，p+表示与p相比p型的杂质浓度相对高，p－表示与p相比p型的杂质浓度相对低。另外，有时将n+型、n－型简记为n型，将p+型、p－型简记为p型。
(第1实施方式)
本实施方式的半导体装置具备：第1导电型的SiC的第1区域；第1导电型的SiC的第2区域，第1导电型的杂质浓度比第1区域低；第2导电型的SiC的第3区域，被第1区域与第2区域夹持；Si(硅)层，连续地设置在第1、第2以及第3区域表面，第3区域上的膜厚比第2区域上的膜厚厚；栅极绝缘膜，设置在Si层上；以及栅极电极，设置在栅极绝缘膜上。
图1是表示作为本实施方式的半导体装置的MOSFET的结构的示意截面图。该MOSFET(Metal Oxide Semiconductor Field EffectTransistor)100是通过离子注入来形成p沟道区域和源极区域的双注入MOSFET(DIMOSFET，Double Implantation MOSFET)。
MOSFET100中第1导电型为n型、第2导电型为p型。MOSFET100是以电子为载流子的n沟道型晶体管。此外，MOSFET100是使载流子在半导体基板的表面侧的源极电极与背面侧的漏极电极之间移动的纵型晶体管。
该MOSFET100具备具有第1面和第2面的SiC基板(碳化硅基板)12。图1中，第1面是指图的上侧的面，第2面是指图的下侧的面。该SiC基板12例如是杂质浓度为1×1018cm－3以上且1×1019cm－3以下的、例如将N(氮)作为n型杂质而包含的4H－SiC的SiC基板(n基板)。
第1面例如为Si面、即(0001)面。第1面相对于Si面，例如可以在0.5度以上且8度以下的范围内偏移。第1面也可以为C面、即(000－1)面。
在该SiC基板12的第1面上形成有例如n型杂质的杂质浓度为5×1015以上且2×1016cm－3以下的n型的SiC层即漂移区域(第2区域)14。漂移区域14的膜厚例如为5～20μm左右。
在漂移区域14的一部分表面形成有p型杂质的杂质浓度例如为5×1015cm－3以上且1×1017cm－3以下的p型的SiC区域即p沟道区域(第3区域)16。p沟道区域16的深度例如为0.6μm左右。p沟道区域16作为MOSFET100的沟道区域而发挥功能。
在p沟道区域16的一部分表面形成有n型杂质的杂质浓度例如为1×1018cm－3以上且1×1022cm－3以下的n+型的SiC区域即源极区域(第1区域)18。源极区域18的深度比p沟道区域16的深度浅，例如为0.3μm左右。此外，漂移区域14的n型的杂质浓度比源极区域18的n型的杂质浓度低。
此外，在作为p沟道区域16的一部分表面的源极区域18的侧方形成有例如p型杂质的杂质浓度为1×1018以上且1×1022cm－3以下的p+型的SiC区域即p沟道接触区域20。p沟道接触区域20的深度比p沟道区域16的深度浅，例如为0.3μm左右。
在n+型的源极区域(第1区域)18的表面、n型的漂移区域(第2区域)14的表面、以及p型的p沟道区域(第3区域)16的表面，连续地设有Si(硅)层22。Si层22例如是单晶体或者多晶体。
图2是本实施方式的半导体装置的沟道区域附近的放大示意图。Si层22在p沟道区域(第3区域)16上的膜厚(图2中“t2”)比在漂移区域(第2区域)14上的膜厚(图2中“t1”)厚。
在此，p沟道区域16的Si层22的膜厚(t2)比漂移区域14上的Si层22的膜厚(t1)厚是指，膜厚(t2)的最大值比膜厚(t1)的最小值大。即，Si层22的膜厚不均匀，至少在漂移区域14上存在薄的区域。
并且，在Si层22上设有栅极绝缘膜28。栅极绝缘膜28例如为硅氧化膜。进而，在栅极绝缘膜28上形成有栅极电极30。栅极电极30例如能够采用多晶硅等。
在栅极电极30上形成有例如由SiO2膜形成的层间绝缘膜32。被栅极电极下的源极区域(第1区域)18与漂移区域(第2区域)14夹持的p沟道区域(第3区域)16作为MOSFET100的沟道区域而发挥功能。
并且，具备与源极区域18、以及p沟道接触区域20电连接的导电性的第1电极(源极·p阱共用电极)24。第1电极(源极·p阱共用电极)24例如由Ni(镍)的阻挡金属层24a、和阻挡金属层24a上的Al的金属层24b构成。Ni的阻挡金属层24a和Al的金属层24b也可以通过反应而形成合金。
此外，在SiC基板12的第2面侧形成有导电性的第2电极(漏极电极)36。第2电极(漏极电极)36例如为Ni。
另外，本实施方式中，优选的是，n型杂质例如为N(氮)或P(磷)，但也可以使用As(砷)等。此外，优选的是，p型杂质例如为Al(铝)，但也可以使用B(硼)、Ga(镓)、In(铟)等。
以下，对本实施方式的作用以及效果进行详述。图3至图9是本实施方式的作用以及效果的说明图。
图3与本实施方式不同，是Si层22的膜厚均匀的MOSFET的沟道区域附近的放大示意图。图3中的箭头表示电流路径、即载流子移动的路径。在该情况下，Si层成为载流子流动的沟道。
Si层22与栅极绝缘膜28例如硅氧化膜的界面，和SiC与栅极绝缘膜的界面相比，容易形成品质高的界面。因此，通过将Si层22设置在SiC与栅极绝缘膜28之间，能够抑制半导体/绝缘膜界面处的迁移率的下降等，能够实现低的沟道电阻。例如，SiC为沟道的情况下的迁移率为100cm2/Vs以下，相对于此，Si为沟道的情况下能够期待300cm2/Vs以上的迁移率。
但是，在设置了Si层22的情况下，电子从Si层22流到漂移区域14时，Si层22与漂移区域14之间的Si/SiC界面的存在有可能成为问题。
图4是表示图3的AA截面中的能带构造的图。如图4所示，在Si/SiC界面存在0.5eV的能量势垒。此外，在Si/SiC界面的SiC侧存在耗尽层。因此，电子从Si层22向漂移区域14的流动被抑制，MOSFET的导通电阻有可能增大。
图5是表示将Si层22薄膜化的情况下的作用的图。表示体型SiC以及薄膜Si的能带构造。对于体型SiC以及薄膜Si，都假设n型杂质浓度为1×1016cm－3。
通过因将Si薄膜化而带来的限制效应(日语：閉じ込め効果)，Si的费米能级(Ef)上升。若能够将Si的费米能级(Ef)提高到SiC的费米能级(Ef)，则Si/SiC界面的耗尽层消失，可期待电子容易地从Si层22向漂移区域14流动。
图6是表示Si层22的膜厚和费米能级的变化量的图。横轴为Si层22的膜厚，纵轴为Si的费米能级与导带下端的能量(Ec)之差。纵轴表示由薄膜化带来的费米能级的上升程度。图中表示n型的杂质浓度为1×1015cm－3和1×1016cm－3的情况。
图6中，虚线为费米能级上升程度的目标值。具体来说是SiC的费米能级与Si的导带下端的能量(Ec)之差的目标值。若实现该目标值，则Si的费米能级(Ef)与SiC的费米能级(Ef)会一致。
从图6可知，若Si层22的膜厚成为2nm以下，则Si的费米能级(Ef)与SiC的费米能级(Ef)一致。因此，从减小Si/SiC界面上的导通电阻的观点来看，优选的是在漂移区域(第2区域)14上的Si层22存在膜厚为2nm以下的部分。
本实施方式中，通过Si层22的薄膜化，Si/SiC界面处的电阻减小，能够减小导通电阻。但是，通过将Si层22薄膜化，沟道电阻上升，因此MOSFET的导通电阻有可能增大。
图7是表示在Si层中形成了反型层时的电子浓度的深度依赖性的图。假设在(111)面的Si中电子的面密度为5×1012cm－2的情况。另外，设为不存在Si/SiC的异质界面来进行计算。
从图7可知，从栅极绝缘膜28与Si层的界面起深度2μm附近，存在电子密度的峰值。并且，在深度5nm左右之处存在拐点，在深度10nm处电子密度大致为零。
图8是存在Si/SiC的异质界面的情况下的电子分布和能带构造的说明图。若Si层22的膜厚过薄，则电子的移动受品质差的Si/SiC界面的影响而迁移率下降，沟道电阻有可能上升。
因此，从回避Si/SiC界面的影响的观点来看，优选的是p沟道区域(第3区域)16上的Si层22的膜厚为5nm以上，更优选的是10nm以上。
此外，若在沟道区域浅的部分存在Si/SiC界面，则该界面妨碍强反型状态的能带的弯曲，可能不会有充分的电子被引导到反型层。
图9是表示Si层22的表面电势的深度依赖性的图。使反型层的电子面密度从1×1010cm－2到5×1012cm－2变化来进行计算。另外，设为不存在Si/SiC的异质界面来进行计算。
从图9可知，从与栅极绝缘膜28的界面起深度为5nm以上的位置的电势在强反型状态下不动。因此，认为若使Si层22的膜厚为5nm以上，则能带的弯曲不受品质差的Si/SiC界面的影响，能够实现充分的电子密度。因此，从提高电子密度并减小沟道电阻的观点来看，优选的是p沟道区域(第3区域)16上的Si层22的膜厚为5nm以上。
此外，优选的是p沟道区域(第3区域)16上的Si层22的膜厚为100nm以下。这是因为在p沟道区域(第3区域)16形成的耗尽层的厚度为100nm左右，因此若Si层22的膜厚超过100nm，则有可能不能进行MOSFET动作。
此外，优选的是，在Si层22与栅极绝缘膜28的界面，如图1、图2所示，存在从p沟道区域(第3区域)16朝向漂移区域(第2区域)14的方向、并接近于p沟道区域(第3区域)16及漂移区域(第2区域)14与Si层22的界面的倾斜部分。这是因为，通过将Si层22的膜厚平滑地薄膜化，抑制了沟道电阻的增大。
此外，优选的是，Si层22的膜厚在源极区域(第1区域)18与p沟道区域(第3区域)16的边界部为最大。这是因为在该区域中的沟道电阻的减小在实现MOSFET的导通电阻的减小方面有效。
此外，优选的是，Si层22为i(本征，intrinsic)型或者n型。这是因为，由此沟道的位置从Si/栅极绝缘膜界面离开，迁移率提高。尤其优选的是n型。
根据本实施方式，在SiC与栅极绝缘膜28之间设置Si层22。并且，通过将该Si层22作为沟道，来提高电子的迁移率。进而，通过将Si层22不做成均匀的膜厚、使漂移区域(第2区域)14上的膜厚较薄、使p沟道区域(第3区域)上的膜厚较厚，从而同时实现沟道电阻的减小和Si/SiC界面的电阻的减小。因此，实现导通电阻低的MOSFET。
接着，对本实施方式的半导体装置的制造方法进行说明。
本实施方式的半导体装置的制造方法中，在第1导电型的SiC的第1区域的表面、第1导电型的杂质浓度比第1区域低的第1导电型的SiC的第2区域的表面、以及被第1区域与第2区域夹持的第2导电型的SiC的第3区域的表面形成连续的Si层，以第2区域上的Si层表面露出的方式在Si层上形成掩模件，将掩模件作为掩模将Si层氧化，剥离掩模件，在Si层表面形成栅极绝缘膜，在栅极绝缘膜上形成栅极电极。
图10～图18是表示本实施方式的半导体装置的制造方法的示意截面图。
首先，准备作为n型杂质而含有杂质浓度为5×1018cm－3左右的P(磷)或者N(氮)的、例如厚度为300μm且4H－SiC的低电阻的n型的SiC基板12。
接着，通过外延成长法在SiC基板12的第1面上使漂移区域(第2区域)14外延成长，该漂移区域14是作为n型杂质而例如含有杂质浓度为1×1016cm－3左右的N、厚度为10μm左右的高电阻的n型的SiC层。
然后，通过基于光刻和蚀刻的图案化，形成例如SiO2的第1掩模件42。将该第1掩模件42作为离子注入掩模来使用，将作为p型杂质的Al向漂移区域14离子注入而形成p沟道区域(第3区域)16(图10)。
然后，通过基于光刻和蚀刻的图案化，形成例如SiO2的第2掩模件44。将该第2掩模件44作为离子注入掩模来使用，将作为n型杂质的N向p沟道区域(第3区域)16离子注入，形成源极区域(第1区域)18(图11)。
漂移区域(第2区域)14的n型杂质浓度比源极区域(第1区域)18的n型的杂质浓度低。此外，p型的p沟道区域(第3区域)16被n型的源极区域(第1区域)18与n型的漂移区域(第2区域)14夹持。
然后，通过基于光刻和蚀刻的图案化，形成例如SiO2的第3掩模件46。将该第3掩模件46作为离子注入掩模来使用，将作为p型杂质的Al向p沟道区域(第3区域)16离子注入而形成p沟道接触区域20(图12)。
接着，进行用于p型杂质和n型杂质的活性化的退火。该退火例如将氩(Ar)气作为环境气体来使用，利用加热温度为1600℃、加热时间为30分钟这样的条件。此时，能够实现导入到SiC内部的杂质的活性化，但扩散是微小的。
接着，在n型的源极区域(第1区域)18的表面、n型的漂移区域(第2区域)14的表面、以及p型的p沟道区域(第3区域)16的表面形成连续的Si层22(图13)。
Si层22例如为非晶Si，例如通过CVD(Chemical VaporDeposition，化学气相淀积)法形成。非晶Si的Si层22例如通过退火处理变换为单晶Si或者多晶Si。也可以代替非晶Si，而通过CVD法直接形成单晶Si或者多晶Si。
接着，以n型的漂移区域(第2区域)14上的Si层22表面的一部分露出的方式在Si层22上形成掩模件48(图14)。掩模件48例如为氮化硅膜。
接着，以掩模件48为掩模将Si层22有选择地氧化，形成硅氧化膜50(图15)。该工艺为所谓LOCOS(硅的局部氧化，LocalOxidation of Silicon)工艺。通过将n型的漂移区域(第2区域)14上的Si层22氧化，将该区域的Si层22有选择地薄膜化。优选的是，在n型的漂移区域(第2区域)14上的Si层22，形成膜厚为2nm以下的部分。
另外，在Si层22的氧化时，也可以通过将一部分Si层22完全氧化，使硅氧化膜50的一部分与漂移区域(第2区域)14相接。
接着，例如通过氟酸类的湿蚀刻，剥离硅氧化膜50(图16)。
另外，也可以将硅氧化膜50不剥离而原样留下。在该情况下，形成n型的漂移区域(第2区域)14上的栅极绝缘膜28的膜厚比p沟道区域(第3区域)16上的栅极绝缘膜28的膜厚更厚的MOSFET。因此，能够抑制MOSFET的截断时的栅极漏电流。
接着，在Si层22的表面形成栅极绝缘膜28(图17)。栅极绝缘膜28例如为通过CVD法形成的硅氧化膜。
接着，在栅极绝缘膜28上形成例如多晶硅的栅极电极30。并且，在栅极电极30上形成例如SiO2膜的层间绝缘膜32(图18)。
然后，形成与源极区域18、以及p沟道接触区域20电连接的导电性的第1电极(源极·p阱共用电极)24。第1电极(源极·p阱共用电极)24例如通过Ni(镍)和Al的溅射来形成。在形成第1电极24时，Si层22也可以事先通过蚀刻等而被除去。或者，也可以在将第1电极利用硅化物形成时，将Si层22包括在内进行硅化物化。
接着，在n－SiC基板12的第2面侧形成导电性的第2电极(漏极电极)36。第2电极(漏极电极)36例如通过Ni的溅射来形成。
然后，为了减小第1电极24与第2电极36的接触电阻，进行低温下的退火。退火例如在氩气环境且400℃下进行。
通过以上的制造方法，形成图1所示的MOSFET100。
根据本实施方式的形态，将Si层22的膜厚按每个区域进行最佳化，由此实现导通电阻低的MOSFET。
(第2实施方式)
本实施方式在是沟槽型的纵型晶体管这一点上与第1实施方式不同。对于与第1实施方式重复的内容省略记述。
图19是表示作为本实施方式的半导体装置的MOSFET的结构的示意截面图。MOSFET200的p沟道区域形成在沟槽的侧面。是沟槽型的纵型晶体管。
该MOSFET200具备具有第1面和第2面的SiC基板(碳化硅基板)12。图19中，第1面是指图的上侧的面，第2面是指图的下侧的面。该SiC基板12例如为将杂质浓度为1×1018cm－3以上且1×1019cm－3以下的例如N(氮)作为n型杂质来包含的4H－SiC的SiC基板(n基板)。
第1面例如为Si面、即(0001)面。第1面也可以相对于Si面例如在0.5度以上且8度以下的范围内偏移。第1面也可以为C面、即(000－1)面。
在该SiC基板12的第1面上形成有例如n型杂质的杂质浓度为5×1015以上且2×1016cm－3以下的n型的SiC层即漂移区域(第2区域)14。漂移区域14的膜厚例如为5～20μm左右。
在漂移区域14上，形成有p型杂质的杂质浓度例如为5×1015cm－3以上且1×1017cm－3以下的p型的SiC区域即p沟道区域(第3区域)16。p沟道区域16的深度例如为0.6μm左右。p沟道区域16作为MOSFET200的沟道区域而发挥功能。
在p沟道区域16的一部分表面，形成有n型杂质的杂质浓度例如为1×1018cm－3以上且1×1022cm－3以下的源极区域(第1区域)18。源极区域18的深度比p沟道区域16的深度浅，例如为0.3μm左右。此外，漂移区域14的n型的杂质浓度比源极区域18的n型的杂质浓度低。
此外，在p沟道区域16的一部分表面即源极区域18的侧方，形成有例如p型杂质的杂质浓度为1×1018以上且1×1022cm－3以下的p+型的SiC区域即p沟道接触区域20。p沟道接触区域20的深度比p沟道区域16的深度浅，例如为0.3μm左右。
设有贯通源极区域(第1区域)18以及p沟道区域(第3区域)16并到达漂移区域(第2区域)14的沟槽55。在沟槽55的内面的n+型的源极区域(第1区域)18的表面、n型的漂移区域(第2区域)14的表面、以及p型的p沟道区域(第3区域)16的表面，连续地设有Si(硅)层22。Si层22例如为单晶体或者多晶体。
并且，Si层22的p沟道区域(第3区域)16上的膜厚比漂移区域(第2区域)14上的膜厚厚。
在此，p沟道区域16的Si层22的膜厚比漂移区域14上的Si层22的膜厚厚意味着，膜厚的最大值大于膜厚的最小值。即，Si层22的膜厚并不均匀，至少在漂移区域14上存在薄的区域。
在沟槽55底部的Si层22上设有埋入氧化膜60。该埋入氧化膜60缓和在沟槽底部上的电场集中，提高MOSFET200的可靠性。
并且，在Si层22上设有栅极绝缘膜28。栅极绝缘膜28例如为硅氧化膜。进而，在栅极绝缘膜28上形成有栅极电极30。对于栅极电极30例如能够使用多晶硅等。
在栅极电极30上，形成有例如由SiO2膜形成的层间绝缘膜32。被栅极电极下的源极区域18与漂移区域14夹持的p沟道区域16作为MOSFET200的沟道区域而发挥功能。
并且，具备与源极区域18以及p沟道接触区域20电连接的导电性的第1电极(源极·p阱共用电极)24。第1电极(源极·p阱共用电极)24例如由Ni(镍)的阻挡金属层24a和阻挡金属层24a上的Al的金属层24b构成。Ni的阻挡金属层24a和Al的金属层24b也可以通过反应而形成合金。
此外，在SiC基板12的第2面侧形成有导电性的第2电极(漏极电极)36。第2电极(漏极电极)36例如为Ni。
接着，对本实施方式的半导体装置的制造方法进行说明。
图20～图25是表示本实施方式的半导体装置的制造方法的示意截面图。
首先，准备作为n型杂质而含有杂质浓度为5×1018cm－3左右的P(磷)或者N(氮)的、例如厚度为300μm的4H－SiC的低电阻的n型的SiC基板12。
接着，在SiC基板12的第1面上，通过外延成长法使漂移区域(第2区域)14外延成长，该漂移区域14是作为n型杂质而例如含有杂质浓度为1×1016cm－3左右的N的、厚度为10μm左右的高电阻的n型的SiC层。
然后，将作为p型杂质的Al向漂移区域14离子注入，形成作为p型的SiC区域的p沟道区域(第3区域)16。
然后，通过基于光刻和蚀刻的图案化，形成例如SiO2的掩模件。将该掩模件作为离子注入掩模来使用，将作为n型杂质的N向p沟道区域16离子注入而形成作为第n型的SiC区域的源极区域(第1区域)18。
漂移区域(第2区域)14的n型杂质浓度比源极区域(第1区域)18的n型的杂质浓度低。此外，p型的p沟道区域(第3区域)16被n型的源极区域(第1区域)18和n型的漂移区域(第2区域)14夹持。
然后，通过基于光刻和蚀刻的图案化，形成例如SiO2的掩模件。将该掩模件作为离子注入掩模来使用，将作为p型杂质的Al向p沟道区域(第3区域)16离子注入而形成p沟道接触区域20(图20)。
接着，进行用于p型杂质和n型杂质的活性化的退火。该退火例如将氩(Ar)气作为环境气体来使用，并使用加热温度为1600℃、加热时间为30分钟这样的条件。此时，能够实现向SiC内部导入的杂质的活性化，但扩散是微小的。
接着，以掩模件62为掩模，通过湿蚀刻形成贯通源极区域(第1区域)18以及p沟道区域(第3区域)16并到达漂移区域(第2区域)14的沟槽55(图21)。
接着，在沟槽55内面的n型的源极区域(第1区域)18的表面、n型的漂移区域(第2区域)14的表面、以及p型的p沟道区域(第3区域)16的表面，形成连续的第1Si层22a。第1Si层22a例如为非晶Si，例如通过CVD(Chemical Vapor Deposition)法来形成。然后，向沟槽55埋入硅氧化膜。然后，对硅氧化膜进行蚀刻，形成埋入氧化膜60(图22)。
然后，在第1Si层22a上形成第2Si层22b(图23)。第2Si层22b例如为非晶Si。非晶Si的第1及第2Si层22a、22b例如通过退火处理被变换为单晶Si或者多晶Si、并被一体化而成为Si层22。
并且，对Si层22进行蚀刻而使其仅在沟槽55内残存(图24)。并且，剥离掩模件62。
接着，在Si层22的表面形成栅极绝缘膜28(图25)。栅极绝缘膜28例如为通过CVD法形成的硅氧化膜。
接着，在栅极绝缘膜28上形成例如多晶硅的栅极电极30。并且，在栅极电极30上形成例如SiO2膜的层间绝缘膜32。
然后，形成与源极区域18以及p沟道接触区域20电连接的导电性的第1电极(源极·p阱共用电极)24。第1电极(源极·p阱共用电极)24例如通过Ni(镍)和Al的溅射来形成。在形成第1电极24时，Si层22也可以预先通过蚀刻而被除去。或者，也可以在通过硅化物化来形成第1电极时，将Si层22包括在内而进行硅化物化。
接着，在n－SiC基板12的第2面侧形成导电性的第2电极(漏极电极)36。第2电极(漏极电极)36例如通过Ni的溅射来形成。
然后，为了减小第1电极24与第2电极36的接触电阻，进行低温下的退火。退火例如在氩气环境且400℃下进行。
通过以上的制造方法，形成图19所示的MOSFET200。
根据本实施方式的形态，通过将Si层22的膜厚按每个区域来最佳化，可实现导通电阻低的MOSFET。此外，根据本实施方式，通过做成沟槽型，可实现能够流过大电流的MOSFET。
以上，实施方式中，以4H－SiC的Si面为例进行了说明，但本发明在C面、A面、M面等其他的面方位也可实现。此外，作为碳化硅的结晶构造，以4H－SiC的情况为例进行了说明，但本发明也能够适用于6H－SiC、3C－SiC等其他的结晶构造的碳化硅。
此外，在实施方式中，以将电子作为载流子的n沟道型晶体管为例进行了说明，但也可以将本发明适用于以空穴为载流子的p沟道晶体管。此外，对于MOSFET以外的设备，例如对于纵型IGBT等也能够适用本发明。
此外，在实施方式中，以将Si用于沟道的情况为例进行了说明，但也可以代替Si而使用碳类的材料，例如，石墨烯(grapheme)、纳米管(nanotube)、金刚石。
对本发明的几个实施方式进行了说明，但这些实施方式是作为例来提示的，并没有要限定发明的范围。半导体装置及其制造方法的实施方式能够以其他多种形态实施，在不脱离发明的主旨的范围内能够进行各种省略、置换、变更。这些实施方式及其变形包含于发明的范围及主旨，并且包含于权利要求书中记载的发明及其均等的范围中。

Claims (12)

1.一种半导体装置，其特征在于，具备：
第1导电型的SiC的第1区域；
第1导电型的SiC的第2区域，第1导电型的杂质浓度比所述第1区域低；
第2导电型的SiC的第3区域，被所述第1区域与所述第2区域夹持；
Si层，设置在所述第1区域、所述第2区域以及所述第3区域的表面，所述第3区域上的膜厚大于所述第2区域上的膜厚；
栅极绝缘膜，设置在所述Si层上；以及
栅极电极，设置在所述栅极绝缘膜上。
2.如权利要求1所述的半导体装置，其特征在于，
在所述第2区域上的所述Si层存在膜厚为2nm以下的部分。
3.如权利要求1所述的半导体装置，其特征在于，
在所述第3区域上的所述Si层存在膜厚为5nm以上的部分。
4.如权利要求1所述的半导体装置，其特征在于，
在所述Si层与所述栅极绝缘膜的界面，有接近于所述第3区域及所述第2区域与所述Si层的界面的倾斜部分。
5.如权利要求1所述的半导体装置，其特征在于，
所述Si层为第1导电型。
6.如权利要求1所述的半导体装置，其特征在于，
在所述第3区域上的所述Si层存在膜厚为10nm以上的部分。
7.如权利要求1所述的半导体装置，其特征在于，
所述第3区域上的所述Si层的膜厚为100nm以下。
8.如权利要求1所述的半导体装置，其特征在于，
在所述第1区域与所述第3区域的边界部，所述Si层的膜厚最大。
9.如权利要求1所述的半导体装置，其特征在于，
所述第2区域上的所述栅极绝缘膜的膜厚大于所述第3区域上的所述栅极绝缘膜的膜厚。
10.一种半导体装置的制造方法，其特征在于，
在第1导电型的SiC的第1区域的表面、第1导电型的杂质浓度比所述第1区域低的第1导电型的SiC的第2区域的表面、以及被所述第1区域与所述第2区域夹持的第2导电型的SiC的第3区域的表面，形成Si层；
以所述第2区域上的所述Si层表面的一部分露出的方式在所述Si层上形成掩模件；
以所述掩模件为掩模，将所述Si层氧化；
剥离所述掩模件；
在所述Si层表面形成栅极绝缘膜；
在所述栅极绝缘膜上形成栅极电极。
11.如权利要求10所述的半导体装置的制造方法，其特征在于，
通过将所述Si层氧化，在所述第2区域上的所述Si层形成膜厚为2nm以下的部分。
12.如权利要求10所述的半导体装置的制造方法，其特征在于，
在所述第1区域、所述第2区域以及所述第3区域表面形成的所述Si层的膜厚为5nm以上。
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