JP2015185617A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法 Download PDF

Info

Publication number
JP2015185617A
JP2015185617A JP2014059198A JP2014059198A JP2015185617A JP 2015185617 A JP2015185617 A JP 2015185617A JP 2014059198 A JP2014059198 A JP 2014059198A JP 2014059198 A JP2014059198 A JP 2014059198A JP 2015185617 A JP2015185617 A JP 2015185617A
Authority
JP
Japan
Prior art keywords
sic
region
layer
semiconductor device
metal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2014059198A
Other languages
English (en)
Other versions
JP6242724B2 (ja
Inventor
清水　達雄
Tatsuo Shimizu
達雄 清水
四戸　孝
Takashi Shinohe
孝 四戸
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2014059198A priority Critical patent/JP6242724B2/ja
Priority to EP15153827.9A priority patent/EP2922094A3/en
Priority to US14/619,631 priority patent/US9786740B2/en
Publication of JP2015185617A publication Critical patent/JP2015185617A/ja
Application granted granted Critical
Publication of JP6242724B2 publication Critical patent/JP6242724B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1608—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
    • H01L21/0455—Making n or p doped regions or layers, e.g. using diffusion
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
    • H01L21/0455—Making n or p doped regions or layers, e.g. using diffusion
    • H01L21/046—Making n or p doped regions or layers, e.g. using diffusion using ion implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
    • H01L21/048—Making electrodes
    • H01L21/0485—Ohmic electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
    • H01L21/048—Making electrodes
    • H01L21/0495—Schottky electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0856—Source regions
    • H01L29/0865—Disposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/167—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table further characterised by the doping material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/36—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the concentration or distribution of impurities in the bulk material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/47—Schottky barrier electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
    • H01L29/6606—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
    • H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7803—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device
    • H01L29/7806—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device the other device being a Schottky barrier diode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/872—Schottky diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41766—Source or drain electrodes for field effect devices with at least part of the source or drain electrode having contact below the semiconductor surface, e.g. the source or drain electrode formed at least partially in a groove or with inclusions of conductor inside the semiconductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Recrystallisation Techniques (AREA)
  • Carbon And Carbon Compounds (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

【課題】ｎ型のＳｉＣ領域と、金属との間の障壁を高くする半導体装置を提供する。
【解決手段】実施形態の半導体装置は、ｎ型のＳｉＣ層と、ｎ型のＳｉＣ層に設けられ、Ｈ（水素）、或いはＤ（重水素）を１×１０１８ｃｍ−３以上１×１０２２ｃｍ−３以下含有するＳｉＣ領域と、ＳｉＣ領域上に設けられる金属層と、を備える。
【選択図】図１

Description

本発明の実施形態は、半導体装置およびその製造方法に関する。
次世代の半導体デバイス用の材料としてＳｉＣ（炭化珪素）が期待されている。ＳｉＣはＳｉ（シリコン）と比較して、バンドギャップが３倍、破壊電界強度が約１０倍、熱伝導率が約３倍と優れた物性を有する。この特性を活用すれば高耐圧、低損失かつ高温動作可能な半導体デバイスを実現することができる。
半導体整流素子には、大きく分類してｐ型半導体とｎ型半導体との間のｐｎ接合を用いるＰＩＮダイオードと、半導体と金属との間のショットキー接合を用いるショットキーバリアダイオード（ＳＢＤ）がある。ショットキーバリアダイオードは多数キャリアのみをキャリアとするユニポーラデバイスであるため、ＰＩＮダイオードと比較して高周波領域での動作に適している。
ショットキーバリアダイオードのショットキー障壁高さを利用してドリフト層を空乏化し、オフ時のリーク電流を低減する素子構造が提案されている。空乏層幅を伸ばすためには、半導体と金属との間に高い障壁を形成することが要求される。
特開２００６−３５２０１４号公報
森根他、「４Ｈ−ＳｉＣへのＭｇのイオン注入と注入層の評価」、第６０回応用物理学会春季学術講演会 講演予稿集（２０１３）
本発明が解決しようとする課題は、ｎ型のＳｉＣ領域またはｐ型のＳｉＣ領域と、金属との間の障壁を高くする半導体装置およびその製造方法を提供することにある。
実施形態の半導体装置は、ｎ型のＳｉＣ層と、ｎ型のＳｉＣ層に設けられ、Ｈ（水素）、或いはＤ（重水素）を１×１０１８ｃｍ−３以上１×１０２２ｃｍ−３以下含有するＳｉＣ領域と、ＳｉＣ領域上に設けられる金属層と、を備える。
第１の実施形態の半導体装置の模式断面図。 第１の実施形態の半導体装置の作用を説明する図。 第１の実施形態の半導体装置の作用を説明する図。 第１の実施形態の第１の製造方法において、製造途中の半導体装置の模式断面図。 第１の実施形態の第２の製造方法において、製造途中の半導体装置の模式断面図。 第２の実施形態の半導体装置の模式断面図。 第２の実施形態の半導体装置の作用を説明する図。 第２の実施形態の半導体装置の作用を説明する図。 第２の実施形態の製造方法において、製造途中の半導体装置の模式断面図。 第３の実施形態の半導体装置の模式断面図。 第３の実施形態の製造方法において、製造途中の半導体装置の模式断面図。 第３の実施形態の製造方法において、製造途中の半導体装置の模式断面図。 第３の実施形態の製造方法において、製造途中の半導体装置の模式断面図。 第４の実施形態の半導体装置の模式断面図。 第５の実施形態の半導体装置の模式断面図。 第５の実施形態の製造方法において、製造途中の半導体装置の模式断面図。 第５の実施形態の製造方法において、製造途中の半導体装置の模式断面図。 第６の実施形態の半導体装置の模式断面図。 第６の実施形態の半導体装置のＤＳＢＤダイオード部の平面図。 第６の実施形態の変形例の半導体装置の模式断面図。 第７の実施形態の半導体装置の模式断面図。 第８の実施形態の半導体装置の模式断面図。 第９の実施形態の半導体装置の模式断面図。
以下、図面を参照しつつ本発明の実施形態を説明する。なお、以下の説明では、同一の部材等には同一の符号を付し、一度説明した部材等については適宜その説明を省略する。
また、以下の説明において、ｎ＋、ｎ、ｎ−および、ｐ＋、ｐ、ｐ−の表記は、各導電型における不純物濃度の相対的な高低を表す。すなわちｎ＋はｎよりもｎ型の不純物濃度が相対的に高く、ｎ−はｎよりもｎ型の不純物濃度が相対的に低いことを示す。また、ｐ＋はｐよりもｐ型の不純物濃度が相対的に高く、ｐ−はｐよりもｐ型の不純物濃度が相対的に低いことを示す。なお、ｎ＋型、ｎ−型を単にｎ型、ｐ＋型、ｐ−型を単にｐ型と記載する場合もある。
（第１の実施形態）
本実施形態の半導体装置は、ｎ型のＳｉＣ層と、ｎ型のＳｉＣ層に設けられ、Ｈ（水素）、或いはＤ（重水素）を１×１０１８ｃｍ−３以上１×１０２２ｃｍ−３以下含有するＳｉＣ領域と、ＳｉＣ領域上に設けられる金属層と、を備える。
図１は、本実施形態の半導体装置の模式断面図である。図１は、ｎ型ＳｉＣ半導体と金属とのコンタクト構造を示している。ｎ型のＳｉＣ層１２上にＳｉＣ領域１４、ＳｉＣ領域１４上に金属層１６が設けられる。
ｎ型のＳｉＣ層１２は、例えば、不純物濃度１×１０１５ｃｍ−３以上１×１０１８ｃｍ−３以下の、例えばＮ（窒素）をｎ型不純物として含む４Ｈ−ＳｉＣである。ｎ型のＳｉＣ層１２は、例えば、｛０００１｝面に対しオフ角が０度以上８度以下の主面を備える。
ＳｉＣ領域１４は、Ｈ（水素）、或いはＤ（重水素）（以下、水素の同位体である重水素も含めた概念として、Ｈ（水素）或いはＤ（重水素）を単に「水素」とも記述する）を１×１０１８ｃｍ−３以上１×１０２２ｃｍ−３以下含有する。ＳｉＣ領域中の水素含有量は、例えば、ＳＩＭＳ（Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）で測定することが可能である。水素の含有量を面密度に換算すると、例えば、１×１０１２ｃｍ−２以上１×１０１６ｃｍ−２以下である。
ＳｉＣ領域１４は、金属である。すなわち、金属化したＳｉＣである。ＳｉＣ領域１４の仕事関数が６．０ｅＶ以上であることが、ｎ型のＳｉＣ層１２と金属層１６との間のコンタクトを、高い障壁を備えるショットキーコンタクトとする観点から望ましい。
ＳｉＣ領域１４中の水素は、ＳｉＣのＳｉ（シリコン）サイトにある。例えば、ＳｉＣ領域１４中の水素の８０％以上がＳｉＣのＳｉ（シリコン）サイトにある。ＳｉＣ領域１４中の水素が、ＳｉＣのＳｉ（シリコン）サイトにあるか否かは、例えば、ＸＰＳ（Ｘ−ｒａｙ Ｐｈｏｔｏｅｌｅｃｔｒｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）による測定で判断することが可能である。
ＳｉＣ領域１４の膜厚は、例えば、１ｎｍ以上１μｍ以下である。
金属層１６を形成する材料は、特に、限定されない。金属層１６を形成する材料は、例えば、ＴｉＮ（窒化チタン）、Ｗ（タングステン）、多結晶シリコン、Ａｌ（アルミニウム）、Ｔｉ（チタン）、Ｃｕ（銅）、Ｎｉ（ニッケル）、Ｐｔ（白金）、Ａｕ（金）等である。
以下、本実施形態の作用および効果について説明する。
発明者らによる第１原理計算による検討の結果、ＳｉＣのＳｉ（シリコン）のサイトに、Ｈ（水素）が入ることにより、ＳｉＣが金属化することが明らかになった。さらに、第１原理計算によれば、ＳｉＣの価電子帯上端の真空位置から測定したポテンシャルエネルギーである６．８６ｅＶにほぼ等しい仕事関数を備えることが明らかになった。具体的には、６．０ｅＶ以上であり、例えば、６．２３ｅＶである。
図２および図３は、本実施形態の半導体装置の作用を説明する図である。
図２は、ＳｉＣ領域１４がない場合のｎ型のＳｉＣ層１２と金属層１６とのコンタクトのバンド図である。図３は、ＳｉＣ領域１４がある場合のｐ型のＳｉＣ層１２と金属層１６とのコンタクトのバンド図である。図２（ａ）、図３（ａ）はｎ型のＳｉＣ層１２と金属層１６が接触する前、図２（ｂ）、図３（ｂ）はｎ型のＳｉＣ層１２と金属層１６が接触した後のバンド図である。
図２、図３いずれの場合も、金属層１６として、ＳｉＣのミッドギャップ近傍の仕事関数（φｍ）を有する金属を想定する。具体的には、φｍ＝５．１ｅＶのＮｉ（ニッケル）である。
図２（ａ）に示すように、ｎ型のＳｉＣ層１２の価電子帯上端のポテンシャルエネルギー（Ｅｖ）は６．８６ｅＶ、伝導帯下端のポテンシャルエネルギー（Ｅｃ）は３．６０ｅＶである。ｎ型のＳｉＣ層１２では、フェルミレベル（Ｅｆ）は、伝導帯下端に近い位置にある。
図２（ｂ）に示すように、ｎ型のＳｉＣ層１２と金属層１６とが接触すると、ｎ型のＳｉＣ層１２と金属層１６とのコンタクトは、ショットキー障壁（φＢ）が存在するショットキーコンタクトとなる。
半導体プロセスで適用可能な金属材料の中には、ＳｉＣの価電子帯上端のポテンシャルエネルギー（Ｅｖ）近傍の仕事関数に近い適切な材料がない。このため、ｎ型のＳｉＣ層１２と金属層１６との間のコンタクトを、高い障壁を備えるショットキーコンタクトにすることが困難である。
図３（ａ）に示すように、本実施形態の金属のＳｉＣ領域１４は、ＳｉＣの価電子帯上端のポテンシャルエネルギー（Ｅｖ）近傍の仕事関数（φｍ’）を有する。具体的には、６．０ｅＶ以上であり、例えば、φｍ’＝６．２３ｅＶである。
図３（ｂ）は、ｎ型のＳｉＣ層１２と金属層１６とが、ＳｉＣ領域１４を間に挟んで接触した場合を示す。この場合、ｎ型のＳｉＣ層１２とＳｉＣ領域１４との間は、高いショットキー障壁が存在する状態となる。そして、ＳｉＣ領域１４と金属層１６との間は、ＳｉＣ領域１４がピン止めサイトとなることにより、金属層１６の仕事関数が、みかけ上６．２３ｅＶまで上昇する。したがって、ｎ型のＳｉＣ層１２と金属層１６との間の障壁が極めて高くなり、ｎ型のＳｉＣ層１２と金属層１６との間のコンタクトを、高い障壁を備えるショットキーコンタクトにすることが可能となる。
本実施形態の半導体装置によれば、ｎ型のＳｉＣ層１２の価電子帯上端近傍の仕事関数を有するＳｉＣ領域１４がピン止めサイトとして機能することで、ｎ型のＳｉＣ層１２と金属層１６との間に高い障壁のショットキーコンタクトが実現される。この際、ショットキー障壁は、金属層１６を形成する材料の仕事関数に依存しなくなる。したがって、ｎ型のＳｉＣ層１２と金属層１６との間のコンタクト構造を形成する際に、ショットキー障壁の高さを考慮することなく、その他のデバイス特性または製造プロセスの観点から最適な材料を選択することが可能となる。
上述のように、ＳｉＣ領域１４は、Ｈ（水素）、或いはＤ（重水素）を体積密度で１×１０１８ｃｍ−３以上１×１０２２ｃｍ−３以下含有する。ＳｉＣ領域１４中のＨ（水素）、或いはＤ（重水素）含有量は、１×１０１９ｃｍ−３以上１×１０２１ｃｍ−３以下であることが望ましい。面密度では、例えば、１×１０１３ｃｍ−２以上１×１０１５ｃｍ−２以下であることが望ましい。上記範囲を下回ると、金属化が不十分になるおそれがある。上記範囲を上回ると、結晶の歪が大きくなりすぎるおそれがある。
ＳｉＣ領域１４の膜厚は、例えば、１ｎｍ以上１μｍ以下であることが望ましく、２ｎｍ以上５００ｎｍ以下であることが望ましい。上記範囲を下回ると、ピン止め効果が不十分になるおそれがある。上記範囲を上回ると、製造プロセス上、安定して実現することが困難となる。
なお、本実施形態において、ＳｉＣ領域１４と金属層１６との間の抵抗は、金属層１６を形成する材料の仕事関数に依存せず、低抵抗となる。
また、本実施形態と異なり、ＳｉＣ領域１４を間に介したｐ型のＳｉＣ層と金属層のコンタクトの場合は、ｐ型のＳｉＣ層と金属層との間の障壁が極めて小さくなり、ｐ型のＳｉＣ層と金属層との間のコンタクトを、金属層の仕事関数に関わらず、オーミックコンタクトにすることが可能となる。
次に、本実施形態の半導体装置の第１の製造方法について説明する。図４は、本実施形態の半導体装置の第１の製造方法において、製造途中の半導体装置の模式断面図である。
本実施形態の半導体装置の第１の製造方法は、ｎ型のＳｉＣ層にＨ（水素）、或いはＤ（重水素）とＣ（炭素）をイオン注入し、Ｈ（水素）とＣ（炭素）のイオン注入後に第１の熱処理を行い、第１の熱処理後に、ＳｉＣ層上に金属層を形成する。
まず、最初に、ｎ型のＳｉＣ層１２を準備する（図４（ａ））。ｎ型のＳｉＣ層１２は、例えば、不純物濃度１×１０１５ｃｍ−３以上１×１０１８ｃｍ−３以下の、例えばＮ（窒素）をｎ型不純物として含む４Ｈ−ＳｉＣである。ｎ型のＳｉＣ層１２は、例えば、｛０００１｝面に対しオフ角が０度以上８度以下の主面を備える。
次に、ｎ型のＳｉＣ層１２にＨ（水素）、或いはＤ（重水素）をイオン注入する（図４（ｂ））。Ｈ（水素）、或いはＤ（重水素）のドーズ量は、例えば、１×１０１２ｃｍ−２以上１×１０１６ｃｍ−２以下である。
次に、ｎ型のＳｉＣ層１２にＣ（炭素）をイオン注入する（図４（ｃ））。このイオン注入は、ｎ型のＳｉＣ層１２にＳｉ（シリコン）の欠陥を生成すると共に、Ｃ（炭素）量を過剰にし、ｎ型のＳｉＣ層１２に導入されるＨ（水素）、或いはＤ（重水素）が、ＳｉＣのＳｉ（シリコン）のサイトに入りやすくするために行われる。
次に、Ｈ（水素）、或いはＤ（重水素）を活性化する高温アニール（第１の熱処理）を行う（図４（ｄ））。高温アニールは、例えば、水素ガスとアルゴン（Ａｒ）ガスの混合雰囲気を用いて、加熱温度４００℃以上１６００℃以下、加熱時間１０分以上６０分以下といった条件が用いられる。例えば、加熱温度９００℃で行う。ここで、不活性ガスとしては、Ａｒを用いているが、Ｎ２ガス、Ｈｅガス、Ｎｅガスなどでも良い。特に、Ｈｅガスは、元素半径が小さいため、基板からＨが放出されるのを防ぐ効果がある。
高温アニールの熱処理方法は、特に限定されるものではない。ヒータ加熱、ランプアニール、レーザアニール等任意の方法を適用することが可能である。プロセスコストを低減する観点からはヒータ加熱やランプアニールが望ましい。
高温アニール（第１の熱処理）は、ｎ型のＳｉＣ層１２表面からの水素抜けを防止する観点から、Ｈ（水素）、或いはＤ（重水素）やＨｅ（ヘリウム）を含む雰囲気で行われることが望ましい。高温アニールの際に、表面からＳｉ（シリコン）が雰囲気中に蒸発することを防止するため、アニール前に、例えば、グラファイトを保護層（グラファイトキャップ層）としてｎ型のＳｉＣ層１２表面に形成することが望ましい。
この熱処理により、ｎ型のＳｉＣ層１２のＨ（水素）、或いはＤ（重水素）が活性化されてＳｉＣのＳｉ（シリコン）のサイトに入り、ｎ型のＳｉＣ層１２表面が金属化され、金属のＳｉＣ領域１４が形成される。
ｎ型のＳｉＣ層１２中には、Ｃ（炭素）が過剰に導入されているため、ｎ型のＳｉＣ層１２中のＨ（水素）、或いはＤ（重水素）は、ＳｉＣのＣ（炭素）のサイトよりもＳｉ（シリコン）のサイトに入りやすくなる。
次に、ｎ型のＳｉＣ層１２上に金属層１６を形成する（図４（ｅ））。
その後、先の高温アニール（第１の熱処理）よりも低温の低温アニール（第２の熱処理）を行うことが望ましい。低温アニール（第２の熱処理）は、例えば、アルゴン（Ａｒ）ガスのような不活性ガスを雰囲気ガスとして用いて、加熱温度４００℃以上１０００℃以下といった条件が用いられる。
低温アニールの熱処理方法は、特に限定されるものではない。ヒータ加熱、ランプアニール、レーザアニール等任意の方法を適用することが可能である。プロセスコストを低減する観点からはヒータ加熱やランプアニールが望ましい。
低温アニール（第２の熱処理）により、導入したＨ（水素）、或いはＤ（重水素）が、ＳｉＣ層１４中、特にｎ型のＳｉＣ層１２とＳｉＣ領域１４との界面及び金属層１６とＳｉＣ領域１４との界面、にパイルアップする。これにより、ＳｉＣ領域１４の金属化がさらに進行し、ｎ型のＳｉＣ層１２とＳｉＣ領域１４と障壁の高さを高くすることが可能となる。また、金属層１６とＳｉＣ領域１４とのコンタクト抵抗の低減を図ることが可能となる。
以上の製造方法により、図１に示す構造を有する半導体装置が製造される。
次に、本実施形態の半導体装置の第２の製造方法について説明する。図５は、本実施形態の半導体装置の第２の製造方法において、製造途中の半導体装置の模式断面図である。
本実施形態の半導体装置の第２の製造方法は、ｎ型のＳｉＣ層に第１の熱処理を行い、ｎ型のＳｉＣ層表面近傍の少なくとも一部のＳｉ（シリコン）を蒸発させ、ｎ型のＳｉＣ層に、水素あるいは重水素含有雰囲気で第１の熱処理よりも低温の第２の熱処理を行い、第２の熱処理後にｎ型のＳｉＣ層上に金属層を形成する。
まず、最初に、ｎ型のＳｉＣ層１２を準備する（図５（ａ））。ｎ型のＳｉＣ層１２は、例えば、不純物濃度１×１０１５ｃｍ−３以上１×１０１８ｃｍ−３以下の、例えばＮ（窒素）をｎ型不純物として含む４Ｈ−ＳｉＣである。ｎ型のＳｉＣ層１２は、例えば、｛０００１｝面に対しオフ角が０度以上８度以下の主面を備える。
次に、高温アニール（第１の熱処理）を行う（図５（ｂ））。高温アニールは、例えば、アルゴン（Ａｒ）ガス雰囲気を用いて、加熱温度１０００℃以上１６００℃以下、加熱時間１０分以上６０分以下といった条件が用いられる。例えば、加熱温度１２００℃で行う。ここで、不活性ガスとしては、Ａｒを用いているが、Ｎ２ガス、Ｈｅガス、Ｎｅガスなどでも良い。特に、Ｈｅガスは、元素半径が小さいため、基板からＨが放出されるのを防ぐ効果がある。
この高温アニールにより、ｎ型のＳｉＣ層１２表面のＳｉ（シリコン）を蒸発させ、Ｓｉ（シリコン）欠陥を形成する。ｎ型のＳｉＣ層１２表面の過剰なエッチングを避ける観点から、加熱温度は１２００℃以下であることが望ましい。
また、ｎ型のＳｉＣ層１２表面の過剰なエッチングを避ける観点から、例えば、ＴａＣ（炭化タンタル）／Ｔａ（タンタル）の複合部材の反応室の内面に、固体Ｓｉ（シリコン）ソースを付与した反応炉内で、高温アニールを行うことが可能である。固体Ｓｉ（シリコン）ソースが蒸発して反応炉内がＳｉ雰囲気になることで、ｎ型のＳｉＣ層１２表面の過剰なエッチングが抑制される。つまり、Ｓｉ雰囲気を調整することにより、シリコン欠陥の形成量を調整可能である。
次に、高温アニール（第１の熱処理）よりも低温で、第１の低温アニール（第２の熱処理）を行う（図５（ｃ））。低温アニールは、例えば、水素アニール、重水素アニール等、Ｈ（水素）、或いはＤ（重水素）を含有する雰囲気で行われる。水素ガスまたは重水素ガスと、アルゴンガス等の不活性ガスとの混合雰囲気下で行われてもかまわない。
第１の低温アニールは、例えば、加熱温度４００℃以上１２００℃以下で行われる。例えば、加熱温度９００℃で行う。この第１の低温アニールにより、高温アニールで形成されたＳｉ（シリコン）欠陥、すなわち、Ｓｉ（シリコン）のサイトに水素を導入する。これにより、ｎ型のＳｉＣ層１２表面が金属化され、金属のＳｉＣ領域１４が形成される。
次に、ｎ型のＳｉＣ層１２上に金属層１６を形成する（図５（ｄ））。
その後、先の高温アニール（第１の熱処理）よりも低温の第２の低温アニール（第３の熱処理）を行うことが望ましい。第２の低温アニール（第３の熱処理）は、例えば、アルゴン（Ａｒ）ガスのような不活性ガスを雰囲気ガスとして用いて、加熱温度４００℃以上１０００℃以下といった条件が用いられる。
第２の低温アニール（第３の熱処理）により、導入した水素が、ＳｉＣ領域１４中、特にｎ型のＳｉＣ層１２とＳｉＣ領域１４との界面及び金属層１６とＳｉＣ領域１４との界面、にパイルアップする。これにより、ＳｉＣ領域１４の金属化がさらに進行し、ｎ型のＳｉＣ層１２とＳｉＣ領域１４と障壁の高さを高くすることが可能となる。また、金属層１６とＳｉＣ領域１４とのコンタクト抵抗の低減を図ることが可能となる。
なお、ｎ型のＳｉＣ層１２の表面にＳｉＣ領域１４を形成しない領域を設ける場合には、その領域に、高温アニールの前に、例えば、グラファイトの保護層を設ければよい。
また、高温アニールで形成されたＳｉ（シリコン）欠陥、すなわち、Ｓｉ（シリコン）のサイトに水素を導入するために、第１の低温アニール（第２の熱処理）を、水素プラズマ処理または重水素プラズマ処理で行うことも可能である。言い換えれば、第１の低温アニール（第２の熱処理）のＨ（水素）、或いはＤ（重水素）含有雰囲気が、プラズマＨ、或いはプラズマＤである。この場合、第１の低温アニール（第２の熱処理）が、０℃以上１０００℃以下である。
また、第１の低温アニールを省略し、水素含有雰囲気下の高温アニールのみとし、Ｓｉ（シリコン）の蒸発とＨ（水素）、或いはＤ（重水素）のＳｉサイトへの導入を同時に行うことも可能である。また、高温アニールと第１の低温アニールを連続した熱処理として行うことも可能である。
以上の製造方法により、図１に示す構造の半導体装置が製造される。
以上、本実施形態によれば、金属のＳｉＣ領域を設けることにより、ｎ型のＳｉＣ層と金属層との間に、障壁の高いショットキーコンタクトを実現することが可能である。
（第２の実施形態）
本実施形態の半導体装置は、ｐ型のＳｉＣ層と、ｐ型のＳｉＣ層に設けられ、Ｈ（水素）、或いはＤ（重水素）を１×１０１８ｃｍ−３以上１×１０２２ｃｍ−３以下含有し、Ｈ（水素）、或いはＤ（重水素）がＳｉＣのＣ（炭素）サイトに位置するＳｉＣ領域と、ＳｉＣ領域上に設けられる金属層と、を備える。
図６は、本実施形態の半導体装置の模式断面図である。図６は、ｐ型ＳｉＣ半導体と金属とのコンタクト構造を示している。ｐ型のＳｉＣ層２２上にＳｉＣ領域２４、ＳｉＣ領域２４上に金属層２６が設けられる。
ｐ型のＳｉＣ層２２は、例えば、不純物濃度１×１０１５ｃｍ−３以上１×１０１８ｃｍ−３以下の、例えばＡｌ（アルミニウム）をｐ型不純物として含む４Ｈ−ＳｉＣのＳｉＣ基板である。ｐ型のＳｉＣ層２２は、例えば、｛０００１｝面に対しオフ角が０度以上８度以下の主面を備える。
ＳｉＣ領域２４は、Ｈ（水素）、或いはＤ（重水素）を１×１０１８ｃｍ−３以上１×１０２２ｃｍ−３以下含有する。ＳｉＣ領域中の水素含有量は、例えば、ＳＩＭＳ（Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）で測定することが可能である。水素の含有量を面密度に換算すると、例えば、１×１０１２ｃｍ−２以上１×１０１６ｃｍ−２以下である。
ＳｉＣ領域２４は、金属である。すなわち、金属化したＳｉＣである。ＳｉＣ領域２４の仕事関数が４．０ｅＶ以下であることが、ｐ型のＳｉＣ層２２と金属層２６との間のコンタクトを、高い障壁を備えるショットキーコンタクトとする観点から望ましい。
ＳｉＣ領域２４中のＨ（水素）、或いはＤ（重水素）は、ＳｉＣのＣ（炭素）サイトにある。例えば、ＳｉＣ領域２４中の水素の８０％以上がＳｉＣのＣ（炭素）サイトにある。ＳｉＣ領域２４中の水素が、ＳｉＣのＣ（炭素）サイトにあるか否かは、例えば、ＸＰＳ（Ｘ−ｒａｙ Ｐｈｏｔｏｅｌｅｃｔｒｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）による測定で判断することが可能である。
ＳｉＣ領域２４の膜厚は、例えば、１ｎｍ以上１μｍ以下である。
金属層２６を形成する材料は、特に、限定されない。金属層２６を形成する材料は、例えば、ＴｉＮ（窒化チタン）、Ｗ（タングステン）、多結晶シリコン、Ａｌ（アルミニウム）、Ｔｉ（チタン）、Ｃｕ（銅）、Ｎｉ（ニッケル）、Ｐｔ（白金）、Ａｕ（金）等である。
以下、本実施形態の作用および効果について説明する。
発明者らによる第１原理計算による検討の結果、ＳｉＣのＣ（炭素）のサイトに、水素が入ることにより、ＳｉＣが金属化することが明らかになった。さらに、第１原理計算によれば、ＳｉＣの伝導帯下端の真空位置から測定したポテンシャルエネルギーである３．６０ｅＶにほぼ等しい仕事関数を備えることが明らかになった。具体的には、４．０ｅＶ以下であり、例えば、３．８９ｅＶである。
図７および図８は、本実施形態の半導体装置の作用を説明する図である。
図７は、ＳｉＣ領域２４がない場合のｐ型のＳｉＣ層２２と金属層２６とのコンタクトのバンド図である。図８は、ＳｉＣ領域２４がある場合のｐ型のＳｉＣ層２２と金属層２６とのコンタクトのバンド図である。図７（ａ）、図８（ａ）はｐ型のＳｉＣ層２２と金属層２６が接触する前、図７（ｂ）、図８（ｂ）はｐ型のＳｉＣ層２２と金属層２６が接触した後のバンド図である。
図７、図８いずれの場合も、金属層２６として、ＳｉＣのミッドギャップ近傍の仕事関数（φｍ）を有する金属を想定する。具体的には、φｍ＝５．１ｅＶのＮｉ（ニッケル）である。
図７（ａ）に示すように、ｐ型のＳｉＣ層２２の価電子帯上端のポテンシャルエネルギー（Ｅｖ）は６．８６ｅＶ、伝導帯下端のポテンシャルエネルギー（Ｅｃ）は３．６０ｅＶである。ｐ型のＳｉＣ層２２では、フェルミレベル（Ｅｆ）は、価電子帯上端に近い位置にある。
図７（ｂ）に示すように、ｐ型のＳｉＣ層２２と金属層２６とが接触すると、ｐ型のＳｉＣ層２２と金属層２６とのコンタクトは、ショットキー障壁（φＢ）が存在するショットキーコンタクトとなる。
半導体プロセスで適用可能な金属材料の中には、ＳｉＣの伝導体下端のポテンシャルエネルギー（Ｅｖ）近傍の仕事関数に近い適切な材料がない。このため、ｐ型のＳｉＣ層２２と金属層２６との間のコンタクトを、高い障壁を備えるショットキーコンタクトにすることが困難である。
図８（ａ）に示すように、本実施形態の金属のＳｉＣ領域２４は、ＳｉＣの伝導帯下端のポテンシャルエネルギー（Ｅｃ）近傍の仕事関数（φｍ’）を有する。具体的には、４．０ｅＶ以下であり、例えば、φｍ’＝３．８９ｅＶである。
図８（ｂ）は、ｐ型のＳｉＣ層２２と金属層２６とが、ＳｉＣ領域２４を間に挟んで接触した場合を示す。この場合、ｐ型のＳｉＣ層２２とＳｉＣ領域２４との間は、高いショットキー障壁が存在する状態となる。そして、ＳｉＣ領域２４と金属層２６との間は、ＳｉＣ領域２４がピン止めサイトとなることにより、金属層２６の仕事関数が、みかけ上３．８９ｅＶまで低下する。したがって、ｐ型のＳｉＣ層２２と金属層２６との間の障壁が極めて高くなり、ｐ型のＳｉＣ層２２と金属層２６との間のコンタクトを、高い障壁を備えるショットキーコンタクトにすることが可能となる。
本実施形態の半導体装置によれば、ｐ型のＳｉＣ層２２の伝導帯下端近傍の仕事関数を有するＳｉＣ領域２４がピン止めサイトとして機能することで、ｐ型のＳｉＣ層２２と金属層２６との間に高い障壁のショットキーコンタクトが実現される。この際、ショットキー障壁は、金属層２６を形成する材料の仕事関数に依存しなくなる。したがって、ｐ型のＳｉＣ層２２と金属層２６との間のコンタクト構造を形成する際に、ショットキー障壁の高さを考慮することなく、その他のデバイス特性または製造プロセスの観点から最適な材料を選択することが可能となる。
上述のように、ＳｉＣ領域２４は、Ｈ（水素）を体積密度で１×１０１８ｃｍ−３以上１×１０２２ｃｍ−３以下含有する。ＳｉＣ領域２４中のＨ（水素）含有量は、１×１０１９ｃｍ−３以上１×１０２１ｃｍ−３以下であることが望ましい。面密度では、例えば、１×１０１３ｃｍ−２以上１×１０１５ｃｍ−２以下であることが望ましい。上記範囲を下回ると、金属化が不十分になるおそれがある。上記範囲を上回ると、結晶の歪が大きくなりすぎるおそれがある。
ＳｉＣ領域２４の膜厚は、例えば、１ｎｍ以上１μｍ以下であることが望ましく、２ｎｍ以上５００ｎｍ以下であることが望ましい。上記範囲を下回ると、ピン止め効果が不十分になるおそれがある。上記範囲を上回ると、製造プロセス上、安定して実現することが困難となる。
なお、本実施形態において、ＳｉＣ領域２４と金属層２６との間の抵抗は、金属層２６を形成する材料の仕事関数に依存せず、低抵抗となる。
また、本実施形態と異なり、ＳｉＣ領域２４を介したｎ型のＳｉＣ層と金属層のコンタクトの場合は、ｎ型のＳｉＣ層と金属層との間の障壁が極めて小さくなり、ｎ型のＳｉＣ層と金属層との間のコンタクトを、金属層の仕事関数に関わらず、オーミックコンタクトにすることが可能となる。
次に、本実施形態の半導体装置の製造方法について説明する。図９は、本実施形態の半導体装置の製造方法において、製造途中の半導体装置の模式断面図である。
本実施形態の半導体装置の製造方法は、ｐ型のＳｉＣ層にＨ（水素）、或いはＤ（重水素）とＳｉ（シリコン）をイオン注入し、Ｈ（水素）、或いはＤ（重水素）とＳｉ（シリコン）のイオン注入後に第１の熱処理を行い、第１の熱処理後に、ＳｉＣ層上に金属層を形成する。
まず、最初に、ｐ型のＳｉＣ層２２を準備する（図９（ａ））。ｐ型のＳｉＣ層２２は、例えば、不純物濃度１×１０１５ｃｍ−３以上１×１０１８ｃｍ−３以下の、例えばＡｌ（アルミニウム）をｐ型不純物として含む４Ｈ−ＳｉＣのＳｉＣ基板である。ｐ型のＳｉＣ層２２は、例えば、｛０００１｝面に対しオフ角が０度以上８度以下の主面を備える。
次に、ｐ型のＳｉＣ層２２にＨ（水素）、或いはＤ（重水素）をイオン注入する（図９（ｂ））。Ｈ（水素）のドーズ量は、例えば、１×１０１２ｃｍ−２以上１×１０１６ｃｍ−２以下である。
次に、ｐ型のＳｉＣ層２２にＳｉ（シリコン）をイオン注入する（図９（ｃ））。このイオン注入は、ｐ型のＳｉＣ層２２にＣ（炭素）の欠陥を生成すると共に、Ｓｉ（シリコン）量を過剰にし、ｐ型のＳｉＣ層２２に導入されるＨ（水素）、或いはＤ（重水素）が、ＳｉＣのＣ（炭素）のサイトに入りやすくするために行われる。もっとも、ｐ型のＳｉＣ層２２には、固有のＣ（炭素）欠陥が一定量存在するため、金属のＳｉＣ領域２４を形成する上でＳｉ（シリコン）のイオン注入は、必ずしも必須ではない。
次に、Ｈ（水素）、或いはＤ（重水素）を活性化する高温アニール（第１の熱処理）を行う（図９（ｄ））。高温アニールは、例えば、水素ガスとアルゴン（Ａｒ）ガスの混合雰囲気を用いて、加熱温度４００℃以上１６００℃以下、加熱時間１０分以上６０分以下といった条件が用いられる。
高温アニールの熱処理方法は、特に限定されるものではない。ヒータ加熱、ランプアニール、レーザアニール等任意の方法を適用することが可能である。プロセスコストを低減する観点からはヒータ加熱やランプアニールが望ましい。
高温アニール（第１の熱処理）は、ｐ型のＳｉＣ層２２表面からのＨ（水素）抜けを防止する観点から、Ｈ（水素）、Ｄ（重水素）、或いはＨｅ（ヘリウム）を含む雰囲気で行われることが望ましい。高温アニールの際に、表面からＳｉ（シリコン）が雰囲気中に蒸発することを防止するため、アニール前に、例えば、グラファイトを保護層（グラファイトキャップ層）として形成することが望ましい。
この熱処理により、ｐ型のＳｉＣ層２２のＨ（水素）がＳｉＣのＣ（炭素）のサイトに入り、ｐ型のＳｉＣ層２２表面が金属化され、金属のＳｉＣ領域２４が形成される。
ｐ型のＳｉＣ層２２中には、Ｓｉ（シリコン）が過剰に導入されているため、ｐ型のＳｉＣ層２２中のＨ（水素）、或いはＤ（重水素）は、ＳｉＣのＳｉ（シリコン）のサイトよりもＣ（炭素）のサイトに入りやすくなる。
次に、ｐ型のＳｉＣ層２２上に金属層２６を形成する（図９（ｅ））。
その後、先の高温アニール（第１の熱処理）よりも低温の低温アニール（第２の熱処理）を行うことが望ましい。低温アニール（第２の熱処理）は、例えば、アルゴン（Ａｒ）ガスのような不活性ガスを雰囲気ガスとして用いて、加熱温度４００℃以上１０００℃以下といった条件が用いられる。
低温アニールの熱処理方法は、特に限定されるものではない。ヒータ加熱、ランプアニール、レーザアニール等任意の方法を適用することが可能である。プロセスコストを低減する観点からはヒータ加熱やランプアニールが望ましい。
低温アニール（第２の熱処理）により、導入したＨ（水素）が、ＳｉＣ領域２４中、特にｐ型のＳｉＣ層２２とＳｉＣ領域２４との界面及び金属層２６とＳｉＣ領域２４との界面にパイルアップする。これにより、ＳｉＣ領域２４の金属化がさらに進行し、ｐ型のＳｉＣ層２２とＳｉＣ領域２４と障壁の高さを高くすることが可能となる。また、金属層２６とＳｉＣ領域２４とのコンタクト抵抗の低減を図ることが可能となる。
以上の製造方法により、図６に示す構造を有する半導体装置が製造される。
以上、本実施形態によれば、金属のＳｉＣ領域により、ｐ型のＳｉＣ層と金属層との間に、障壁の高いショットキーコンタクトを実現することが可能である。
（第３の実施形態）
本実施形態の半導体装置は、半導体基板と、半導体基板の一方の側に設けられるｎ型のＳｉＣ層と、ｎ型のＳｉＣ層に選択的に設けられ、Ｈ（水素）、或いはＤ（重水素）を１×１０１８ｃｍ−３以上１×１０２２ｃｍ−３以下含有するＳｉＣ領域と、ｎ型のＳｉＣ層表面およびＳｉＣ領域表面に設けられるアノード電極と、半導体基板のｎ型のＳｉＣ層と反対側に設けられるカソード電極と、を備える。
図１０は、本実施形態の半導体装置の模式断面図である。本実施形態の半導体装置１００は、ｎ型のＳｉＣ層とアノード電極との間に、２つの異なる障壁高さのショットキーコンタクトを有するショットキーバリアダイオード（ＳＢＤ）、いわゆるダブルショットキーバリアダイオード（ＤＳＢＤ）である。
本実施形態のＤＳＢＤ１００は、ｎ型のＳｉＣ層とアノード電極との間の一部のコンタクト構造が、第１の実施形態で示したコンタクト構造を備える。したがって、第１の実施形態と重複する内容については記述を省略する。
このＤＳＢＤ１００は、ｎ＋型半導体のＳｉＣ基板（半導体基板）１０を備えている。このＳｉＣ基板１０は、例えば、不純物濃度１×１０１８ｃｍ−３以上１×１０２０ｃｍ−３以下の、例えばＮ（窒素）をｎ型不純物として含む４Ｈ−ＳｉＣのＳｉＣ基板である。
このＳｉＣ基板１０上には、例えば、ｎ型不純物の不純物濃度５×１０１５以上２×１０１６ｃｍ−３以下のｎ−型のＳｉＣ層（ドリフト層：ｎ型のＳｉＣ層）１２が形成されている。ドリフト層１２の膜厚は、例えば５μｍ以上５０μｍ以下である。
ドリフト層１２の一部表面には、例えば、Ｈ（水素）、或いはＤ（重水素）を１×１０１８ｃｍ−３以上１×１０２２ｃｍ−３以下含有するＳｉＣ領域１４が選択的に設けられている。
ＳｉＣ領域１４は、金属である。すなわち、金属化したＳｉＣである。ＳｉＣ領域１４の仕事関数が６．０ｅＶ以上であることが、ｎ型のＳｉＣ層１２と金属層１６との間のコンタクトを、高い障壁を備えるショットキーコンタクトとする観点から望ましい。
ＳｉＣ領域１４中の水素は、ＳｉＣのＳｉ（シリコン）サイトにある。例えば、ＳｉＣ領域１４中の水素の８０％以上がＳｉＣのＳｉ（シリコン）サイトにある。ＳｉＣ領域１４中の水素が、ＳｉＣのＳｉ（シリコン）サイトにあるか否かは、例えば、ＸＰＳ（Ｘ−ｒａｙ Ｐｈｏｔｏｅｌｅｃｔｒｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）による測定で判断することが可能である。
ＳｉＣ領域１４の膜厚は、例えば、１ｎｍ以上５０ｎｍ以下である。
ドリフト層１２表面およびＳｉＣ領域１４表面にアノード電極（金属層）１６が設けられる。アノード電極（金属層）１６を形成する材料は、特に、限定されない。金属層１６を形成する材料は、例えば、ＴｉＮ（窒化チタン）、Ｗ（タングステン）、多結晶シリコン、Ａｌ（アルミニウム）、Ｔｉ（チタン）、Ｍｏ（モリブデン）、Ｃｕ（銅）、Ｎｉ（ニッケル）、Ｐｔ（白金）、Ａｕ（金）等である。
ＳｉＣ基板１０のドリフト層１２と反対側に、カソード電極１７が設けられる。
以下、本実施形態のＤＳＢＤ１００の作用および効果について説明する。
本実施形態のＤＳＢＤ１００は、ドリフト層１２とドリフト層１２に直接接するアノード電極１６との間のショットキー障壁が、ドリフト層１２とドリフト層１２との間にＳｉＣ領域１４を介して接するアノード電極１６との間のショットキー障壁よりも低くなっている。以下、前者のショットキー障壁が低い領域を低障壁領域、後者のショットキー障壁が高い領域を高障壁領域と称する。
本実施形態のＤＳＢＤ１００は、順バイアスとなるオン時には、低障壁領域を通って、アノード電極１６からカソード電極１７に電流が流れる。したがって、ドレイン層１２表面に占める低障壁領域の面積割合が高いほど、言い換えれば、ＳｉＣ領域１４の面積割合が低いほど、オン電流が増大する。
一方、逆バイアスとなるオフ時には、隣接するＳｉＣ領域１４からドリフト層１２に伸びる空乏層が重なることで低障壁領域がピンチオフする。このため、電流パスが閉ざされリーク電流が低減する。ドリフト層１２への空乏層の伸びは、高障壁領域における障壁高さが高いほど、大きくなる。
本実施形態のＤＳＢＤ１００によれば、ＳｉＣ領域１４を設けることで、高障壁領域の障壁高さを極めて大きくすることが出来る。このため、空乏層の伸びが大きくできるため、結果的に低障壁領域の幅を広くとることが可能となる。したがって、ドレイン層１２表面に占める低障壁領域の面積割合を高くできる。よって、オン電流を増大することが可能となる。
本実施形態のＤＳＢＤ１００では、高障壁領域の障壁高さはアノード電極１６の金属材料に依存しない。したがって、低障壁領域に必要とされるショットキー障壁高さに応じて金属材料を選択することが出来る。例えば、金属材料として、Ｔｉ（チタン）やＭｏ（モリブデン）を選択することが望ましい。
次に、本実施形態の半導体装置の製造方法について説明する。
図１１〜図１３は、本実施形態の半導体装置の製造方法において、製造途中の半導体装置の模式断面図である。
まず、最初に、ｎ＋型のＳｉＣ基板１０を準備する。ｎ＋型のＳｉＣ基板１０は、例えば、不純物濃度１×１０１８ｃｍ−３以上１×１０２０ｃｍ−３以下の、例えばＮ（窒素）をｎ型不純物として含む４Ｈ−ＳｉＣのＳｉＣ基板である。
次に、ＳｉＣ基板１０の一方の面上にエピタキシャル成長法により、ｎ型不純物として、例えばＮを不純物濃度１×１０１６ｃｍ−３程度含み、厚さが１０μｍ程度の高抵抗のドリフト層（ｎ型のＳｉＣ層）１２をエピタキシャル成長させる。
次に、後にＳｉＣ領域１４を形成する領域以外の領域に選択的にグラファイトマスク（グラファイトキャップ層）１５を形成する（図１１）。
次に、高温アニール（第１の熱処理）を行う（図１２）。高温アニールは、例えば、アルゴン（Ａｒ）ガス雰囲気を用いて、加熱温度１０００℃以上１６００℃以下、加熱時間１０分以上６０分以下といった条件が用いられる。
この高温アニールにより、ドリフト層１２表面のＳｉ（シリコン）を蒸発させ、Ｓｉ（シリコン）欠陥を形成する。ドリフト層１２表面の過剰なエッチングを避ける観点から、加熱温度は１２００℃以下であることが望ましい。
次に、高温アニール（第１の熱処理）よりも低温で、第１の低温アニール（第２の熱処理）を行う（図１３）。低温アニールは、例えば、水素アニール、重水素アニール等、Ｈ（水素）を含有する雰囲気で行われる。水素ガスまたは重水素ガスと、アルゴンガス等の不活性ガスとの混合雰囲気下で行われてかまわない。
第１の低温アニールは、例えば、加熱温度４００℃以上１２００℃以下で行われる。例えば、加熱温度９００℃で行う。この低温アニールにより、高温アニールで形成されたＳｉ（シリコン）欠陥、すなわち、Ｓｉ（シリコン）のサイトに水素を導入する。これにより、グラファイトマスク１５に覆われていないドリフト層１２表面が金属化され、金属のＳｉＣ領域１４が形成される。
その後、ドリフト層１２上にアノード電極（金属層）１６を形成する。また、ＳｉＣ基板１０のドリフト層１２と反対側に、カソード電極１７を形成する。
以上の製造方法により、図１０に示すＤＳＢＤ１００が形成される。
（第４の実施形態）
本実施形態の半導体装置は、メサ構造を有すること以外は、第３の実施形態と同様である。したがって、第３の実施形態と重複する内容については記述を省略する。
図１４は、本実施形態の半導体装置の模式断面図である。本実施形態の半導体装置２００は、ｎ型のＳｉＣ層とアノード電極との間に、２つの異なる障壁高さのショットキーコンタクトを有するＤＳＢＤである。
図１４に示すように、ＤＳＢＤ２００は、メサ構造を有する。ドリフト層１２の表面に形成された溝内にＳｉＣ領域１４が形成される。そして、ドリフト層１２の凸部表面で、アノード電極１６とドリフト層１２が直接接触し、低障壁領域を形成する。ドリフト層１２の凸部側面は、アノード電極１６とドリフト層１２がＳｉＣ領域１４を間に介して接触し、高障壁領域となる。
本実施形態によれば、ドリフト層１２の凸部側面の両側から、空乏層が伸びドリフト層１２をピンチオフする。したがって、第３の実施形態よりもリーク電流を低減することが可能となる。また、低障壁領域の幅をさらに広くとることが可能となり、ドレイン層１２表面に占める低障壁領域の面積割合をさらに高くできる。よって、オン電流をさらに増大することが可能となる。
（第５の実施形態）
本実施形態の半導体装置は、ＳｉＣ領域１４の深さが深いこと以外は、第３の実施形態と同様である。したがって、第３の実施形態と重複する内容については記述を省略する。
図１５は、本実施形態の半導体装置の模式断面図である。本実施形態の半導体装置２００は、ｎ型のＳｉＣ層とアノード電極との間に、２つの異なる障壁高さのショットキーコンタクトを有するＤＳＢＤである。
図１５に示すように、ＤＳＢＤ３００は、第３の実施形態よりも深いＳｉＣ領域１４を備える。
本実施形態によれば、ドリフト層１２の凸部側面の両側から、空乏層が伸びドリフト層１２をピンチオフする。したがって、第３の実施形態よりもリーク電流を低減することが可能となる。また、低障壁領域の幅をさらに広くとることが可能となり、ドレイン層１２表面に占める低障壁領域の面積割合をさらに高くできる。よって、オン電流をさらに増大することが可能となる。
次に、本実施形態の半導体装置の製造方法について説明する。
図１６、図１７は、本実施形態の半導体装置の製造方法において、製造途中の半導体装置の模式断面図である。
まず、最初に、ｎ＋型のＳｉＣ基板１０を準備する。ｎ＋型のＳｉＣ基板１０は、例えば、不純物濃度１×１０１８ｃｍ−３以上１×１０２０ｃｍ−３以下の、例えばＮ（窒素）をｎ型不純物として含む４Ｈ−ＳｉＣのＳｉＣ基板である。
次に、ＳｉＣ基板１０の一方の面上にエピタキシャル成長法により、ｎ型不純物として、例えばＮを不純物濃度１×１０１６ｃｍ−３程度含み、厚さが１０μｍ程度の高抵抗のドリフト層（ｎ型のＳｉＣ層）１２をエピタキシャル成長させる。
次に、後にＳｉＣ領域１４を形成する領域以外の領域に選択的にレジストマスク１９を形成する。
ドリフト層１２にＨ（水素）、或いはＤ（重水素）をイオン注入する（図１６）。Ｈ（水素）、或いはＤ（重水素）のドーズ量は、例えば、１×１０１２ｃｍ−２以上１×１０１６ｃｍ−２以下である。
次に、ドリフト層１２にＣ（炭素）をイオン注入する（図１６）。このイオン注入は、ドリフト層１２にＳｉ（シリコン）の欠陥を生成すると共に、Ｃ（炭素）量を過剰にし、ドリフト層１２に導入されるＨ（水素）、或いはＤ（重水素）が、ＳｉＣのＳｉ（シリコン）のサイトに入りやすくするために行われる。
次に、Ｈ（水素）、或いはＤ（重水素）を活性化する高温アニール（第１の熱処理）を行う（図１７）。高温アニールは、例えば、水素ガスとアルゴン（Ａｒ）ガスの混合雰囲気を用いて、加熱温度４００℃以上１６００℃以下、加熱時間１０分以上６０分以下といった条件が用いられる。
高温アニールの熱処理方法は、特に限定されるものではない。ヒータ加熱、ランプアニール、レーザアニール等任意の方法を適用することが可能である。プロセスコストを低減する観点からはヒータ加熱やランプアニールが望ましい。
高温アニール（第１の熱処理）は、ドリフト層１２表面からのＨ（水素）抜けを防止する観点から、Ｈ（水素）、Ｄ（重水素）、またはＨｅ（ヘリウム）を含む雰囲気で行われることが望ましい。高温アニールの際に、表面からＳｉ（シリコン）が雰囲気中に蒸発することを防止するため、アニール前に、例えば、グラファイトを保護層として形成することが望ましい。
この熱処理により、ドリフト層１２のＨ（水素）、或いはＤ（重水素）がＳｉＣのＳｉ（シリコン）のサイトに入り、ｎ型のドリフト層１２表面が金属化され、金属のＳｉＣ領域１４が形成される。
ドリフト層１２中には、Ｃ（炭素）が過剰に導入されているため、ｎ型のＳｉＣ層１２中のＨ（水素）、或いはＤ（重水素）は、ＳｉＣのＣ（炭素）のサイトよりもＳｉ（シリコン）のサイトに入りやすくなる。
その後、ドリフト層１２上にアノード電極（金属層）１６を形成する。また、ＳｉＣ基板１０のドリフト層１２と反対側に、カソード電極１７を形成する。
以上の製造方法により、図１５に示すＤＳＢＤ３００が形成される。Ｈ（水素、或いはＤ（重水素））をイオン注入によりドリフト層１２の導入することで、水素雰囲気によるアニールの場合より深いＳｉＣ領域１４を形成することが可能となる。
（第６の実施形態）
図１８は、本実施形態の半導体装置の模式断面図である。このＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）４００は、例えば、ｐウェルとソース領域をイオン注入で形成する、Ｄｏｕｂｌｅ Ｉｍｐｌａｎｔａｔｉｏｎ ＭＯＳＦＥＴ（ＤＩＭＯＳＦＥＴ）である。図１８においては、第１の面とは図の上側の面であり、第２の面とは図の下側の面である。
本実施形態のＭＯＳＦＥＴ４００は、ダブルショットキーバリアダイオード（ＤＳＢＤ）を還流ダイオードとして内蔵する。内蔵される還流ダイオードは、第５の実施形態と同様の構造を備える。したがって、第５の実施形態と重複する内容については記述を省略する。
このＭＯＳＦＥＴ４００は、第１と第２の面を有するｎ＋型半導体のＳｉＣ基板（半導体基板）３２を備えている。このＳｉＣ基板３２は、例えば、不純物濃度１×１０１８ｃｍ−３以上１×１０２０ｃｍ−３以下の、例えばＮ（窒素）をｎ型不純物として含む４Ｈ−ＳｉＣのＳｉＣ基板である。
このＳｉＣ基板３２の第１の面上には、例えば、ｎ型不純物の不純物濃度５×１０１５以上２×１０１６ｃｍ−３以下のｎ−型のＳｉＣ層（ドリフト層）３４が形成されている。ドリフト層３４の膜厚は、例えば５μｍ以上５０μｍ以下である。
ドリフト層３４の一部表面には、例えば、ｐ型不純物の不純物濃度５×１０１５ｃｍ−３以上１×１０１７ｃｍ−３以下のｐ型の第１のＳｉＣ領域（ｐウェル領域）３６が形成されている。ｐ型の第１のＳｉＣ領域（ｐウェル領域）３６は、ドリフト層３４に接する。
ｐウェル領域３６の深さは、例えば０．６μｍ程度である。ｐウェル領域３６は、ＭＯＳＦＥＴ４００のチャネル領域として機能する。
ｐウェル領域３６の一部表面には、ｎ型不純物の不純物濃度１×１０１８ｃｍ−３以上１×１０２２ｃｍ−３以下のｎ型の第２のＳｉＣ領域（ソース領域）３８が形成されている。ソース領域３８はｐウェル領域３６に接している。ソース領域３８の深さは、ｐウェル領域３６の深さよりも浅く、例えば０．３μｍ程度である。
ｎ型の第２のＳｉＣ領域（ソース領域）３８上、ｎ型のソース領域３８表面に、Ｈ（水素）を１×１０１８ｃｍ−３以上１×１０２２ｃｍ−３以下含有する金属ソース領域（第４のＳｉＣ領域）３９が設けられている。金属ソース領域３９は、金属である。すなわち、金属化したＳｉＣである。金属ソース領域３９の仕事関数が４．０ｅＶ以下であることが、ｎ型のソース領域３８とソース電極４４との間のコンタクトを、オーミックコンタクトとする観点から望ましい。
金属ソース領域３９中の水素は、ＳｉＣのＣ（炭素）サイトにある。例えば、金属ソース領域３９中の水素の８０％以上がＳｉＣのＣ（炭素）サイトにある。金属ソース領域３９中の水素が、ＳｉＣのＣ（炭素）サイトにあるか否かは、例えば、ＸＰＳ（Ｘ−ｒａｙ Ｐｈｏｔｏｅｌｅｃｔｒｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）による測定で判断することが可能である。
金属ソース領域３９の膜厚は、例えば、１ｎｍ以上１０ｎｍ以下である。
また、ｐウェル領域３６、および、ソース領域３８の側方に、Ｈ（水素）を１×１０１８ｃｍ−３以上１×１０２２ｃｍ−３以下含有し、ｐウェル領域３６より深い金属ｐウェルコンタクト領域（第５のＳｉＣ領域）４１が設けられている。
金属ｐウェルコンタクト領域４１は、金属である。すなわち、金属化したＳｉＣである。金属ｐウェルコンタクト領域４１の仕事関数が６．０ｅＶ以上であることが、ｐウェル３６とソース電極４４との間のコンタクトを、オーミックコンタクトとする観点から望ましい。また、金属ｐウェルコンタクト領域４１の仕事関数が６．０ｅＶ以上であることが、ドリフト層３４と金属ｐウェルコンタクト領域４１との間のショットキー障壁を高くする観点から望ましい。
金属ｐウェルコンタクト領域４１中の水素は、ＳｉＣのＳｉ（シリコン）サイトにある。例えば、ＳｉＣ領域１４中の水素の８０％以上がＳｉＣのＳｉ（シリコン）サイトにある。金属ｐウェルコンタクト領域４１中の水素が、ＳｉＣのＳｉ（シリコン）サイトにあるか否かは、例えば、ＸＰＳ（Ｘ−ｒａｙ Ｐｈｏｔｏｅｌｅｃｔｒｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）による測定で判断することが可能である。
さらに、隣接する２つの金属ｐウェルコンタクト領域４１の間に、ｎ−型のＳｉＣ層（ドリフト層）３４とソース電極４４が直接接する領域が設けられる。
ドリフト層３４およびｐウェル領域３６の表面に連続的に、これらの層および領域を跨ぐように形成されたゲート絶縁膜４８を有している。ゲート絶縁膜４８は、ドリフト層３４およびｐウェル領域３６に接している。ゲート絶縁膜４８には、例えばＳｉＯ２膜やｈｉｇｈ−ｋ絶縁膜が適用可能である。
そして、ドリフト層３４との間、ｐウェル領域３６との間、および、ソース領域３８との間にゲート絶縁膜４８を介して、ゲート電極５０が設けられる。ゲート電極５０はゲート絶縁膜３８上に形成されている。ゲート電極５０には、例えば、ポリシリコン等が適用可能である。ゲート電極５０上には、例えば、ＳｉＯ２膜で形成される層間絶縁膜５２が形成されている。
ゲート電極下のソース領域３８とドリフト層１４とに挟まれる部分のｐウェル領域３６が、ＭＯＳＦＥＴ４００のチャネル領域として機能する。
そして、金属ソース領域３９と金属ｐウェルコンタクト領域４１上に、金属ソース領域３９と金属ｐウェルコンタクト領域４１とに電気的に接続される導電性のソース電極（第１の電極）４４を備えている。ソース電極４４は、ｐウェル領域３６に電位を与えるｐウェル電極としても機能する。
ソース電極４４は、例えば、Ｔｉ（チタン）またはＭｏ（モリブデン）である。
また、ＳｉＣ基板３２のドリフト層３４と反対側、すなわち、第２の面側には、Ｈ（水素）を１×１０１８ｃｍ−３以上１×１０２２ｃｍ−３以下含有する金属ドレイン領域（第６のＳｉＣ領域）４５が設けられている。金属ドレイン領域４５は、金属である。すなわち、金属化したＳｉＣである。金属ドレイン領域４５の仕事関数が４．０ｅＶ以下であることが、ＳｉＣ基板３２とドレイン電極４６との間のコンタクトを、オーミックコンタクトとする観点から望ましい。
金属ドレイン領域４５中の水素は、ＳｉＣのＣ（炭素）サイトにある。例えば、金属ドレイン領域４５中の水素の８０％以上がＳｉＣのＣ（炭素）サイトにある。金属ドレイン領域４５中の水素が、ＳｉＣのＣ（炭素）サイトにあるか否かは、例えば、ＸＰＳ（Ｘ−ｒａｙ Ｐｈｏｔｏｅｌｅｃｔｒｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）による測定で判断することが可能である。
金属ドレイン領域４５の膜厚は、例えば、１ｎｍ以上１０ｎｍ以下である。
金属ドレイン領域４５表面に導電性のドレイン電極（第２の電極）４６が形成されている。ドレイン電極４６はＳｉＣ基板３２に電気的に接続される。
ドレイン４６は、例えば、ＴｉＮ（窒化チタン）である。ドレイン電極４６の膜厚は、例えば、１μｍ以上１０μｍ以下である。
なお、本実施形態において、ｎ型不純物は例えば、Ｎ（窒素）やＰ（リン）が好ましいが、Ａｓ（ヒ素）やＳｂ（アンチモン）等を適用することも可能である。また、ｐ型不純物は例えば、Ａｌ（アルミニウム）が好ましいが、Ｂ（ボロン）、Ｇａ（ガリウム）、Ｉｎ（インジウム）等を適用することも可能である。
本実施形態によれば、ｎ型のソース領域３８とソース電極４４との間に、Ｈ（水素）を含有する金属の金属ソース領域３９を設ける。金属ソース領域３９は、ＳｉＣの伝導帯下端のポテンシャルエネルギー（Ｅｃ）近傍の仕事関数を有する。ソース電極４４の金属材料の仕事関数は、金属ソース領域３９にピン止めされる。したがって、ｎ型のソース領域３８とソース電極４４との間のコンタクトを、低抵抗なオーミックコンタクトとすることが可能となる。
また、図示しないｐ型のｐウェルコンタクト領域とソース電極４４との間に、図示しない水素を含有する金属の金属ｐウェルコンタクト領域を設ける。或いは、図にあるように金属ｐウェルコンタクト領域４１を深くまで形成する。金属ｐウェルコンタクト領域４１は、ＳｉＣの価電子帯上端のポテンシャルエネルギー（Ｅｖ）近傍の仕事関数を有する。ソース電極４４の材料の仕事関数は、金属ｐウェルコンタクト領域４１にピン止めされる。したがって、ｐ型のｐウェル領域３６とソース電極４４との間のコンタクトを、低抵抗なオーミックコンタクトとすることが可能となる。金属ｐウェルコンタクト領域４１とソース電極４４の間のコンタクトを、低抵抗なオーミックコンタクトとすることが可能となる。
以上のように、本実施形態によれば、ｎ型のソース領域３８および金属のｐウェルコンタクト領域４１（ｐ型のｐウェルコンタクト領域の表面に金属の金属ｐウェルコンタクト領域を挿入した場合も同様）とソース電極４４の間のコンタクトを、同一の材料を用いて、低抵抗なオーミックコンタクトとすることが可能となる。したがって、ｎ型のソース領域３８およびｐ型のｐウェル領域３６と、ソース電極４４の間のコンタクトを容易に同時形成できる。
さらに、本実施形態において、ソース電極４４とｎ−型のＳｉＣ層（ドリフト層）３４との間は、ショットキーコンタクトである。ソース電極４４、ドリフト層３４、２つの金属ｐウェルコンタクト領域４１、および、ドレイン電極４６が、ＭＯＳＦＥＴ４００に内蔵されるダブルショットキーバリアダイオード（ＤＳＢＤ）となる。ＤＳＢＤは、還流ダイオードとして機能する。
図１９は、本実施形態の半導体装置のＤＳＢＤ部の平面図である。ドリフト層３４とｐウェルコンタクト領域４１のパターンを例示する。本実施形態では、ドリフト層３４とｐウェルコンタクト領域４１に接するソース電極４４の材料は、同一の材料を適用することができる。したがって、ＤＳＢＤ等の特性、ＤＳＢＤの集積度等を考慮して、図２１（ａ）〜（ｅ）に示すように、多様なパターンを選択することが可能である。
本実施形態によれば、ソース電極４４を形成する材料の選択において、金属ｐウェルコンタクト領域４１と金属ソース領域３９とのコンタクト抵抗低減から来る制限がない。あるいは、金属ｐウェルコンタクト領域４１とドリフト層３４との間のショットキー障壁高さから来る制限がない。
したがって、ソース電極４４を形成する金属材料は、ドリフト層３４との間のショットキーコンタクトを所望の特性にする観点から選択することが可能となる。この観点から、ソース電極４４を形成する金属材料は、Ｔｉ（チタン）またはＭｏ（モリブデン）であることが望ましい。
本実施形態では、ドリフト層３４と金属ｐウェルコンタクト領域４１のショットキー障壁が高い。したがって、ＤＳＢＤの逆バイアス時に、２つの金属ｐウェルコンタクト領域４１の間のドリフト層３４に伸びる空乏層幅が広い。よって、逆バイアス時のリーク電流が低減される。
本実施形態のＭＯＳＦＥＴ４００によれば、特性に優れたＤＳＢＤを還流ダイオードとして内蔵することが可能となる。よって、回路構成上、ＭＯＳＦＥＴとは別の素子として、還流ダイオードを設けることが不要となる。
（変形例）
図２０は、本実施形態の変形例の半導体装置の模式断面図である。本変形例のＭＯＳＦＥＴ５００は、ＤＳＢＤが、いわゆる、ｔｒａｎｓｐａｒｅｎｔ型であること以外は第６の実施形態と同様である。
本実施形態のＭＯＳＦＥＴ５００は、２つの金属ｐウェルコンタクト領域４１の間が、ｎ型のソース領域３８とその表面の金属ソース領域３９となっている。レジストの厚みをコントロールすることで、ｐウェルコンタクト領域４０の間のみ、ｐウェル領域３６の厚みを薄くするなどの工夫により、立ち上がり電圧を制御可能となる。
本実施形態のＭＯＳＦＥＴ５００によれば、さらに、特性に優れたＤＳＢＤを還流ダイオードとして内蔵することが可能となる。
（第７の実施形態）
図２１は、本実施形態の半導体装置の模式断面図である。このＭＯＳＦＥＴ６００は、トレンチゲート構造であること以外は、第６の実施形態と同様である。したがって、第６の実施形態と重複する内容については記述を省略する。
本実施形態のＭＯＳＦＥＴ６００は、ドリフト層３４に設けられたトレンチ７０内に、ゲート絶縁膜４８を間に介して、ゲート電極５０が設けられる。本実施形態のＭＯＳＦＥＴ６００は、トレンチゲート構造を採用することで、集積度を向上させることが可能である。特性に優れたＤＳＢＤを還流ダイオードとして内蔵する点については、第６の実施形態と同様である。
（第８の実施形態）
本実施形態の半導体装置は、ｐ型のＳｉＣ層と、ｐ型のＳｉＣ層に設けられ、Ｈ（水素）を１×１０１８ｃｍ−３以上１×１０２２ｃｍ−３以下含有し、Ｈ（水素）がＳｉＣのＣ（炭素）サイトに位置するＳｉＣ領域と、ＳｉＣ領域上に設けられる金属層と、を備える。
図２２は、本実施形態の半導体装置の模式断面図である。このＭＯＳＦＥＴ７００は、ソース領域３８がなく、金属ソース領域（ＳｉＣ領域）３９が、直接ｐウェル領域（ｐ型のＳｉＣ層）３６に接すること以外は、第７の実施形態と同様である。したがって、第７の実施形態と重複する内容については記述を省略する。
本実施形態のＭＯＳＦＥＴ７００は、金属ソース領域（ＳｉＣ領域）３９と、ｐウェル領域（ｐ型のＳｉＣ層）３６との間のコンタクトが、高いショットキー障壁を備える。そして、ＭＯＳＦＥＴ７００のオン状態では、金属ソース領域３９とｐウェル領域３６の間の障壁がなくなるか、又は、極めて小さくなる。よって、オン抵抗の小さなＭＯＳＦＥＴ７００が実現される。
また、オフ状態では、金属ソース領域３９とｐウェル領域３６のエネルギー障壁が、ＳｉＣのバンドギャップに相当する３．２６ｅＶ（電子ボルト）と高くなる。したがって、カットオフ特性に優れたＭＯＳＦＥＴ７００が実現される。
（第９の実施形態）
図２３は、本実施形態の半導体装置の模式断面図である。このＭＯＳＦＥＴ８００は、還流ダイオードがＤＳＢＤではなく、ｐウェル領域３６より深いｐウェルコンタクト領域４１をアノード電極とすること以外は、第６の実施形態と同様である。
本実施形態の、ＭＯＳＦＥＴ８００によれば、還流ダイオードのオン電流および耐圧が向上する。したがって、特性の優れた還流ダイオードを内蔵するＭＯＳＦＥＴが実現される。
以上、実施形態では、炭化珪素の結晶構造として４Ｈ−ＳｉＣの場合を例に説明したが、本発明は６Ｈ−ＳｉＣ、３Ｃ−ＳｉＣ等、その他の結晶構造の炭化珪素に適用することも可能である。また、基板の主面として｛０００１｝面を例に説明したが、その他の面方位を有する場合にも、本発明を適用可能である。
また、実施形態ではデバイス構造として、ＤＳＢＤやＭＯＳＦＥＴを例に説明したが、本発明をその他のデバイス構造に適用することも可能である。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換えまたは変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１２ ｎ型のＳｉＣ層
１４ ＳｉＣ領域
１６ 金属層
２２ ｐ型のＳｉＣ層
２４ ＳｉＣ領域
２６ 金属層

Claims (17)

  1. ｎ型のＳｉＣ層と、
    前記ｎ型のＳｉＣ層に設けられ、Ｈ（水素）、或いはＤ（重水素）を１×１０１８ｃｍ−３以上１×１０２２ｃｍ−３以下含有するＳｉＣ領域と、
    前記ＳｉＣ領域上に設けられる金属層と、
    を備えることを特徴とする半導体装置。
  2. 前記ＳｉＣ領域が金属であることを特徴とする請求項１記載の半導体装置。
  3. 前記Ｈ（水素）、或いはＤ（重水素）がＳｉＣのＳｉ（シリコン）サイトに位置することを特徴とする請求項１または請求項２記載の半導体装置。
  4. 前記ＳｉＣ領域の仕事関数が６．０ｅＶ以上であることを特徴とする請求項１ないし請求項３いずれか一項記載の半導体装置。
  5. 前記ＳｉＣ領域の膜厚が１ｎｍ以上であることを特徴とする請求項１ないし請求項４いずれか一項記載の半導体装置。
  6. ｐ型のＳｉＣ層と、
    前記ｐ型のＳｉＣ層に設けられ、Ｈ（水素）、或いはＤ（重水素）を１×１０１８ｃｍ−３以上１×１０２２ｃｍ−３以下含有し、前記Ｈ（水素）、或いはＤ（重水素）がＳｉＣのＣ（炭素）サイトに位置するＳｉＣ領域と、
    前記ＳｉＣ領域上に設けられる金属層と、
    を備えることを特徴とする半導体装置。
  7. 前記ＳｉＣ領域が金属であることを特徴とする請求項６記載の半導体装置。
  8. 前記ＳｉＣ領域の仕事関数が４．０ｅＶ以下であることを特徴とする請求項６または請求項７記載の半導体装置。
  9. 前記ＳｉＣ領域の膜厚が１ｎｍ以上であることを特徴とする請求項６ないし請求項８いずれか一項記載の半導体装置。
  10. ＳｉＣ層に第１の熱処理を行い、前記ＳｉＣ層表面近傍の少なくとも一部のＳｉ（シリコン）を蒸発させ、
    前記ＳｉＣ層に、Ｈ（水素）、或いはＤ（重水素）含有雰囲気で前記第１の熱処理よりも低温の第２の熱処理を行い、
    前記第２の熱処理後に前記ＳｉＣ層上に金属層を形成することを特徴とする半導体装置の製造方法。
  11. 前記金属層の形成後に、前記第２の熱処理後よりも低温の第３の熱処理を行うことを特徴とする半導体装置の請求項１０記載の製造方法。
  12. 前記ＳｉＣ層がｎ型であることを特徴とする請求項１０または請求項１１記載の半導体装置の製造方法。
  13. 前記第２の熱処理により、前記ＳｉＣ層表面に金属のＳｉＣ領域を形成することを特徴とする請求項１０ないし請求項１２いずれか一項記載の半導体装置の製造方法。
  14. 前記第１の熱処理が１０００℃以上１６００℃以下であることを特徴とする請求項１０ないし請求項１３いずれか一項記載の半導体装置の製造方法。
  15. 前記第２の熱処理が４００℃以上１２００℃以下であることを特徴とする請求項１０ないし請求項１４いずれか一項記載の半導体装置の製造方法。
  16. 前記第２の熱処理の前記Ｈ（水素）、或いはＤ（重水素）含有雰囲気がプラズマＨ、或いはプラズマＤであり、熱処理温度が０℃以上１０００℃以下であることを特徴とする請求項１０ないし請求項１５いずれか一項記載の半導体装置の製造方法。
  17. 前記第３の熱処理が４００℃以上１０００℃以下であることを特徴とする請求項１１記載の半導体装置の製造方法。
JP2014059198A 2014-03-20 2014-03-20 半導体装置およびその製造方法 Active JP6242724B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2014059198A JP6242724B2 (ja) 2014-03-20 2014-03-20 半導体装置およびその製造方法
EP15153827.9A EP2922094A3 (en) 2014-03-20 2015-02-04 Semiconductor device and method for producing the same
US14/619,631 US9786740B2 (en) 2014-03-20 2015-02-11 Semiconductor device and method for producing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2014059198A JP6242724B2 (ja) 2014-03-20 2014-03-20 半導体装置およびその製造方法

Publications (2)

Publication Number Publication Date
JP2015185617A true JP2015185617A (ja) 2015-10-22
JP6242724B2 JP6242724B2 (ja) 2017-12-06

Family

ID=52444204

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2014059198A Active JP6242724B2 (ja) 2014-03-20 2014-03-20 半導体装置およびその製造方法

Country Status (3)

Country Link
US (1) US9786740B2 (ja)
EP (1) EP2922094A3 (ja)
JP (1) JP6242724B2 (ja)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9601581B2 (en) 2014-03-20 2017-03-21 Kabushiki Kaisha Toshiba Semiconductor device and method for producing the same
JP2018137389A (ja) * 2017-02-23 2018-08-30 サンケン電気株式会社 半導体装置
WO2021161436A1 (ja) * 2020-02-13 2021-08-19 三菱電機株式会社 炭化珪素半導体装置および電力変換装置の製造方法
JP2022508395A (ja) * 2018-12-21 2022-01-19 ヒタチ・エナジー・スウィツァーランド・アクチェンゲゼルシャフト Ｍｏｓ構造およびストレッサを有する炭化珪素パワーデバイス
WO2022045160A1 (ja) * 2020-08-27 2022-03-03 新電元工業株式会社 ワイドギャップ半導体装置

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106571296A (zh) * 2015-10-13 2017-04-19 上海新昇半导体科技有限公司 晶圆的形成方法
KR20200020785A (ko) 2017-07-08 2020-02-26 가부시키가이샤 플로스피아 반도체 장치
CN109860330B (zh) * 2019-01-11 2021-07-02 惠科股份有限公司 感光元件、x射线探测器及显示装置
US11417762B2 (en) 2019-06-26 2022-08-16 Skyworks Solutions, Inc. Switch with integrated Schottky barrier contact
US20220278205A1 (en) 2019-08-01 2022-09-01 Hitachi Energy Switzerland Ag Silicon Carbide Transistor Device

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5322802A (en) * 1993-01-25 1994-06-21 North Carolina State University At Raleigh Method of fabricating silicon carbide field effect transistor
JP2005079339A (ja) * 2003-08-29 2005-03-24 National Institute Of Advanced Industrial & Technology 半導体装置、およびその半導体装置を用いた電力変換器、駆動用インバータ、汎用インバータ、大電力高周波通信機器
JP2007242744A (ja) * 2006-03-07 2007-09-20 National Institute Of Advanced Industrial & Technology 炭化ケイ素半導体装置の製造方法および炭化ケイ素半導体装置

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4029466B2 (ja) 1998-04-20 2008-01-09 富士電機ホールディングス株式会社 炭化けい素半導体素子の製造方法
US6221700B1 (en) * 1998-07-31 2001-04-24 Denso Corporation Method of manufacturing silicon carbide semiconductor device with high activation rate of impurities
JP3361061B2 (ja) 1998-09-17 2003-01-07 株式会社東芝 半導体装置
EP1306890A2 (en) * 2001-10-25 2003-05-02 Matsushita Electric Industrial Co., Ltd. Semiconductor substrate and device comprising SiC and method for fabricating the same
JP4715324B2 (ja) 2005-06-20 2011-07-06 住友電気工業株式会社 整流素子
JP5155536B2 (ja) 2006-07-28 2013-03-06 一般財団法人電力中央研究所 ＳｉＣ結晶の質を向上させる方法およびＳｉＣ半導体素子の製造方法
JP4645641B2 (ja) * 2007-12-03 2011-03-09 富士電機システムズ株式会社 ＳｉＣショットキーダイオードの製造方法
JP6180978B2 (ja) 2014-03-20 2017-08-16 株式会社東芝 半導体装置およびその製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5322802A (en) * 1993-01-25 1994-06-21 North Carolina State University At Raleigh Method of fabricating silicon carbide field effect transistor
JP2005079339A (ja) * 2003-08-29 2005-03-24 National Institute Of Advanced Industrial & Technology 半導体装置、およびその半導体装置を用いた電力変換器、駆動用インバータ、汎用インバータ、大電力高周波通信機器
JP2007242744A (ja) * 2006-03-07 2007-09-20 National Institute Of Advanced Industrial & Technology 炭化ケイ素半導体装置の製造方法および炭化ケイ素半導体装置

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9601581B2 (en) 2014-03-20 2017-03-21 Kabushiki Kaisha Toshiba Semiconductor device and method for producing the same
JP2018137389A (ja) * 2017-02-23 2018-08-30 サンケン電気株式会社 半導体装置
JP2022508395A (ja) * 2018-12-21 2022-01-19 ヒタチ・エナジー・スウィツァーランド・アクチェンゲゼルシャフト Ｍｏｓ構造およびストレッサを有する炭化珪素パワーデバイス
US11302811B2 (en) 2018-12-21 2022-04-12 Hitachi Energy Switzerland Ag Silicon carbide power device with MOS structure and stressor
JP7100770B2 (ja) 2018-12-21 2022-07-13 ヒタチ・エナジー・スウィツァーランド・アクチェンゲゼルシャフト Ｍｏｓ構造およびストレッサを有する炭化珪素パワーデバイス
WO2021161436A1 (ja) * 2020-02-13 2021-08-19 三菱電機株式会社 炭化珪素半導体装置および電力変換装置の製造方法
JP6947338B1 (ja) * 2020-02-13 2021-10-13 三菱電機株式会社 炭化珪素半導体装置および電力変換装置の製造方法
WO2022045160A1 (ja) * 2020-08-27 2022-03-03 新電元工業株式会社 ワイドギャップ半導体装置
JP7369302B2 (ja) 2020-08-27 2023-10-25 新電元工業株式会社 ワイドギャップ半導体装置

Also Published As

Publication number Publication date
JP6242724B2 (ja) 2017-12-06
US9786740B2 (en) 2017-10-10
US20150270353A1 (en) 2015-09-24
EP2922094A2 (en) 2015-09-23
EP2922094A3 (en) 2015-12-02

Similar Documents

Publication Publication Date Title
JP6242724B2 (ja) 半導体装置およびその製造方法
JP6180978B2 (ja) 半導体装置およびその製造方法
JP5433352B2 (ja) 半導体装置の製造方法
JP6219045B2 (ja) 半導体装置およびその製造方法
US9184229B2 (en) Semiconductor device and method for manufacturing same
US10930773B2 (en) Semiconductor device
JP2013232564A (ja) 半導体装置および半導体装置の製造方法
JP6194779B2 (ja) 半導体装置および半導体装置の製造方法
US10707306B2 (en) Semiconductor device and method of manufacturing the same
CN108604600B (zh) 碳化硅半导体装置及其制造方法
JP2014187111A (ja) 半導体装置およびその製造方法
JP2018182032A (ja) 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
US9048251B2 (en) Semiconductor device and method of manufacturing the same
JP5802492B2 (ja) 半導体素子及びその製造方法
JP2017152732A (ja) 半導体装置および半導体装置の製造方法
JP6399161B2 (ja) 半導体装置および半導体装置の製造方法
JP7310184B2 (ja) 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
JP6441412B2 (ja) 半導体装置
JP2020047683A (ja) 半導体装置
US10381491B1 (en) Semiconductor device and method for fabricating the same
JP6233537B2 (ja) 半導体装置および半導体装置の製造方法
US10734483B2 (en) Semiconductor device
JP2021141146A (ja) 半導体装置
JP2023140254A (ja) 半導体装置の製造方法
JP2023045863A (ja) 半導体装置及び半導体装置の製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20160826

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20170424

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20170509

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20170606

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20171010

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20171108

R151 Written notification of patent or utility model registration

Ref document number: 6242724

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151