JP2007242744A - 炭化ケイ素半導体装置の製造方法および炭化ケイ素半導体装置 - Google Patents

炭化ケイ素半導体装置の製造方法および炭化ケイ素半導体装置 Download PDF

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Abstract

【課題】オーミックコンタクト抵抗が低減できるようなオーミックコンタクト形成のためのアニール処理を施した、炭化ケイ素(000-1)面上に絶縁膜を有する半導体装置の製造方法および半導体装置を提供すること。
【解決手段】炭化ケイ素半導体の(000-1)面8上に、少なくとも酸素と水分を含むガス中で熱酸化し前記炭化ケイ素半導体の(000-1)面8上に接するように絶縁膜18を形成する工程と、絶縁膜18の一部を除去し開口部を形成する工程と、開口部の少なくとも一部にコンタクトメタル20を堆積する工程と、熱処理によりコンタクトメタル20と炭化ケイ素の反応層21を形成する工程とを有する炭化ケイ素半導体装置の製造方法において、前記熱処理を不活性ガスと水素の混合ガス中にて実施することを特徴とする炭化ケイ素半導体装置の製造方法である。
【選択図】図３

Description

本発明は、炭化ケイ素半導体装置の製造方法および炭化ケイ素半導体装置に係り、特に、オーミック電極形成工程に特徴を有する、炭化ケイ素半導体の（000-1）面上に絶縁膜を有する炭化ケイ素半導体装置の製造方法および炭化ケイ素半導体装置に関する。
炭化ケイ素（SiC）は、シリコン（Si）と比較して、バンドギャップが広く、絶縁破壊強度が大きいなどの優れた物性を有する。したがって、炭化ケイ素（SiC）を基板材料として用いることにより、シリコン（Si）の限界を超えた高耐圧で低抵抗の電力用半導体装置が作製できる。
また、炭化ケイ素（SiC）には、シリコン（Si）と同様に、熱酸化によって絶縁膜を形成できるという特徴がある。これらの理由から、炭化ケイ素（SiC）を基板材料とした高耐圧で低オン抵抗のMOSFETが実現できると考えられ、数多くの研究開発が行われている。
これまでのMOSFET開発は、結晶性が良く比較的安価なエピタキシャルウエハが存在していたことから（0001）面にて行われてきた。しかしながらこの面上ではMOS界面のチャネルの移動度が低く、低オン抵抗化が困難となっている。これに対して、非特許文献１に開示されているように、(0001)面の裏面である（000-1）面ではMOS界面のチャネル移動度が熱酸化の雰囲気に大きく影響され、ウェット雰囲気で酸化すると（0001）面よりも高い値を示すと報告されている。従ってこの面を用いれば低オン抵抗のMOSFETが実現できると期待されている。
炭化ケイ素MOSFETのオン抵抗を低減し耐圧構造を安定にするためには、オーミックコンタクトの形成が重要な技術となっている。特にp型領域に対してはp型不純物元素の活性化率が低いため、金属を堆積しただけではオーミックコンタクトとはならない。一般的には、例えば、非特許文献2に開示されているように、金属を蒸着した後にアルゴン中にて1000℃でアニールして金属と炭化ケイ素の反応層を形成する技術が用いられている。また、縦型MOSFETのように表面の微小なコンタクトホールからn型とp型の両方からオーミックコンタクトを形成する半導体装置では、p型領域とのオーミックコンタクトが取れるこの方法が用いられている。
図８は炭化ケイ素p型基板上に作製した横型MOSFETにおけるチャネル移動度のゲート電圧依存性を示す図である。
図８(a)と図８(b)は、(0001)面を用い、ゲート酸化膜を1200℃のウェット酸化で形成している。図８(c)と図８(d)は、(000-1)面を用い、ゲート酸化膜を900℃のウェット酸化で形成している。n型ソース・ドレイン領域とのオーミックコンタクトは、図８(a)と図８(c)は、アルミニウムを蒸着するのみで形成し、図８(b)と図８(d)は、ニッケルを蒸着した後アルゴン雰囲気にて1000℃で2分間アニールして形成している。p型領域とのオーミックコンタクトは基板裏面の全面より得ている。特性は、まず(0001)面上ではオーミックコンタクトアニールの有無に関わらず、10 cm2/Vs程度の低いチャネル移動度を示している。一方(000-1)面では、図８(c)のアニール無ではゲート電圧を増加させると、ソース・ドレイン間の電流が増大し、チャネル移動度が最大で約88 cm2/Vsと高い値を示すのに対して、図８(d)のアニール有ではゲート電圧に関わらず、チャネル移動度がゼロと電流が全く流れていない。
このように（0001）面上ではMOSFETのチャネル特性がオーミックコンタクトアニールに影響されないのに対して、(000-1)面ではアニールによってチャネル特性が著しく劣化し、(0001)面上で最適化された手法が(000-1)面では適用できないという問題を生じる。
この原因は、詳細は不明であるが、ウェット雰囲気で酸化すると、(0001)面よりも(000-1)面の方で水素が界面準位を終端する効率が高く、それによってチャネル移動度が高くなる反面、その後に不活性ガス中でアニールすると水素が界面準位から容易に脱離してしまうためと考えられる。
Fukuda et al.Applied Physics Letters, Vol. 84, pp. 2088~2090 Tanimoto et al.Materials Science Forum Vols. 389-393, pp. 879-884
上述のごとく、炭化ケイ素基板上へのオーミックコンタクト形成法において、これまで(0001)面上で開発された、高濃度層上に金属を堆積し不活性ガス中でアニールするという手法は、(0001)面のMOSFET製造過程に用いてもチャネル特性に影響を与えないのに対して、(000-1)面のMOSFET製造過程に用いると、チャネル特性を著しく劣化させてしまい、(0001)面上で最適化された手法が(000-1)面では適用できないという問題が生じた。
本発明は、上記の問題に鑑み、低オン抵抗の炭化ケイ素半導体装置を実現するために、酸化工程で絶縁膜をウェット酸化で形成し、絶縁膜と炭化ケイ素の界面準位密度を低減した状態で、オーミックコンタクト抵抗が低減できるようなオーミックコンタクト形成のためのアニール処理を施した、炭化ケイ素半導体(000-1)面上に絶縁膜を有する半導体装置の製造方法および半導体装置を提供することにある。
本発明は、上記の課題を解決するために、下記の手段を採用した。
請求項1の発明は、炭化ケイ素半導体の(000-1)面上に、少なくとも酸素と水分を含むガス中で熱酸化し前記炭化ケイ素半導体の(000-1)面上に接するように絶縁膜を形成する工程と、該絶縁膜の一部を除去し開口部を形成する工程と、該開口部の少なくとも一部にコンタクトメタルを堆積する工程と、熱処理により前記コンタクトメタルと炭化ケイ素の反応層を形成する工程とを有する炭化ケイ素半導体装置の製造方法において、前記熱処理を不活性ガスと水素の混合ガス中にて実施することを特徴とする炭化ケイ素半導体装置の製造方法である。
請求項2の発明は、請求項1の発明において、前記少なくとも酸素と水分を含むガス中で熱酸化し前記炭化ケイ素半導体の(000-1)面上に接するように絶縁膜を形成する工程が、ゲート絶縁膜を形成する工程の少なくとも一部であることを特徴とする炭化ケイ素半導体装置の製造方法である。
請求項3の発明は、請求項1または請求項2の発明において、前記熱処理の温度が800℃以上1000℃以下の範囲であることを特徴とする炭化ケイ素半導体装置の製造方法である。
請求項4の発明は、請求項1ないし請求項3のいずれか1つの発明において、前記不活性ガスと水素の混合ガス中の水素濃度が１％以上20％以下の範囲であることを特徴とする炭化ケイ素半導体装置の製造方法である。
請求項５の発明は、請求項１ないし請求項４のいずれか１つの発明において、前記炭化ケイ素半導体の(000-1)面からのオフ角が0度から１度であることを特徴とする炭化ケイ素半導体装置の製造方法である。
請求項６の発明は、請求項１ないし請求項５のいずれか１つの発明によって製造された炭化ケイ素半導体装置において、絶縁膜中の水素濃度が5×１０１９cm-3以上１×１０２２cm-3以下の範囲であることを特徴とする炭化ケイ素半導体装置である。
本発明によれば、(000-1)面上での炭化ケイ素半導体装置の製造過程において、ウェット酸化により絶縁膜を形成し、絶縁膜と炭化ケイ素の界面準位を水素で終端した後に、オーミックコンタクトアニールを水素を含むガス中で行うことにより、絶縁膜と炭化ケイ素との界面準位を終端している水素がアニール中に脱離するのを抑制できるため、高いチャネル移動度が得られ、且つオーミックコンタクトが低減できるため、低オン抵抗の炭化ケイ素半導体装置の製造が可能となる。
本発明の第1の実施形態を図1および図2を用いて説明する。
図１は、本発明に係るMOSキャパシタの構成を示す図である。
このMOSキャパシタは次のようにして作製される。
まず、n型4H-SiC(000-1)基板1（（000-1）面から０〜８度オフ基板、好ましくは０〜１度オフ基板）上にドナー密度1×1016cm-3のn型エピタキシャル膜2を成長させる。なお、4H-SiC基板単体、あるいは4H-SiC基板とエピタキシャル膜を併せて4H-SiC半導体と呼ぶ。
4H-SiC半導体を洗浄した後に900℃のウェット酸化を１２０分間にわたり行い厚さ50nmの絶縁膜3を形成し、室温まで冷却する。冷却中の雰囲気は例えばアルゴンや窒素などの不活性ガスでもよく、またウェット雰囲気から不活性ガスへの切り替えは冷却開始の３０分程度前から行ってもよい。室温まで冷却した後、アルゴンガスまたはフォーミングガス（He+1〜20%H2、または好ましくはHe+1〜4%H2、または特に好ましくはHe+3.4%H2）中にて900℃で2分間保持、昇降温時間1分でアニールする。その後、絶縁膜3上にドット状のAlゲート電極4を蒸着し、裏面には全面にAlを蒸着したAl裏面電極5からなるMOSキャパシタを作製した。表面と裏面の間でC-Vメーター6を用いて容量-電圧測定を行い、酸化膜の界面準位密度に及ぼすアニールの雰囲気の影響について調べた。
図2は、図１に示す本発明に係るMOSキャパシタと、本発明に係るMOSキャパシタと対比するために作製されたMOSキャパシタとの測定結果から得られた界面準位密度分布を示す図である。
同図に示すように、図2(a)のアニール無しのMOSキャパシタに比べて、図2(b)のアルゴンガス中でアニールしたMOSキャパシタでは界面準位密度が大幅に増加しているのに対して、図2(c)のフォーミングガス中でアニールしたMOSキャパシタでは界面準位密度の増加は極めて小さい。
このように、上記の測定結果から明らかなように、ウェット酸化によって形成した酸化膜のアニールを水素を含む雰囲気で行うことにより、ウェット酸化によって得られた低い界面準位密度がアニールによって増加するのを抑制できることがわかる。
次に、本発明の第2の実施形態を図3ないし図6を用いて説明する。
図3は本発明に係る炭化ケイ素(000-1)面上へのMOSFETの製造方法を説明するための断面図である。
まず、図3(a)に示すように、ｐ型4H-SiC(000-1)基板７（（000-1）面から０〜８度オフ基板、好ましくは０〜１度オフ基板）上にアクセプター密度1×1016cm-3のp型エピタキシャル膜8を成長させる。なお、4H-SiC基板単体、あるいは4H-SiC基板とエピタキシャル膜を併せて4H-SiC半導体と呼ぶ。
次いで、図3(b)に示すように、p型エピタキシャル膜8の表面上に減圧CVD法により厚さ1umのSiO2膜を堆積し、フォトリソグラフィによりパターン加工してマスク9を形成する。その後、例えば、リンイオン10を基板温度500℃、加速エネルギー40keV〜250keVの多段、注入量2×1020cm-3でイオン注入する。
次いで、図3(c)に示すように、マスク9を除去し表面上に減圧CVD法により厚さ1umのSiO2膜を堆積し、フォトリソグラフィによりパターン加工してマスク11を形成する。その後、例えば、アルミニウムイオン12を基板温度500℃、加速エネルギー40keV〜200keVの多段、注入量2x1020cm-3でイオン注入する。
その後、図3(d)に示すように、マスク11を除去しアルゴン雰囲気中にて1600℃で5分間にわたる活性化アニールを行ってドレイン領域13、ソース領域14、およびグラウンド領域15を形成する。
次いで、図3(e)に示すように、減圧CVD法により厚さ0.5umのフィールド酸化膜16を堆積し、フォトリソグラフィとウェットエッチングによりアクティブ領域17を形成する。
次いで、図3(f)に示すように、900℃のウェット雰囲気にて熱酸化し、厚さ50nmのゲート絶縁膜18を形成する。ゲート絶縁膜18上には、減圧CVD法によって多結晶シリコンを0.3umの厚さで堆積し、フォトリソグラフィによりパターン加工してゲート電極19を形成する。
次いで、図3(g)に示すように、フォトリソグラフィとフッ酸エッチングによりドレイン領域13、ソース領域14およびグラウンド領域15上にコンタクトホールを形成し、その上から厚さ10nmのアルミニウムとさらに60nmのニッケルが蒸着されリフトオフによりパターン加工されてコンタクトメタル20を形成する。
次いで、図3(h)に示すように、フォーミングガス（He+1〜20%H2、または好ましくはHe+1〜4%H2、または特に好ましくはHe+3.4%H2）中にて、1000℃で2分間保持、昇降温時間1分でアニールし、コンタクトメタル20と炭化ケイ素の反応層21を形成する。
次いで、図3(i)に示すように、表面にアルミニウムを300nm蒸着しフォトリソグラフィとリン酸エッチングによりゲート電極19および反応層21上にパッド電極22を形成し、裏面にアルミニウムを100nm蒸着し裏面電極23を形成する。
図4は、図3に示した炭化ケイ素MOSFETの製造方法によって作製された炭化ケイ素MOSFETと図3における図3（ｈ）の工程を異にして作製された炭化ケイ素MOSFETのチャネル移動度のゲート電圧依存性を示す図である。
同図において、図4 (a)は図3(h)の工程においてアニールをせずにオーミックコンタクトを形成し、p型領域のオーミックコンタクトを基板裏面から取った場合であり、図4(b)は図3(h)の工程においてフォーミングガス中でアニールを行った場合、図4(c)は図3(h)の工程においてアニールをフォーミングガスではなくアルゴン中にて行った場合、図4(d)は図3(h)の工程においてアニールをアルゴン中で行い、一旦室温に下がった後に再びフォーミングガス中にて同じ温度でアニールした場合の結果を示すものである。
図4(a)のアニールを行わなかった場合は、チャネル移動度は最大で約88cm2/Vsと高い値を示しているのに対して、図4(c)のアルゴンガスでアニールを行った場合はドレイン電流が全く流れていない。これは、ウェット酸化で水素が界面準位を終端することによってチャネル移動度が高くなるが、アニールをしたために水素が脱離したことによる。これに対して図4(b)のフォーミングガス中でアニールを行った場合はチャネル移動度が最大で70cm2/Vsとアニールをしない場合に比べてチャネル移動度の劣化が少なく、アニール雰囲気が水素を含有することによってアニール中に水素が界面準位から脱離するのを抑制できることが分かる。また、図4(d)では最大で約25cm2/Vsと(a)に比べて3分の1程度となっており、ゲート酸化後に水素を含有しない雰囲気で一旦アニールしてしまうと、その後に水素含有雰囲気でアニールしても元の状態に戻らないことがわかる。
このように本発明の炭化ケイ素(000-1)面上でのMOSFET製造方法によれば、ゲート酸化膜をウェット酸化で形成した後にオーミックコンタクトアニールを水素含有雰囲気で行うことにより、ゲート酸化の際に界面準位を終端した水素がアニールによって脱離することを抑制でき、高いチャネル移動度が実現することができる。
図5は、図3の図3(h)のフォーミングガス（He+3.4%H2）中でのアニール工程において、アニール温度をパラメータとして製造した炭化ケイ素MOSFETにおけるチャネル移動度のゲート電圧依存性を示す図である。
図中図5(a)はアニールをせずにオーミックコンタクトを形成し、p型領域のオーミックコンタクトを基板裏面から取った場合、図5(b)は1000℃、図5(c)は900℃、図5(d)は800℃でフォーミングガス中にてアニールを行った場合の結果である。1000℃でアニールすると最大で約70cm2/Vsと高いチャネル移動度を示し、アニール温度を下げるとチャネル移動度がさらに上昇している。これよりアニール温度は1000℃以下の低温で行うのが望ましいことがわかる。
このように本発明の炭化ケイ素MOSFETによれば、(000-1)面上でのMOSFET製造過程において、水素含有雰囲気でのオーミックコンタクトアニールを1000℃以下で行うことにより、ゲート酸化の際に界面準位を終端した水素がアニールによって脱離するのを効果的に抑制でき、高いチャネル移動度を実現することができる。
図6は、図3の図3(h)のフォーミングガス（He+3.4%H2）中でのアニール工程において、フォーミングガスアニールの温度を変えたときのp型領域へのオーミックコンタクト抵抗をTLM構造にて測定した結果を示す図である。
測定用試料は、まずn型4H-SiC(000-1)基板にアルミニウムイオンを基板温度500℃、加速エネルギー40keV〜200keVの多段で注入量2×1020cm-3としてイオン注入し、1600℃で5分間の活性化アニールを行った。その後、アルミニウムとニッケルの積層構造からなるコンタクト金属を堆積しパターン加工を施し、フォーミングガス中にてアニールを行い、その上にパッド電極を形成した。
図6の測定結果に示すように、800℃以上では接触抵抗はアニール温度に対して依存性が見られないが、700℃でアニールすると接触抵抗が急激に上昇しているのがわかる。これより、p型領域へ良好なオーミックコンタクトを形成するためのフォーミングガスアニール温度は800℃以上が適するといえる。
このように本発明の炭化ケイ素MOSFETによれば、(000-1)面上での水素含有雰囲気でのオーミックコンタクトアニールを800℃以上で行うため、低い接触抵抗を有するオーミックコンタクトが実現できた。
図７は、図3に示した炭化ケイ素MOSFETの製造方法によって作製された炭化ケイ素MOSFETにおいて、酸化膜と炭化ケイ素基板との界面近傍の水素元素量を２次イオン質量分析によって測定した結果である。界面近傍の水素濃度は約１×１０２１ｃｍ−３と、他の領域に比べて多量の水素が含まれているのが分かる。
このように本発明の炭化ケイ素(000-1)面上でのMOSFET製造方法によれば、ゲート酸化膜をウェット酸化で形成した後にオーミックコンタクトアニールを水素含有雰囲気で行うことにより、酸化膜と炭化ケイ素の界面に多量の水素を含有できることが分かる。
以上のごとく、本実施形態の発明は、炭化ケイ素MOSFETとして横型MOSFETの製造方法を例にして説明したが、これに限定されるものではなく、縦型MOSFETなど高耐圧化構造を有する半導体装置にも適用可能であり、同様の効果を奏することができる。したがって、特許請求の範囲に記載された本発明を逸脱しない範囲で、種々の半導体装置の製造方法に適用可能である。
本発明に係るMOSキャパシタの構成を示す図である。 図１に示す本発明に係るMOSキャパシタと本発明のMOSキャパシタと対比するために作製されたMOSキャパシタとの測定結果から得られた界面準位密度分布を示す図である。 本発明の炭化ケイ素(000-1)面上へのMOSFETの製造方法を説明するための断面図である。 図3に示した炭化ケイ素MOSFETの製造方法によって作製された炭化ケイ素MOSFETと図3における図3（ｈ）の工程を異にして作製された炭化ケイ素MOSFETの電界効果チャネル移動度のゲート電圧依存性を示す図である。 図3の図3(h)のフォーミングガス（He+3.4%H2）中でのアニール工程において、アニール温度をパラメータとして製造した炭化ケイ素MOSFETにおける電界効果チャネル移動度のゲート電圧依存性を示す図である。 図3の図3(h)のフォーミングガス（He+3.4%H2）中でのアニール工程において、フォーミングガスアニールの温度を変えたときのp型領域へのオーミックコンタクト抵抗をTLM構造にて測定した結果を示す図である。 図3に示した炭化ケイ素MOSFETの製造方法によって作製された炭化ケイ素MOSFETにおいて、酸化膜と炭化ケイ素基板との界面近傍の水素元素量を２次イオン質量分析によって測定した結果を示す図である。 炭化ケイ素p型基板上に作製した横型MOSFETにおける電界効果チャネル移動度のゲート電圧依存性を示す図である。
符号の説明
１ n型4H-SiC(000-1)基板
２ n型エピタキシャル膜
３ 絶縁膜
４ Alゲート電極
５ Al裏面電極
６ C-Vメーター
７ ｐ型4H-SiC(000-1)基板
８ p型エピタキシャル膜
９ マスクリンイオン
１０ リンイオン
１１ マスク
１２ アルミニウムイオン
１３ ドレイン領域
１４ ソース領域
１５ グラウンド領域
１６ フィールド酸化膜
１７ アクティブ領域
１８ ゲート絶縁膜
１９ ゲート電極
２０ コンタクトメタル
２１ 反応層
２２ パッド電極
２３ 裏面電極

Claims (6)

  1. 炭化ケイ素半導体の(000-1)面上に、少なくとも酸素と水分を含むガス中で熱酸化し前記炭化ケイ素半導体の(000-1)面上に接するように絶縁膜を形成する工程と、該絶縁膜の一部を除去し開口部を形成する工程と、該開口部の少なくとも一部にコンタクトメタルを堆積する工程と、熱処理により前記コンタクトメタルと炭化ケイ素の反応層を形成する工程とを有する炭化ケイ素半導体装置の製造方法において、
    前記熱処理を不活性ガスと水素の混合ガス中にて実施することを特徴とする炭化ケイ素半導体装置の製造方法。
  2. 前記少なくとも酸素と水分を含むガス中で熱酸化し前記炭化ケイ素半導体の(000-1)面上に接するように絶縁膜を形成する工程が、ゲート絶縁膜を形成する工程の少なくとも一部であることを特徴とする請求項１に記載の炭化ケイ素半導体装置の製造方法。
  3. 前記熱処理の温度が800℃以上1000℃以下の範囲であることを特徴とする請求項1または請求項２に記載の炭化ケイ素半導体装置の製造方法。
  4. 前記不活性ガスと水素の混合ガス中の水素濃度が１％以上20％以下の範囲であることを特徴とする請求項１ないし請求項３のいずれか１つの請求項に記載の炭化ケイ素半導体装置の製造方法。
  5. 前記炭化ケイ素半導体の(000-1)面からのオフ角が0度から１度であることを特徴とする請求項１ないし請求項４のいずれか１つの請求項に記載の炭化ケイ素半導体装置の製造方法。
  6. 請求項１ないし請求項５のいずれか１つの請求項に記載の炭化ケイ素半導体装置の製造方法にて製造された炭化ケイ素半導体装置の絶縁膜中の水素濃度が５×１０１９cm-3以上１×１０２２cm-3以下の範囲であることを特徴とする炭化ケイ素半導体装置。

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Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013157539A (ja) * 2012-01-31 2013-08-15 National Institute Of Advanced Industrial & Technology 炭化ケイ素半導体装置の製造方法
JP2013232554A (ja) * 2012-04-27 2013-11-14 National Institute Of Advanced Industrial & Technology 炭化珪素半導体装置の製造方法および炭化珪素半導体装置
JP2013232563A (ja) * 2012-04-27 2013-11-14 National Institute Of Advanced Industrial & Technology 炭化珪素半導体装置の製造方法
WO2014203904A1 (ja) * 2013-06-21 2014-12-24 富士電機株式会社 炭化珪素半導体装置の製造方法
WO2015005397A1 (ja) * 2013-07-11 2015-01-15 富士電機株式会社 炭化ケイ素半導体装置および炭化ケイ素半導体装置の製造方法
JP2015018859A (ja) * 2013-07-09 2015-01-29 国立大学法人京都大学 半導体装置、半導体装置の製造方法および熱処理装置
JP2015185617A (ja) * 2014-03-20 2015-10-22 株式会社東芝 半導体装置およびその製造方法
JP2016058668A (ja) * 2014-09-12 2016-04-21 株式会社Ｓｃｒｅｅｎホールディングス 半導体製造方法および半導体製造装置
US11355612B2 (en) 2020-03-13 2022-06-07 Kabushiki Kaisha Toshiba Semiconductor device, method for manufacturing semiconductor device, inverter circuit, driving device, vehicle, and elevator
US11588023B2 (en) 2020-03-13 2023-02-21 Kabushiki Kaisha Toshiba Semiconductor device, method for manufacturing semiconductor device, inverter circuit, driving device, vehicle, and elevator

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8367510B2 (en) * 2005-09-14 2013-02-05 Central Research Institute Of Electric Power Industry Process for producing silicon carbide semiconductor device
US8377812B2 (en) * 2006-11-06 2013-02-19 General Electric Company SiC MOSFETs and self-aligned fabrication methods thereof
US8546815B2 (en) * 2009-12-16 2013-10-01 National University Corporation NARA Institute of Science and Technology SiC semiconductor element and manufacturing method for same
JP5761533B2 (ja) * 2010-08-27 2015-08-12 国立大学法人 奈良先端科学技術大学院大学 ＳｉＣ半導体素子
JP2013045789A (ja) * 2011-08-22 2013-03-04 National Institute Of Advanced Industrial & Technology 炭化ケイ素半導体装置の製造方法
WO2015159437A1 (ja) * 2014-04-18 2015-10-22 富士電機株式会社 半導体装置の製造方法
CN105518830B (zh) * 2014-04-18 2018-01-26 富士电机株式会社 半导体装置的制造方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2004003989A1 (ja) * 2002-06-28 2004-01-08 National Institute Of Advanced Industrial Science And Technology 半導体装置及びその製造方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3128344B2 (ja) 1992-09-10 2001-01-29 三洋電機株式会社 ｎ型炭化ケイ素の電極形成方法
JP3525149B2 (ja) * 1996-08-12 2004-05-10 富士電機デバイステクノロジー株式会社 炭化ケイ素半導体装置の製造方法
JP2000133657A (ja) 1998-10-28 2000-05-12 Sanyo Electric Co Ltd 炭化珪素半導体装置の製造方法
JP3443589B2 (ja) 1999-03-01 2003-09-02 独立行政法人産業技術総合研究所 半導体装置の製造方法
US6940110B2 (en) * 2002-11-29 2005-09-06 Matsushita Electric Industrial Co., Ltd. SiC-MISFET and method for fabricating the same
JP2004319619A (ja) 2003-04-14 2004-11-11 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
JP4218557B2 (ja) 2004-03-12 2009-02-04 三菱電機株式会社 半導体装置

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2004003989A1 (ja) * 2002-06-28 2004-01-08 National Institute Of Advanced Industrial Science And Technology 半導体装置及びその製造方法

Cited By (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013157539A (ja) * 2012-01-31 2013-08-15 National Institute Of Advanced Industrial & Technology 炭化ケイ素半導体装置の製造方法
JP2013232554A (ja) * 2012-04-27 2013-11-14 National Institute Of Advanced Industrial & Technology 炭化珪素半導体装置の製造方法および炭化珪素半導体装置
JP2013232563A (ja) * 2012-04-27 2013-11-14 National Institute Of Advanced Industrial & Technology 炭化珪素半導体装置の製造方法
WO2014203904A1 (ja) * 2013-06-21 2014-12-24 富士電機株式会社 炭化珪素半導体装置の製造方法
JP2015005669A (ja) * 2013-06-21 2015-01-08 独立行政法人産業技術総合研究所 炭化珪素半導体装置の製造方法
US9960040B2 (en) 2013-06-21 2018-05-01 Fuji Electric Co., Ltd. Manufacturing method of silicon carbide semiconductor device
JP2015018859A (ja) * 2013-07-09 2015-01-29 国立大学法人京都大学 半導体装置、半導体装置の製造方法および熱処理装置
WO2015005397A1 (ja) * 2013-07-11 2015-01-15 富士電機株式会社 炭化ケイ素半導体装置および炭化ケイ素半導体装置の製造方法
US9922822B2 (en) 2013-07-11 2018-03-20 Fuji Electric Co., Ltd. Silicon carbide semiconductor device and manufacturing method of silicon carbide semiconductor device
JP6025007B2 (ja) * 2013-07-11 2016-11-16 富士電機株式会社 炭化ケイ素半導体装置の製造方法
US9786740B2 (en) 2014-03-20 2017-10-10 Kabushiki Kaisha Toshiba Semiconductor device and method for producing the same
JP2015185617A (ja) * 2014-03-20 2015-10-22 株式会社東芝 半導体装置およびその製造方法
KR101831488B1 (ko) * 2014-09-12 2018-02-26 가부시키가이샤 스크린 홀딩스 반도체 제조 방법 및 반도체 제조 장치
KR20180021023A (ko) * 2014-09-12 2018-02-28 가부시키가이샤 스크린 홀딩스 반도체 제조 방법 및 반도체 제조 장치
JP2016058668A (ja) * 2014-09-12 2016-04-21 株式会社Ｓｃｒｅｅｎホールディングス 半導体製造方法および半導体製造装置
US10028336B2 (en) 2014-09-12 2018-07-17 SCREEN Holdings Co., Ltd. Semiconductor manufacturing method and semiconductor manufacturing apparatus
KR101883135B1 (ko) 2014-09-12 2018-07-27 가부시키가이샤 스크린 홀딩스 반도체 제조 방법 및 반도체 제조 장치
US11355612B2 (en) 2020-03-13 2022-06-07 Kabushiki Kaisha Toshiba Semiconductor device, method for manufacturing semiconductor device, inverter circuit, driving device, vehicle, and elevator
US11588023B2 (en) 2020-03-13 2023-02-21 Kabushiki Kaisha Toshiba Semiconductor device, method for manufacturing semiconductor device, inverter circuit, driving device, vehicle, and elevator
US11677009B2 (en) 2020-03-13 2023-06-13 Kabushiki Kaisha Toshiba Semiconductor device, method for manufacturing semiconductor device, inverter circuit, driving device, vehicle, and elevator
US11923420B2 (en) 2020-03-13 2024-03-05 Kabushiki Kaisha Toshiba Semiconductor device, method for manufacturing semiconductor device, inverter circuit, driving device, vehicle, and elevator

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