JP2004319619A

JP2004319619A - 半導体装置の製造方法

Info

Publication number: JP2004319619A
Application number: JP2003108822A
Authority: JP
Inventors: Masaya Yamashita; 賢哉山下; Makoto Kitahata; 真北畠; Osamu Kusumoto; 修楠本; Kunimasa Takahashi; 邦方高橋; Masao Uchida; 正雄内田
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2003-04-14
Filing date: 2003-04-14
Publication date: 2004-11-11

Abstract

【課題】電極形成プロセスにおける高温熱処理によるゲート絶縁膜の界面劣化を抑制し、低損失の半導体装置の製造方法を提供する。
【解決手段】ＳｉＣ基板上にゲート絶縁膜を形成し、ＳｉＣ基板の一部の上にゲート絶縁膜を挟むようにゲート電極を形成し、ＳｉＣ基板の各一部にソース・ドレイン領域を形成し、ソース・ドレイン領域の上にそれぞれソース・ドレイン電極を形成し、第１のアニールによりソース・ドレイン電極をアロイ化し、ＳｉＣ基板を５００℃以上１０００℃以下の温度で酸化性ガスを含む雰囲気に曝露して第２のアニールを行う。
【選択図】図１

Description

【０００１】
【発明の属する技術分野】
本発明は、炭化珪素層を有する半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】
近年、炭化珪素（ＳｉＣ）は、他のバンドギャップが大きい半導体材料と比べても高い絶縁破壊特性を有するので、低損失パワーデバイスへの適用が期待されている。
【０００３】
炭化珪素上には、炭化珪素の熱酸化により二酸化珪素膜を形成できるので、大電力駆動用の炭化珪素半導体装置の形態として、ＳｉＣ基板上に熱酸化によりゲート絶縁膜を形成した絶縁ゲート型半導体装置（ＭＩＳＦＥＴ）が有力である。
【０００４】
炭化珪素を用いたＭＩＳＦＥＴを低損失パワー半導体装置に用いる場合には、オン抵抗を低減することにより損失を低減するために、ゲート絶縁膜とＳｉＣ基板との界面領域における界面準位トラップ密度を低くすることによりチャネル抵抗を低減することが必要とされている。ここで、ゲート絶縁膜とＳｉＣ基板との界面領域における界面準位トラップ密度と、ゲート絶縁膜とＳｉＣ基板との界面領域における遷移層の厚みには相関があり、界面準位トラップ密度を１×１０^１２［ｃｍ^−２ｅＶ^−１］以下にするには、遷移層の厚みを１ｎｍ以下にする必要があることが知られている（例えば、非特許文献１参照）。
【０００５】
一般に、炭化珪素上にゲート絶縁膜を熱酸化で形成するためには、ＳｉＣ基板を１０００℃〜１４００℃の温度において、酸化性ガス雰囲気下に曝露することで、炭化珪素基板上に二酸化珪素膜を成長させる。例えば、ウェット酸化で、つまり１０００℃〜１４００℃の高温下で高濃度の水蒸気を含む酸素雰囲気下に曝露することにより、ＳｉＣ基板を熱酸化させて形成したゲート絶縁膜に関しては、界面準位トラップ密度を５×１０^１１［ｃｍ^−２ｅＶ^−１］以下に抑えることができ、遷移層の厚みを１ｎｍ以下にすることが可能である（例えば、非特許文献２参照）。
【０００６】
炭化珪素を用いたＭＩＳＦＥＴを低損失パワー半導体装置に用いる際に、チャネル抵抗の次に問題となるのが、ソース電極及びドレイン電極におけるコンタクト抵抗である。コンタクト抵抗を十分に低くするためには、ソース電極及びドレイン電極が酸化しないように、アルゴン、窒素、ヘリウム、水素といったソース電極及びドレイン電極に対して不活性なガス雰囲気中で高温熱処理を行い、ソース電極及びドレイン電極を構成する金属と炭化珪素をアロイ化する必要がある。
【０００７】
【非特許文献１】
ＭａｔｅｒｉａｌｓＳｃｉｅｎｃｅＦｏｒｕｍ、３８９−３９３巻、ｐ．１０３７−１０４０、２００２年
【非特許文献２】
ＭａｔｅｒｉａｌｓＳｃｉｅｎｃｅＦｏｒｕｍ、３８９−３９３巻、ｐ．１０３７−１０４０、２００２年
【０００８】
【発明が解決しようとする課題】
しかし、アルゴン、窒素、ヘリウム、水素といったソース電極及びドレイン電極に対して不活性なガス中で高温熱処理を行うと、ゲート絶縁膜とＳｉＣ基板との界面領域における遷移層の厚みが増加し、さらにゲート絶縁膜の膜厚分布を生じ、その結果界面準位トラップ密度が増大し、チャネル抵抗が増加していた。
【０００９】
そこで、本発明は上記従来の問題点に鑑み、電極形成プロセスにおける高温熱処理によるゲート絶縁膜の界面劣化を抑制し、低損失の半導体装置の製造方法を提供することを目的とする。
【００１０】
【課題を解決するための手段】
上記課題を解決するために、本発明の半導体装置の製造方法は、炭化珪素基板上にゲート絶縁膜を形成する工程Ａと、前記炭化珪素基板の一部の上に、前記ゲート絶縁膜を挟むようにゲート電極を形成する工程Ｂと、前記炭化珪素基板の各一部に、ソース領域及びドレイン領域を形成する工程Ｃと、前記ソース領域及び前記ドレイン領域の上に、それぞれソース電極及びドレイン電極を形成する工程Ｄと、第１のアニールを行うことにより前記ソース電極及び前記ドレイン電極をアロイ化する工程Ｅと、前記炭化珪素基板を５００℃以上１０００℃以下の温度で酸化性ガスを含む雰囲気に曝露して第２のアニールを行う工程Ｆとを含むことを特徴とする。
【００１１】
【発明の実施の形態】
以下、本発明の実施の形態について説明する。
【００１２】
本発明の一実施の形態に係る半導体装置の製造方法は、炭化珪素基板上にゲート絶縁膜を形成する工程Ａと、前記炭化珪素基板の一部の上に、前記ゲート絶縁膜を挟むようにゲート電極を形成する工程Ｂと、前記炭化珪素基板の各一部に、ソース領域及びドレイン領域を形成する工程Ｃと、前記ソース領域及び前記ドレイン領域の上に、それぞれソース電極及びドレイン電極を形成する工程Ｄと、第１のアニールを行うことにより前記ソース電極及び前記ドレイン電極をアロイ化する工程Ｅと、前記炭化珪素基板を５００℃以上１０００℃以下の温度で酸化性ガスを含む雰囲気に曝露して第２のアニールを行う工程Ｆとを含むものである。
【００１３】
このようにすると、工程Ｅにおける第１のアニールにより増加したゲート絶縁膜／炭化珪素界面領域における遷移層の厚みを、工程Ｆにおける第２のアニールにより低減することができる。よって、ソース電極及びドレイン電極のコンタクト抵抗を１×１０^−６［Ω・ｃｍ^２］以下に下げるとともに、ゲート絶縁膜／炭化珪素界面領域における界面準位トラップ密度を低くすることによりチャネル抵抗を低減することができるので、オン抵抗の低い低損失の絶縁ゲート型半導体装置を製造することができる。
【００１４】
ここで、工程Ｆは、ゲート絶縁膜／炭化珪素界面領域における遷移層の厚みが１ｎｍ以下になるまでの時間行うことが好ましい。
【００１５】
工程Ａにおいて、ゲート絶縁膜とＳｉＣ基板との界面領域に形成される遷移層の厚みが薄いことが好ましく、１ｎｍ以下であることが特に好ましい。このようにすると、工程Ｆの第２のアニールにおいてＳｉＣ基板を酸化性ガスを含む雰囲気に曝露する時間が短くなるので、電極に対するダメージを低減することができる。
【００１６】
工程Ｅ及び工程Ｆを、同じ加熱装置を用いて連続的に行うことが好ましい。また、急速加熱炉（ＲＴＡ）を使用すると、昇温、降温レートが高くなり、より短時間で処理することができるので好ましい。
【００１７】
工程Ｅの第１のアニ−ルにおいては、温度が８００℃以上１０００℃以下でアニ−ルを行うことが好ましい。このようにすると、ソース電極及びドレイン電極のコンタクト抵抗を低くすることができる。
【００１８】
また、工程Ｅの第１のアニ−ルにおいて、水素を含む雰囲気下でアニ−ルを行うことが好ましい。このようにすると、ゲート絶縁膜／炭化珪素界面領域における遷移層の厚みの増加を最小にすることができる。
【００１９】
工程Ｆの第２のアニ−ルにおいては、ゲート絶縁膜／炭化珪素界面領域における遷移層に対して活性に反応するガスを用いて、遷移層を薄くし、界面領域を急峻にする。遷移層に対して活性に反応するガスとしては、例えば、酸素と水蒸気で構成されるガスを用いることができる。ここで、水蒸気濃度比が５０パーセント以上であることが好ましい。
【００２０】
また、この第２のアニ−ルにおいて、ＵＶ光照射下のオゾンを含むガスを用いてもよい。このようにすると、活性な酸素ラジカルが生成し、この酸素ラジカルを用いることにより１０００℃以下の低温でも効率よくゲート絶縁膜／炭化珪素界面領域における遷移層を酸化することができ、短時間で遷移層の厚みを１ｎｍ以下にすることができる。
【００２１】
また、第２のアニ−ルにおいて、酸素及び窒素を含むガスを用いることが好ましい。このようにすると、酸素に加えてさらに窒素を含有させた雰囲気に曝露することで、ゲート絶縁膜／炭化珪素界面領域における遷移層の厚みが減少し、ゲート絶縁膜／炭化珪素界面を急峻にすることができるのと同時に、界面におけるゲート絶縁膜中の欠陥を窒素で埋めることができ、さらにゲート絶縁膜の品質及び信頼性を高めることができる。ここで、窒素を酸素よりも後に供給すると、一旦急峻になった界面が再度なだらかになるおそれがあるので、酸素及び窒素はほぼ同時に供給することが好ましい。なお、窒素に代えて、アンモニアまたは一酸化窒素を用いても良い。
【００２２】
ソース電極及びドレイン電極の内少なくとも一方が、Ａｕを含む層を有することが好ましい。Ａｕの融点は１０６４℃で、しかも１０００℃の酸素雰囲気中でも酸化が起こらないため、このようにすると、工程Ｆにおける第２のアニ−ルにおいてソース電極またはドレイン電極の酸化の進行を抑制するとができる。
【００２３】
また、ソース電極及びドレイン電極の内少なくとも一方が、さらにＰｔを含む層を有することが好ましい。Ｐｔの融点は１７７０℃であり、しかも熱拡散し難いので、Ａｕの拡散を抑制することができる。ここで、ｎ型のソース・ドレイン領域上の電極構造としては、Ｎｉ／Ｐｔ／Ａｕの積層電極で構成されていることが好ましい。一方、ｐ型のソース・ドレイン領域上の電極構造としては、Ａｌ／Ｎｉ／Ｐｔ／Ａｕの積層電極で構成されていることが好ましい。
【００２４】
また、ソース電極及びドレイン電極の表面をエッチングする工程Ｇをさらに含むことが好ましい。このようにすると、工程Ｆの第２のアニ−ルにおいてソース・ドレイン電極上に成長した酸化層をエッチング除去することにより、ソース電極及びドレイン電極と上部の配線との接触抵抗を低くすることが可能である。
【００２５】
（実施の形態１）
以下、本発明の実施の形態について図面を用いてさらに詳細に説明する。図１は、本発明の一実施の形態に係る半導体装置の製造方法における、第１のアニール工程及び第２のアニ−ル工程の条件を示す図、図２は、同半導体装置の製造方法により製造されたプレーナー型絶縁ゲート型半導体装置の構造を示す断面図、図３は、同プレーナー型絶縁ゲート型半導体装置のｎ^＋＋領域上の電極構造を示す断面図、図４は、同プレーナー型絶縁ゲート型半導体装置のｐ^＋＋領域上の電極構造を示す断面図である。
【００２６】
ｎ型のＳｉＣ基板８の上部にｐ型のＳｉＣ層７を形成した後、工程Ａにおいて、ｐ型のＳｉＣ層７上にゲート絶縁膜５を形成する。この際、ｐ型のＳｉＣ層７とゲート絶縁膜５との界面領域に、遷移層６が形成される。次に、工程Ｂにおいて、ゲート絶縁膜５の上にゲート電極４を形成する。次に、工程Ｃにおいて、ｐ型のＳｉＣ層７の上部であってゲート絶縁膜５及びゲート電極４の両側に、ソース・ドレイン領域である高濃度のｎ型（ｎ^＋＋）領域３を、その他の部分に高濃度のｐ型（ｐ^＋＋）領域１１を形成する。次に、工程Ｄにおいて、ｎ^＋＋領域３及びｐ^＋＋領域１１上にそれぞれソース・ドレイン電極１及び第４の電極９を形成する。次に、工程Ｅにおいて、第１のアニールを行い、ソース・ドレイン電極１及び第４の電極９をアロイ化する。これにより、炭化珪素と各電極材料との反応層２，１０が形成される。次に、工程Ｆにおいて、このＳｉＣ基板８を５００℃以上１０００℃以下の温度で酸素を含む雰囲気に曝露して第２のアニールを行う。
【００２７】
工程Ｄにおいて電極パターンを形成した後、ＳｉＣ基板８をＲＴＡ装置に入れ、図１に示すように、工程Ｅとして低い接触抵抗を得るため第１のアニールを行う。ここで、ドライ水素雰囲気、１０００℃、５分の条件で第１のアニールを行うことにより、１×１０^−６［Ω・ｃｍ^２］以下の低接触抵抗を得ることができる。通常、無酸素雰囲気下で熱処理を行うことにより、ゲート絶縁膜／炭化珪素界面領域に炭素クラスターが形成され、遷移層の厚みが増加し、界面準位トラップ密度が高くなり、ゲート絶縁膜／炭化珪素界面領域の品質が低下するが、水素雰囲気中で第１のアニ−ルを行うことで炭素クラスターの形成を抑えることができる。
【００２８】
その後、同じＲＴＡ装置内にＳｉＣ基板８を入れたまま、９００℃まで降温させ、雰囲気を置換して、工程Ｆとして活性な酸素、一酸化窒素を含む雰囲気中に曝露することにより第２のアニールを行う。これにより、ゲート絶縁膜／炭化珪素界面領域の遷移層が再酸化され、遷移層の厚みが低減する。第２のアニールは、ゲート絶縁膜／炭化珪素界面領域の遷移層の厚みが１ｎｍ以下になるまで行う。以上の工程により、炭素クラスターの発生を防ぐことができ、ゲート絶縁膜／炭化珪素界面領域に急峻な遷移層を有する絶縁ゲート型半導体装置を製造することが可能となる。
【００２９】
図３に示すように、ｐ型のＳｉＣ層１６の上部に設けられたｎ^＋＋領域１５上には、第１の電極層１４／第２の電極層１３／第３の電極層１２がそれぞれＮｉ／Ｐｔ／Ａｕであるソース・ドレイン電極１が形成されている。ここで、第１の電極層１４としてＮｉを用いることにより、ｎ^＋＋の炭化珪素上において低接触抵抗を実現することができる。Ｎｉに代えて、他の仕事関数が低い金属を用いてもよい。また、第２の電極層１３としてＰｔを用いることにより、Ａｕの熱による拡散を、抑制することができるため、高温においても電極構造を安定に保持することができる。また、第３の電極層１２としてＡｕを用いることにより、１０００℃酸素雰囲気下においても、電極の酸化を防ぐことができる。
【００３０】
図４に示すように、ｐ型のＳｉＣ層２２の上部に設けられたｐ^＋＋領域２１上には、第１の電極層２０／第２の電極層１９／第３の電極層１８／第４の電極層１７がそれぞれＴｉ／Ａｌ／Ｐｔ／Ａｕである第４の電極９が形成されている。ここで、第１の電極層２０／第２の電極層１９としてＴｉ／Ａｌを用いることにより、ｐ^＋＋の炭化珪素上において低接触抵抗を実現することができる。Ｔｉ／Ａｌに代えて、他の仕事関数が高い金属を用いてもよい。また、第３の電極層１８としてＰｔを用いることにより、Ａｕの熱による拡散を、抑制することができるため、高温においても電極構造を安定に保持することができる。また、第４の電極層１７としてＡｕを用いることにより、１０００℃酸素雰囲気下においても、電極の酸化を防ぐことができる。
【００３１】
（実施の形態２）
図６は、本発明のさらに他の実施の形態に係る半導体装置の製造方法を示す断面図である。本実施の形態に係る半導体装置の製造方法においては、ソース・ドレイン電極を形成後、ソース・ドレイン電極上にパッシベーション膜としてポリシリコン層を形成する点が実施の形態１と異なる。
【００３２】
ｎ型のＳｉＣ基板（図示せず）の上部にｐ型のＳｉＣ層６７を形成した後、工程Ａにおいて、ｐ型のＳｉＣ層６７上にゲート絶縁膜６５を形成する。この際、ｐ型のＳｉＣ層６７とゲート絶縁膜６５との界面領域に、遷移層（図示せず）が形成される。次に、工程Ｂにおいて、ゲート絶縁膜６５の上にゲート電極６４を形成する。次に、工程Ｃにおいて、ｐ型のＳｉＣ層６７の上部であってゲート絶縁膜６５及びゲート電極６４の両側に、ソース・ドレイン領域であるｎ^＋＋領域６３を形成する。次に、工程Ｄにおいて、ｎ^＋＋領域６３上にソース・ドレイン電極６１を形成し、さらにソース・ドレイン電極上にパッシベーション膜としてポリシリコン層６９を形成する（図６（ａ））。次に、工程Ｅにおいて、ドライ水素雰囲気、１０００℃、５分の条件で第１のアニールを行い、ソース・ドレイン電極６１をアロイ化する。これにより、炭化珪素とソース・ドレイン電極６１との反応層６２が形成される（図６（ｂ））。次に、工程Ｆにおいて、このＳｉＣ基板を９００℃の温度で活性な酸素、一酸化窒素を含む雰囲気に曝露して第２のアニールを行う。これにより、ポリシリコン層６９の表面に酸化層６８が形成される（図６（ｃ））。次に、工程Ｇにおいて、ポリシリコン層６９及び酸化層６８をエッチングして除去する（図６（ｄ））。これにより、上部の配線との接触抵抗が低い、良好なソース・ドレイン電極を形成することができる。
【００３３】
以上、本発明の半導体装置の製造方法によると、ソース電極及びドレイン電極のコンタクト抵抗を１×１０^−６［Ω・ｃｍ^２］以下に下げるとともに、ゲート絶縁膜／炭化珪素界面領域における遷移層の厚みを１ｎｍ以下にして界面準位トラップ密度を５×１０^１１［ｃｍ^−２ｅＶ^−１］以下に抑えることにより低チャネル抵抗を実現し、オン抵抗が低く、かつ５０［ｃｍ^２／Ｖ・ｓ］以上の高チャネル移動度を有する絶縁ゲート型半導体装置を製造することができる。
【００３４】
なお、上記実施の形態においては、ｎチャンネル反転型絶縁ゲート型半導体装置の製造方法について示したが、ｐチャンネル反転型絶縁ゲート型半導体装置の製造方法にも適用することができる。また、上記実施の形態で述べた半導体装置の製造方法は、ＤＩＭＯＳＦＥＴ、トレンチ型ＭＯＳＦＥＴ、ＩＧＢＴといった絶縁ゲート型半導体装置すべてに用いることができる。
【００３５】
実際の商用パワーデバイスとして使用される絶縁ゲート型トランジスタは、逆方向耐圧を出すため、また、定格電流をオン抵抗が低い状態で流すためにさまざまな構造で設計される。例えば、プレーナー型リサーフ構造の絶縁ゲート型トランジスタ、バーティカル型絶縁ゲート型トランジスタ、またはトレンチゲート型の絶縁ゲート型トランジスタであってもよく、これらのトランジスタを形成した場合にも、上記実施の形態で得られた効果と同様の効果を得ることができる。
【００３６】
【発明の効果】
本発明の半導体装置の製造方法によれば、電極形成プロセスにおける高温熱処理によるゲート絶縁膜の界面劣化を抑制し、低損失の半導体装置の製造方法を提供することができる。
【図面の簡単な説明】
【図１】本発明の一実施の形態に係る半導体装置の製造方法における、第１のアニール工程及び第２のアニ−ル工程の条件を示す図
【図２】同半導体装置の製造方法により製造されたプレーナー型絶縁ゲート型半導体装置の構造を示す断面図
【図３】同プレーナー型絶縁ゲート型半導体装置のｎ^＋＋領域上の電極構造を示す断面図
【図４】同プレーナー型絶縁ゲート型半導体装置のｐ^＋＋領域上の電極構造を示す断面図
【図５】本発明の他の実施の形態に係る半導体装置の製造方法を示す断面図
【図６】本発明のさらに他の実施の形態に係る半導体装置の製造方法を示す断面図
【符号の説明】
１，５１，６１ソース・ドレイン電極
２，１０，５２，６２反応層
３，１５，５３，６３ｎ^＋＋領域
４，５４，６４ゲート電極
５，５５，６５ゲート絶縁膜
６遷移層
７，１６，２２，５７，５７，６７ｐ型のＳｉＣ層
８ｎ型のＳｉＣ基板
９第４の電極
１１，２１ｐ^＋＋領域
１２，１８第３の電極層
１３，１９第２の電極層
１４，２０第１の電極層
１７第４の電極層
５８，６８酸化層
６９ポリシリコン層

Claims

炭化珪素基板上にゲート絶縁膜を形成する工程Ａと、前記炭化珪素基板の一部の上に、前記ゲート絶縁膜を挟むようにゲート電極を形成する工程Ｂと、前記炭化珪素基板の各一部に、ソース領域及びドレイン領域を形成する工程Ｃと、前記ソース領域及び前記ドレイン領域の上に、それぞれソース電極及びドレイン電極を形成する工程Ｄと、第１のアニールを行うことにより前記ソース電極及び前記ドレイン電極をアロイ化する工程Ｅと、前記炭化珪素基板を５００℃以上１０００℃以下の温度で酸化性ガスを含む雰囲気に曝露して第２のアニールを行う工程Ｆとを含むことを特徴とする半導体装置の製造方法。
工程Ａにおいて、炭化珪素基板とゲート絶縁膜との界面領域に形成される遷移層の厚みが１ｎｍ以下であることを特徴とする、請求項１記載の半導体装置の製造方法。
工程Ａにおいて、ゲート絶縁膜の膜厚分布が絶縁膜の膜厚１／１０以下であることを特徴とする、請求項１記載の半導体装置の製造方法。
工程Ｅ及び工程Ｆを、同じ加熱装置を用いて連続的に行うことを特徴とする、請求項１または２記載の半導体装置の製造方法。
工程Ｅにおいて、温度が８００℃以上１０００℃以下で第１のアニ−ルを行うことを特徴とする、請求項１〜４のいずれか１項に記載の半導体装置の製造方法。
工程Ｅにおいて、水素を含む雰囲気下で第１のアニ−ルを行うことを特徴とする、請求項１〜５のいずれか１項に記載の半導体装置の製造方法。
工程Ｅにおいて、ソース電極材料、ドレイン電極材料に対して上記記載の第１のアニ−ル温度において不活性なガス雰囲気下で第１のアニ−ルを行うことを特徴とする、請求項１〜６のいずれか１項に記載の半導体装置の製造方法。
工程Ｆにおいて、炭化珪素基板を５００℃以上１０００℃以下の温度で一酸化窒素を含む雰囲気に曝露して第２のアニールを行うことを特徴とする、請求項１〜７のいずれか１項に記載の半導体装置の製造方法。
ソース電極及びドレイン電極の内少なくとも一方が、Ａｕを含む層を有することを特徴とする、請求項１〜８のいずれか１項に記載の半導体装置の製造方法。
ソース電極及びドレイン電極の内少なくとも一方が、さらにＰｔを含む層を有することを特徴とする、請求項８記載の半導体装置の製造方法。
ソース電極及びドレイン電極の表面をエッチングする工程Ｇをさらに含むことを特徴とする、請求項１〜１０のいずれか１項に記載の半導体装置の製造方法。