JP2013008894A - 炭化珪素半導体を用いたmos構造およびその酸化膜形成方法 - Google Patents
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Abstract
【課題】 SiO2/SiC界面における界面準位自体を低減することが出来るSiC半導体を用いたMOS構造、およびその酸化膜の形成方法を提供する。
【解決手段】 SiC半導体基板1を処理炉内に用意し、処理炉内を比較的低い700℃に設定して、SiC半導体基板1の基板表面を酸素ガス雰囲気中にさらす。この熱酸化により、SiC半導体基板1の基板表面には、SiO2から成る中間層2が約1nmの極薄い厚さで形成される。次に、中間層2上にSiO2膜を約50nmの厚さに堆積して、SiO2から成る堆積層3を形成する。次に、SiC半導体基板1が酸化しない温度および時間で、堆積層3をアニーリングする。このアニーリングは、赤外線ランプなどの急速加熱装置により、SiO2膜の融点である1200℃に近い、この1200℃の融点よりも低い例えば1000〜1100℃程度の温度で、短時間に急速に行われる。
【選択図】 図1
【解決手段】 SiC半導体基板1を処理炉内に用意し、処理炉内を比較的低い700℃に設定して、SiC半導体基板1の基板表面を酸素ガス雰囲気中にさらす。この熱酸化により、SiC半導体基板1の基板表面には、SiO2から成る中間層2が約1nmの極薄い厚さで形成される。次に、中間層2上にSiO2膜を約50nmの厚さに堆積して、SiO2から成る堆積層3を形成する。次に、SiC半導体基板1が酸化しない温度および時間で、堆積層3をアニーリングする。このアニーリングは、赤外線ランプなどの急速加熱装置により、SiO2膜の融点である1200℃に近い、この1200℃の融点よりも低い例えば1000〜1100℃程度の温度で、短時間に急速に行われる。
【選択図】 図1
Description
本発明は、炭化珪素(SiC)半導体上に形成された二酸化珪素(SiO2)で酸化膜が構成されるMOS(Metal Oxide Semiconductor)構造、およびその酸化膜の形成方法に関するものである。
従来、この種のSiC半導体を用いたMOS構造は、SiC半導体の禁制帯幅が広くて高い絶縁破壊性能を有するため、パワーデバイスへの応用が有望視されており、大電流を流すことが出来て高速動作が可能なSiC−MOSFET(Field Effect Transistor)への応用が盛んに研究されている。SiC半導体基板上には、熱酸化により良質のSiO2膜を容易に形成することが出来、Si−MOSテクノロジーを継承することが出来るため、SiC−MOSFETのゲート絶縁膜にはこのSiO2膜が適している。しかし、ゲート絶縁膜と半導体基板とのSiO2/SiC界面近傍では、SiC側に大きな歪みが生じて多くの欠陥が発生し、界面準位密度がSi−MOSFETと比べて約2〜3桁も高い状態となる。このため、MOSFETのチャネル移動度が低くなってオン抵抗が高くなるため、従来、この界面準位密度を減らすことが要望されている。
特許文献1に開示されたSiC−MOS構造では、一酸化窒素(NO)ガス雰囲気中で熱処理を実施することで界面窒化処理を施し、SiO2/SiC界面に高濃度の窒素を選択的にドープすることで、界面準位を電気的に不活性化させ、界面準位密度を低減している。このような手法は、近年のSiC−MOSFETの開発に広く採用されている。
しかしながら、上記従来のSiC−MOS構造は、SiO2/SiC界面への窒素導入によって界面準位密度が低減されているが、これは、伝導体付近の界面準位を価電子帯側へ移動させているだけで、禁制帯全体における界面準位の総量は変化していない。すなわち、上記従来のSiC−MOS構造では、界面準位密度を減らすという本来の目的は達成されていない。
このことから、上記従来のSiC−MOS構造では、高いゲート電圧がかかった強反転状態において急激にMOSFETのチャネル移動度が低下したり、ホールをキャリアとするpチャネル型MOS構造ではかえって界面準位密度が激増する新たな問題が生じる。また、ゲート電極に電圧が印加されていなくてもチャネルが形成されてMOSFETがノーマリーオン化したり、ゲート絶縁膜の長期信頼性が低下して絶縁破壊電圧が低くなるような問題も引き起こされる。
本発明は、従来のように界面準位を電気的に中和するのではなく、あくまでもSiO2/SiC界面における界面準位自体を低減することが出来るSiC半導体を用いたMOS構造、およびその酸化膜の形成方法を提供することを目的とする。
本発明はこのような課題を解決するためになされたもので、
SiC半導体層との間に界面層が形成されることのない厚さ、例えば約1nmの厚さで、SiC半導体層上に形成されたSiO2から成る中間層と、
中間層上に形成されたSiO2から成る堆積層と
から、SiC半導体を用いたMOS構造の酸化膜を構成した。
SiC半導体層との間に界面層が形成されることのない厚さ、例えば約1nmの厚さで、SiC半導体層上に形成されたSiO2から成る中間層と、
中間層上に形成されたSiO2から成る堆積層と
から、SiC半導体を用いたMOS構造の酸化膜を構成した。
また、SiC半導体層との間に界面層が形成されることのない温度、例えば700℃以下の温度の雰囲気中で、またはSiC半導体層との間に界面層が形成されることのない酸素分圧の雰囲気中で、熱酸化して、SiC半導体層上にSiO2から成る中間層を形成する第1の工程と、
中間層上にSiO2から成る堆積層を形成する第2の工程と、
SiC半導体層が酸化しない温度および時間で堆積層をアニーリングする第3の工程と
から、SiC半導体を用いたMOS構造の酸化膜を形成する酸化膜形成方法を構成した。
中間層上にSiO2から成る堆積層を形成する第2の工程と、
SiC半導体層が酸化しない温度および時間で堆積層をアニーリングする第3の工程と
から、SiC半導体を用いたMOS構造の酸化膜を形成する酸化膜形成方法を構成した。
本構成によれば、SiC半導体層とSiO2から成る中間層との間には、SiO2/SiC界面は形成されない。このため、SiC−MOS構造のSiO2酸化膜とSiC半導体層との間には、界面準位がほとんど存在しなくなる。従って、SiO2/SiC界面における界面準位自体を低減することが出来るSiC半導体を用いたMOS構造、およびその酸化膜の形成方法が提供され、高絶縁耐性、低リーク電流、低誘電率、高化学安定性等の利点を有するSiO2膜をSiC−MOS構造の酸化膜とすることが出来る。
また、本発明は、第3の工程におけるアニーリングが、急速加熱装置により堆積層の融点に近い温度で短時間に急速に行われることを特徴とする。
本構成によれば、堆積層の融点に近い温度で短時間に急速にアニーリングが行われることで、堆積層および中間層のSiO2中の酸素がSiC半導体層に拡散して界面準位が発生することなく、堆積層がアニーリングされる。このため、SiC半導体層との間にSiO2/SiC界面が形成されることなく、堆積層の緻密性が改善される。
本発明によれば、上記のように、SiO2/SiC界面における界面準位自体を低減することが出来るSiC半導体を用いたMOS構造、およびその酸化膜の形成方法が提供される。
次に、本発明によるSiC半導体を用いたMOS構造、およびその酸化膜の形成方法をSiC−MOSFETに適用した一実施の形態について説明する。
図1は、この一実施の形態によるMOS構造、およびその酸化膜の形成方法を示す断面図である。
まず、本実施の形態によるMOS構造を形成するに際し、同図(a)に示すSiC半導体基板1を処理炉内に用意する。そして、処理炉内を比較的低い700℃に設定して、または酸素分圧を0.1気圧以下に設定して、SiC半導体基板1の基板表面を酸素ガス雰囲気中にさらす。この熱酸化により、SiC半導体基板1の基板表面には、同図(b)に示すSiO2から成る中間層2が約1nmの極薄い厚さで形成される。次に、スパッタリングやCVD(Chemical Vapor Deposition)法などにより、中間層2上にSiO2膜を約50nmの厚さに堆積して、同図(c)に示すSiO2から成る堆積層3を形成する。次に、SiC半導体基板1が酸化しない温度および時間で、堆積層3をアニーリングする。本実施形態では、このアニーリングは、赤外線ランプなどの急速加熱装置により、堆積層3を構成するSiO2膜の融点である1200℃に近い、この1200℃の融点よりも低い例えば1000〜1100℃程度の温度で、短時間、例えば10秒間程度で、急速に行われる。
次に、多結晶SiなどをCVD法により堆積層3上に堆積し、レジストをマスクに異方性エッチングして同図(d)に示すゲート電極4を形成する。そして、ゲート電極4をマスクに自己整合的にn型不純物をSiC半導体基板1に選択的にイオン注入して、SiC半導体基板1にn型領域5を形成する。引き続いて、ソース電極を形成する領域が開口したマスクをフォトリソグラフィ技術により作成し、このマスクの開口領域に露出する堆積層3および中間層2をドライエッチングによって除去する。次に、このドライエッチングによって露出したSiC半導体基板1のn型領域5にオーミック接合するソース電極7を形成し、SiC半導体基板1の裏面にドレイン電極6を形成することで、堆積層3および中間層2をゲート酸化膜とするSiC−MOSFET構造を完成させる。
図2は、ゲート酸化膜の中間層2を熱酸化によってSiC半導体基板1上に形成する際の処理炉内の温度を850℃と700℃とした各場合における、SiC半導体基板1の基板表面の酸化過程をIn-situ分光エリプソメトリによって観察した結果を示すグラフである。同グラフの横軸は加熱時間[hour]、縦軸は膜厚[nm]を表す。また、白丸印のプロットはSiO2から成る中間層2の膜厚、黒三角印のプロットは、SiC半導体基板1の基板表面と中間層2との間に形成されるSiO2/SiC界面層(interface layer)の膜厚を表す。
同図(a)に示す処理炉内の温度が850℃の場合には、加熱1時間後には中間層2の膜厚が約1.5[nm]、界面層の膜厚が約0.7[nm]程度に成長する。そして、加熱2時間後には中間層2の膜厚が約2[nm]、界面層の膜厚が約0.9[nm]程度に成長し、加熱3時間後には中間層2の膜厚が約2.7[nm]、界面層の膜厚が約1[nm]程度に成長する。
一方、同図(b)に示す処理炉内の温度が700℃の場合には、加熱2時間後、4時間後、6時間後には中間層2の膜厚がそれぞれ、約1[nm]、約1.1[nm]、約1.2[nm]となるが、界面層の膜厚はほぼ0[nm]で変わらず、界面層は形成されない。従って、処理炉内の温度が700℃以下の場合には、SiC半導体基板1の基板表面とSiO2から成る中間層2との間にSiO2/SiC界面層が形成されることはないと考えられる。また、処理炉内の温度が700℃の場合に形成される約1[nm]の中間層2の膜厚は、SiC半導体基板1の基板表面とSiO2から成る中間層2との間に界面層が形成されることのない極薄い厚さと言える。
このような本実施形態によるMOS構造、およびその酸化膜の形成方法によれば、上記のように、SiC半導体基板1の基板表面とSiO2から成る中間層2との間には、SiO2/SiC界面は形成されない。このため、MOS構造のSiO2から成るゲート酸化膜とSiC半導体基板1との間には、界面準位がほとんど存在しなくなる。従って、SiO2/SiC界面における界面準位自体を低減することが出来るSiC半導体基板1を用いたMOS構造、およびその酸化膜の形成方法が提供され、高絶縁耐性、低リーク電流、低誘電率、高化学安定性等の利点を有するSiO2膜をSiC−MOS構造の酸化膜とすることが出来る。
また、本実施形態によるMOS構造の酸化膜の形成方法によれば、堆積層3を構成するSiO2膜の融点である1200℃に近い温度で、短時間に急速に堆積層3のアニーリングが行われることで、堆積層3および中間層2のSiO2中の酸素がSiC半導体基板1に拡散して界面準位が発生することなく、堆積層3がアニーリングされる。このため、SiC半導体基板1との間にSiO2/SiC界面が形成されることなく、堆積層3の緻密性が改善される。
なお、上記実施形態では、本発明によるMOS構造、およびその酸化膜の形成方法をMOSFETに適用した場合について説明したが、MOSダイオードやIGBT(絶縁ゲートバイポーラトランジスタ)などにも同様に適用することが可能である。そして、その場合にも上記実施形態と同様な作用効果が奏される。
現在、定格電圧・定格電流が数[kV]・数10[A]級のミドルパワー・エレクトロニクスと呼ばれている分野で使用されているパワートランジスタの多くは、Si-IGBTである。このSi-IGBTの応用領域は、現在、EV/HV等の次世代自動車や、スマートグリッド、太陽光・風力発電などの自然エネルギー開発用パワーコンディショナー、鉄道、各種家電等の非常に多岐にわたっている。しかし、このようなSi系デバイスの低損失性能は、Siの物性値からほぼ限界に達している。一方、本発明に係るSiC−MOSFETは、Si-IGBTと同耐圧で、かつ素子損失およびスイッチング損失をそれぞれ約1/300および約1/30に低減化することが出来、さらに、素子の冷却装置の簡素化が望める。現状、電力機器全体の総電力損失は約8%を占めるが、SiCデバイスと置き換えることで、その損失の内の1/2〜2/3を削減できることが試算されている。さらに、現在SiC系デバイスで実用化されているのはショットキーバリアダイオード(SBD)のみであるが、本出願で提案している上述のSiC−MOSFETが加われば、オールSiCのパワーエレクトロニクス機器が完成し、小型化や高耐熱性等のSiC半導体の持つ優位性が初めて発揮される。このことは、SiC−MOSFETの実用化がミドルパワー・エレクトロニクス機器の性能向上だけでなく、次世代自動車エレクトロニクスの性能向上や宇宙エレクトロニクス開発に寄与することを意味する。以上のことから、SiC−MOSFETの実用化に資する本発明は、パワーエレクトロニクス分野において極めて有用である。
1…SiC半導体基板
2…SiO2から成る中間層
3…SiO2から成る堆積層
4…ゲート電極
5…n型領域
6…ドレイン電極
7…ソース電極
2…SiO2から成る中間層
3…SiO2から成る堆積層
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5…n型領域
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Claims (5)
- 炭化珪素半導体層との間に界面層が形成されることのない厚さで前記炭化珪素半導体層上に形成された二酸化珪素から成る中間層と、
前記中間層上に形成された二酸化珪素から成る堆積層と
から酸化膜が構成される炭化珪素半導体を用いたMOS構造。 - 炭化珪素半導体層との間に界面層が形成されることのない温度または酸素分圧の雰囲気中で熱酸化して前記炭化珪素半導体層上に二酸化珪素から成る中間層を形成する第1の工程と、
前記中間層上に二酸化珪素から成る堆積層を形成する第2の工程と、
前記炭化珪素半導体層が酸化しない温度および時間で前記堆積層をアニーリングする第3の工程と
から、請求項1に記載の炭化珪素半導体を用いたMOS構造の酸化膜を形成する酸化膜形成方法。 - 前記中間層は約1nmの厚さであることを特徴とする請求項1に記載の炭化珪素半導体を用いたMOS構造または請求項2に記載の酸化膜形成方法。
- 前記第1の工程における、炭化珪素半導体層との間に界面層が形成されることのない前記温度は700℃以下であることを特徴とする請求項2に記載の酸化膜形成方法。
- 前記第3の工程におけるアニーリングは、急速加熱装置により前記堆積層の融点に近い温度で短時間に急速に行われることを特徴とする請求項2から請求項4のいずれか1項に記載の酸化膜形成方法。
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