JP2013008894A - 炭化珪素半導体を用いたｍｏｓ構造およびその酸化膜形成方法 - Google Patents
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Abstract
【課題】 ＳｉＯ２／ＳｉＣ界面における界面準位自体を低減することが出来るＳｉＣ半導体を用いたＭＯＳ構造、およびその酸化膜の形成方法を提供する。
【解決手段】 ＳｉＣ半導体基板１を処理炉内に用意し、処理炉内を比較的低い７００℃に設定して、ＳｉＣ半導体基板１の基板表面を酸素ガス雰囲気中にさらす。この熱酸化により、ＳｉＣ半導体基板１の基板表面には、ＳｉＯ２から成る中間層２が約１ｎｍの極薄い厚さで形成される。次に、中間層２上にＳｉＯ２膜を約５０ｎｍの厚さに堆積して、ＳｉＯ２から成る堆積層３を形成する。次に、ＳｉＣ半導体基板１が酸化しない温度および時間で、堆積層３をアニーリングする。このアニーリングは、赤外線ランプなどの急速加熱装置により、ＳｉＯ２膜の融点である１２００℃に近い、この１２００℃の融点よりも低い例えば１０００〜１１００℃程度の温度で、短時間に急速に行われる。
【選択図】 図１
【解決手段】 ＳｉＣ半導体基板１を処理炉内に用意し、処理炉内を比較的低い７００℃に設定して、ＳｉＣ半導体基板１の基板表面を酸素ガス雰囲気中にさらす。この熱酸化により、ＳｉＣ半導体基板１の基板表面には、ＳｉＯ２から成る中間層２が約１ｎｍの極薄い厚さで形成される。次に、中間層２上にＳｉＯ２膜を約５０ｎｍの厚さに堆積して、ＳｉＯ２から成る堆積層３を形成する。次に、ＳｉＣ半導体基板１が酸化しない温度および時間で、堆積層３をアニーリングする。このアニーリングは、赤外線ランプなどの急速加熱装置により、ＳｉＯ２膜の融点である１２００℃に近い、この１２００℃の融点よりも低い例えば１０００〜１１００℃程度の温度で、短時間に急速に行われる。
【選択図】 図１
Description
本発明は、炭化珪素（ＳｉＣ）半導体上に形成された二酸化珪素（ＳｉＯ２）で酸化膜が構成されるＭＯＳ（Metal Oxide Semiconductor)構造、およびその酸化膜の形成方法に関するものである。
従来、この種のＳｉＣ半導体を用いたＭＯＳ構造は、ＳｉＣ半導体の禁制帯幅が広くて高い絶縁破壊性能を有するため、パワーデバイスへの応用が有望視されており、大電流を流すことが出来て高速動作が可能なＳｉＣ−ＭＯＳＦＥＴ(Field Effect Transistor)への応用が盛んに研究されている。ＳｉＣ半導体基板上には、熱酸化により良質のＳｉＯ２膜を容易に形成することが出来、Ｓｉ−ＭＯＳテクノロジーを継承することが出来るため、ＳｉＣ−ＭＯＳＦＥＴのゲート絶縁膜にはこのＳｉＯ２膜が適している。しかし、ゲート絶縁膜と半導体基板とのＳｉＯ２／ＳｉＣ界面近傍では、ＳｉＣ側に大きな歪みが生じて多くの欠陥が発生し、界面準位密度がＳｉ−ＭＯＳＦＥＴと比べて約２〜３桁も高い状態となる。このため、ＭＯＳＦＥＴのチャネル移動度が低くなってオン抵抗が高くなるため、従来、この界面準位密度を減らすことが要望されている。
特許文献１に開示されたＳｉＣ−ＭＯＳ構造では、一酸化窒素（ＮＯ）ガス雰囲気中で熱処理を実施することで界面窒化処理を施し、ＳｉＯ２／ＳｉＣ界面に高濃度の窒素を選択的にドープすることで、界面準位を電気的に不活性化させ、界面準位密度を低減している。このような手法は、近年のＳｉＣ−ＭＯＳＦＥＴの開発に広く採用されている。
しかしながら、上記従来のＳｉＣ−ＭＯＳ構造は、ＳｉＯ２／ＳｉＣ界面への窒素導入によって界面準位密度が低減されているが、これは、伝導体付近の界面準位を価電子帯側へ移動させているだけで、禁制帯全体における界面準位の総量は変化していない。すなわち、上記従来のＳｉＣ−ＭＯＳ構造では、界面準位密度を減らすという本来の目的は達成されていない。
このことから、上記従来のＳｉＣ−ＭＯＳ構造では、高いゲート電圧がかかった強反転状態において急激にＭＯＳＦＥＴのチャネル移動度が低下したり、ホールをキャリアとするｐチャネル型ＭＯＳ構造ではかえって界面準位密度が激増する新たな問題が生じる。また、ゲート電極に電圧が印加されていなくてもチャネルが形成されてＭＯＳＦＥＴがノーマリーオン化したり、ゲート絶縁膜の長期信頼性が低下して絶縁破壊電圧が低くなるような問題も引き起こされる。
本発明は、従来のように界面準位を電気的に中和するのではなく、あくまでもＳｉＯ２／ＳｉＣ界面における界面準位自体を低減することが出来るＳｉＣ半導体を用いたＭＯＳ構造、およびその酸化膜の形成方法を提供することを目的とする。
本発明はこのような課題を解決するためになされたもので、
ＳｉＣ半導体層との間に界面層が形成されることのない厚さ、例えば約１ｎｍの厚さで、ＳｉＣ半導体層上に形成されたＳｉＯ２から成る中間層と、
中間層上に形成されたＳｉＯ２から成る堆積層と
から、ＳｉＣ半導体を用いたＭＯＳ構造の酸化膜を構成した。
ＳｉＣ半導体層との間に界面層が形成されることのない厚さ、例えば約１ｎｍの厚さで、ＳｉＣ半導体層上に形成されたＳｉＯ２から成る中間層と、
中間層上に形成されたＳｉＯ２から成る堆積層と
から、ＳｉＣ半導体を用いたＭＯＳ構造の酸化膜を構成した。
また、ＳｉＣ半導体層との間に界面層が形成されることのない温度、例えば７００℃以下の温度の雰囲気中で、またはＳｉＣ半導体層との間に界面層が形成されることのない酸素分圧の雰囲気中で、熱酸化して、ＳｉＣ半導体層上にＳｉＯ２から成る中間層を形成する第１の工程と、
中間層上にＳｉＯ２から成る堆積層を形成する第２の工程と、
ＳｉＣ半導体層が酸化しない温度および時間で堆積層をアニーリングする第３の工程と
から、ＳｉＣ半導体を用いたＭＯＳ構造の酸化膜を形成する酸化膜形成方法を構成した。
中間層上にＳｉＯ２から成る堆積層を形成する第２の工程と、
ＳｉＣ半導体層が酸化しない温度および時間で堆積層をアニーリングする第３の工程と
から、ＳｉＣ半導体を用いたＭＯＳ構造の酸化膜を形成する酸化膜形成方法を構成した。
本構成によれば、ＳｉＣ半導体層とＳｉＯ２から成る中間層との間には、ＳｉＯ２／ＳｉＣ界面は形成されない。このため、ＳｉＣ−ＭＯＳ構造のＳｉＯ２酸化膜とＳｉＣ半導体層との間には、界面準位がほとんど存在しなくなる。従って、ＳｉＯ２／ＳｉＣ界面における界面準位自体を低減することが出来るＳｉＣ半導体を用いたＭＯＳ構造、およびその酸化膜の形成方法が提供され、高絶縁耐性、低リーク電流、低誘電率、高化学安定性等の利点を有するＳｉＯ２膜をＳｉＣ−ＭＯＳ構造の酸化膜とすることが出来る。
また、本発明は、第３の工程におけるアニーリングが、急速加熱装置により堆積層の融点に近い温度で短時間に急速に行われることを特徴とする。
本構成によれば、堆積層の融点に近い温度で短時間に急速にアニーリングが行われることで、堆積層および中間層のＳｉＯ２中の酸素がＳｉＣ半導体層に拡散して界面準位が発生することなく、堆積層がアニーリングされる。このため、ＳｉＣ半導体層との間にＳｉＯ２／ＳｉＣ界面が形成されることなく、堆積層の緻密性が改善される。
本発明によれば、上記のように、ＳｉＯ２／ＳｉＣ界面における界面準位自体を低減することが出来るＳｉＣ半導体を用いたＭＯＳ構造、およびその酸化膜の形成方法が提供される。
次に、本発明によるＳｉＣ半導体を用いたＭＯＳ構造、およびその酸化膜の形成方法をＳｉＣ−ＭＯＳＦＥＴに適用した一実施の形態について説明する。
図１は、この一実施の形態によるＭＯＳ構造、およびその酸化膜の形成方法を示す断面図である。
まず、本実施の形態によるＭＯＳ構造を形成するに際し、同図（ａ）に示すＳｉＣ半導体基板１を処理炉内に用意する。そして、処理炉内を比較的低い７００℃に設定して、または酸素分圧を０．１気圧以下に設定して、ＳｉＣ半導体基板１の基板表面を酸素ガス雰囲気中にさらす。この熱酸化により、ＳｉＣ半導体基板１の基板表面には、同図（ｂ）に示すＳｉＯ２から成る中間層２が約１ｎｍの極薄い厚さで形成される。次に、スパッタリングやＣＶＤ(Chemical Vapor Deposition)法などにより、中間層２上にＳｉＯ２膜を約５０ｎｍの厚さに堆積して、同図（ｃ）に示すＳｉＯ２から成る堆積層３を形成する。次に、ＳｉＣ半導体基板１が酸化しない温度および時間で、堆積層３をアニーリングする。本実施形態では、このアニーリングは、赤外線ランプなどの急速加熱装置により、堆積層３を構成するＳｉＯ２膜の融点である１２００℃に近い、この１２００℃の融点よりも低い例えば１０００〜１１００℃程度の温度で、短時間、例えば１０秒間程度で、急速に行われる。
次に、多結晶ＳｉなどをＣＶＤ法により堆積層３上に堆積し、レジストをマスクに異方性エッチングして同図（ｄ）に示すゲート電極４を形成する。そして、ゲート電極４をマスクに自己整合的にｎ型不純物をＳｉＣ半導体基板１に選択的にイオン注入して、ＳｉＣ半導体基板１にｎ型領域５を形成する。引き続いて、ソース電極を形成する領域が開口したマスクをフォトリソグラフィ技術により作成し、このマスクの開口領域に露出する堆積層３および中間層２をドライエッチングによって除去する。次に、このドライエッチングによって露出したＳｉＣ半導体基板１のｎ型領域５にオーミック接合するソース電極７を形成し、ＳｉＣ半導体基板１の裏面にドレイン電極６を形成することで、堆積層３および中間層２をゲート酸化膜とするＳｉＣ−ＭＯＳＦＥＴ構造を完成させる。
図２は、ゲート酸化膜の中間層２を熱酸化によってＳｉＣ半導体基板１上に形成する際の処理炉内の温度を８５０℃と７００℃とした各場合における、ＳｉＣ半導体基板１の基板表面の酸化過程をIn-situ分光エリプソメトリによって観察した結果を示すグラフである。同グラフの横軸は加熱時間[hour]、縦軸は膜厚[ｎｍ]を表す。また、白丸印のプロットはＳｉＯ２から成る中間層２の膜厚、黒三角印のプロットは、ＳｉＣ半導体基板１の基板表面と中間層２との間に形成されるＳｉＯ２／ＳｉＣ界面層(interface layer)の膜厚を表す。
同図（ａ）に示す処理炉内の温度が８５０℃の場合には、加熱１時間後には中間層２の膜厚が約１．５[ｎｍ]、界面層の膜厚が約０．７[ｎｍ]程度に成長する。そして、加熱２時間後には中間層２の膜厚が約２[ｎｍ]、界面層の膜厚が約０．９[ｎｍ]程度に成長し、加熱３時間後には中間層２の膜厚が約２．７[ｎｍ]、界面層の膜厚が約１[ｎｍ]程度に成長する。
一方、同図（ｂ）に示す処理炉内の温度が７００℃の場合には、加熱２時間後、４時間後、６時間後には中間層２の膜厚がそれぞれ、約１[ｎｍ]、約１．１[ｎｍ]、約１．２[ｎｍ]となるが、界面層の膜厚はほぼ０[ｎｍ]で変わらず、界面層は形成されない。従って、処理炉内の温度が７００℃以下の場合には、ＳｉＣ半導体基板１の基板表面とＳｉＯ２から成る中間層２との間にＳｉＯ２／ＳｉＣ界面層が形成されることはないと考えられる。また、処理炉内の温度が７００℃の場合に形成される約１[ｎｍ]の中間層２の膜厚は、ＳｉＣ半導体基板１の基板表面とＳｉＯ２から成る中間層２との間に界面層が形成されることのない極薄い厚さと言える。
このような本実施形態によるＭＯＳ構造、およびその酸化膜の形成方法によれば、上記のように、ＳｉＣ半導体基板１の基板表面とＳｉＯ２から成る中間層２との間には、ＳｉＯ２／ＳｉＣ界面は形成されない。このため、ＭＯＳ構造のＳｉＯ２から成るゲート酸化膜とＳｉＣ半導体基板１との間には、界面準位がほとんど存在しなくなる。従って、ＳｉＯ２／ＳｉＣ界面における界面準位自体を低減することが出来るＳｉＣ半導体基板１を用いたＭＯＳ構造、およびその酸化膜の形成方法が提供され、高絶縁耐性、低リーク電流、低誘電率、高化学安定性等の利点を有するＳｉＯ２膜をＳｉＣ−ＭＯＳ構造の酸化膜とすることが出来る。
また、本実施形態によるＭＯＳ構造の酸化膜の形成方法によれば、堆積層３を構成するＳｉＯ２膜の融点である１２００℃に近い温度で、短時間に急速に堆積層３のアニーリングが行われることで、堆積層３および中間層２のＳｉＯ２中の酸素がＳｉＣ半導体基板１に拡散して界面準位が発生することなく、堆積層３がアニーリングされる。このため、ＳｉＣ半導体基板１との間にＳｉＯ２／ＳｉＣ界面が形成されることなく、堆積層３の緻密性が改善される。
なお、上記実施形態では、本発明によるＭＯＳ構造、およびその酸化膜の形成方法をＭＯＳＦＥＴに適用した場合について説明したが、ＭＯＳダイオードやＩＧＢＴ（絶縁ゲートバイポーラトランジスタ）などにも同様に適用することが可能である。そして、その場合にも上記実施形態と同様な作用効果が奏される。
現在、定格電圧・定格電流が数[ｋＶ]・数１０[Ａ]級のミドルパワー・エレクトロニクスと呼ばれている分野で使用されているパワートランジスタの多くは、Ｓｉ-ＩＧＢＴである。このＳｉ-ＩＧＢＴの応用領域は、現在、ＥＶ／ＨＶ等の次世代自動車や、スマートグリッド、太陽光・風力発電などの自然エネルギー開発用パワーコンディショナー、鉄道、各種家電等の非常に多岐にわたっている。しかし、このようなＳｉ系デバイスの低損失性能は、Ｓｉの物性値からほぼ限界に達している。一方、本発明に係るＳｉＣ−ＭＯＳＦＥＴは、Ｓｉ-ＩＧＢＴと同耐圧で、かつ素子損失およびスイッチング損失をそれぞれ約１／３００および約１／３０に低減化することが出来、さらに、素子の冷却装置の簡素化が望める。現状、電力機器全体の総電力損失は約８％を占めるが、ＳｉＣデバイスと置き換えることで、その損失の内の１／２〜２／３を削減できることが試算されている。さらに、現在ＳｉＣ系デバイスで実用化されているのはショットキーバリアダイオード（ＳＢＤ）のみであるが、本出願で提案している上述のＳｉＣ−ＭＯＳＦＥＴが加われば、オールＳｉＣのパワーエレクトロニクス機器が完成し、小型化や高耐熱性等のＳｉＣ半導体の持つ優位性が初めて発揮される。このことは、ＳｉＣ−ＭＯＳＦＥＴの実用化がミドルパワー・エレクトロニクス機器の性能向上だけでなく、次世代自動車エレクトロニクスの性能向上や宇宙エレクトロニクス開発に寄与することを意味する。以上のことから、ＳｉＣ−ＭＯＳＦＥＴの実用化に資する本発明は、パワーエレクトロニクス分野において極めて有用である。
１…ＳｉＣ半導体基板
２…ＳｉＯ２から成る中間層
３…ＳｉＯ２から成る堆積層
４…ゲート電極
５…ｎ型領域
６…ドレイン電極
７…ソース電極
２…ＳｉＯ２から成る中間層
３…ＳｉＯ２から成る堆積層
４…ゲート電極
５…ｎ型領域
６…ドレイン電極
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Claims (5)
- 炭化珪素半導体層との間に界面層が形成されることのない厚さで前記炭化珪素半導体層上に形成された二酸化珪素から成る中間層と、
前記中間層上に形成された二酸化珪素から成る堆積層と
から酸化膜が構成される炭化珪素半導体を用いたＭＯＳ構造。 - 炭化珪素半導体層との間に界面層が形成されることのない温度または酸素分圧の雰囲気中で熱酸化して前記炭化珪素半導体層上に二酸化珪素から成る中間層を形成する第１の工程と、
前記中間層上に二酸化珪素から成る堆積層を形成する第２の工程と、
前記炭化珪素半導体層が酸化しない温度および時間で前記堆積層をアニーリングする第３の工程と
から、請求項１に記載の炭化珪素半導体を用いたＭＯＳ構造の酸化膜を形成する酸化膜形成方法。 - 前記中間層は約１ｎｍの厚さであることを特徴とする請求項１に記載の炭化珪素半導体を用いたＭＯＳ構造または請求項２に記載の酸化膜形成方法。
- 前記第１の工程における、炭化珪素半導体層との間に界面層が形成されることのない前記温度は７００℃以下であることを特徴とする請求項２に記載の酸化膜形成方法。
- 前記第３の工程におけるアニーリングは、急速加熱装置により前記堆積層の融点に近い温度で短時間に急速に行われることを特徴とする請求項２から請求項４のいずれか１項に記載の酸化膜形成方法。
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