KR101556449B1 - 쇼트키 장벽을 감소시키기 위한 금속-절연체-반도체 접촉 구조체를 구비한 금속-산화물-반도체 전계-효과 트랜지스터 - Google Patents

쇼트키 장벽을 감소시키기 위한 금속-절연체-반도체 접촉 구조체를 구비한 금속-산화물-반도체 전계-효과 트랜지스터 Download PDF

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Abstract

방법은 금속-산화물-반도체 전계-효과 트랜지스터(MOSFET)의 소스 및 드레인 중 적어도 하나 상에 배치된 자연 SiO2층 상에 제 1 금속층을 성막하는 단계를 포함한다. 자연 SiO2층, 및 제 1 금속층으로부터 금속 산화물층이 형성되고, 남아 있는 제 1 금속층, 금속 산화물층, 및 소스 및 드레인 중 적어도 하나가 금속-절연체-반도체(MIS) 접촉부를 형성한다.

Description

쇼트키 장벽을 감소시키기 위한 금속-절연체-반도체 접촉 구조체를 구비한 금속-산화물-반도체 전계-효과 트랜지스터{METAL-OXIDE-SEMICONDUCTOR FIELD-EFFECT TRANSISTOR WITH METAL-INSULATOR-SEMICONDUCTOR CONTACT STRUCTURE TO REDUCE SCHOTTKY BARRIER}
관련 출원들에 대한 상호참조
본 출원은 “Method and Apparatus for a Metal-Insulator-Semiconductor Structure”이라는 명칭으로 2013년 3월 14일에 출원된 미국 가특허 출원 일련 번호 61/785,018에 우선권을 주장하며, 이 출원은 참조에 의해 여기에 통합된다.
기술분야
본 발명은 전반적으로 집적 회로에 관한 것이고, 보다 구체적으로는 금속-절연체-반도체(metal-insulator semiconductor; MIS) 접촉 구조체를 구비한 금속-산화물-반도체 전계-효과 트랜지스터(metal-oxide-semiconductor field-effect transistor; MOSFET)에 관한 것이다.
실리사이드를 이용한 종래의 MOSFET의 소스/드레인 접촉 저항은 실리사이드와 소스/드레인 사이에 높은 쇼트키 장벽 높이로 인해 MOSFET의 성능을 제한하고 있다. MIS 구조체는 실리사이드를 대체하고 또한 접촉 저항을 감소시키기 위한 소스/드레인에 대한 대안의 접촉 방식일 수 있다. 그러나, 인슐레이터의 형성은 전체 웨이퍼를 가로지르는 여러 디바이스에 대한 정밀 제어의 도전 문제를 갖는다.
이제 첨부 도면들과 함께 취해진 이하의 상세한 설명을 참조한다.
도 1은 일부 실시예에 따른 소스/드레인을 위한 금속-절연체-반도체(MIS) 접촉 구조체를 구비한 예시적인 금속-산화물-반도체 전계-효과 트랜지스터(MOSFET)의 개략도이다.
도 2a 내지 도 2d는 도 1의 소스/드레인을 위한 MIS 접촉 구조체를 구비한 예시적인 MOSFET의 중간 제조 단계이다.
도 3은 일부 실시예에 따른 소스/드레인을 위한 MIS 접촉 구조체를 구비한 또 다른 예시적인 MOSFET의 개략도이다.
다양한 실시예들의 제조 및 이용이 이하 상세하게 논의된다. 그러나, 본 개시는 광범위하고 다양한 특정 환경들에서 실시될 수 있는 다양한 적용가능한 발명 개념들을 제공한다는 것이 인지되어야 한다. 논의된 특정 실시예는 본 발명을 제조하고 이용하는 특정 방법들의 단순한 예시이며, 본 발명의 범위를 한정하는 것은 아니다.
또한, 본 개시는 다양한 예시들에서 참조 부호들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 간략화 및 명료화를 위한 것이고, 그러한 반복 자체가 논의된 다양한 실시예들 및/또는 구성 사이의 관계를 설명하는 것은 아니다. 게다가, 다음의 본 개시에서 하나의 피처(feature) 상부에, 접속하여, 그리고/또는 결합하여 다른 하나의 피처를 형성하는 것은 그 피처들이 직접 접촉하여 형성되는 실시예를 포함할 수 있고, 또한 피처들이 직접 접촉하지 않을 수 있도록 추가의 피처들이 그 피처들 사이에 개재되어 형성될 수 있는 실시예를 포함할 수 있다. 추가적으로, 예를 들어 "더 낮은", "더 높은", "수평", "수직", "상부에", "위에", "하부에", "밑에", "상", "하", "상부", 및 "저부" 등의 공간 상대성 용어뿐 아니라 그들의 파생어(예를 들어 "수평적인", "하향", "상향" 등)는 하나의 피처에 대한 다른 하나의 피처의 관계에 대해 본 개시의 편의를 위해 사용된다. 공간 상대성 용어는 피처를 포함한 디바이스의 상이한 배향을 커버하도록 의도된다.
도 1은 일부 실시예에 따른 소스/드레인을 위한 금속-절연체-반도체(metal-insulator semiconductor; MIS) 접촉 구조체를 구비한 예시적인 금속-산화물-반도체 전계-효과 트랜지스터(metal-oxide-semiconductor field-effect transistor; MOSFET)(100)의 개략도이다. MOSFET(100)은 기판(102), 소스/드레인(104), 게이트 유전체층(106), 게이트 전극(108), 스페이서(110), 유전체층(112), 소스/드레인(104) 상의 융기된(raised) 실리콘층(114), 금속 산화물층(116), 제 1 금속층(118), 및 제 2 금속층(120)을 포함한다.
기판(102)은 실리콘 또는 임의의 다른 적합한 물질을 포함한다. 기판(102) 내에 형성된 소스/드레인(104)은 인 또는 붕소 등의 N형 또는 P형 도판트로 도핑된다. 게이트 유전체층(106)은 SiO2 또는 임의의 다른 적합한 유전체 물질을 포함한다. 게이트 전극은 폴리실리콘, 금속, 또는 임의의 다른 적합한 물질을 포함한다. 스페이서(110)는 Si3N4, SiO2, 또는 임의의 다른 적합한 물질을 포함한다. 유전체층(112)는 SiO2 또는 임의의 다른 적합한 물질을 포함한다.
제 1 금속층(118)은 Ti, Hf, Zr, Al, 또는 임의의 다른 적합한 물질을 포함하고, 이것은 일부 실시예에서 산화될 때 기판(예를 들어, 실리콘)보다 더 강한 산소 친화력 및 하이-k 유전체 특성을 갖는다. 금속 산화물층(116)은 TiO2, HfO2, ZrO2, Al2O3 등과 같은 제 1 금속층(118)에 대응하는 산화된 금속을 포함한다. 제 2 금속층(120)은 Al, Cu, W 등과 같은 임의의 적합한 금속을 포함한다.
제 1 금속층(118)은 화학적 기상 증착(chemical vapor deposition; CVD) 공정 또는 물리적 기상 증착(physical vapor deposition; PVD) 공정에 의해 성막될 수 있다. 제 1 금속층(118)의 두께는 일부 실시예에서 10Å 내지 20Å의 범위 내에 있다. CVD 금속 성막으로 측벽 금속 두께는 저부와 거의 동일하다. PVD 금속 성막으로 측벽 금속 두께는 저부보다 얇을 것이다.
융기된 금속층(114)은 일부 실시예에서 제 1 금속층(118)과 인접한 소스/드레인(104)의 표면 상의 자연 SiO2층의 열 공정으로부터 초래된다. 열 공정은 도 2a 내지 도 2d에 관해 설명된 바와 같은 금속 산소 제거 효과(metal oxygen scavenge effect)의거하여 금속 산화물층(116) 및 융기된 실리콘층(114)을 형성한다. 소스/드레인(104) 상의 자연 SiO2층은 일반적으로 8Å 내지 10Å의 균일한 두께를 갖고, 결과의 금속 산화물층(116)(즉, MIS 구조체에서의 절연체)의 두께는 소스/드레인(104) 접촉 저항 감소를 위한 쇼트키 장벽 높이를 더 낮게 하도록 원자 정밀도로 제어될 수 있다.
일부 실시예에서, 소스/드레인(104) 상의 융기된 실리콘층(114)은 3Å 내지 5Å의 두께를 갖고, 금속 산화물층(116)은 저부에서 8Å 내지 10Å, 측면에서 10Å 내지 15Å의 두께를 갖는다. MIS 구조체에서 절연층[즉, 저부에서의 금속 산화물층(116)]의 두께 제어는 자기-제한(self-limiting) 자연 SiO2층 두께 변화 범위가 1Å 내지 2Å이기 때문에 1Å 내지 2Å 내에서 성취될 수 있다.
300℃ 내지 600℃의 피크 온도 및 1초 내지 2초의 피크 지속 시간을 갖는 급속 열 어닐링(rapid thermal anneal; RTA) 공정이 일부 실시예에서 이용될 수 있다. 다른 예에서는, 700℃ 내지 1100℃의 피크 온도 및 밀리초(milliseconds) 단위의 피크 지속 시간을 갖는 급속 열 어닐링(RTA) 공정이 이용될 수 있다.
금속층(118 및 120), 금속 산화물층(116), 및 융기된 실리콘층(114)를 포함한 소스/드레인(104)이 쇼트키 장벽 높이 감소를 통해 접속 저항을 현저히 더 낮게 하기 위해 강한 유전체 다이폴(dipole)을 갖는 소스/드레인(104)용 MIS 접촉 구조체를 형성한다. 도 1의 MIS 구조체의 소스/드레인 접촉 저항은, 일부 다른 구조체에 대하여 대략 10-7ohm-cm의 접촉 저항인 것에 비해, 일부 실시예에서 대략 10-5ohm-cm이다.
도 2a 내지 도 2d는 도 1의 소스/드레인을 위한 MIS 접촉 구조체를 구비한 예시적인 MOSFET(100)의 중간 제조 단계이다. 도 2a에서, 자연 SiO2층(202)은 소스/드레인(104) 상의 접촉 홀(204)의 저부에서 형성된다. 자연 SiO2층(202)은 일부 실시예에서 접촉 홀(204)을 에칭하는 공정 및 세정 공정 이후에 대기 조건 하에 자연적으로 형성될 수 있다. 접촉 홀(204)은 소스/드레인(104)을 향하여 MOSFET 위에 배치된 유전체층(112)을 관통하여 형성된다. 자연 SiO2층(202)의 두께는 전형적으로 8Å 내지 10Å이다. 자연 SiO2층(202)의 두께는 소스/드레인(104)에 자기-제한적이기 때문에 전체 웨이퍼에 걸쳐 균일하게 제어될 수 있다.
도 2b에서, 제 1 금속층(118)은 일부 실시예에 있어서 임의의 금속 및 Si 물리적 혼합을 발생시키지 않고 열 증착(thermal evaporation)과 같은 화학적 기상 증착(CVD) 공정 또는 소프트 물리적 기상 증착(PVD)을 이용하여 접촉 홀(204)에서 자연 SiO2층(202) 상과 소스/드레인(104) 위에 성막된다. 제 1 금속층(118)의 두께는 일부 실시예에서 10Å 내지 20Å의 범위 내에 있다. CVD 금속 성막으로 측벽 금속 두께는 저부와 거의 동일하다. PVD 금속 성막으로 측벽 금속 두께는 저부보다 얇을 것이다.
제 1 금속층(118)은 Ti, Hf, Zr, Al, 또는 임의의 다른 적합한 물질을 포함하고, 이것은 일부 실시예에서 산화될 때 기판(예를 들어, 실리콘)보다 더 강한 산소 친화력 및 하이-k 유전체 특성을 갖는다. 예를 들어, 제 1 금속층(118)은 쇼트키 장벽 높이를 감소시키도록 좋은 다이폴(favorable dipole)을 형성하기 위해 NMOS용 Ti 및 PMOS용 Al를 포함할 수 있다.
도 2c에서, 열 공정(예를 들어, 어닐링)은 금속 산소 제거 효과를 촉발하고, 자연 SiO2층(202)을 융기된 실리콘층(114)까지 감소시키도록 제어된 주변 환경에서 적용되고, 제 1 금속층(118)에 따라, TiO2, HfO2, ZrO2, Al2O3 등과 같은 금속 산화층(116)을 형성한다. 열 공정은 또한 융기된 실리콘층(114)의 결과를 가져온다. 제 1 금속층(118)의 일부는 자연 SiO2층(202)과 반응할 것이고, 나머지는 남아 있는다.
남아 있는 제 1 금속층(118), 금속 산화층(116), 및 소스/드레인(104)[융기된 실리콘층(114)을 포함함]은 쇼트키 장벽 높이를 현저히 더 낮게 하고, 또한 소스/드레인(104)의 관련 접촉 저항을 감소시키기 위해 강한 유전체 다이폴을 갖는 MIS 구조체를 형성한다.
일부 실시예에서, 소스/드레인(104) 상의 융기된 실리콘층(114)은 3Å 내지 5Å의 두께를 갖고, 금속 산화물층(116)은 저부에서 8Å 내지 10Å, 측면에서 10Å 내지 15Å의 두께를 갖는다. MIS 구조체에서 절연층[즉, 저부에서의 금속 산화물층(116)]의 두께 제어는 자기-제한(self-limiting) 자연 SiO2층 두께 변화 범위가 1Å 내지 2Å이기 때문에 1Å 내지 2Å 내에서 성취될 수 있다.
300℃ 내지 600℃의 피크 온도 및 1초 내지 2초의 피크 지속 시간을 갖는 급속 열 어닐링(RTA) 공정이 일부 실시예에서 이용될 수 있다. 다른 예에서는, 700℃ 내지 1100℃의 피크 온도 및 밀리초(milliseconds) 단위의 피크 지속 시간을 갖는 급속 열 어닐링(RTA) 공정이 이용될 수 있다.
도 2d에서, 쇼트키 장벽 높이를 더 낮게 하고 접촉 저항을 감소시키는 도 1의 MIS 접촉 구조체를 형성하기 위해 제 2 금속층(120)이 접촉 홀(204)을 채우도록 성막되고 화학 기계적 평탄화(chemical mechanical planarization; CMP)가 수행된다. 제 2 금속층(120)은 Al, Cu, W, 또는 임의의 다른 적합한 금속을 포함한다.
도 3은 일부 실시예에 따른 소스/드레인(104)을 위한 MIS 접촉 구조체를 구비한 또 다른 예시적인 MOSFET(300)의 개략도이다. 도 3의 소스/드레인(104)을 위한 MIS 접촉 구조체는, 공정 얼라인먼트 오차 때문에 제 1 금속층(118)의 일부가 점선으로 표시된 영역(302) 주위의 스페이서(110)(예를 들어, 질화물)에 인접하여 성막된다는 것을 제외하고, 도 1의 MIS 접촉 구조체와 유사하다.
인접한 질화물 스페이서(110)가 존재함에 의해 영역(302)에서의 제 1 금속층(118)은 금속 산화물층을 형성하지 않는다. 그러나, 금속 산화물층(116)이 제 1 금속층(118)의 저부에서 소스/드레인(104) 상에 형성되므로 MIS 접촉 구조체는 여전히 도 1에 관련하여 상술된 바와 같이 쇼트키 장벽 높이 및 관련된 접촉 저항을 더 낮게 하도록 기능한다.
일부 실시예에 따르면, 방법은 금속-산화물-반도체 전계-효과 트랜지스터(metal-oxide-semiconductor field-effect transistor; MOSFET)의 소스 및 드레인 중 적어도 하나 상에 배치된 자연 SiO2층 상에 제 1 금속층을 성막하는 단계를 포함한다. 상기 자연 SiO2층 및 상기 제 1 금속층으로부터 금속 산화물층이 형성되고, 남아 있는 제 1 금속층, 상기 금속 산화물층, 및 상기 소스 및 상기 드레인 중 적어도 하나가 금속-절연체-반도체(metal-insulator-semiconductor; MIS) 접촉부를 형성한다.
일부 실시예에 따르면, 금속-산화물-반도체 전계-효과 트랜지스터(metal-oxide-semiconductor field-effect transistor; MOSFET)는 기판, 상기 기판 상의 소스, 상기 기판 상의 드레인, 상기 소스 및 상기 드레인 중 적어도 하나 상의 융기된 실리콘층, 상기 융기된 실리콘층 상의 금속 산화물층, 및 상기 금속 산화물층 상의 제 1 금속층을 포함한다. 상기 금속층, 상기 금속 산화물층, 및 상기 소스 및 상기 드레인 중 적어도 하나가 금속-절연체-반도체(metal-insulator-semiconductor; MIS) 접촉부를 형성한다.
당업자는 이러한 개시의 다양한 실시예 변형이 있을 수 있다는 것을 인지할 것이다. 실시예들 및 그 특징들을 상세하게 설명되었지만, 본 실시예들의 범위 및 사상으로부터 벗어나지 않고서 다양한 변경, 대체, 및 수정이 이루어질 수 있다는 것을 이해하여야 한다. 게다가, 본 출원의 범위는 본 명세서에서 설명된 공정, 머신, 제조, 물질의 조성, 수단, 방법, 및 단계의 특정 실시예들로 한정되도록 의도하지 않는다. 당업자는 본 개시로부터, 여기에 기재된 대응하는 실시예와 실질적으로 동일한 기능을 수행하거나 실질적으로 동일한 결과를 성취하는, 현재 존재하거나 이후 개발될, 공정, 머신, 제조, 및 물질의 구성, 수단, 방법, 또는 단계가 본 개시에 따라 이용될 수 있다는 것을 쉽게 인지할 것이다.
상기 방법 실시예들은 예시적인 단계들을 도시하지만, 이것들은 반드시 도시된 순서로 수행되어야 하는 것은 아니다. 본 개시의 실시예의 범위 및 사상에 따라 단계들이 적절하게 추가되고, 대체되고, 순서가 변경되거나, 그리고/또는 삭제될 수 있다. 상이한 청구항들 및/또는 상이한 실시예들을 결합시킨 실시예들이 본 개시의 범위 내에 있으며 본 개시를 검토한 후 당업자에게 자명할 것이다.

Claims (10)

  1. 금속-절연체-반도체(metal-insulator-semiconductor) 구조물을 형성하기 위한 방법에 있어서,
    금속-산화물-반도체 전계-효과 트랜지스터(metal-oxide-semiconductor field-effect transistor; MOSFET)의 소스 및 드레인 중 적어도 하나 상에 배치된 자연 SiO2층 상에 제 1 금속층을 성막하는 단계; 및
    상기 자연 SiO2층, 및 상기 제 1 금속층의 하위 부분으로부터 금속 산화물층을 형성하는 단계
    를 포함하고,
    상기 제 1 금속층의 남아 있는 부분, 상기 금속 산화물층, 및 상기 소스 및 상기 드레인 중 적어도 하나가 금속-절연체-반도체(metal-insulator-semiconductor; MIS) 접촉부를 형성하는 것인, 금속-절연체-반도체 구조물을 형성하기 위한 방법.
  2. 제 1 항에 있어서,
    상기 금속 산화물층을 형성하는 단계는 상기 금속 산화물층 아래에서 상기 소스 및 상기 드레인 중 적어도 하나 상에 융기된(raised) 실리콘층을 초래하는 것인, 금속-절연체-반도체 구조물을 형성하기 위한 방법.
  3. 제 1 항에 있어서,
    상기 금속 산화물층을 형성하는 단계는 급속 열 어닐링(rapid thermal anneal; RTA) 공정에 의해 수행되고, 상기 RTA 공정은 300℃ 내지 600℃의 피크 온도 및 1초 내지 2초의 피크 지속 시간을 가지고 수행되는 것인, 금속-절연체-반도체 구조물을 형성하기 위한 방법.
  4. 제 1 항에 있어서,
    상기 금속 산화물층을 형성하는 단계 이후에, 상기 제 1 금속층 상에 제 2 금속층을 성막하는 단계를 더 포함하는, 금속-절연체-반도체 구조물을 형성하기 위한 방법.
  5. 제 1 항에 있어서,
    상기 금속 산화물층을 형성하는 단계 이후에, 상기 제 1 금속층의 화학 기계적 평탄화를 수행하는 단계를 더 포함하는, 금속-절연체-반도체 구조물을 형성하기 위한 방법.
  6. 제 1 항에 있어서,
    상기 제 1 금속층을 성막하는 단계 이전에,
    상기 MOSFET 위에 유전체층을 형성하는 단계; 및
    상기 소스 및 상기 드레인을 향하여 상기 MOSFET 위에 배치된 상기 유전체층을 관통하는 접촉 홀을 형성하는 단계를 더 포함하는, 금속-절연체-반도체 구조물을 형성하기 위한 방법.
  7. 금속-절연체-반도체(metal-insulator-semiconductor) 구조물을 형성하기 위한 방법에 있어서,
    금속-산화물-반도체 전계-효과 트랜지스터(metal-oxide-semiconductor field-effect transistor; MOSFET)의 소스 및 드레인 중 적어도 하나 상에 배치된 자연 SiO2층 상에 제 1 금속층을 성막하는 단계; 및
    상기 자연 SiO2층, 및 상기 제 1 금속층의 하위 부분으로부터 금속 산화물층 및 융기된 실리콘층 ― 상기 융기된 실리콘층은 상기 금속 산화물층 아래에서 상기 소스 및 상기 드레인 중 적어도 하나 상에 배치됨 ― 을 형성하기 위해 열 공정을 수행하는 단계
    를 포함하고,
    상기 제 1 금속층의 남아 있는 부분, 상기 금속 산화물층, 및 상기 소스 및 상기 드레인 중 적어도 하나가 금속-절연체-반도체(metal-insulator-semiconductor; MIS) 접촉부를 형성하는 것인, 금속-절연체-반도체 구조물을 형성하기 위한 방법.
  8. 금속-산화물-반도체 전계-효과 트랜지스터(metal-oxide-semiconductor field-effect transistor; MOSFET)에 있어서,
    기판;
    상기 기판 상의 소스;
    상기 기판 상의 드레인;
    상기 소스 및 상기 드레인 중 적어도 하나 상의 융기된 실리콘층;
    상기 융기된 실리콘층 상의 금속 산화물층; 및
    상기 금속 산화물층 상의 제 1 금속층
    을 포함하고,
    상기 금속층, 상기 금속 산화물층, 및 상기 소스 및 상기 드레인 중 적어도 하나가 금속-절연체-반도체(metal-insulator-semiconductor; MIS) 접촉부를 형성하는 것인 금속-산화물-반도체 전계-효과 트랜지스터(MOSFET).
  9. 제 8 항에 있어서,
    상기 융기된 실리콘층은 3Å 내지 5Å의 범위 내의 두께를 갖는 것인 금속-산화물-반도체 전계-효과 트랜지스터(MOSFET).
  10. 제 8 항에 있어서,
    상기 금속 산화물층은 8Å 내지 10Å의 범위 내의 두께를 갖는 것인 금속-산화물-반도체 전계-효과 트랜지스터(MOSFET).
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