CN104051530A - 金属氧化物半导体场效应晶体管 - Google Patents
金属氧化物半导体场效应晶体管 Download PDFInfo
- Publication number
- CN104051530A CN104051530A CN201310359820.5A CN201310359820A CN104051530A CN 104051530 A CN104051530 A CN 104051530A CN 201310359820 A CN201310359820 A CN 201310359820A CN 104051530 A CN104051530 A CN 104051530A
- Authority
- CN
- China
- Prior art keywords
- layer
- metal
- metal oxide
- oxide layer
- drain electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 18
- 230000005669 field effect Effects 0.000 title claims abstract description 14
- 239000012212 insulator Substances 0.000 title claims description 15
- 230000004888 barrier function Effects 0.000 title description 9
- 229910052751 metal Inorganic materials 0.000 claims abstract description 67
- 239000002184 metal Substances 0.000 claims abstract description 67
- 229910044991 metal oxide Inorganic materials 0.000 claims abstract description 48
- 150000004706 metal oxides Chemical class 0.000 claims abstract description 48
- 238000000034 method Methods 0.000 claims abstract description 45
- 229910004298 SiO 2 Inorganic materials 0.000 claims description 28
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 25
- 229910052710 silicon Inorganic materials 0.000 claims description 25
- 239000010703 silicon Substances 0.000 claims description 25
- 238000004151 rapid thermal annealing Methods 0.000 claims description 14
- 239000000758 substrate Substances 0.000 claims description 14
- 230000008569 process Effects 0.000 claims description 9
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract 4
- 229910052681 coesite Inorganic materials 0.000 abstract 2
- 229910052906 cristobalite Inorganic materials 0.000 abstract 2
- 239000000377 silicon dioxide Substances 0.000 abstract 2
- 235000012239 silicon dioxide Nutrition 0.000 abstract 2
- 229910052682 stishovite Inorganic materials 0.000 abstract 2
- 229910052905 tridymite Inorganic materials 0.000 abstract 2
- 238000000151 deposition Methods 0.000 abstract 1
- 239000000463 material Substances 0.000 description 8
- 238000005240 physical vapour deposition Methods 0.000 description 7
- 238000005229 chemical vapour deposition Methods 0.000 description 6
- 238000004519 manufacturing process Methods 0.000 description 5
- 229910052782 aluminium Inorganic materials 0.000 description 4
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 238000001465 metallisation Methods 0.000 description 4
- 229910052760 oxygen Inorganic materials 0.000 description 4
- 239000001301 oxygen Substances 0.000 description 4
- 230000008859 change Effects 0.000 description 3
- 229910052796 boron Inorganic materials 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 239000002019 doping agent Substances 0.000 description 2
- 229910052735 hafnium Inorganic materials 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 229910021332 silicide Inorganic materials 0.000 description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 229910052726 zirconium Inorganic materials 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910010413 TiO 2 Inorganic materials 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000007613 environmental effect Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 230000008020 evaporation Effects 0.000 description 1
- 238000001704 evaporation Methods 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 230000002000 scavenging effect Effects 0.000 description 1
- 150000003377 silicon compounds Chemical class 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
- H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
- H01L21/76831—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76841—Barrier, adhesion or liner layers
- H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76841—Barrier, adhesion or liner layers
- H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
- H01L21/76855—After-treatment introducing at least one additional element into the layer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41725—Source or drain electrodes for field effect devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
Abstract
本发明涉及金属氧化物半导体场效应晶体管。本发明的方法包括将第一金属层沉积在设置在金属氧化物半导体场效应晶体管（MOSFET）的源极和漏极中至少一个上的本征SiO2层上。由本征SiO2层和第一金属层形成金属氧化物层，其中，剩余的第一金属层、金属氧化物层、及源极与漏极中的至少一个形成金属绝缘体半导体（MIS）接触件。
Description
相关申请的交叉引用
本申请要求于2013年3月14日提交的标题为“Method and Apparatusfor a Metal-Insulator-Semiconductor Structure”的美国临时专利申请第61/785,018号的优先权，其全部内容结合于此作为参考。
技术领域
本发明涉及集成电路领域，更具体地，涉及一种具有金属绝缘体半导体（MIS）接触结构的金属氧化物半导体场效应晶体管（MOSFET）。
背景技术
由于硅化物与源极/漏极之间的高肖特基势垒高度，使用硅化物的传统MOSFET的源极/漏极接触电阻限制了MOSFET的性能。MIS结构可以是与源极/漏极的可选接触方案以替代硅化物并进一步减小接触电阻。然而，绝缘体的形成对于在整个晶圆上的各种器件进行精确控制具有挑战性的问题。
发明内容
为解决上述问题，本发明提供了一种方法，包括：将第一金属层沉积在本征SiO2层上，所述本征SiO2层设置在金属氧化物半导体场效应晶体管（MOSFET）的源极和漏极中的至少一个上；以及由所述本征SiO2层和部分所述第一金属层形成金属氧化物层，所述第一金属层的剩余部分、所述金属氧化物层以及所述源极和所述漏极中的至少一个形成金属绝缘体半导体（MIS）接触件。
其中，形成所述金属氧化物层的步骤使得在所述金属氧化物层下方的所述源极和所述漏极中的至少一个上生成凸起的硅层。
其中，通过快速热退火（RTA）工艺实施形成所述金属氧化物层的步骤。
其中，实施所述RTA工艺的峰值温度介于300℃到600℃之间且峰值持续时间介于1秒到2秒之间。
该方法进一步包括：在所述第一金属层上沉积第二金属层。
该方法进一步包括：对所述第一金属层实施化学机械平坦化。
该方法进一步包括：穿过设置在所述MOSFET上方的介电层朝向所述源极和所述漏极形成接触孔。
该方法进一步包括：在所述源极和所述漏极中的至少一个上形成所述本征SiO2层。
其中，所述本征SiO2层的厚度在到的范围内。
其中，所述金属氧化物层的厚度在到的范围内。
此外，还提供了一种方法，包括：将第一金属层沉积在本征SiO2层上，所述本征SiO2层设置在金属氧化物半导体场效应晶体管（MOSFET）的源极和漏极中的至少一个上；以及实施热工艺以由所述本征SiO2层和部分所述第一金属层形成金属氧化物层和凸起的硅层，所述凸起的硅层设置在所述金属氧化物层下方的所述源极和所述漏极中的至少一个上，所述第一金属层的剩余部分、所述金属氧化物层以及所述源极和所述漏极中的至少一个形成金属绝缘体半导体（MIS）接触件。
其中，实施所述热工艺的峰值温度介于300℃到600℃之间且峰值持续时间介于1秒到2秒之间。
该方法进一步包括：在所述第一金属层上沉积第二金属层。
该方法进一步包括：对所述第一金属层实施化学机械平坦化。
此外，还提供了一种金属氧化物半导体场效应晶体管（MOSFET），包括：衬底；源极，位于所述衬底上；漏极，位于所述衬底上；凸起的硅层，位于所述源极和所述漏极中的至少一个上；金属氧化物层，位于所述凸起的硅层上；以及第一金属层，位于所述金属氧化物层上，其中，所述第一金属层、所述金属氧化物层和所述源极和所述漏极中的至少一个形成金属绝缘体半导体（MIS）接触件。
其中，所述凸起的硅层的厚度在到的范围内。
该MOSFET进一步包括：位于所述第一金属层上的第二金属层。
其中，所述金属氧化物层的厚度在到的范围内。
附图说明
现将结合附图所进行的以下描述作为参考，其中：
图1是根据一些实施例的具有用于源极/漏极的金属绝缘体半导体（MIS）接触结构的示例性金属氧化物半导体场效应晶体管（MOSFET）的示意图；
图2A至图2D是图1中的具有用于源极/漏极的MIS接触结构的示例性MOSFET的中间制造步骤；以及
图3是根据一些实施例的具有用于源极/漏极的MIS接触结构的另一个示例性MOSFET的示意图。
具体实施方式
下面，详细讨论各个实施例的制造和使用。然而，应该理解，本发明提供了许多可以在各种具体环境中实现的可应用的发明概念。所讨论的具体实施例仅仅示出了制造和使用本发明的具体方式，而不用于限制本发明的范围。
另外，本发明可以在各个实例中重复参考符号和/或字符。这种重复用于简化和清楚的目的，并且其本身不表示所述各实施例和/或所讨论的配置之间的关系。此外，在本发明中，一个部件形成在、连接至和/或耦合至另一个部件上可以包括以直接接触的方式形成部件的实施例，也可以包括其他部件可以形成在部件之间使得部件不直接接触的实施例。并且，可以使用诸如“下面的”、“上面的”、“水平的”、“垂直的”、“在....之上”、“在…上方”、“在…之下”、“在…下面”、“向上”、“向下”、“顶部”、“底部”等以及其衍生词（如“水平地”、“向下地”、“向上地”等）这样的空间相对位置的术语，以容易地描述部件与其他部件之间的关系。空间相对位置的术语将覆盖包括部件的器件的不同方位。
图1是根据一些实施例的具有用于源极/漏极的金属绝缘体半导体（MIS）接触结构的示例性金属氧化物半导体场效应晶体管（MOSFET）100的示意图。MOSFET100包括衬底102、源极/漏极104、栅极介电层106、栅电极108、间隔件110、介电层112、源极/漏极104上的凸起的硅层114、金属氧化物层116、第一金属层118和第二金属层120。
衬底102包括硅或任何其他合适的材料。用磷或硼的N型掺杂剂或P型掺杂剂掺杂形成在衬底102中的源极/漏极104。栅极介电层106包括SiO2或任何其他合适的介电材料。栅电极包括多晶硅、金属或任何其他合适的材料。间隔件110包括Si3N4、SiO2或任何其他合适的材料。介电层112包括SiO2或任何其他合适的材料。
在一些实施例中，第一金属层118包括Ti、Hf、Zr、Al、或任何其他合适材料，当其被氧化时，比衬底（诸如硅）具有对氧气的更强的亲和力且具有高k介电性能。金属氧化层116包括与第一金属层118相对应的金属氧化物，诸如TiO2、HfO2、ZrO2、Al2O3等。第二金属层120包括诸如Al、Cu、W等任何合适的金属。
可以通过化学汽相沉积（CVD）工艺或物理汽相沉积（PVD）工艺来沉积第一金属层118。在一些实施例中，第一金属层118的厚度可以介于至的范围内。使用CVD金属沉积，侧壁金属的厚度与底部金属的厚度几乎相同。使用PVD金属沉积，侧壁金属的厚度薄于底部金属的厚度。
在一些实施例中，通过源极/漏极104的邻近第一金属层118的表面上的本征SiO2层的热工艺来生成凸起的硅层114。热工艺基于如图2A至图2D所述的金属清除氧作用（metal oxygen scavenge effect）形成金属氧化物层116和凸起的硅层114。由于源极/漏极104上的本征SiO2层具有从到的大体均匀的厚度，所以可以通过原子精度控制生成的金属氧化物层116（即，MIS结构中的绝缘体）的厚度以降低肖特基势垒高度，用于源极/漏极104接触件的电阻减小。
在一些实施例中，源极/漏极104上的凸起的硅层114的厚度介于到之间，且金属氧化物层116在底部的厚度介于到之间而侧部的厚度介于和之间。由于自限制本征SiO2层厚度的变化范围为至所以可以实现将MIS结构（即，位于底部的金属氧化物层116）中绝缘层的厚度控制在至内的范围内。
在一些实施例中，可以使用峰值温度介于300℃至600℃之间且峰值持续时间介于1秒和2秒之间的快速热退火（RTA）工艺。在另一实例中，可以使用峰值温度介于700℃到1100℃之间而峰值持续时间为毫秒级的快速热退火（RTA）工艺。
金属层118和120、金属氧化物层116以及包括凸起的硅层114的源极/漏极104形成用于具有强介电偶极子（strong dielectric dipole）的源极/漏极104的MIS接触结构，以通过肖特基势垒高度的降低来大幅减小接触电阻。在一些实施例中，与用于一些其他结构的源极/漏极的接触电阻率为10-7ohm-cm级相比，图1中MIS结构的源极/漏极的接触电阻率为10-8ohm-cm级。
图2A至图2D是图1中的具有用于源极/漏极的MIS接触结构的示例性MOSFET100的中间制造步骤。在图2A中，在源极/漏极104上的接触孔204的底部形成本征SiO2层202。在一些实施例中，在蚀刻接触孔204和清洁工艺以后，可以在周围环境条件下自然地形成本征SiO2层202。穿过设置在MOSFET上方的介电层112朝向源极/漏极104形成接触孔204。本征SiO2层202的厚度通常介于到之间。由于在源极/漏极104上自限制本征SiO2层202的厚度，所以可以在整个晶圆上均匀地控制该厚度。
在图2B中，在一些实施例中，使用化学汽相沉积（CVD）工艺或软物理汽相沉积（PVD）工艺（soft physical vapor deposition）（诸如不会导致任何金属和Si物理混合的热蒸镀）将第一金属层118沉积在本征SiO2层202上以及源极/漏极104上方的接触孔204中。在一些实施例中，第一金属层118的厚度介于到的范围内。使用CVD金属沉积，侧壁金属的厚度与底部金属的厚度大约相同。使用PVD金属沉积，侧壁金属的厚度将薄于底部金属的厚度。
在一些实施例中，第一金属层118包括Ti、Hf、Zr、Al或任何其他合适材料，当其被氧化时，比衬底（诸如硅）具有对氧气的更强的亲和力且具有高k介电性能。例如，第一金属118可以包括形成良好偶极子的用于NMOS的Ti或用于PMOS的Al，以降低肖特基势垒高度。
在图2C中，在可控的周围环境中应用热工艺（诸如退火）以触发金属氧清除作用且将本征SiO2层202减少至凸起的硅层114，并根据第一金属层118形成诸如TiO2、HfO2、ZrO2、Al2O3等的金属氧化物层116。热工艺也生成凸起的硅层114。部分第一金属层118与本征SiO2层202发生反应，并保留剩余部分。
剩余的第一金属层118、金属氧化物层116和源极/漏极104（包括凸起的硅层114）形成具有强介电偶极子的MIS结构以大幅降低肖特基势垒高度并且也减小相关的源极/漏极104的接触电阻。
在一些实施例中，源极/漏极104上的凸起的硅层114的厚度介于到之间，并且金属氧化物层116在底部的厚度介于和之间，而金属氧化物层116在侧部的厚度介于和之间。由于自限制本征SiO2层的厚度变化范围为到所以可以实现将MIS结构（即，位于底部的金属氧化物层116）中绝缘体层的厚度控制在到的范围内。
在一些实施例中，可以使用峰值温度介于300℃到600℃之间而峰值持续时间介于1秒到2秒之间的快速热退火（RTA）工艺。在另一实例中，可以使用峰值温度介于700℃到1100℃之间且峰值持续时间为毫秒级的快速热退火（RTA）工艺。
在图2D中，沉积第二金属层120以填充接触孔204，并实施化学机械平坦化（CMP）以形成图1中的MIS接触结构，从而降低肖特基势垒高度且减小接触电阻。第二金属层120包括Al、Cu、W或任何其他合适的金属。
图3是根据一些实施例的具有用于源极/漏极104的MIS接触结构的另一个示例性MOSFET300的示意图。除由于工艺对准误差导致部分第一金属层118在虚线区域302周围紧邻间隔件110（例如，氮化物）沉积之外，图3中用于源极/漏极104的MIS接触结构类似于图1中的MIS结构。
由于具有相邻的氮化物间隔件110，位于区域302中的第一金属层118没有形成金属氧化物层。然而，由于金属氧化物层116在第一金属层118的底部形成在源极/漏极104上，所以MIS接触结构仍具有如以上结合图1所述的降低肖特基势垒高度和减小相关的接触电阻的功能。
根据一些实施例，一种方法包括将第一金属层沉积在本征SiO2层上，该本征SiO2层设置在金属氧化物半导体场效应晶体管（MOSFET）的源极和漏极中至少一个上。金属氧化物层由本征SiO2层和第一金属层形成，其中剩余的第一金属层、金属氧化物层和源极与漏极中至少一个形成金属绝缘体半导体（MIS）接触件。
根据一些实施例，一种金属氧化物半导体场效应晶体管（MOSFET）包括衬底、衬底上的源极、衬底上的漏极、源极和漏极中的至少一个上的凸起的硅层、凸起的硅层上的金属氧化物层以及金属氧化物层上的第一金属层。第一金属层、金属氧化物层以及源极和漏极中的至少一个形成金属绝缘体半导体（MIS）接触件。
本领域技术人员应该理解本发明可以具有许多实施例的变化。尽管已经详细地描述了实施例及其特征，但应该理解，可以在不背离实施例的主旨和范围的情况下，做各种不同的改变、替换和更改。而且，本申请的范围并不仅限于本说明书中描述的工艺、机器、制造、材料组分、装置、方法和步骤的特定实施例。作为本领域普通技术人员应理解，通过本发明的实施例，现有的或今后开发的用于执行与根据本发明所采用的所述相应实施例基本相同的功能或获得基本相同结果的工艺、机器、制造、材料组分、装置、方法或步骤根据本发明可以被使用。
上述方法实施例示出了示例性的步骤，但是没有必要按照所示顺序执行这些步骤。根据本发明的实施例的主旨和范围，可以适当地对这些步骤进行添加、替换、改变顺序和/或删除。结合了不同权利要求和/或不同实施例的实施例都处在本发明的范围内并且在阅读完本发明之后，其对本领域的技术人员是显而易见的。
Claims (10)
1.一种方法，包括：
将第一金属层沉积在本征SiO2层上，所述本征SiO2层设置在金属氧化物半导体场效应晶体管（MOSFET）的源极和漏极中的至少一个上；以及
由所述本征SiO2层和部分所述第一金属层形成金属氧化物层，所述第一金属层的剩余部分、所述金属氧化物层以及所述源极和所述漏极中的至少一个形成金属绝缘体半导体（MIS）接触件。
2.根据权利要求1所述的方法，其中，形成所述金属氧化物层的步骤使得在所述金属氧化物层下方的所述源极和所述漏极中的至少一个上生成凸起的硅层。
3.根据权利要求1所述的方法，其中，通过快速热退火（RTA）工艺实施形成所述金属氧化物层的步骤。
4.根据权利要求3所述的方法，其中，实施所述RTA工艺的峰值温度介于300℃到600℃之间且峰值持续时间介于1秒到2秒之间。
5.根据权利要求1所述的方法，进一步包括：在所述第一金属层上沉积第二金属层。
6.根据权利要求1所述的方法，进一步包括：对所述第一金属层实施化学机械平坦化。
7.根据权利要求1所述的方法，进一步包括：穿过设置在所述MOSFET上方的介电层朝向所述源极和所述漏极形成接触孔。
8.根据权利要求1所述的方法，进一步包括：在所述源极和所述漏极中的至少一个上形成所述本征SiO2层。
9.一种方法，包括：
将第一金属层沉积在本征SiO2层上，所述本征SiO2层设置在金属氧化物半导体场效应晶体管（MOSFET）的源极和漏极中的至少一个上；以及
实施热工艺以由所述本征SiO2层和部分所述第一金属层形成金属氧化物层和凸起的硅层，所述凸起的硅层设置在所述金属氧化物层下方的所述源极和所述漏极中的至少一个上，所述第一金属层的剩余部分、所述金属氧化物层以及所述源极和所述漏极中的至少一个形成金属绝缘体半导体（MIS）接触件。
10.一种金属氧化物半导体场效应晶体管（MOSFET），包括：
衬底；
源极，位于所述衬底上；
漏极，位于所述衬底上；
凸起的硅层，位于所述源极和所述漏极中的至少一个上；
金属氧化物层，位于所述凸起的硅层上；以及
第一金属层，位于所述金属氧化物层上，
其中，所述第一金属层、所述金属氧化物层和所述源极和所述漏极中的至少一个形成金属绝缘体半导体（MIS）接触件。
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US201361785018P | 2013-03-14 | 2013-03-14 | |
| US61/785,018 | 2013-03-14 | ||
| US13/902,551 | 2013-05-24 | ||
| US13/902,551 US9240480B2 (en) | 2013-03-14 | 2013-05-24 | Metal-oxide-semiconductor field-effect transistor with metal-insulator semiconductor contact structure to reduce Schottky barrier |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN104051530A true CN104051530A (zh) | 2014-09-17 |
| CN104051530B CN104051530B (zh) | 2016-12-28 |
Family
ID=51504148
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201310359820.5A Active CN104051530B (zh) | 2013-03-14 | 2013-08-16 | 金属氧化物半导体场效应晶体管 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN104051530B (zh) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105655486A (zh) * | 2014-11-18 | 2016-06-08 | 中芯国际集成电路制造(上海)有限公司 | 相变存储器及其形成方法 |
| CN105810574A (zh) * | 2015-01-20 | 2016-07-27 | 国际商业机器公司 | 金属绝缘体半导体（mis）接触及其形成方法以及晶体管 |
| CN108074820A (zh) * | 2016-11-10 | 2018-05-25 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件及其形成方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6511905B1 (en) * | 2002-01-04 | 2003-01-28 | Promos Technologies Inc. | Semiconductor device with Si-Ge layer-containing low resistance, tunable contact |
| US6724088B1 (en) * | 1999-04-20 | 2004-04-20 | International Business Machines Corporation | Quantum conductive barrier for contact to shallow diffusion region |
| CN102222687A (zh) * | 2011-06-23 | 2011-10-19 | 北京大学 | 一种锗基nmos器件及其制备方法 |
| CN102239546A (zh) * | 2008-12-19 | 2011-11-09 | 英特尔公司 | 金属-绝缘体-半导体隧穿接触 |
-
2013
- 2013-08-16 CN CN201310359820.5A patent/CN104051530B/zh active Active
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6724088B1 (en) * | 1999-04-20 | 2004-04-20 | International Business Machines Corporation | Quantum conductive barrier for contact to shallow diffusion region |
| US6511905B1 (en) * | 2002-01-04 | 2003-01-28 | Promos Technologies Inc. | Semiconductor device with Si-Ge layer-containing low resistance, tunable contact |
| CN102239546A (zh) * | 2008-12-19 | 2011-11-09 | 英特尔公司 | 金属-绝缘体-半导体隧穿接触 |
| CN102222687A (zh) * | 2011-06-23 | 2011-10-19 | 北京大学 | 一种锗基nmos器件及其制备方法 |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105655486A (zh) * | 2014-11-18 | 2016-06-08 | 中芯国际集成电路制造(上海)有限公司 | 相变存储器及其形成方法 |
| CN105655486B (zh) * | 2014-11-18 | 2018-03-30 | 中芯国际集成电路制造(上海)有限公司 | 相变存储器及其形成方法 |
| CN105810574A (zh) * | 2015-01-20 | 2016-07-27 | 国际商业机器公司 | 金属绝缘体半导体（mis）接触及其形成方法以及晶体管 |
| CN105810574B (zh) * | 2015-01-20 | 2018-09-14 | 国际商业机器公司 | 金属绝缘体半导体（mis）接触及其形成方法以及晶体管 |
| CN108074820A (zh) * | 2016-11-10 | 2018-05-25 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件及其形成方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN104051530B (zh) | 2016-12-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR101556449B1 (ko) | 쇼트키 장벽을 감소시키기 위한 금속-절연체-반도체 접촉 구조체를 구비한 금속-산화물-반도체 전계-효과 트랜지스터 | |
| CN101677087B (zh) | 半导体元件的制法 | |
| US10026653B2 (en) | Variable gate lengths for vertical transistors | |
| CN103022126B (zh) | 具有由高k保护金属层诱导的应变沟道的半导体器件 | |
| US9076816B2 (en) | Method and device for self-aligned contact on a non-recessed metal gate | |
| US20120205728A1 (en) | Semiconductor Structure and Method for Manufacturing the Same | |
| CN101663755A (zh) | 具有高k栅极电介质的cmos电路 | |
| KR20060112659A (ko) | Ｆｅｔ 게이트 전극을 위한 ｃｖｄ 탄탈륨 화합물 | |
| WO2009046239A1 (en) | High performance mosfet | |
| CN104867967A (zh) | 半导体器件及其制造方法 | |
| CN103426821B (zh) | 半导体集成电路制造的方法 | |
| US10658252B2 (en) | Semiconductor structure and method for forming the same | |
| US7811891B2 (en) | Method to control the gate sidewall profile by graded material composition | |
| CN104051530A (zh) | 金属氧化物半导体场效应晶体管 | |
| US7880241B2 (en) | Low-temperature electrically activated gate electrode and method of fabricating same | |
| CN103839806B (zh) | 半导体器件及其制造方法 | |
| CN102983104B (zh) | Cmos晶体管的制作方法 | |
| US20120018739A1 (en) | Body contact device structure and method of manufacture | |
| US11462618B2 (en) | Semiconductor device with reduced floating body effects and fabrication method thereof | |
| CN203134802U (zh) | 一种半导体结构 | |
| US20080023765A1 (en) | Semiconductor Devices and Methods of Fabricating the Same | |
| CN104282568A (zh) | 一种半导体结构及其制造方法 | |
| CN104576381A (zh) | 一种非对称超薄soimos晶体管结构及其制造方法 | |
| CN108461482B (zh) | 一种半导体器件及其制造方法 | |
| KR100845052B1 (ko) | 반도체 소자 및 그의 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant |