TWI501322B - 用於製造具有提升的通道遷移率之半導體裝置的濕式化學方法 - Google Patents

用於製造具有提升的通道遷移率之半導體裝置的濕式化學方法 Download PDF

Info

Publication number
TWI501322B
TWI501322B TW101123054A TW101123054A TWI501322B TW I501322 B TWI501322 B TW I501322B TW 101123054 A TW101123054 A TW 101123054A TW 101123054 A TW101123054 A TW 101123054A TW I501322 B TWI501322 B TW I501322B
Authority
TW
Taiwan
Prior art keywords
substrate
alkaline earth
earth metal
layer
interlayer
Prior art date
Application number
TW101123054A
Other languages
English (en)
Other versions
TW201306138A (zh
Inventor
Sarit Dhar
Lin Cheng
Sei-Hyung Ryu
Anant Agarwal
John Williams Palmour
Erik Maki
Jason Gurganus
Daniel Lichtenwalner
Original Assignee
Cree Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Cree Inc filed Critical Cree Inc
Publication of TW201306138A publication Critical patent/TW201306138A/zh
Application granted granted Critical
Publication of TWI501322B publication Critical patent/TWI501322B/zh

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802Vertical DMOS transistors, i.e. VDMOS transistors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02109Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02225Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02282Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process liquid deposition, e.g. spin-coating, sol-gel techniques, spray coating
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02225Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02282Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process liquid deposition, e.g. spin-coating, sol-gel techniques, spray coating
    • H01L21/02288Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process liquid deposition, e.g. spin-coating, sol-gel techniques, spray coating printing, e.g. ink-jet printing
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02367Substrates
    • H01L21/0237Materials
    • H01L21/02373Group 14 semiconducting materials
    • H01L21/02378Silicon carbide
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/0445Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
    • H01L21/045Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide passivating silicon carbide surfaces
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/0445Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
    • H01L21/048Making electrodes
    • H01L21/049Conductor-insulator-semiconductor electrodes, e.g. MIS contacts
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51Insulating materials associated therewith
    • H01L29/511Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
    • H01L29/513Insulating materials associated therewith with a compositional variation, e.g. multilayer structures the variation being perpendicular to the channel plane
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51Insulating materials associated therewith
    • H01L29/517Insulating materials associated therewith the insulating material comprising a metallic compound, e.g. metal oxide, metal silicate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51Insulating materials associated therewith
    • H01L29/518Insulating materials associated therewith the insulating material containing nitrogen, e.g. nitride, oxynitride, nitrogen-doped material
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234Bipolar junction transistors [BJT]
    • H01L29/66325Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70Bipolar devices
    • H01L29/72Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395Vertical transistors, e.g. vertical IGBT
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02109Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02142Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing silicon and at least one metal element, e.g. metal silicate based insulators or metal silicon oxynitrides
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02109Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02164Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02109Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H01L21/02175Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02109Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/022Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being a laminate, i.e. composed of sublayers, e.g. stacks of alternating high-k metal oxides
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1606Graphene
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1608Silicon carbide

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Materials Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Formation Of Insulating Films (AREA)

Description

用於製造具有提升的通道遷移率之半導體裝置的濕式化學方法
本揭示案係關於半導體裝置及更特定言之關於具有提升的通道遷移率之半導體裝置。
本發明係利用在美國軍方授予之合同號W911NF-10-2-0038下之政府基金完成。美國政府享有本發明中的權利。
該申請案主張在2011年6月27日申請之美國臨時專利申請案號61/501,460之權益,其揭示內容以引用之方式併入本文。
該申請案係與在__申請之題為SEMICONDUCTOR DEVICE WITH INCREASED CHANNEL MOBILITY AND DRY CHEMISTRY PROCESSES FOR F ABRICATION THEREO的美國專利申請案號__有關,其為共同所有及共同受讓且其全文以引用之方式併入本文。
標準碳化矽(SiC)金屬-氧化物-半導體場效電晶體(MOSFET)經受低通道遷移率或高通道阻抗,此會導致嚴重的傳導損失。低通道遷移率主要因閘極氧化方法而起,藉此在閘極氧化物與下層SiC之間形成缺陷界面。在閘極氧化物/SiC中出現之缺陷補集電荷及分散載流子,此導致降低的通道遷移率。因此,需要一種改善SiC MOSFET及相似半導體裝置之通道遷移率或通道阻抗之閘極氧化方法。
本發明揭示具有提升的通道遷移率之半導體裝置及製造其之方法的實施例。在一個實施例中,該半導體裝置包括包含通道區之基板及在該基板上、該通道區上方的閘極堆疊,其中該閘極堆疊包括鹼土金屬。該鹼土金屬可為例如鋇(Ba)或鍶(Sr)。該鹼土金屬導致實質上改善半導體裝置之通道遷移率。在一個實施例中,該基板為碳化矽(SiC)基板及該半導體裝置之通道遷移率至少高於無鹼土金屬之相同半導體裝置之通道遷移率2.5倍。在另一實施例中,該基板為SiC基板及該半導體裝置之通道遷移率在大於3伏特之控制電壓下至少為50 cm2 V-1 s-1 。在又一實施例中,該基板為SiC基板及該半導體裝置之通道遷移率在3伏特至15伏特(包括端值)之範圍內之控制電壓下至少為50 cm2 V-1 s-1
在一個實施例中,該閘極堆疊包括在基板上、通道區上方之包含鹼土金屬的夾層及在夾層表面上、與基板相對之一或多層其他閘極堆疊層。而且,在一個實施例中,該一或多層其他閘極堆疊層包括在夾層表面上、與基板相對之閘極氧化物層及在閘極氧化物層之表面上、與夾層相對之閘極觸點。在另一實施例中,該閘極堆疊包括包含鹼土金屬之閘極氧化物層。在又一實施例中,該閘極堆疊包括鹼土金屬-氧化物-鹼土金屬結構,其包括第一富含鹼土金屬層,在該第一富含鹼土金屬層之表面上之氧化物層及在該氧化物層之表面上、與該第一富含鹼土金屬層相對之第二富含鹼土金屬層。
亦揭示一種具有提升的通道遷移率之金屬-氧化物-半導 體(MOS)裝置。在一個實施例中,該MOS裝置為橫向MOS場效電晶體(MOSFET),其包括基板、在基板中形成之源極區、在基板中形成之汲極區及在介於源極區與汲極區之間之基板上形成之閘極堆疊。該閘極堆疊包括鹼土金屬。該鹼土金屬可為例如Ba或Sr。該鹼土金屬導致實質上改善MOSFET之通道遷移率。在一個實施例中,該基板為SiC基板及該MOSFET之通道遷移率至少高於無鹼土金屬之相同MOSFET之通道遷移率2.5倍。在另一實施例中,該基板為SiC基板及該MOSFET之通道遷移率在大於3伏特之控制電壓下至少為50 cm2 V-1 s-1 。在又一實施例中,該基板為SiC基板及該MOSFET之通道遷移率在3伏特至15伏特(包括端值)之範圍內之控制電壓下至少為50 cm2 V-1 s-1
在一個實施例中,該橫向MOSFET之閘極堆疊包括在介於源極區與汲極區之間之基板上之包含鹼土金屬的夾層及在該夾層上、與基板相對之一或多層其他閘極堆疊層。而且,在一個實施例中,該一或多層其他閘極堆疊層包括在該夾層表面之上、與基板相對之閘極氧化物層及在該閘極氧化物之表面上、與夾層相對之閘極觸點。在另一實施例中,該橫向MOSFET之閘極堆疊包括包含鹼土金屬之閘極氧化物層。在又一實施例中,該橫向MOSFET之閘極堆疊包括鹼土金屬-氧化物-鹼土金屬結構,其包括第一富含鹼土金屬層,在該第一富含鹼土金屬層之表面上之氧化物層及在該氧化物層之表面上、與該第一富含鹼土金屬層相對之第二富含鹼土金屬層。
在另一實施例中,該MOS裝置為垂直MOSFET,其包括基板、在基板中形成之源極區、在基板上通道區上方形成之閘極堆疊及在該基板表面上與閘極堆疊相對之汲極。該閘極堆疊包括鹼土金屬。該鹼土金屬可為例如Ba或Sr。該鹼土金屬導致實質上改善MOSFET之通道遷移率。在一個實施例中,該基板為SiC基板及該MOSFET之通道遷移率至少高於無鹼土金屬之相同MOSFET之通道遷移率2.5倍。在另一實施例中,該基板為SiC基板及該MOSFET之通道遷移率在大於3伏特之控制電壓下至少為50 cm2 V-1 s-1 。在又一實施例中,該基板為SiC基板及該MOSFET之通道遷移率在3伏特至15伏特(包括端值)之範圍內之控制電壓下至少為50 cm2 V-1 s-1
在一個實施例中,該垂直MOSFET之閘極堆疊包括在基板上之包含鹼土金屬的夾層及在該夾層表面上、與基板相對之一或多層其他閘極堆疊層。而且,在一個實施例中,該一或多層其他閘極堆疊層包括在該夾層表面之上、與基板相對之閘極氧化物層及在該閘極氧化物之表面上、與夾層相對之閘極觸點。在另一實施例中,該垂直MOSFET之閘極堆疊包括包含鹼土金屬之閘極氧化物層。在又一實施例中,該垂直MOSFET之閘極堆疊包括鹼土金屬-氧化物-鹼土金屬結構,其包括第一富含鹼土金屬層,在該第一富含鹼土金屬層之表面上之氧化物層及在該氧化物層之表面上、與該第一富含鹼土金屬層相對之第二富含鹼土金屬層。
亦揭示一種具有提升的通道遷移率之絕緣閘雙極性電晶體(IGBT)。該IGBT包括基板、在基板中形成之射極區、在基板上通道區上方形成之閘極堆疊及在基板表面上、與該閘極堆疊相對之集極。該閘極堆疊包括鹼土金屬。該鹼土金屬可為例如Ba或Sr。該鹼土金屬導致實質上改善IGBT之通道遷移率。在一個實施例中,該基板為SiC基板及該IGBT之通道遷移率至少高於無鹼土金屬之相同IGBT之通道遷移率2.5倍。在另一實施例中,該基板為SiC基板及該IGBT之通道遷移率在大於3伏特之控制電壓下至少為50 cm2 V-1 s-1 。在又一實施例中,該基板為SiC基板及該IGBT之通道遷移率在3伏特至15伏特(包括端值)之範圍內之控制電壓下至少為50 cm2 V-1 s-1
在一個實施例中,該IGBT之閘極堆疊包括在基板上之包含鹼土金屬的夾層及在該夾層表面上、與基板相對之一或多層其他閘極堆疊層。而且,在一個實施例中,該一或多層其他閘極堆疊層包括在該夾層表面之上、與基板相對之閘極氧化物層及在該閘極氧化物之表面上、與該夾層相對之閘極觸點。在另一實施例中,該IGBT之閘極堆疊包括包含鹼土金屬之閘極氧化物層。在又一實施例中,該IGBT之閘極堆疊包括鹼土金屬-氧化物-鹼土金屬結構,其包括第一富含鹼土金屬層,在該第一富含鹼土金屬層之表面上之氧化物層及在該氧化物層之表面上、與該第一富含鹼土金屬層相對之第二富含鹼土金屬層。
亦揭示一種具有提升的通道遷移率之渠溝式或U型場效 電晶體(FET)。該渠溝式FET包括具有第一傳導性類型之第一半導體層、在該第一半導體層之第一表面上之具有第一傳導性類型之漂移區、在該漂移區之表面上、與該第一半導體層相對之具有第二傳導性類型之井,在該井之上或之中、與漂移區相對之具有第一傳導性類型之源極區、從源極區之表面透過井延伸至漂移區之表面、與該第一半導體層相對之渠溝及渠溝中之閘極堆疊。該閘極堆疊包括鹼土金屬。該鹼土金屬可為例如Ba或Sr。該鹼土金屬導致實質上改善FET之通道遷移率。在一個實施例中,該基板為SiC基板及該FET之通道遷移率至少高於無鹼土金屬之相同FET之通道遷移率2.5倍。在另一實施例中,該基板為SiC基板及該FET之通道遷移率在大於3伏特之控制電壓下至少為50 cm2 V-1 s-1 。在又一實施例中,該基板為SiC基板該及FET之通道遷移率在3伏特至15伏特(包括端值)之範圍內之控制電壓下至少為50 cm2 V-1 s-1
在一個實施例中,該渠溝式FET之閘極堆疊包括在漂移區之表面上、與第一半導體層相對之包含鹼土金屬的夾層及在該夾層之表面上、與漂移區相對之一或多層其他閘極堆疊層。而且,在一個實施例中,該一或多層其他閘極堆疊層包括在該夾層表面之上、與漂移區相對之閘極氧化物層及在該閘極氧化物之表面上、與夾層相對之閘極觸點。在另一實施例中,該渠溝式FET之閘極堆疊包括包含鹼土金屬之閘極氧化物層。在又一實施例中,該渠溝式FET之閘極堆疊包括鹼土金屬-氧化物-鹼土金屬結構,其包括第 一富含鹼土金屬層,在該第一富含鹼土金屬層之表面上之氧化物層及在該氧化物層之表面上、與該第一富含鹼土金屬層相對之第二富含鹼土金屬層。
亦揭示一種具有包括鹼土金屬之鈍化結構的半導體裝置。在一個實施例中,該鈍化結構包括在基板表面上之包含鹼土金屬之夾層及在夾層表面上、與基板相對之介電層。在另一實施例中,該鈍化結構包括包含鹼土金屬的介電層,其中該介電層係在該基板表面上。在又一實施例中,該鈍化結構包括鹼土金屬-氧化物-鹼土金屬結構,其包括在基板表面上之第一富含鹼土金屬層,在該第一富含鹼土金屬層之表面上、與基板相對之氧化物層及在該氧化物層之表面上、與該第一富含鹼土金屬層相對之第二富含鹼土金屬層。
熟習此項技術者在閱讀與附圖有關之較佳實施例之下列詳細敘述後應理解本揭示案之範圍及瞭解其其他態樣。
併入且形成該說明書一部分之附圖說明本發明之若干態樣,及與敘述一起用於說明本發明之原理。
以下闡明之實施例代表熟習此項技術者能夠實踐實施例的必要資訊及說明實踐實施例之最佳模式。按照附圖閱讀下列敘述後,熟習此項技術者應理解本發明之概念及認識到未在文中特定說明之該等概念的應用。應理解該類概念及應用係在本發明及附加申請專利範圍之範圍內。
應理解,儘管術語第一、第二等可在此用於敘述各種元 件,但是該等元件不應受該等術語限制。該等術語僅用於將一個元件與另一個區分開。例如,在不脫離本發明之範圍下,可以將第一元件命名為第二元件,及同樣地,可以將第二元件命名為第一元件。文中所用之術語「及/或」包括一或多個相關列出項之任何及所有組合。
應理解當一個元件諸如一層、區或基板引用為「在另一元件之上」或延伸為「至另一元件之上」時,其可直接在或直接延伸至其他元件之上或亦可存在其他間隔元件。相比之下,當一個元件引用為「直接在另一元件之上」或延伸為「直接至另一元件之上」時,則不存在間隔元件。亦應理解,當元件引用為「連接」或「偶聯」至另一元件時,其可直接連接或偶聯至另一元件或可存在間隔元件。相比之下,當元件引用為「直接連接」或「直接偶聯」至另一元件時,則不存在間隔元件。
相對術語諸如「下方」或「上方」或「上部」或「下部」或「水平」或「垂直」可在此用於描示一元件、層或區與另一元件、層或區之間如圖所示的關係。應理解該等術語及上述之彼等旨在涵蓋除圖示所描繪之定向以外的裝置的不同定向。
文中所用之術語旨在僅敘述特定實施例而不欲限制本發明。文中所用之單數形式「一」及「該」旨欲亦包括複數形式,除非文中另有明確說明。應進一步理解文中所用之術語「包括」、「包含」說明表明之特徵、整數、步驟、操作、元件及/或組件之存在,但不排除存在或增加一或 多個其他特徵、整數、步驟、操作、元件、組件及/或其組合。
除非另有定義,否則文中所用之所有術語(包括技術及科學術語)具有如在本發明所屬之技術中之一般技術者所通常理解之相同含義。應進一步理解文中所用之術語應視為具有與其在該說明書之範圍中及相關技術中之含義一致的含義及不以理想化或過於正式的含義解釋,除非文中明確地如此定義。
圖1說明一種根據本發明之一個實施例之碳化矽(SiC)橫向金屬-氧化物-半導體場效電晶體(MOSFET)10(後文稱為「MOSFET 10」)。如所示,該MOSFET 10包括p型SiC基板12、形成該MOSFET 10之源極區之第一n+井14、形成該MOSFET 10之汲極區之第二n+井16及按所示排列之閘極堆疊18。該p型SiC基板12可為4H、6H、3C或15R多種類型。應注意文中所用之「基板」可為塊體基板、一系列外延層(即,磊晶層)、或其組合(即生長於塊體基板上之一系列一或多層磊晶層)。該閘極堆疊18係在介於源極區與汲極區之間之基板12之表面上形成以使該閘極堆疊18在該MOSFET 10之通道區20之上方沉積。該閘極堆疊18包括在基板12之表面上、通道區20之上方的夾層22。另外,該閘極堆疊18可包括一在該夾層22之表面上、與該基板12相對之閘極氧化物24,及一在該閘極氧化物24之表面上、與該夾層22相對之閘極觸點26。
該夾層22包含鹼土金屬。該鹼土金屬較佳為鋇(Ba)或鍶 (Sr)。然而可使用其他鹼土金屬。該夾層22可為例如:˙一層鹼土金屬層(例如一層Ba層或一層Sr層),˙複數層相同或不同鹼土金屬層(例如複數層Ba層或一層Ba層加一層Sr層),˙一或多層相同或不同鹼土金屬層及在或直接在該一或多層鹼土金屬層之上的一或多層相同或不同氧化物層,˙一或多層包含鹼土金屬之氧化物層(例如氧化鋇(BaO)或BaX SiY OZ ),˙一種鹼土金屬-氧化物-鹼土金屬結構,其包含一或多層第一鹼土金屬層,在或直接在該一或多層第一鹼土金屬層之上的一或多層氧化物層,及在或直接在該一或多層氧化物層之上、與該一或多層第一鹼土金屬層相對之一或多層第二鹼土金屬層,或˙一或多層包含鹼土金屬之氧氮化物層(例如BaOX NY )。在一個示例性實施例中,該夾層22為BaX SiY Oz 。在一個實施例中,該夾層22具有介於2埃至15埃(包括端值)之範圍內的厚度。
由於包括鹼土金屬之閘極堆疊18,例如包含鹼土金屬之夾層22,該MOSFET 10之通道遷移率實質上大於習知SiC MOSFET(例如相同SiC MOSFET但無夾層22)之通道遷移率而不顯著降低MOSFET 10之臨限電壓。在一個實施例中,MOSFET 10之通道遷移率至少高於無包含鹼土金屬之夾層22之相同MOSFET之通道遷移率2.5倍。在另一實施例中, 該MOSFET 10之通道遷移率在大於3伏特之控制電壓下至少為50 cm2 V-1 s-1 。在另一實施例中,該MOSFET 10之通道遷移率在大於2.5伏特之控制電壓下至少為40 cm2 V-1 s-1 。在另一實施例中,該MOSFET 10之通道遷移率在大於4伏特之控制電壓下至少為60 cm2 V-1 s-1 。在另一實施例中,該MOSFET 10之通道遷移率在大於2.5伏特之控制電壓下介於40至75 cm2 V-1 s-1 (包括端值)之範圍內。在另一實施例中,該MOSFET 10之通道遷移率在大於3伏特之控制電壓下介於50至75 cm2 V-1 s-1 (包括端值)之範圍內。在又一實施例中,該MOSFET 10之通道遷移率在3伏特至15伏特(包括端值)之範圍內之控制電壓下至少為50 cm2 V-1 s-1 。同樣地,在其他實施例中,該MOSFET 10之通道遷移率在2.5伏特至15伏特(包括端值)之範圍內之控制電壓下至少為40 cm2 V-1 s-1 ,在4伏特至15伏特(包括端值)之範圍內之控制電壓下至少為60 cm2 V-1 s-1 ,在2.5伏特至15伏特(包括端值)之範圍內之控制電壓下介於40至75 cm2 V-1 s-1 (包括端值)之範圍內,及在3伏特至15伏特(包括端值)之範圍內之控制電壓下介於50至75 cm2 V-1 s-1 (包括端值)之範圍內。
該閘極氧化物24較佳為二氧化矽(SiO2 ),但不限於此。例如,該閘極氧化物24或可由氧化鋁(Al2 O3 )、二氧化鉿(HfO2 )或相似介電材料形成。該閘極氧化物24之厚度可依據具體實施而變。例如,該閘極氧化物24之厚度可介於300埃至1000埃範圍內。該閘極觸點26較佳為聚矽,但不限於此。該閘極觸點26或可由金屬諸如鋁(Al)、鉑(Pt)、 鉬(Mo)等形成。
最後,MOSFET 10包括在第一n+井14上形成之金屬源極觸點28以為MOSFET 10提供源極觸點。同樣地,一金屬汲極觸點30在第二n+井16上方形成以為MOSFET 10提供汲極觸點。金屬源極及汲極觸點28及30可由例如鎳(Ni)、矽化鎳(NiSi)、二矽化鉭(TaSi2 )等形成。在操作中,當對閘極觸點26施加正閘極電壓時,在n+井14與16之間產生n型反轉通道,形成MOSFET 10之源極區及汲極區。當閘極電壓大於MOSFET 10之開啟或臨限電壓時,電流從MOSFET 10之源極區流向汲極區。
圖2A至2E圖示說明一種製造根據本發明之一個實施例之圖1之MOSFET之示例性方法。如圖2A所示,該方法以p型SiC基板12開始。再次地,文中所用之「基板」可為塊體基板、一系列外延層、或其組合(即形成於塊體基板上之一或多層外延層)。接著,如圖2B所示,在基板12中形成n+井14及16。該等n+井14及16可利用習知技術(如離子植入)形成。
然後,如圖2C所示,在基板12之表面上形成夾層22(及在此特定實施例中係直接形成於基板12之表面上)。在一個特定實施例中,將Ba或BaO層沉積於(及較佳直接沉積於)基板12上作為夾層22。然而,再次注意該夾層22可包含其他鹼土金屬如Sr。可利用任何適當技術,諸如分子束磊晶法(MBE)、熱蒸發、電子束蒸發、濺鍍、化學氣相沉積(CVD)、原子層沉積、旋塗、浸塗、噴墨印刷等,來沉 積Ba或BaO。該夾層22之厚度較佳介於2埃至15埃(包括端值)之範圍內。尤其更佳言之,該夾層22之厚度係介於2埃至10埃(包括端值)之範圍內。
更具體言之,該夾層22可經由乾式或濕式化學法形成。就乾式化學法而言,該夾層22可利用例如其中一種下列的乾式化學法形成:˙經由分子束沉積或其他真空蒸發或沉積法沉積該夾層22,˙沉積鹼土金屬及接著氧化該沉積之鹼土金屬(無熱退火),˙沉積鹼土金屬,氧化該沉積之鹼土金屬,及接著熱退火,˙在無熱退火下,沉積包含鹼土金屬之氧化物,˙沉積包含鹼土金屬之氧化物及接著熱退火該沉積之氧化物,˙沉積鹼土金屬,氧化該沉積之鹼土金屬(無熱退火),及接著利用氧化矽(SiOX )原位封蓋氧化之鹼土金屬,其中SiOX 為閘極氧化物24或夾層22的一部分,˙沉積鹼土金屬,氧化該沉積之鹼土金屬,熱退火,及接著利用SiOX 原位封蓋氧化之鹼土金屬,其中SiOX 為閘極氧化物24或夾層22的一部分,˙在無熱退火下,沉積包含鹼土金屬之氧化物及接著利用SiOX 原位封蓋氧化之鹼土金屬,其中SiOX 為閘極氧化物24或夾層22的一部分, ˙沉積包含鹼土金屬之氧化物,熱退火該沉積之氧化物,及接著利用SiOX 原位封蓋該氧化物,其中SiOX 為閘極氧化物24或夾層22的一部分,˙利用電漿法諸如電漿-浸沒離子植入(即,利用偏壓之電漿法,其導致離子被植入基板12之表面)將鹼土金屬植入基板12之表面中,及接著氧化,˙經由固態擴散將鹼土金屬擴散進入基板12之表面,˙經由原子層沉積沉積夾層22,˙經由電漿增強化學氣相沉積(PECVD)沉積鹼土金屬或包含鹼土金屬之氧化物,˙經由金屬有機化學氣相沈積(MOCVD)沉積鹼土金屬或包含鹼土金屬之氧化物,或˙將鹼土金屬或包含鹼土金屬之氧化物印刷於基板12之表面上。
就濕式化學法而言,該夾層22可利用例如一種下列濕式化學法而形成:˙將基板12浸入包含鹼土金屬之流體中及旋乾(無氧化作用),˙將基板12浸入包含鹼土金屬之流體中,旋乾基板12,及接著氧化在旋乾後留在基板12之表面上之所得鹼土金屬,˙將包含鹼土金屬之流體旋塗至基板12之表面上及乾燥該基板12之表面(無氧化作用),˙將包含鹼土金屬之流體旋塗至基板12之表面上,乾燥 該基板12之表面,及接著氧化在乾燥後留在基板12之表面上之所得鹼土金屬,˙將基板12浸沒於包含鹼土金屬之流體中及接著在富氧環境中排流,˙將包含鹼土金屬之流體鼓泡通過基板12之表面上之氧化物(例如SiO2 )及接著在爐子中氧化,˙在溫控環境中,將包含鹼土金屬之流體氣相沉積於基板12之表面上,˙將包含鹼土金屬之流體噴射於基板12之表面上,或˙將流體噴墨印刷於基板之適當(即閘極)區上。
包含鹼土金屬之流體可為例如含於液體溶液諸如水溶液或以乙醇為主的溶液等中之乙酸鋇、硝酸鋇或其他可溶鋇(或鹼土金屬)化合物。另外,該溶液可包含鹼土元素,及其他介電質;諸如與該類鹼土溶液或可溶鹼土化合物混合之旋塗式玻璃(spin-on-glass)溶液(用於水性SiO2 處理之市售溶液)。可藉由就SiC樣本而言之溶液之表面張力、藉由pH或藉由在溶液與樣本之間應用之電化學電位來控制溶液有效性。
如圖2D所示,接著在與基板12相對之夾層22之表面之上(及在該實施例中,直接在其上)形成閘極氧化物24。在該實施例中,該閘極氧化物24為具有約500埃之厚度的SiO2 。然而,可同樣使用其他介電材料。可利用任何適當技術諸如PECVD、濺鍍沉積或電子束沉積形成該閘極氧化物24。然後,藉由在氧氣中退火,使該夾層22及該閘極氧 化物24緻密化。在一個示例性實施例中,在950℃之溫度下退火1.5小時。然而可改變用於該退火處理之溫度、時間及環境以最佳化裝置特徵及改善特定實施中所要求的可靠性。明顯地,該退火可導致該夾層22及該閘極氧化物24中存在之元素的化學結合。例如,在一個特定實施例中,首先藉由沉積Ba或BaO層,形成該夾層22,及該閘極氧化物24為SiO2 以使該夾層22在退火後由BaX SiY OY 組成或至少包括BaX SiY OY
最後,如圖2E所示,形成閘極觸點26及金屬源極觸點28及汲極觸點30。例如,該閘極觸點26可由鉬(Mo)形成及具有35奈米的厚度。然而,可使用其他閘極材料及厚度。該金屬源極觸點28及汲極觸點30為利用已知歐姆觸點形成技術形成的歐姆觸點。更具體言之,例如,在與夾層22相對之閘極氧化物24之表面上(及在該實施例中,直接在其上)形成閘極觸點材料。接著蝕刻閘極材料、閘極氧化物24及夾層22以在n+井14與16之間形成閘極堆疊18。然後分別在n+井14及16上形成源極觸點28及汲極觸點30。
圖3圖示說明MOSFET 10之示例性實施例之通道遷移率相比習知SiC MOSFET之通道遷移率。如所示,MOSFET 10之通道遷移率至少約為習知SiC MOSFET之通道遷移率的2.5倍。而且,該MOSFET 10之通道遷移率在大於3伏特之控制電壓下至少為50 cm2 V-1 s-1 。該MOSFET 10之通道遷移率在大於2.5伏特之控制電壓下至少為40 cm2 V-1 s-1 ,在大於4伏特之控制電壓下至少為60 cm2 V-1 s-1 ,在大於2.5伏 特之控制電壓下介於40至75 cm2 V-1 s-1 (包括端值)之範圍內,及在大於3伏特之控制電壓下介於50至75 cm2 V-1 s-1 (包括端值)之範圍內。而且,該MOSFET 10之通道遷移率在3伏特至15伏特(包括端值)之範圍內之控制電壓下至少為50 cm2 V-1 s-1 。同樣地,該MOSFET 10之通道遷移率在2.5伏特至15伏特(包括端值)之範圍內之控制電壓下至少為40 cm2 V-1 s-1 ,在4伏特至15伏特(包括端值)之範圍內之控制電壓下至少為60 cm2 V-1 s-1 ,在2.5伏特至15伏特(包括端值)之範圍內之控制電壓下至少介於40至75 cm2 V-1 s-1 (包括端值)之範圍內,在3伏特至15伏特(包括端值)之範圍內之控制電壓下至少介於50至75 cm2 V-1 s-1 (包括端值)之範圍內。
圖4圖示說明圖1之MOSFET 10之一個示例性實施例之元素深度分佈。元素深度分佈更具體言之為MOSFET 10之閘極堆疊18之一個示例性實施例中之各元素之次級離子質譜分析(SIMS)分佈。在該實施例中,夾層22包含Ba及約6埃厚,及閘極氧化物24為SiO2 及約500埃厚。垂線粗略地顯示介於基板12與夾層22之間的界面及介於夾層22與閘極氧化物24之間的界面。
儘管論述至此集中在MOSFET 10(其為橫向MOSFET)上,但是本發明不限於此。文中揭示之概念同樣適用於其他類型的MOS裝置(例如垂直MOSFET、功率MOSFET諸如雙植入之MOSFET(DMOSFET)及U型或渠溝式MOSFET(UMOSFET)等)及其他類型的相似裝置諸如絕緣閘雙極性電晶體(IGBT)。
圖5說明一種根據本發明之一個實施例之SIC DMOSFET 32(後文稱為「DMOSFET 32」)。應注意該DMOSFET 32為一種示例性垂直MOSFET。如所示,該DMOSFET 32包括一較佳為4H-SiC之SiC基板34。在該實施例中,該SiC基板34包括一經少許摻雜之n型漂移層36一經重度摻雜之n型層38。該n型層38形成DMOSFET 32之汲極區。該DMOSFET 32亦包括一在p型井42中形成的n+源極區40,及如所示排列之閘極堆疊44。如所示,該閘極堆疊44係在該DMOSFET 32之通道區46之上方形成。該閘極堆疊44係與圖1之閘極堆疊18相同。具體言之,該閘極堆疊44包括一在或直接在基板34之表面上、通道區46之上方之夾層48,一在或直接在該夾層48之表面上、與該基板34相對之閘極氧化物50,及一在或直接在該閘極氧化物50之表面上、與該夾層48相對之閘極觸點52。
該夾層48包含鹼土金屬。該鹼土金屬較佳為Ba或Sr。然而可使用其他鹼土金屬。該夾層48可為例如:˙一層鹼土金屬層(例如一層Ba層或一層Sr層),˙複數層相同或不同鹼土金屬層(例如複數層Ba層或一層Ba層加一層Sr層),˙一或多層相同或不同鹼土金屬層及在或直接在該一或多層鹼土金屬層之上的一或多層相同或不同氧化物層,˙一或多層包含鹼土金屬之氧化物層(例如BaO或BaX SiY OZ ), ˙一種鹼土金屬-氧化物-鹼土金屬結構,其包含一或多層第一鹼土金屬層,在或直接在該一或多層第一鹼土金屬層之上的一或多層氧化物層,及在或直接在該一或多層氧化物層之上、與該一或多層第一鹼土金屬層相對之一或多層第二鹼土金屬層,或˙一或多層包含鹼土金屬之氧氮化物層(例如BaOX NY )。
在一個示例性實施例中,該夾層48為BaX SiY Oz 。在一個實施例中,該夾層48具有介於2埃至15埃(包括端值)之範圍內的厚度。尤其是,該夾層48可利用例如以上就夾層22所述之任何乾式或濕式化學法而形成。
由於包括鹼土金屬之閘極堆疊44,例如包含鹼土金屬之夾層48,該DMOSFET 32之通道遷移率實質上大於習知SiC DMOSFET(例如相同SiC DMOSFET但無夾層48)之通道遷移率而不顯著降低DMOSFET 32之臨限電壓。在一個實施例中,該DMOSFET 32之通道遷移率至少高於無包含鹼土金屬之夾層48之相同DMOSFET之通道遷移率2.5倍。在另一實施例中,該DMOSFET 32之通道遷移率在大於3伏特之控制電壓下至少為50 cm2 V-1 s-1 。在另一實施例中,該DMOSFET 32之通道遷移率在大於2.5伏特之控制電壓下至少為40 cm2 V-1 s-1 。在另一實施例中,該DMOSFET 32之通道遷移率在大於4伏特之控制電壓下至少為60 cm2 V-1 s-1 。在另一實施例中,該DMOSFET 32之通道遷移率在大於2.5伏特之控制電壓下介於40至75 cm2 V-1 s-1 (包括端值)之範圍內。在另一實施例中,該DMOSFET 32之通道遷移率在大 於3伏特之控制電壓下介於50至75 cm2 V-1 s-1 (包括端值)之範圍內。在又一實施例中,該DMOSFET 32之通道遷移率在3伏特至15伏特(包括端值)之範圍內之控制電壓下至少為50 cm2 V-1 s-1 。同樣地,在其他實施例中,該DMOSFET 32之通道遷移率在2.5伏特至15伏特(包括端值)之範圍內之控制電壓下至少為40 cm2 V-1 s-1 ,在4伏特至15伏特(包括端值)之範圍內之控制電壓下至少為60 cm2 V-1 s-1 ,在2.5伏特至15伏特(包括端值)之範圍內之控制電壓下介於40至75 cm2 V-1 s-1 (包括端值)之範圍內,及在3伏特至15伏特(包括端值)之範圍內之控制電壓下介於50至75 cm2 V-1 s-1 (包括端值)之範圍內。
該閘極氧化物50較佳為SiO2 ,但不限於此。例如,該閘極氧化物50或可由Al2 O3 、HfO或相似介電材料形成。該閘極氧化物50之厚度可依據具體實施而變。例如,該閘極氧化物50之厚度可介於300埃至1000埃範圍內。該閘極觸點52較佳為聚矽,但不限於此。該閘極觸點52或可由金屬如Al形成。最後,如所示,該DMOSFET 32包括一在源極區上形成之金屬源極觸點54。同樣地,一金屬汲極觸點56係在與漂移層36相對於汲極區表面上形成以為DMOSFET 32提供汲極觸點。
圖6說明一種根據本發明之另一個實施例之IGBT 58。如所示,該IGBT 58包括一較佳為4H-SiC之SiC基板60。在該實施例中,該SiC基板60包括一經少許摻雜之n型漂移層62及一經重度摻雜之p型注入體層64。該注入體層64亦可在 此稱為IGBT 58之集極區。該IGBT 58亦包括一在p型井68中形成之n+源極區66,及一如所示排列之閘極堆疊70。如所示,該閘極堆疊70係在IGBT 58之通道區72上方形成。該閘極堆疊70係與圖1之閘極堆疊18相同。具體言之,該閘極堆疊70包括一在或直接在基板60之表面上、通道區72之上方之夾層74,一在或直接在該夾層74之表面上與該基板60相對之閘極氧化物76,及一在或直接在該閘極氧化物76之表面上與該夾層74相對之閘極觸點78。
該夾層74包含鹼土金屬。該鹼土金屬較佳為Ba或Sr。然而可使用其他鹼土金屬。該夾層74可為例如:˙一層鹼土金屬層(例如一層Ba層或一層Sr層),˙複數層相同或不同鹼土金屬層(例如複數層Ba層或一層Ba層加一層Sr層),˙一或多層相同或不同鹼土金屬層及在或直接在該一或多層鹼土金屬層之上的一或多層相同或不同氧化物層,˙一或多層包含鹼土金屬之氧化物層(例如BaO或BaX SiY OZ ),˙一種鹼土金屬-氧化物-鹼土金屬結構,其包含一或多層第一鹼土金屬層,在或直接在該一或多層第一鹼土金屬層之上的一或多層氧化物層,及在或直接在該一或多層氧化物層之上、與該一或多層第一鹼土金屬層相對之一或多層第二鹼土金屬層,或˙一或多層包含鹼土金屬之氧氮化物層(例如BaOX NY )。
在一個示例性實施例中,該夾層74為BaX SiY Oz 。在一個實施例中,該夾層74具有介於2埃至15埃(包括端值)之範圍內的厚度。尤其是,該夾層74可利用例如以上就夾層22所述之任何乾式或濕式化學法而形成。
由於包括鹼土金屬之閘極堆疊70,例如包含鹼土金屬之夾層74,該IGBT 58之通道遷移率實質上大於習知SiC IGBT(例如相同SiC IGBT但無夾層74)之通道遷移率而不顯著降低IGBT 58之臨限電壓。在一個實施例中,IGBT 58之通道遷移率至少高於無包含鹼土金屬之夾層74之相同IGBT之通道遷移率2.5倍。在另一實施例中,該IGBT 58之通道遷移率在大於3伏特之控制電壓下至少為50 cm2 V-1 s-1 。在另一實施例中,該IGBT 58之通道遷移率在大於2.5伏特之控制電壓下至少為40 cm2 V-1 s-1 。在另一實施例中,該IGBT 58之通道遷移率在大於4伏特之控制電壓下至少為60 cm2 V-1 s-1 。在另一實施例中,該IGBT 58之通道遷移率在大於2.5伏特之控制電壓下介於40至75 cm2 V-1 s-1 (包括端值)之範圍內。在另一實施例中,該IGBT 58之通道遷移率在大於3伏特之控制電壓下介於50至75 cm2 V-1 s-1 (包括端值)之範圍內。在又一實施例中,該IGBT 58之通道遷移率在3伏特至15伏特(包括端值)之範圍內之控制電壓下至少為50 cm2 V-1 s-1 。同樣地,在其他實施例中,該IGBT 58之通道遷移率在2.5伏特至15伏特(包括端值)之範圍內之控制電壓下至少為40 cm2 V-1 s-1 ,在4伏特至15伏特(包括端值)之範圍內之控制電壓下至少為60 cm2 V-1 s-1 ,在2.5伏特至15伏 特(包括端值)之範圍內之控制電壓下介於40至75 cm2 V-1 s-1 (包括端值)之範圍內,及在3伏特至15伏特(包括端值)之範圍內之控制電壓下介於50至75 cm2 V-1 s-1 (包括端值)之範圍內。
該閘極氧化物76較佳為SiO2 ,但不限於此。例如,該閘極氧化物76或可由Al2 O3 、HfO或相似介電材料形成。該閘極氧化物76之厚度可依據具體實施而變。例如,該閘極氧化物76之厚度可介於300埃至1000埃範圍內。該閘極觸點78較佳為聚矽,但不限於此。該閘極觸點78或可由金屬諸如Al形成。最後,如所示,IGBT 58包括一在n+源極區66上方形成之金屬發射極觸點80。同樣地,一金屬集極觸點82在與漂移層62相對於注入體層64表面上形成以為IGBT 58提供集極觸點。
圖7說明一種根據本發明之另一個實施例之渠溝式或U型MOSFET 84。如所示,該MOSFET 84包括一較佳為4H-SiC之SiC基板86。在該實施例中,該SiC基板86包括一經重度摻雜之n型層88,一經少許摻雜之n型漂移層90,一p型井94及在該p型井94之中或之上形成之n+源極區92。在透過n+源極區92及p型井94延伸至n型漂移層90之表面的渠溝98中形成一閘極堆疊96。如所示,該閘極堆疊96係在MOSFET 84之通道區100之上方或與其相鄰而形成。該閘極堆疊96係與圖1之閘極堆疊18相同。具體言之,該閘極堆疊96包括一在或直接在n型漂移層90之表面上、在或直接在渠溝98之側壁上及部分在或直接在n+源極區92之上 方、在通道區100之上方或與其相鄰之夾層102,一在或直接在該夾層102之表面上之閘極氧化物104,及一在或直接在該閘極氧化物104之表面上、與該夾層102相對之閘極觸點106。
該夾層102包含鹼土金屬。該鹼土金屬較佳為Ba或Sr。然而可使用其他鹼土金屬。該夾層102可為例如:˙一層鹼土金屬層(例如一層Ba層或一層Sr層),˙複數層相同或不同鹼土金屬層(例如複數層Ba層或一層Ba層加一層Sr層),˙一或多層相同或不同鹼土金屬層及在或直接在該一或多層鹼土金屬層之上的一或多層相同或不同氧化物層,˙一或多層包含鹼土金屬之氧化物層(例如BaO或BaX SiY OZ ),˙一種鹼土金屬-氧化物-鹼土金屬結構,其包含一或多層第一鹼土金屬層,在或直接在該一或多層第一鹼土金屬層之上的一或多層氧化物層,及在或直接在該一或多層氧化物層之上、與該一或多層第一鹼土金屬層相對之一或多層第二鹼土金屬層,或˙一或多層包含鹼土金屬之氧氮化物層(例如BaOX NY )。
在一個示例性實施例中,該夾層102為BaX SiY Oz 。在一個實施例中,該夾層102具有介於2埃至15埃(包括端值)之範圍內的厚度。尤其是,該夾層102可利用例如以上就夾層22所述之任何乾式或濕式化學法而形成。
由於包括鹼土金屬之閘極堆疊96,例如包含鹼土金屬之夾層102,該MOSFET 84之通道遷移率實質上大於習知SiC渠溝式MOSFET(例如相同SiC渠溝式MOSFET但無夾層102)之通道遷移率而不顯著降低MOSFET 84之臨限電壓。在一個實施例中,該MOSFET 84之通道遷移率至少高於無包含鹼土金屬之夾層102之相同MOSFET之通道遷移率2.5倍。在另一實施例中,該MOSFET 84之通道遷移率在大於3伏特之控制電壓下至少為50 cm2 V-1 s-1 。在另一實施例中,該MOSFET 84之通道遷移率在大於2.5伏特之控制電壓下至少為40 cm2 V-1 s-1 。在另一實施例中,該MOSFET 84之通道遷移率在大於4伏特之控制電壓下至少為60 cm2 V-1 s-1 。在另一實施例中,該MOSFET 84之通道遷移率在大於2.5伏特之控制電壓下介於40至75 cm2 V-1 s-1 (包括端值)之範圍內。在另一實施例中,該MOSFET 84之通道遷移率在大於3伏特之控制電壓下介於50至75 cm2 V-1 s-1 (包括端值)之範圍內。在又一實施例中,該MOSFET 84之通道遷移率在3伏特至15伏特(包括端值)之範圍內之控制電壓下至少為50 cm2 V-1 s-1 。同樣地,在其他實施例中,該MOSFET 84之通道遷移率在2.5伏特至15伏特(包括端值)之範圍內之控制電壓下至少為40 cm2 V-1 s-1 ,在4伏特至15伏特(包括端值)之範圍內之控制電壓下至少為60 cm2 V-1 s-1 ,在2.5伏特至15伏特(包括端值)之範圍內之控制電壓下介於40至75 cm2 V-1 s-1 (包括端值)之範圍內,及在3伏特至15伏特(包括端值)之範圍內之控制電壓下介於50至75 cm2 V-1 s-1 (包括端值)之範圍 內。
該閘極氧化物104較佳為SiO2 ,但不限於此。例如,該閘極氧化物104或可由Al2 O3 、HfO或相似介電材料形成。該閘極氧化物104之厚度可依據具體實施而變。例如,該閘極氧化物104之厚度可介於300埃至1000埃範圍內。該閘極觸點106較佳為聚矽,但不限於此。該閘極觸點106或可由金屬諸如Al形成。最後,如所示,該MOSFET 84包括一在n+源極區92之上方形成之金屬源極觸點108。同樣地,一金屬汲極觸點110在與n型漂移層90相對於n型層88之第二表面上形成以為MOSFET 84提供汲極觸點。
圖8說明一種根據本發明之另一個實施例之用於半導體裝置之鈍化結構112。該鈍化結構112包括一在或直接在基板116(在該特定實例中,其為n型漂移層)之表面上的夾層114及一在或直接在該夾層114之表面上、與該基板116相對之介電層118。在該特定實施例中,該鈍化結構在許多護圈120之上方形成,如一般技術者所理解,該類護圈120為在基板116上形成之一或多個半導體裝置提供邊緣終止。然而該鈍化結構112不限於此。該夾層114包含鹼土金屬。該鹼土金屬較佳為Ba或Sr。然而可使用其他鹼土金屬。該夾層114可為例如:˙一層鹼土金屬層(例如一層Ba層或一層Sr層),˙複數層相同或不同鹼土金屬層(例如複數層Ba層或一層Ba層加一層Sr層),˙一或多層相同或不同鹼土金屬層及在或直接在該一或 多層鹼土金屬層之上的一或多層相同或不同氧化物層,˙一或多層包含鹼土金屬之氧化物層(例如BaO或BaX SiY OZ ),˙一種鹼土金屬-氧化物-鹼土金屬結構,其包含一或多層第一鹼土金屬層,在或直接在該一或多層第一鹼土金屬層之上的一或多層氧化物層,及在或直接在該一或多層氧化物層之上、與該一或多層第一鹼土金屬層相對之一或多層第二鹼土金屬層,或˙一或多層包含鹼土金屬之氧氮化物層(例如BaOX NY )。
在一個示例性實施例中,該夾層114為BaX SiY Oz 。尤其是,該夾層114可利用例如以上就夾層22所述之任何乾式或濕式化學法而形成。包含鹼土金屬之該夾層114可提供以高品質界面,其進而導致更少的界面電荷補集。
圖9說明根據本發明之另一個實施例之圖1之MOSFET 10。如所示,該MOSFET 10實質上輿圖1相同。然而,在該實施例中,夾層22及閘極氧化物24係利用包含鹼土金屬之閘極氧化物122替代。在該實施例中,該鹼土金屬含於該閘極氧化物122之整體中。該鹼土金屬較佳為Ba或Sr。然而,可使用其他鹼土金屬。在一個示例性實施例中,該閘極氧化物122為BaO。在另一個示例性實施例中,該閘極氧化物122為BaX SiY Oz 。在又一實施例中,該閘極氧化物122可為包含鹼土金屬之氧氮化物。值得注意地,包含鹼土金屬之閘極氧化物122可利用例如以上針對夾層22所 述之適合形成包含鹼土金屬之氧化物的任何乾式或濕式化學法形成。
由於包括鹼土金屬之閘極堆疊18,例如包含鹼土金屬之閘極氧化物122,該MOSFET 10之通道遷移率實質上大於習知SiC MOSFET(例如,相同的SiC MOSFET但閘極氧化物中無鹼土金屬)之通道遷移率而不顯著降低MOSFET 10之臨限電壓。在一個實施例中,MOSFET 10之通道遷移率至少較無包含鹼土金屬之閘極氧化物122之相同MOSFET之通道遷移率高2.5倍。在另一實施例中,該MOSFET 10之通道遷移率在大於3伏特之控制電壓下至少為50 cm2 V-1 s-1 。在另一實施例中,該MOSFET 10之通道遷移率在大於2.5伏特之控制電壓下至少為40 cm2 V-1 s-1 。在另一實施例中,該MOSFET 10之通道遷移率在大於4伏特之控制電壓下至少為60 cm2 V-1 s-1 。在另一實施例中,該MOSFET 10之通道遷移率在大於2.5伏特之控制電壓下係在介於40至75 cm2 V-1 s-1 (包括端值)之範圍內。在另一實施例中,該MOSFET 10之通道遷移率在大於3伏特之控制電壓下係在介於50至75 cm2 V-1 s-1 (包括端值)之範圍內。在又一實施例中,該MOSFET 10之通道遷移率在3伏特至15伏特(包括端值)之範圍內之控制電壓下至少為50 cm2 V-1 s-1 。同樣地,在其他實施例中,該MOSFET 10之通道遷移率在2.5伏特至15伏特(包括端值)之範圍內之控制電壓下至少為40 cm2 V-1 s-1 ,在4伏特至15伏特(包括端值)之範圍內之控制電壓下至少為60 cm2 V-1 s-1 ,在2.5伏特至15伏特(包括端值)之範圍內之控 制電壓下係在介於40-75 cm2 V-1 s-1 (包括端值)之範圍內,及在3伏特至15伏特(包括端值)之範圍內之控制電壓下係在介於50-75 cm2 V-1 s-1 (包括端值)之範圍內。
圖10說明根據本發明之另一個實施例之圖5之DMOSFET 32。如所示,該DMOSFET 32實質上輿圖5相同。然而,在該實施例中,夾層48及閘極氧化物50係利用包含鹼土金屬之閘極氧化物124替代。在該實施例中,該鹼土金屬含於該閘極氧化物124之整體中。該鹼土金屬較佳為Ba或Sr。然而,可使用其他鹼土金屬。在一個示例性實施例中,該閘極氧化物124為BaO。在另一個示例性實施例中,該閘極氧化物124為BaX SiY Oz 。在又一實施例中,該閘極氧化物124可為包含鹼土金屬之氧氮化物。尤其是,包含鹼土金屬之閘極氧化物124可利用例如以上就夾層22所述之適合形成包含鹼土金屬之氧化物的任何乾式或濕式化學法而形成。
由於包括鹼土金屬之閘極堆疊44,例如包含鹼土金屬之閘極氧化物124,該DMOSFET 32之通道遷移率實質上大於習知SiC DMOSFET(例如相同SiC DMOSFET但閘極氧化物中無鹼土金屬)之通道遷移率而不顯著降低DMOSFET 32之臨限電壓。在一個實施例中,該DMOSFET 32之通道遷移率至少高於無包含鹼土金屬之閘極氧化物124之相同DMOSFET之通道遷移率2.5倍。在另一實施例中,該DMOSFET 32之通道遷移率在大於3伏特之控制電壓下至少為50 cm2 V-1 s-1 。在另一實施例中,該DMOSFET 32之通道 遷移率在大於2.5伏特之控制電壓下至少為40 cm2 V-1 s-1 。在另一實施例中,該DMOSFET 32之通道遷移率在大於4伏特之控制電壓下至少為60 cm2 V-1 s-1 。在另一實施例中,該DMOSFET 32之通道遷移率在大於2.5伏特之控制電壓下介於40至75 cm2 V-1 s-1 (包括端值)之範圍內。在另一實施例中,該DMOSFET 32之通道遷移率在大於3伏特之控制電壓下介於50至75 cm2 V-1 s-1 (包括端值)之範圍內。在又一實施例中,該DMOSFET 32之通道遷移率在3伏特至15伏特(包括端值)之範圍內之控制電壓下至少為50 cm2 V-1 s-1 。同樣地,在其他實施例中,該DMOSFET 32之通道遷移率在2.5伏特至15伏特(包括端值)之範圍內之控制電壓下至少為40 cm2 V-1 s-1 ,在4伏特至15伏特(包括端值)之範圍內之控制電壓下至少為60 cm2 V-1 s-1 ,在2.5伏特至15伏特(包括端值)之範圍內之控制電壓下介於40至75 cm2 V-1 s-1 (包括端值)之範圍內,及在3伏特至15伏特(包括端值)之範圍內之控制電壓下介於50至75 cm2 V-1 s-1 (包括端值)之範圍內。
圖11說明根據本發明之另一個實施例之圖6之IGBT 58。如所示,該IGBT 58實質上輿圖6相同。然而,在該實施例中,夾層74及閘極氧化物76係利用包含鹼土金屬之閘極氧化物126替代。在該實施例中,該鹼土金屬含於該閘極氧化物126之整體中。該鹼土金屬較佳為Ba或Sr。然而,可使用其他鹼土金屬。在一個示例性實施例中,該閘極氧化物126為BaO。在另一個示例性實施例中,該閘極氧化物126為BaX SiY Oz 。在又一實施例中,該閘極氧化物126可為 包含鹼土金屬之氧氮化物。尤其是,包含鹼土金屬之閘極氧化物126可利用例如以上就夾層22所述之適合形成包含鹼土金屬之氧化物的任何乾式或濕式化學法而形成。
由於包括鹼土金屬之閘極堆疊70,例如包含鹼土金屬之閘極氧化物126,該IGBT 58之通道遷移率實質上大於習知SiC IGBT(例如相同SiC IGBT但閘極氧化物中無鹼土金屬)之通道遷移率而不顯著降低IGBT 58之臨限電壓。在一個實施例中,該IGBT 58之通道遷移率至少高於無包含鹼土金屬之閘極氧化物126之相同IGBT之通道遷移率2.5倍。在另一實施例中,該IGBT 58之通道遷移率在大於3伏特之控制電壓下至少為50 cm2 V-1 s-1 。在另一實施例中,該IGBT 58之通道遷移率在大於2.5伏特之控制電壓下至少為40 cm2 V-1 s-1 。在另一實施例中,該IGBT 58之通道遷移率在大於4伏特之控制電壓下至少為60 cm2 V-1 s-1 。在另一實施例中,該IGBT 58之通道遷移率在大於2.5伏特之控制電壓下介於40至75 cm2 V-1 s-1 (包括端值)之範圍內。在另一實施例中,該IGBT 58之通道遷移率在大於3伏特之控制電壓下介於50至75 cm2 V-1 s-1 (包括端值)之範圍內。在又一實施例中,該IGBT 58之通道遷移率在3伏特至15伏特(包括端值)之範圍內之控制電壓下至少為50 cm2 V-1 s-1 。同樣地,在其他實施例中,該IGBT 58之通道遷移率在2.5伏特至15伏特(包括端值)之範圍內之控制電壓下至少為40 cm2 V-1 s-1 ,在4伏特至15伏特(包括端值)之範圍內之控制電壓下至少為60 cm2 V-1 s-1 ,在2.5伏特至15伏特(包括端值)之範圍內之控制 電壓下介於40至75 cm2 V-1 s-1 (包括端值)之範圍內,及在3伏特至15伏特(包括端值)之範圍內之控制電壓下介於50-75 cm2 V-1 s-1 (包括端值)之範圍內。
圖12說明根據本發明之另一個實施例之圖7之渠溝式或U型MOSFET 84。如所示,該MOSFET 84實質上輿圖7相同。然而,在該實施例中,夾層102及閘極氧化物104係利用包含鹼土金屬之閘極氧化物128替代。在該實施例中,該鹼土金屬含於該閘極氧化物128之整體中。該鹼土金屬較佳為Ba或Sr。然而,可使用其他鹼土金屬。在一個示例性實施例中,該閘極氧化物128為BaO。在另一個示例性實施例中,該閘極氧化物128為BaX SiY Oz 。在又一實施例中,該閘極氧化物128可為包含鹼土金屬之氧氮化物。尤其是,包含鹼土金屬之該閘極氧化物128可利用例如以上就夾層22所述之適合形成包含鹼土金屬之氧化物的任何乾式或濕式化學法而形成。
由於包括鹼土金屬之閘極堆疊96,例如包含鹼土金屬之閘極氧化物128,該MOSFET 84之通道遷移率實質上大於習知SiC渠溝式MOSFET(例如相同SiC渠溝式MOSFET但閘極氧化物中無鹼土金屬)之通道遷移率而不顯著降低MOSFET 84之臨限電壓。在一個實施例中,該MOSFET 84之通道遷移率至少高於無包含鹼土金屬之閘極氧化物128之相同MOSFET之通道遷移率2.5倍。在另一實施例中,該MOSFET 84之通道遷移率在大於3伏特之控制電壓下至少為50 cm2 V-1 s-1 。在另一實施例中,該MOSFET 84之通道遷 移率在大於2.5伏特之控制電壓下至少為40 cm2 V-1 s-1 。在另一實施例中,該MOSFET 84之通道遷移率在大於4伏特之控制電壓下至少為60 cm2 V-1 s-1 。在另一實施例中,該MOSFET 84之通道遷移率在大於2.5伏特之控制電壓下介於40至75 cm2 V-1 s-1 (包括端值)之範圍內。在另一實施例中,該MOSFET 84之通道遷移率在大於3伏特之控制電壓下介於50至75 cm2 V-1 s-1 (包括端值)之範圍內。在又一實施例中,該MOSFET 84之通道遷移率在3伏特至15伏特(包括端值)之範圍內之控制電壓下至少為50 cm2 V-1 s-1 。同樣地,在其他實施例中,該MOSFET 84之通道遷移率在2.5伏特至15伏特(包括端值)之範圍內之控制電壓下至少為40 cm2 V-1 s-1 ,在4伏特至15伏特(包括端值)之範圍內之控制電壓下至少為60 cm2 V-1 s-1 ,在2.5伏特至15伏特(包括端值)之範圍內之控制電壓下介於40至75 cm2 V-1 s-1 (包括端值)之範圍內,及在3伏特至15伏特(包括端值)之範圍內之控制電壓下介於50至75 cm2 V-1 s-1 (包括端值)之範圍內。
圖13說明根據本發明之另一個實施例之圖8之鈍化結構112。在該實施例中,該鈍化結構112不包括夾層114及介電層118(圖8),而是包括包含鹼土金屬之介電層130。該鹼土金屬較佳為Ba或Sr。然而,可使用其他鹼土金屬。在一個示例性實施例中,該介電層130為BaX SiY Oz 。在又一實施例中,該介電層130可為包含鹼土金屬之氧氮化物,如BaOX NY 。尤其是,包含鹼土金屬之該介電層130可利用例 如以上就夾層22所述之適合形成包含鹼土金屬之介電層的任何乾式或濕式化學法而形成。包含鹼土金屬之該介電層130可提供高品質界面,其進而導致更少的界面電荷補集。
圖14說明根據本發明之又一實施例之圖1之MOSFET 10。如所示,該MOSFET 10實質上輿圖1相同。然而,在該實施例中,夾層22及閘極氧化物24係利用鹼土金屬-氧化物-鹼土金屬結構替代,該結構係藉由一在或直接在基板12之上、通道區20之上方的第一富含鹼土金屬(AEM)層132,一在或直接在該第一富含AEM層132之上、與基板12相對之氧化物層134及一在該氧化物層134之上、與該第一富含AEM層132相對之第二富含AEM層136而形成。該類富含AEM層132及136包含相同或不同鹼土金屬,其較佳為Ba或Sr。然而可使用其他鹼土金屬。每一富含AEM層132及136可為例如:˙一層鹼土金屬層(例如一層Ba或一層Sr),˙複數層相同或不同鹼土金屬層(例如複數層Ba層或一層Ba層加一層Sr層),˙一或多層相同或不同鹼土金屬層及在或直接在該一或多層鹼土金屬層之上的一或多層相同或不同氧化物層,˙一或多層包含鹼土金屬之氧化物層(例如BaO或BaX SiY OZ ),或˙一或多層包含鹼土金屬之氧氮化物層(例如BaOX NY )。
在一個示例性實施例中,每一富含AEM層132及136為BaO。在另一個示例性實施例中,每一富含AEM層132及136為BaX SiY Oz 。尤其是,該第一及第二富含AEM層132及136可利用例如以上就夾層22所述之適合形成該類富含AEM層132及136之任何乾式或濕式化學法而形成。
由於包括鹼土金屬之閘極堆疊由於包括鹼土金屬之閘極堆疊18,例如包含該第一及第二AEM層132及136之鹼土金屬-氧化物-鹼土金屬結構,該MOSFET 10之通道遷移率實質上大於習知SiC MOSFET(例如相同SiC MOSFET但無鹼土金屬-氧化物-鹼土金屬結構)之通道遷移率而不顯著降低MOSFET 10之臨限電壓。在一個實施例中,該MOSFET 10之通道遷移率至少高於無鹼土金屬-氧化物-鹼土金屬結構之相同MOSFET之通道遷移率2.5倍。在另一實施例中,該MOSFET 10之通道遷移率在大於3伏特之控制電壓下至少為50 cm2 V-1 s-1 。在另一實施例中,該MOSFET 10之通道遷移率在大於2.5伏特之控制電壓下至少為40 cm2 V-1 s-1 。在另一實施例中,該MOSFET 10之通道遷移率在大於4伏特之控制電壓下至少為60 cm2 V-1 s-1 。在另一實施例中,該MOSFET 10之通道遷移率在大於2.5伏特之控制電壓下介於40-75 cm2 V-1 s-1 (包括端值)之範圍內。在另一實施例中,該MOSFET 10之通道遷移率在大於3伏特之控制電壓下介於50-75 cm2 V-1 s-1 (包括端值)之範圍內。在又一實施例中,該MOSFET 10之通道遷移率在3伏特至15伏特(包括端值)之範圍內之控制電壓下至少為50 cm2 V-1 s-1 。同樣 地,在其他實施例中,該MOSFET 10之通道遷移率在2.5伏特至15伏特(包括端值)之範圍內之控制電壓下至少為40 cm2 V-1 s-1 ,在4伏特至15伏特(包括端值)之範圍內之控制電壓下至少為60 cm2 V-1 s-1 ,在2.5伏特至15伏特(包括端值)之範圍內之控制電壓下介於40至75 cm2 V-1 s-1 (包括端值)之範圍內,及在3伏特至15伏特(包括端值)之範圍內之控制電壓下介於50至75 cm2 V-1 s-1 (包括端值)之範圍內。
圖15說明根據本發明之又一實施例之圖5之DMOSFET 32。如所示,該DMOSFET 32實質上輿圖5相同。然而,在該實施例中,夾層48及閘極氧化物50係利用鹼土金屬-氧化物-鹼土金屬結構替代,該結構係藉由一在或直接在基板34之上、通道區46之上方的第一富含鹼土金屬(AEM)層138,一在或直接在該第一富含AEM層138之上、與基板34相對之氧化物層140及一在該氧化物層140之上、與該第一富含AEM層138相對之第二富含AEM層142而形成。該類富含AEM層138及142包含相同或不同鹼土金屬,其較佳為Ba或Sr。然而可使用其他鹼土金屬。每一富含AEM層138及142可為例如:˙一層鹼土金屬層(例如一層Ba或一層Sr),˙複數層相同或不同鹼土金屬層(例如複數層Ba層或一層Ba層加一層Sr層),˙一或多層相同或不同鹼土金屬層及在或直接在該一或多層鹼土金屬層之上的一或多層相同或不同氧化物層, ˙一或多層包含鹼土金屬之氧化物層(例如BaO或BaX SiY OZ ),或˙一或多層包含鹼土金屬之氧氮化物層(例如BaOX NY )。
在一個示例性實施例中,每一富含AEM層138及142為BaO。在另一個示例性實施例中,每一富含AEM層138及142為BaX SiY Oz 。尤其是,該第一及第二富含AEM層138及142可利用例如以上就夾層22所述之適合形成該類富含AEM層138及142之任何乾式或濕式化學法而形成。
由於包括鹼土金屬之閘極堆疊44,例如包含第一及第二AEM層138及142之鹼土金屬-氧化物-鹼土金屬結構,該DMOSFET 32之通道遷移率實質上大於習知SiC DMOSFET(例如相同SiC DMOSFET但無鹼土金屬-氧化物-鹼土金屬結構)之通道遷移率而不顯著降低DMOSFET 32之臨限電壓。在一個實施例中,該DMOSFET 32之通道遷移率至少高於無鹼土金屬-氧化物-鹼土金屬結構之相同DMOSFET之通道遷移率2.5倍。在另一實施例中,該DMOSFET 32之通道遷移率在大於3伏特之控制電壓下至少為50 cm2 V-1 s-1 。在另一實施例中,該DMOSFET 32之通道遷移率在大於2.5伏特之控制電壓下至少為40 cm2 V-1 s-1 。在另一實施例中,該DMOSFET 32之通道遷移率在大於4伏特之控制電壓下至少為60 cm2 V-1 s-1 。在另一實施例中,該DMOSFET 32之通道遷移率在大於2.5伏特之控制電壓下介於40-75 cm2 V-1 s-1 (包括端值)之範圍內。在另一實施例中,該DMOSFET 32之通道遷移率在大於3伏特之控制電壓下介於50至75 cm2 V-1 s-1 (包括端值)之範圍內。在又一實施例中,該DMOSFET 32之通道遷移率在3伏特至15伏特(包括端值)之範圍內之控制電壓下至少為50 cm2 V-1 s-1 。同樣地,在其他實施例中,該DMOSFET 32之通道遷移率在2.5伏特至15伏特(包括端值)之範圍內之控制電壓下至少為40 cm2 V-1 s-1 ,在4伏特至15伏特(包括端值)之範圍內之控制電壓下至少為60 cm2 V-1 s-1 ,在2.5伏特至15伏特(包括端值)之範圍內之控制電壓下介於40至75 cm2 V-1 s-1 (包括端值)之範圍內,及在3伏特至15伏特(包括端值)之範圍內之控制電壓下介於50至75 cm2 V-1 s-1 (包括端值)之範圍內。
圖16說明根據本發明之又一實施例之圖6之IGBT 58。如所示,該IGBT 58實質上輿圖6相同。然而,在該實施例中,夾層74及閘極氧化物76係利用鹼土金屬-氧化物-鹼土金屬結構替代,該結構係藉由一在或直接在基板60之上、通道區72之上方的第一富含AEM層144,一在或直接在該第一富含AEM層144之上、與基板60相對之氧化物層146及一在該氧化物層146之上、與該第一富含AEM層144相對之第二富含AEM層148而形成。該類富含AEM層144及148包含相同或不同鹼土金屬,其較佳為Ba或Sr。然而可使用其他鹼土金屬。每一富含AEM層144及148可為例如:˙一層鹼土金屬層(例如一層Ba層或一層Sr層),˙複數層相同或不同鹼土金屬層(例如複數層Ba層或一層Ba層加一層Sr層),˙一或多層相同或不同鹼土金屬層及在或直接在該一或 多層鹼土金屬層之上的一或多層相同或不同氧化物層,˙一或多層包含鹼土金屬之氧化物層(例如BaO或BaX SiY OZ ),或˙一或多層包含鹼土金屬之氧氮化物層(例如BaOX NY )。
在一個示例性實施例中,每一富含AEM層144及148為BaO。在另一個示例性實施例中,每一富含AEM層144及148為BaX SiY Oz 。尤其是,該第一及第二富含AEM層144及148可利用例如以上就夾層22所述之適合形成該類富含AEM層144及148之任何乾式或濕式化學法而形成。
由於包括鹼土金屬之閘極堆疊70,例如包含第一及第二AEM層144及148之鹼土金屬-氧化物-鹼土金屬結構,該IGBT 58之通道遷移率實質上大於習知SiC IGBT(例如相同SiC IGBT但無鹼土金屬-氧化物-鹼土金屬結構)之通道遷移率而不顯著降低IGBT 58之臨限電壓。在一個實施例中,IGBT 58之通道遷移率至少高於無鹼土金屬-氧化物-鹼土金屬結構之相同IGBT之通道遷移率2.5倍。在另一實施例中,該IGBT 58之通道遷移率在大於3伏特之控制電壓下至少為50 cm2 V-1 s-1 。在另一實施例中,該IGBT 58之通道遷移率在大於2.5伏特之控制電壓下至少為40 cm2 V-1 s-1 。在另一實施例中,該IGBT 58之通道遷移率在大於4伏特之控制電壓下至少為60 cm2 V-1 s-1 。在另一實施例中,該IGBT 58之通道遷移率在大於2.5伏特之控制電壓下介於40至75 cm2 V-1 s-1 (包括端值)之範圍內。在另一實施例中,該IGBT 58之通道遷移率在大於3伏特之控制電壓下介於50至75 cm2 V-1 s-1 (包括端值)之範圍內。在又一實施例中,該IGBT 58之通道遷移率在3伏特至15伏特(包括端值)之範圍內之控制電壓下至少為50 cm2 V-1 s-1 。同樣地,在其他實施例中,該IGBT 58之通道遷移率在2.5伏特至15伏特(包括端值)之範圍內之控制電壓下至少為40 cm2 V-1 s-1 ,在4伏特至15伏特(包括端值)之範圍內之控制電壓下至少為60 cm2 V-1 s-1 ,在2.5伏特至15伏特(包括端值)之範圍內之控制電壓下介於40至75 cm2 V-1 s-1 (包括端值)之範圍內,及在3伏特至15伏特(包括端值)之範圍內之控制電壓下介於50至75 cm2 V-1 s-1 (包括端值)之範圍內。
圖17說明根據本發明之又一實施例之圖7之渠溝式或U型MOSFET 84。如所示,該MOSFET 84實質上輿圖7相同。然而,在該實施例中,夾層102及閘極氧化物104係利用鹼土金屬-氧化物-鹼土金屬結構替代,該結構係藉由一在或直接在基板86之上、渠溝98內的第一AEM層150,一在或直接在該第一富含AEM層150之上、與基板86相對之氧化物層152及一在該氧化物層152之上、與該第一富含AEM層150相對之第二富含AEM層154而形成。該類富含AEM層150及154包含相同或不同鹼土金屬,其較佳為Ba或Sr。然而可使用其他鹼土金屬。每一富含AEM層150及154可為例如:˙一層鹼土金屬層(例如一層Ba層或一層Sr層),˙複數層相同或不同鹼土金屬層(例如複數層Ba層或一 層Ba層加一層Sr層),˙一或多層相同或不同鹼土金屬層及在或直接在該一或多層鹼土金屬層之上的一或多層相同或不同氧化物層,˙一或多層包含鹼土金屬之氧化物層(例如BaO或BaX SiY OZ ),或˙一或多層包含鹼土金屬之氧氮化物層(例如BaOX NY )。
在一個示例性實施例中,每一富含AEM層150及154為BaO。在另一個示例性實施例中,每一富含AEM層150及154為BaX SiY Oz 。尤其是,該第一及第二富含AEM層150及154可利用例如以上就夾層22所述之適合形成該類富含AEM層150及154之任何乾式或濕式化學法而形成。
由於包括鹼土金屬之閘極堆疊96,例如包含第一及第二AEM層150及154之鹼土金屬-氧化物-鹼土金屬結構,該MOSFET 84之通道遷移率實質上大於習知SiC渠溝式MOSFET(例如相同SiC渠溝式MOSFET但無鹼土金屬-氧化物-鹼土金屬結構)之通道遷移率而不顯著降低MOSFET 84之臨限電壓。在一個實施例中,該MOSFET 84之通道遷移率至少高於無鹼土金屬-氧化物-鹼土金屬結構之相同MOSFET之通道遷移率2.5倍。在另一實施例中,該MOSFET 84之通道遷移率在大於3伏特之控制電壓下至少為50 cm2 V-1 s-1 。在另一實施例中,該MOSFET 84之通道遷移率在大於2.5伏特之控制電壓下至少為40 cm2 V-1 s-1 。在另一實施例中,該MOSFET 84之通道遷移率在大於4伏特 之控制電壓下至少為60 cm2 V-1 s-1 。在另一實施例中,該MOSFET 84之通道遷移率在大於2.5伏特之控制電壓下介於40-75 cm2 V-1 s-1 (包括端值)之範圍內。在另一實施例中,該MOSFET 84之通道遷移率在大於3伏特之控制電壓下介於50-75 cm2 V-1 s-1 (包括端值)之範圍內。在又一實施例中,該MOSFET 84之通道遷移率在3伏特至15伏特(包括端值)之範圍內之控制電壓下至少為50 cm2 V-1 s-1 。同樣地,在其他實施例中,該MOSFET 84之通道遷移率在2.5伏特至15伏特(包括端值)之範圍內之控制電壓下至少為40 cm2 V-1 s-1 ,在4伏特至15伏特(包括端值)之範圍內之控制電壓下至少為60cm2 V-1 s-1 ,在2.5伏特至15伏特(包括端值)之範圍內之控制電壓下介於40至75 cm2 V-1 s-1 (包括端值)之範圍內,及在3伏特至15伏特(包括端值)之範圍內之控制電壓下介於50至75 cm2 V-1 s-1 (包括端值)之範圍內。
圖18說明根據本發明之又一實施例之圖8之鈍化結構112。在該實施例中,並非包括夾層114及介電層118(圖8),該鈍化結構112包括一種鹼土金屬-氧化物-鹼土金屬結構,該結構係藉由一在或直接在基板116之上的第一富含AEM層156,一在或直接在該第一富含AEM層156之上、與基板116相對之氧化物層158及一在該氧化物層158之上、與該第一富含AEM層156相對之第二富含AEM層160而形成。該類富含AEM層156及160包含相同或不同鹼土金屬,其較佳為Ba或Sr。然而可使用其他鹼土金屬。每一富含AEM層156及160可為例如: ˙一層鹼土金屬層(例如一層Ba層或一層Sr層),˙複數層相同或不同鹼土金屬層(例如複數層Ba層或一層Ba層加一層Sr層),˙一或多層相同或不同鹼土金屬層及在或直接在該一或多層鹼土金屬層之上的一或多層相同或不同氧化物層,˙一或多層包含鹼土金屬之氧化物層(例如BaO或BaX SiY OZ ),或˙一或多層包含鹼土金屬之氧氮化物層(例如BaOX NY )。
在一個示例性實施例中,每一富含AEM層156及160為BaO。在另一個示例性實施例中,每一富含AEM層156及160為BaX SiY Oz 。尤其是,該第一及第二富含AEM層156及160可利用例如以上就夾層22所述之適合形成該類富含AEM層156及160之任何乾式或濕式化學法而形成。包含鹼土金屬之鈍化結構112提供高品質界面,其進而導致更少的界面電荷補集。
在不脫離本發明之實質或範圍下,文中所述之概念提供大量改變的機會。例如,文中具體說明及敘述之半導體裝置為示例性的。一般技術者認識到可以對於所說明之半導體裝置以及所揭示之閘極或控制觸點、堆疊可適用之其他類型的半導體裝置的諸多改變。該類改變及其他半導體裝置視為在本揭示案之範圍內。再如,儘管文中說明之具體裝置為n-通道裝置,但是文中敘述之概念同樣可用於p-通道裝置中。所揭示之閘極或控制觸點、堆疊亦可用於相似 p-通道裝置中(例如,p-通道MOSFET或p-通道IGBT)。最後例如,儘管本發明集中於使用SiC基板,但是可使用其他類型的基板。
熟習此項技術者將認識到對本發明之較佳實施例之改良及修改。所有該等改良及修改視為在文中揭示之概念及以下申請專利範圍之範圍內。
10‧‧‧橫向金屬氧化物半導體場效電晶體
12‧‧‧p型SiC基板
14‧‧‧第一n+井
16‧‧‧第二n+井
18‧‧‧閘極堆疊
20‧‧‧通道區
22‧‧‧夾層
24‧‧‧閘極氧化物
26‧‧‧閘極觸點
28‧‧‧金屬源極觸點
30‧‧‧金屬汲極觸點
32‧‧‧垂直金屬氧化物半導體場效電晶體
34‧‧‧SiC基板
36‧‧‧n型漂移層
38‧‧‧n型層
40‧‧‧n+源極區
42‧‧‧p型井
44‧‧‧閘極堆疊
46‧‧‧通道區
48‧‧‧夾層
50‧‧‧閘極氧化物
52‧‧‧閘極觸點
54‧‧‧金屬源極觸點
56‧‧‧金屬汲極觸點
58‧‧‧絕緣閘雙極性電晶體
60‧‧‧SiC基板
62‧‧‧n型漂移層
64‧‧‧p型注入體層
66‧‧‧n+源極區
68‧‧‧p型井
70‧‧‧閘極堆疊
72‧‧‧通道區
74‧‧‧夾層
76‧‧‧閘極氧化物
78‧‧‧閘極觸點
80‧‧‧金屬發射極觸點
82‧‧‧金屬集極觸點
84‧‧‧U型金屬氧化物半導體場效電晶體
86‧‧‧SiC基板
88‧‧‧n型層
90‧‧‧n型漂移層
92‧‧‧n+源極區
94‧‧‧p型井
96‧‧‧閘極堆疊
98‧‧‧渠溝
100‧‧‧通道區
102‧‧‧夾層
104‧‧‧閘極氧化物
106‧‧‧閘極觸點
108‧‧‧金屬源極觸點
110‧‧‧金屬汲極觸點
112‧‧‧鈍化結構
114‧‧‧夾層
116‧‧‧基板
118‧‧‧介電層
120‧‧‧護圈
122‧‧‧閘極氧化物
124‧‧‧閘極氧化物
126‧‧‧閘極氧化物
128‧‧‧閘極氧化物
130‧‧‧介電層
132‧‧‧第一富含鹼土金屬層
134‧‧‧氧化物層
136‧‧‧第二富含鹼土金屬層
138‧‧‧第一富含鹼土金屬層
140‧‧‧氧化物層
142‧‧‧第二富含鹼土金屬層
144‧‧‧第一富含鹼土金屬層
146‧‧‧氧化物層
148‧‧‧第二富含鹼土金屬層
150‧‧‧第一富含鹼土金屬層
152‧‧‧氧化物層
154‧‧‧第二富含鹼土金屬層
156‧‧‧第一富含鹼土金屬層
158‧‧‧氧化物層
160‧‧‧第二富含鹼土金屬層
圖1說明一種根據本發明之一個實施例之橫向金屬氧化物半導體場效電晶體(MOSFET),其具有包括包含鹼土金屬之夾層的閘極堆疊;圖2A至2E圖示說明一種製造根據本發明之一個實施例之圖1之MOSFET之示例性方法;圖3圖示說明圖1之MOSFET之通道遷移率相比習知MOSFET裝置之通道遷移率之改善;圖4圖示說明圖1之MOSFET之一個示例性實施例之元素深度分佈;圖5說明一種根據本發明之一個實施例之雙植入MOSFET(DMOSFET),其具有包括包含鹼土金屬之夾層的閘極堆疊;圖6說明一種根據本發明之一個實施例之絕緣閘雙極性電晶體(IGBT),其具有包括包含鹼土金屬之夾層的閘極堆疊;圖7說明一種根據本發明之一個實施例之渠溝式或U型MOSFET,其具有包括包含鹼土金屬之夾層的閘極堆疊; 圖8說明一種根據本發明之一個實施例之用於半導體裝置之鈍化結構,其包括介電層及包含鹼土金屬之夾層;圖9說明一種根據本發明之一個實施例之橫向MOSFET,其具有包括包含鹼土金屬之閘極氧化物的閘極堆疊;圖10說明一種根據本發明之一個實施例之DMOSFET,其具有包括包含鹼土金屬之閘極氧化物的閘極堆疊;圖11說明一種根據本發明之一個實施例之IGBT,其具有包括包含鹼土金屬之閘極氧化物的閘極堆疊;圖12說明一種根據本發明之一個實施例之渠溝式或U型MOSFET,其具有包括包含鹼土金屬之閘極氧化物的閘極堆疊;圖13說明一種根據本發明之一個實施例之用於半導體裝置之鈍化結構,其包括包含鹼土金屬之介電層;圖14說明一種根據本發明之一個實施例之橫向MOSFET,其具有包括鹼土金屬-氧化物-鹼土金屬結構的閘極堆疊;圖15說明一種根據本發明之一個實施例之橫向DMOSFET,其具有包括鹼土金屬-氧化物-鹼土金屬結構的閘極堆疊;圖16說明一種根據本發明之一個實施例之IGBT,其具有包括鹼土金屬-氧化物-鹼土金屬結構之閘極堆疊;圖17說明一種根據本發明之一個實施例之具有鹼土金屬-氧化物-鹼土金屬結構之渠溝式或U型MOSFET;及 圖18說明一種根據本發明之一個實施例之包括鹼土金屬-氧化物-鹼土金屬結構之用於半導體裝置之鈍化結構。
10‧‧‧橫向金屬氧化物半導體場效電晶體
12‧‧‧p型SiC基板
14‧‧‧第一n+井
16‧‧‧第二n+井
18‧‧‧閘極堆疊
20‧‧‧通道區
22‧‧‧夾層
24‧‧‧閘極氧化物
26‧‧‧閘極觸點
28‧‧‧金屬源極觸點
30‧‧‧金屬汲極觸點

Claims (35)

  1. 一種製造半導體裝置之方法,其包括:提供包括通道區之基板;及在該基板上、該通道區上方提供閘極堆疊,該閘極堆疊包括含有鹼土金屬之夾層及在該含有鹼土金屬之夾層上的閘極氧化物層;其中在該基板上、該通道區上方提供閘極堆疊包括利用濕式化學法直接在該基板上、該通道區上方提供包含鹼土金屬之夾層,藉此該鹼土金屬係介於該基板及該閘極氧化物層之間。
  2. 如請求項1之製造方法,其中在該基板上、該通道區上方提供閘極堆疊包括:在與該基板相對之夾層表面上提供一或多層其他閘極堆疊層。
  3. 如請求項2之製造方法,其中該鹼土金屬為鋇(Ba)。
  4. 如請求項2之製造方法,其中該鹼土金屬為鍶(Sr)。
  5. 如請求項2之製造方法,其中該夾層為包含鹼土金屬之氧化物。
  6. 如請求項5之製造方法,其中該包含鹼土金屬之氧化物為氧化鋇。
  7. 如請求項5之製造方法,其中該包含鹼土金屬之氧化物為BaX SiY OZ
  8. 如請求項2之製造方法,其中該夾層為包含鹼土金屬之氧氮化物。
  9. 如請求項8之製造方法,其中該氧氮化物為BaOX NY
  10. 如請求項2之製造方法,其中該夾層之厚度係在介於2埃至15埃(包括端值)之範圍內。
  11. 如請求項2之製造方法,其中該夾層之厚度係在介於2埃至10埃(包括端值)之範圍內。
  12. 如請求項1之製造方法,其中該氧化物層係由以下組成之群中之一者形成:二氧化矽(SiO2 )、氧化鋁(Al2 O3 )及氧化鉿(HfO)。
  13. 如請求項1之製造方法,其中該一或多層其他閘極堆疊層包括在與該夾層相對之該氧化物層之表面上之閘極金屬層。
  14. 如請求項1之製造方法,其中該包含鹼土金屬之夾層為呈鹼土金屬-氧化物-鹼土金屬結構之第一富含鹼土金屬層,及在該基板上、該通道區上方提供閘極堆疊包括:利用濕式化學法在該基板之表面上、該通道區上方提供該第一富含鹼土金屬層;及利用濕式化學法在與該第一富含鹼土金屬層相對之該氧化物層之表面上提供第二富含鹼土金屬層。
  15. 如請求項14之製造方法,其中該第一富含鹼土金屬層及該第二富含鹼土金屬層之至少一者包含鋇(Ba)。
  16. 如請求項14之製造方法,其中該第一富含鹼土金屬層及該第二富含鹼土金屬層之至少一者包含鍶(Sr)。
  17. 如請求項14之製造方法,其中在該基板表面上提供第一富含鹼土金屬層包括直接在該基板表面上提供第一富含 鹼土金屬層。
  18. 如請求項14之製造方法,其中在該基板上提供閘極堆疊進一步包括在與該氧化物層相對之第二富含鹼土金屬層之表面上提供閘極金屬層。
  19. 如請求項1之製造方法,其中該基板為由以下組成之群中之一者:4H碳化矽(SiC)基板、6H SiC基板、3C SiC基板及15R SiC基板。
  20. 如請求項1之製造方法,其中該半導體裝置為橫向金屬-氧化物-半導體場效電晶體(MOSFET),該方法進一步包括:提供在該基板中形成之源極區;及提供在該基板中形成之汲極區;其中提供該閘極堆疊包括在介於該等源極區與汲極區之間的基板上提供該閘極堆疊。
  21. 如請求項20之製造方法,其中該基板為由以下組成之群中之一者:4H碳化矽(SiC)基板、6H SiC基板、3C SiC基板及15R SiC基板。
  22. 如請求項1之製造方法,其中該半導體裝置為垂直金屬-氧化物-半導體場效電晶體(MOSFET),及該方法進一步包括:提供在該基板中形成之具有第一傳導性類型之井,該基板具有第二傳導性類型;提供在該基板中形成之具有第二傳導性類型之源極區,其中該閘極堆疊係在該基板上及在該井及該源極區 之至少一部分上方延伸;及在與該閘極堆疊相對之該基板之表面上提供汲極觸點。
  23. 如請求項22之製造方法,其中該基板為由以下組成之群中之一者:4H碳化矽(SiC)基板、6H SiC基板、3C SiC基板及15R SiC基板。
  24. 如請求項1之製造方法,其中該半導體裝置為絕緣閘雙極性電晶體(IGBT),且該方法進一步包括:提供在該基板中形成之射極區,其中該閘極堆疊係在該基板上及在該射極區之至少一部分上方延伸;及在與該閘極堆疊相對之該基板之表面上提供集極觸點。
  25. 如請求項24之製造方法,其中該基板為由以下組成之群中之一者:4H碳化矽(SiC)基板、6H SiC基板、3C SiC基板及15R SiC基板。
  26. 如請求項1之製造方法,其中該半導體裝置為渠溝式場效電晶體,及該基板包括:具有第一傳導性類型的第一層;在該具有第一傳導性類型的第一層之第一表面上之具有第一傳導性類型的漂移層;在與該第一層相對之該漂移層之表面上之具有第二傳導性類型的井;在該井之中或之上之具有第一傳導性類型的源極 區;在與該井相對之該源極區之表面上之源極觸點;在與該漂移層相對之該第一層之第二表面上之汲極觸點;及從該源極區之表面通過該井延伸至該漂移層之表面的渠溝,其中該閘極堆疊係形成於該渠溝中。
  27. 如請求項26之製造方法,其中該基板為由以下組成之群中之一者:4H碳化矽(SiC)基板、6H SiC基板、3C SiC基板及15R SiC基板。
  28. 如請求項1之製造方法,其中利用濕式化學法在該基板上、該通道區上方提供包含鹼土金屬之夾層包括:將該基板浸入包含該鹼土金屬之流體中;及乾燥該基板,以致在該基板上提供包含鹼土金屬之層。
  29. 如請求項1之製造方法,其中利用濕式化學法在該基板上、該通道區上方提供包含鹼土金屬之夾層包括:將該基板浸入包含該鹼土金屬之流體中;乾燥該基板,以致在該基板上提供包含鹼土金屬之殘質;及氧化該殘質以提供該包含鹼土金屬之層。
  30. 如請求項1之製造方法,其中利用濕式化學法在該基板上、該通道區上方提供包含鹼土金屬之夾層包括:將包含鹼土金屬之流體旋塗至該基板上;及乾燥該基板,以致在該基板上提供該包含鹼土金屬之 層。
  31. 如請求項1之製造方法,其中利用濕式化學法在該基板上、該通道區上方提供包含鹼土金屬之夾層包括:將包含鹼土金屬之流體旋塗至基板上;乾燥該基板,以致在該基板上提供包含該鹼土金屬之殘質;及氧化該殘質以提供該包含鹼土金屬之層。
  32. 如請求項1之製造方法,其中利用濕式化學法在該基板上、該通道區上方提供包含鹼土金屬之夾層包括:將該基板浸沒於包含含有鹼土金屬之流體的池子中;及在富氧環境中將該池子排流,以致在該基板上提供該包含鹼土金屬之層。
  33. 如請求項1之製造方法,其中利用濕式化學法在該基板上、該通道區上方提供包含鹼土金屬之夾層包括使包含鹼土金屬之流體鼓泡通過該基板之表面上之氧化物。
  34. 如請求項1之製造方法,其中利用濕式化學法在該基板上、該通道區上方提供包含鹼土金屬之夾層包括在溫控環境中將包含鹼土金屬之流體氣相沉積於該基板之表面上。
  35. 如請求項1之製造方法,其中利用濕式化學法在該基板上、該通道區上方提供包含鹼土金屬之夾層包括將包含鹼土金屬之流體噴塗至該基板之表面上。
TW101123054A 2011-06-27 2012-06-27 用於製造具有提升的通道遷移率之半導體裝置的濕式化學方法 TWI501322B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US201161501460P 2011-06-27 2011-06-27
US13/229,266 US9396946B2 (en) 2011-06-27 2011-09-09 Wet chemistry processes for fabricating a semiconductor device with increased channel mobility

Publications (2)

Publication Number Publication Date
TW201306138A TW201306138A (zh) 2013-02-01
TWI501322B true TWI501322B (zh) 2015-09-21

Family

ID=47361010

Family Applications (2)

Application Number Title Priority Date Filing Date
TW103131034A TWI578405B (zh) 2011-06-27 2012-06-27 用於製造具有提升的通道遷移率之半導體裝置的濕式化學方法
TW101123054A TWI501322B (zh) 2011-06-27 2012-06-27 用於製造具有提升的通道遷移率之半導體裝置的濕式化學方法

Family Applications Before (1)

Application Number Title Priority Date Filing Date
TW103131034A TWI578405B (zh) 2011-06-27 2012-06-27 用於製造具有提升的通道遷移率之半導體裝置的濕式化學方法

Country Status (7)

Country Link
US (2) US9396946B2 (zh)
EP (2) EP3352201B1 (zh)
JP (2) JP5997767B2 (zh)
KR (2) KR101660142B1 (zh)
CN (2) CN107342318B (zh)
TW (2) TWI578405B (zh)
WO (1) WO2013003348A1 (zh)

Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CA2884357A1 (en) 2012-09-07 2014-03-13 Avery Dennison Corporation Labels compatible with recycling
JP6168945B2 (ja) 2013-09-20 2017-07-26 株式会社東芝 半導体装置およびその製造方法
US9111919B2 (en) 2013-10-03 2015-08-18 Cree, Inc. Field effect device with enhanced gate dielectric structure
JP6189261B2 (ja) * 2014-07-07 2017-08-30 株式会社東芝 半導体装置およびその製造方法
US10910481B2 (en) * 2014-11-05 2021-02-02 Cree, Inc. Semiconductor device with improved insulated gate
JP6552950B2 (ja) * 2015-03-24 2019-07-31 株式会社東芝 半導体装置、半導体装置の製造方法、インバータ回路、駆動装置、車両、及び、昇降機
JP6526549B2 (ja) * 2015-03-24 2019-06-05 株式会社東芝 半導体装置、インバータ回路、駆動装置、車両、及び、昇降機
US9673315B2 (en) 2015-03-24 2017-06-06 Kabushiki Kaisha Toshiba Semiconductor device, inverter circuit, driving device, vehicle, and elevator
JP6667809B2 (ja) * 2016-05-30 2020-03-18 株式会社東芝 半導体装置、インバータ回路、駆動装置、車両、及び、昇降機
JP6606020B2 (ja) * 2016-06-15 2019-11-13 株式会社東芝 半導体装置、インバータ回路、駆動装置、車両、及び、昇降機
CN107863392A (zh) * 2016-09-22 2018-03-30 中兴通讯股份有限公司 一种SiC MOS电容及其制造方法
CN107871781A (zh) * 2016-09-27 2018-04-03 西安电子科技大学 一种碳化硅mosfet及其制造方法
JP6844228B2 (ja) * 2016-12-02 2021-03-17 富士電機株式会社 半導体装置および半導体装置の製造方法
CN109037332A (zh) * 2017-06-12 2018-12-18 中兴通讯股份有限公司 碳化硅金属氧化物半导体场效应晶体管及其制造方法
JP6367434B2 (ja) * 2017-06-21 2018-08-01 株式会社東芝 半導体装置およびその製造方法
US10497777B2 (en) 2017-09-08 2019-12-03 Hestia Power Inc. Semiconductor power device
US10276704B1 (en) * 2017-10-17 2019-04-30 Mitsubishi Electric Research Laboratiories, Inc. High electron mobility transistor with negative capacitor gate
JP7180667B2 (ja) * 2018-03-02 2022-11-30 三菱瓦斯化学株式会社 アルミナの保護液、保護方法及びこれを用いたアルミナ層を有する半導体基板の製造方法
CN110120425B (zh) * 2019-05-22 2020-08-11 西安电子科技大学 垂直型的高压mosfet器件及制作方法
JP7388020B2 (ja) * 2019-07-11 2023-11-29 富士電機株式会社 絶縁ゲート型半導体装置
CN112466756A (zh) * 2020-11-17 2021-03-09 深圳宝铭微电子有限公司 一种碳化硅mosfet制造方法
CN114551600A (zh) * 2022-02-22 2022-05-27 苏州龙驰半导体科技有限公司 半导体器件的制作方法和半导体器件
WO2024056193A1 (en) * 2022-09-16 2024-03-21 Hitachi Energy Ltd Method for improving the channel mobility in a sic mosfet

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070001231A1 (en) * 2005-06-29 2007-01-04 Amberwave Systems Corporation Material systems for dielectrics and metal electrodes

Family Cites Families (56)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4499147A (en) * 1981-12-28 1985-02-12 Ibiden Co., Ltd. Silicon carbide substrates and a method of producing the same
US5918132A (en) 1996-12-31 1999-06-29 Intel Corporation Method for narrow space formation and self-aligned channel implant
US6841439B1 (en) * 1997-07-24 2005-01-11 Texas Instruments Incorporated High permittivity silicate gate dielectric
JPH11135774A (ja) 1997-07-24 1999-05-21 Texas Instr Inc <Ti> 高誘電率シリケート・ゲート誘電体
US7115461B2 (en) 1997-07-24 2006-10-03 Texas Instruments Incorporated High permittivity silicate gate dielectric
US20010013629A1 (en) * 1998-06-30 2001-08-16 Gang Bai Multi-layer gate dielectric
US6246076B1 (en) * 1998-08-28 2001-06-12 Cree, Inc. Layered dielectric on silicon carbide semiconductor structures
US6972436B2 (en) * 1998-08-28 2005-12-06 Cree, Inc. High voltage, high temperature capacitor and interconnection structures
JP2000106428A (ja) 1998-09-28 2000-04-11 Toshiba Corp 半導体装置
JP2000150875A (ja) 1998-11-13 2000-05-30 Toshiba Corp 半導体装置及び薄膜形成方法
US6241821B1 (en) * 1999-03-22 2001-06-05 Motorola, Inc. Method for fabricating a semiconductor structure having a crystalline alkaline earth metal oxide interface with silicon
KR20000066800A (ko) * 1999-04-21 2000-11-15 김영환 정전기방전 보호소자가 구비된 반도체장치의 레이아웃
TW468212B (en) * 1999-10-25 2001-12-11 Motorola Inc Method for fabricating a semiconductor structure including a metal oxide interface with silicon
US6537613B1 (en) * 2000-04-10 2003-03-25 Air Products And Chemicals, Inc. Process for metal metalloid oxides and nitrides with compositional gradients
KR20030011083A (ko) * 2000-05-31 2003-02-06 모토로라 인코포레이티드 반도체 디바이스 및 이를 제조하기 위한 방법
KR100697714B1 (ko) 2000-07-11 2007-03-21 프리스케일 세미컨덕터, 인크. Si 기판 위에 결정형 알칼리 토금속 산화물을 제조하는방법
US20020030181A1 (en) 2000-09-11 2002-03-14 Stroud Eric M. Chemical solvent for opaque coatings on scratch-off game tickets
CA2360312A1 (en) * 2000-10-30 2002-04-30 National Research Council Of Canada Novel gate dielectric
AU2002213173A1 (en) * 2000-11-14 2002-05-27 Motorola, Inc. Semiconductor structure having high dielectric constant material
JP2002184973A (ja) * 2000-12-11 2002-06-28 Hitachi Ltd 半導体装置及びその製造方法
US20020089023A1 (en) * 2001-01-05 2002-07-11 Motorola, Inc. Low leakage current metal oxide-nitrides and method of fabricating same
US6713846B1 (en) * 2001-01-26 2004-03-30 Aviza Technology, Inc. Multilayer high κ dielectric films
US7371633B2 (en) 2001-02-02 2008-05-13 Samsung Electronics Co., Ltd. Dielectric layer for semiconductor device and method of manufacturing the same
JP2002299338A (ja) 2001-04-03 2002-10-11 Matsushita Electric Ind Co Ltd 薄膜形成方法及び半導体装置の製造方法
JP3773448B2 (ja) * 2001-06-21 2006-05-10 松下電器産業株式会社 半導体装置
US6511876B2 (en) * 2001-06-25 2003-01-28 International Business Machines Corporation High mobility FETS using A1203 as a gate oxide
US20040012043A1 (en) * 2002-07-17 2004-01-22 Gealy F. Daniel Novel dielectric stack and method of making same
JP3845616B2 (ja) 2002-12-27 2006-11-15 株式会社東芝 電界効果トランジスタ及びその製造方法
US7183186B2 (en) 2003-04-22 2007-02-27 Micro Technology, Inc. Atomic layer deposited ZrTiO4 films
JP2005135974A (ja) 2003-10-28 2005-05-26 Seiko Epson Corp 絶縁膜の形成方法、並びに圧電体デバイス、強誘電体デバイス、及び電子機器
US7053425B2 (en) * 2003-11-12 2006-05-30 General Electric Company Gas sensor device
EP1687837A4 (en) 2003-11-18 2012-01-18 Halliburton Energy Serv Inc HIGH TEMPERATURE ELECTRONIC DEVICES
US7115959B2 (en) * 2004-06-22 2006-10-03 International Business Machines Corporation Method of forming metal/high-k gate stacks with high mobility
GB0423343D0 (en) * 2004-10-21 2004-11-24 Koninkl Philips Electronics Nv Metal-oxide-semiconductor device
US7667277B2 (en) * 2005-01-13 2010-02-23 International Business Machines Corporation TiC as a thermally stable p-metal carbide on high k SiO2 gate stacks
US7109079B2 (en) * 2005-01-26 2006-09-19 Freescale Semiconductor, Inc. Metal gate transistor CMOS process and method for making
KR100650698B1 (ko) * 2005-08-02 2006-11-27 삼성전자주식회사 듀얼 게이트를 갖는 반도체 장치의 제조 방법
US7436018B2 (en) * 2005-08-11 2008-10-14 Micron Technology, Inc. Discrete trap non-volatile multi-functional memory device
US7727904B2 (en) * 2005-09-16 2010-06-01 Cree, Inc. Methods of forming SiC MOSFETs with high inversion layer mobility
US7521376B2 (en) * 2005-10-26 2009-04-21 International Business Machines Corporation Method of forming a semiconductor structure using a non-oxygen chalcogen passivation treatment
JP4868910B2 (ja) 2006-03-30 2012-02-01 株式会社東芝 半導体装置およびその製造方法
US20080017936A1 (en) * 2006-06-29 2008-01-24 International Business Machines Corporation Semiconductor device structures (gate stacks) with charge compositions
US8106381B2 (en) * 2006-10-18 2012-01-31 Translucent, Inc. Semiconductor structures with rare-earths
US7531452B2 (en) 2007-03-30 2009-05-12 Tokyo Electron Limited Strained metal silicon nitride films and method of forming
JP5280670B2 (ja) * 2007-12-07 2013-09-04 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP2009152392A (ja) 2007-12-20 2009-07-09 Fujitsu Microelectronics Ltd 半導体装置の製造方法及び半導体装置
US7947549B2 (en) 2008-02-26 2011-05-24 International Business Machines Corporation Gate effective-workfunction modification for CMOS
US7741202B2 (en) 2008-08-07 2010-06-22 Tokyo Electron Limited Method of controlling interface layer thickness in high dielectric constant film structures including growing and annealing a chemical oxide layer
JP4768788B2 (ja) * 2008-09-12 2011-09-07 株式会社東芝 半導体装置およびその製造方法
US8044469B2 (en) 2008-09-19 2011-10-25 Samsung Electronics Co., Ltd. Semiconductor device and associated methods
US7999332B2 (en) * 2009-05-14 2011-08-16 International Business Machines Corporation Asymmetric semiconductor devices and method of fabricating
JP5592083B2 (ja) * 2009-06-12 2014-09-17 アイメック 基板処理方法およびそれを用いた半導体装置の製造方法
US7989902B2 (en) * 2009-06-18 2011-08-02 International Business Machines Corporation Scavenging metal stack for a high-k gate dielectric
JP5721351B2 (ja) * 2009-07-21 2015-05-20 ローム株式会社 半導体装置
JP5568913B2 (ja) 2009-07-24 2014-08-13 株式会社ユーテック Pzt膜の製造方法及び水蒸気加熱装置
US8232148B2 (en) * 2010-03-04 2012-07-31 International Business Machines Corporation Structure and method to make replacement metal gate and contact metal

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070001231A1 (en) * 2005-06-29 2007-01-04 Amberwave Systems Corporation Material systems for dielectrics and metal electrodes

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
Xu-bing Lu et al.,"Metal-ferroelectric-insulator-Si devices using HfTaO buffer layers",IOP PUBLISHING LTD,Semicond. Sci. Technol.,2008年,Vol.23,pp.045002 (2008/02/22) *

Also Published As

Publication number Publication date
EP3352201A1 (en) 2018-07-25
KR101660142B1 (ko) 2016-09-26
CN107342318B (zh) 2021-02-02
JP5997767B2 (ja) 2016-09-28
CN107342318A (zh) 2017-11-10
CN103930973A (zh) 2014-07-16
US20120329216A1 (en) 2012-12-27
JP2014523131A (ja) 2014-09-08
KR101600721B1 (ko) 2016-03-07
WO2013003348A1 (en) 2013-01-03
EP2724363B1 (en) 2018-04-04
US9396946B2 (en) 2016-07-19
TWI578405B (zh) 2017-04-11
TW201306138A (zh) 2013-02-01
TW201507035A (zh) 2015-02-16
KR20140050015A (ko) 2014-04-28
EP3352201B1 (en) 2020-11-18
JP2017022388A (ja) 2017-01-26
CN103930973B (zh) 2017-08-29
EP2724363A1 (en) 2014-04-30
US20120326163A1 (en) 2012-12-27
JP6255071B2 (ja) 2017-12-27
US9269580B2 (en) 2016-02-23
KR20140085595A (ko) 2014-07-07

Similar Documents

Publication Publication Date Title
TWI501322B (zh) 用於製造具有提升的通道遷移率之半導體裝置的濕式化學方法
JP5584823B2 (ja) 炭化珪素半導体装置
US9496365B2 (en) Semiconductor device and manufacturing method for the same
US9397185B2 (en) Semiconductor device
US10490644B2 (en) Hybrid gate dielectrics for semiconductor power devices
JP6267514B2 (ja) 高性能チャンネルを有する半導体デバイス
JP2010027833A (ja) 炭化珪素半導体装置およびその製造方法
JP7204547B2 (ja) 半導体装置
EP3216047B1 (en) Semiconductor device with improved insulated gate
JP6270667B2 (ja) 半導体装置及びその製造方法
WO2023112312A1 (ja) 半導体装置およびその製造方法
CN116525669A (zh) 具有纳米叠层绝缘栅极结构的宽带隙晶体管和制造工艺
JP2012079815A (ja) 半導体デバイス、その製造方法及び集積回路