KR101600721B1 - 채널 이동도가 증가한 반도체 소자를 제조하기 위한 습식 화학 공정 - Google Patents

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사리트 다르
린 청
세 형 류
아난트 쿠마르 아가르왈
존 윌리암스 팔무르
에릭 마키
제이슨 거개너스
다니엘 제너 리히텐왈너
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    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System
    • H01L29/1608—Silicon carbide

Abstract

채널 이동도가 증가한 반도체 소자 및 그의 제조 방법의 실시형태가 개시된다. 한 실시형태에서, 반도체 소자는 채널 영역을 포함하는 기판, 및 채널 영역 위의 기판 상의 게이트 스택을 포함한다. 게이트 스택은 알칼리 토금속을 포함한다. 한 실시형태에서, 알칼리 토금속은 바륨(Ba)이다. 다른 실시형태에서, 알칼리 토금속은 스트론튬(Sr)이다. 알칼리 토금속은 반도체 소자의 채널 이동도의 상당한 개선을 초래한다.

Description

채널 이동도가 증가한 반도체 소자를 제조하기 위한 습식 화학 공정{WET CHEMISTRY PROCESSES FOR FABRICATING A SEMICONDUCTOR DEVICE WITH INCREASED CHANNEL MOBILITY}
정부 지원
본 발명은 미 육군에 의해 선정된 계약 번호 W911NF-10-2-0038 하의 정부 기금으로 이루어졌다. 미국 정부는 본 발명에 대해 소정의 권리를 가질 수 있다.
관련 출원
본 출원은 개시 내용 전체가 본 출원에 참조로 포함된, 2011년 6월 27일에 출원된 미국 가출원 제61/501,460호의 우선권을 주장한다.
본 출원은, 공동으로 소유 및 양도되며 본 출원에 전체가 참조로 포함된, 2011년 9월 9일에 출원되고 발명의 명칭이 "SEMICONDUCTOR DEVICE WITH INCREASED CHANNEL MOBILITY AND DRY CHEMISTRY PROCESSES FOR FABRICATION THEREOF"인 미국 특허출원 제13/229,276호와 관련된다.
본 발명은 반도체 소자, 및 더 구체적으로는 채널 이동도가 증가한 반도체 소자에 관한 것이다.
표준 실리콘 카바이드(Silicon Carbide)(SiC) MOSFET(Metal-Oxide-Semiconductor Field Effect Transistor)은 다량의 전도 손실(conduction losses)을 초래하는, 낮은 채널 이동도 또는 높은 채널 저항이 문제이다. 낮은 채널 이동도는 대부분, 게이트 산화 공정에 의해 게이트 산화물과 하부의 SiC 사이에 결함 계면이 형성되는 것에 기인한다. 게이트 산화물/SiC 계면에서 발생하는 결함은 전하를 트래핑(trap)하고 캐리어를 분산시켜 채널 이동도의 감소를 초래한다. 이와 같이, SiC MOSFET 및 유사한 반도체 소자의 채널 이동도 또는 채널 저항을 개선하는 게이트 산화 공정에 대한 요구가 존재한다.
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채널 이동도가 증가한 반도체 소자 및 그의 제조 방법의 실시형태가 개시된다. 한 실시형태에서, 반도체 소자는 채널 영역을 포함하는 기판, 및 채널 영역 위의 기판 상의 게이트 스택을 포함하며, 상기에서 게이트 스택은 알칼리 토금속(alkaline earth metal)을 포함한다. 알칼리 토금속은, 예를 들어 바륨(Ba) 또는 스트론튬(Sr)일 수 있다. 알칼리 토금속은 반도체 소자의 채널 이동도가 실질적으로 개선되는 결과를 초래한다. 한 실시형태에서, 기판은 실리콘 카바이드(SiC) 기판이며, 반도체 소자의 채널 이동도는 알칼리 토금속이 없는 것을 제외하고는 동일한 반도체 소자의 채널 이동도 보다 적어도 2와 1/2배 더 크다. 다른 실시형태에서, 기판은 SiC 기판이며, 반도체 소자의 채널 이동도는 3 V 초과의 제어 전압에 대해 적어도 50 cm2V-1s-1이다. 또 다른 실시형태에서, 기판은 SiC 기판이며, 반도체 소자의 채널 이동도는 3 V 및 15 V를 포함하는 3 V 내지 15 V 범위의(in a range of and including 3 Volts to 15 Volts) 제어 전압에 대해 적어도 50 cm2V-1s-1이다.
한 실시형태에서, 게이트 스택은 채널 영역 위의 기판 상의 알칼리 토금속을 포함하는 중간층, 및 기판에 대향하는 중간층 표면상의 하나 이상의 추가 게이트 스택 층을 포함한다. 또한, 한 실시형태에서, 하나 이상의 추가 게이트 스택 층은 기판에 대향하는 중간층 표면상의 게이트 산화물층, 및 중간층에 대향하는 게이트 산화물 표면상의 게이트 콘택을 포함한다. 다른 실시형태에서, 게이트 스택은 알칼리 토금속을 포함하는 게이트 산화물층을 포함한다. 또 다른 실시형태에서, 게이트 스택은 제1 알칼리 토금속 풍부 층, 제1 알칼리 토금속 풍부 층의 표면상의 산화물층, 및 제1 알칼리 토금속 풍부 층에 대향하는 산화물층 표면상의 제2 알칼리 토금속 풍부 층을 포함하는, 알칼리 토금속-산화물-알칼리 토금속 구조를 포함한다.
채널 이동도가 증가한 MOS(Metal-Oxide-Semiconductor) 소자가 또한 개시된다. 한 실시형태에서, MOS 소자는 기판, 기판 내에 형성된 소스 영역, 기판 내에 형성된 드레인 영역, 및 소스와 드레인 영역 사이의 기판 상에 형성된 게이트 스택을 포함하는 수평형 MOSFET(lateral MOS Field Effect Transistor)이다. 게이트 스택은 알칼리 토금속을 포함한다. 알칼리 토금속은 예를 들어 Ba 또는 Sr일 수 있다. 알칼리 토금속은 MOSFET의 채널 이동도가 실질적으로 개선되는 결과를 초래한다. 한 실시형태에서, 기판은 SiC 기판이고, MOSFET의 채널 이동도는 알칼리 토금속이 없는 것을 제외하고는 동일한 MOSFET의 채널 이동도 보다 적어도 2.5배 더 크다. 다른 실시형태에서, 기판은 SiC 기판이며 MOSFET의 채널 이동도는 3 V 초과의 제어 전압에 대해 적어도 50 cm2V-1s-1이다. 또 다른 실시형태에서, 기판은 SiC 기판이며 MOSFET의 채널 이동도는 3 V 및 15 V를 포함하는 3 V 내지 15 V 범위의 제어 전압에 대해 적어도 50 cm2V-1s-1이다.
한 실시형태에서, 수평형 MOSFET의 게이트 스택은 소스 및 드레인 영역 사이의 기판 상의 알칼리 토금속을 포함하는 중간층, 및 기판에 대향하는 중간층 표면상의 하나 이상의 추가 게이트 스택 층을 포함한다. 또한, 한 실시형태에서, 하나 이상의 추가 게이트 스택 층은 기판에 대향하는 중간층 표면상의 게이트 산화물층, 및 중간층에 대향하는 게이트 산화물 표면상의 게이트 콘택을 포함한다. 다른 실시형태에서, 수평형 MOSFET의 게이트 스택은 알칼리 토금속을 포함하는 게이트 산화물층을 포함한다. 또 다른 실시형태에서, 수평형 MOSFET의 게이트 스택은 제1 알칼리 토금속 풍부 층, 제1 알칼리 토금속 풍부 층의 표면상의 산화물층, 및 제1 알칼리 토금속 풍부 층에 대향하는 산화물층 표면상의 제2 알칼리 토금속 풍부 층을 포함하는, 알칼리 토금속-산화물-알칼리 토금속 구조를 포함한다.
다른 실시형태에서, MOS 소자는 기판, 기판 내에 형성된 소스 영역, 채널 영역 위의 기판 상에 형성된 게이트 스택, 및 게이트 스택에 대향하는 기판 표면상의 드레인을 포함하는 수직형(vertical) MOSFET이다. 게이트 스택은 알칼리 토금속을 포함한다. 알칼리 토금속은 예를 들어 Ba 또는 Sr일 수 있다. 알칼리 토금속은 MOSFET의 채널 이동도가 실질적으로 개선되는 결과를 초래한다. 한 실시형태에서, 기판은 SiC 기판이고, MOSFET의 채널 이동도는 알칼리 토금속이 없는 것을 제외하고는 동일한 MOSFET의 채널 이동도 보다 적어도 2.5배 더 크다. 다른 실시형태에서, 기판은 SiC 기판이고, MOSFET의 채널 이동도는 3 V 초과의 제어 전압에 대해 적어도 50 cm2V-1s-1이다. 또 다른 실시형태에서, 기판은 SiC 기판이고, MOSFET의 채널 이동도는 3 V 및 15 V를 포함하는 3 V 내지 15 V 범위의 제어 전압에 대해 적어도 50 cm2V-1s-1이다.
한 실시형태에서, 수직형 MOSFET의 게이트 스택은 기판 상의 알칼리 토금속을 포함하는 중간층, 및 기판에 대향하는 중간층 표면상의 하나 이상의 추가 게이트 스택 층을 포함한다. 또한, 한 실시형태에서, 하나 이상의 추가 게이트 스택 층은 기판에 대향하는 중간층 표면상의 게이트 산화물층, 및 중간층에 대향하는 게이트 산화물 표면상의 게이트 콘택을 포함한다. 다른 실시형태에서, 수직형 MOSFET의 게이트 스택은 알칼리 토금속을 포함하는 게이트 산화물층을 포함한다. 또 다른 실시형태에서, 수직형 MOSFET의 게이트 스택은 제1 알칼리 토금속 풍부 층, 제1 알칼리 토금속 풍부 층의 표면상의 산화물층, 및 제1 알칼리 토금속 풍부 층에 대향하는 산화물층 표면상의 제2 알칼리 토금속 풍부 층을 포함하는, 알칼리 토금속-산화물-알칼리 토금속 구조를 포함한다.
채널 이동도가 증가한 IGBT(Insulated Gate Bipolar Transistor)가 또한 개시된다. IGBT는 기판, 기판 내에 형성된 에미터(emitter) 영역, 채널 영역 위의 기판 상에 형성된 게이트 스택, 및 게이트 스택에 대향하는 기판 표면상의 콜렉터(collector)를 포함한다. 게이트 스택은 알칼리 토금속을 포함한다. 알칼리 토금속은 예를 들어 Ba 또는 Sr일 수 있다. 알칼리 토금속은 IGBT의 채널 이동도가 실질적으로 개선되는 결과를 초래한다. 한 실시형태에서, 기판은 SiC 기판이고, IGBT의 채널 이동도는 알칼리 토금속이 없는 것을 제외하고는 동일한 IGBT의 채널 이동도 보다 적어도 2.5배 더 크다. 다른 실시형태에서, 기판은 SiC 기판이며 IGBT의 채널 이동도는 3 V 초과의 제어 전압에 대해 적어도 50 cm2V-1s-1이다. 또 다른 실시형태에서, 기판은 SiC 기판이고, IGBT의 채널 이동도는 3 V 및 15 V를 포함하는 3 V 내지 15 V 범위의 제어 전압에 대해 적어도 50 cm2V-1s-1이다.
한 실시형태에서, IGBT의 게이트 스택은 기판 상의 알칼리 토금속을 포함하는 중간층, 및 기판에 대향하는 중간층 표면상의 하나 이상의 추가 게이트 스택 층을 포함한다. 또한, 한 실시형태에서, 하나 이상의 추가 게이트 스택 층은 기판에 대향하는 중간층 표면상의 게이트 산화물층, 및 중간층에 대향하는 게이트 산화물 표면상의 게이트 콘택을 포함한다. 다른 실시형태에서, IGBT의 게이트 스택은 알칼리 토금속을 포함하는 게이트 산화물층을 포함한다. 또 다른 실시형태에서, IGBT의 게이트 스택은 제1 알칼리 토금속 풍부 층, 제1 알칼리 토금속 풍부 층의 표면상의 산화물층, 및 제1 알칼리 토금속 풍부 층에 대향하는 산화물층 표면상의 제2 알칼리 토금속 풍부 층을 포함하는, 알칼리 토금속-산화물-알칼리 토금속 구조를 포함한다.
채널 이동도가 증가한 트랜치 또는 U-형태 FET(Field Effect Transistor)가 또한 개시된다. 트랜치 FET는 제1 도전형의 제1 반도체 층, 제1 반도체 층의 제1 면상의 제1 도전형의 드리프트 영역(drift region), 제1 반도체 층에 대향하는 드리프트 영역 표면상의 제2 도전형의 웰(well), 드리프트 영역에 대향하는, 웰 상의 또는 웰 내의 제1 도전형의 소스 영역, 소스 영역의 표면으로부터 웰을 통하여 제1 반도체 층에 대향하는 드리프트 영역 표면까지 연장되는 트랜치, 및 트랜치 내의 게이트 스택을 포함한다. 게이트 스택은 알칼리 토금속을 포함한다. 알칼리 토금속은 예를 들어 Ba 또는 Sr일 수 있다. 알칼리 토금속은 트랜치 FET의 채널 이동도가 실질적으로 개선되는 결과를 초래한다. 한 실시형태에서, 기판은 SiC 기판이고, 트랜치 FET의 채널 이동도는 알칼리 토금속이 없는 것을 제외하고는 동일한 트랜치 FET의 채널 이동도 보다 적어도 2.5배 더 크다. 다른 실시형태에서, 기판은 SiC 기판이고, 트랜치 FET의 채널 이동도는 3 V 초과의 제어 전압에 대해 적어도 50 cm2V-1s-1이다. 또 다른 실시형태에서, 기판은 SiC 기판이고, 트랜치 FET의 채널 이동도는 3 V 및 15 V를 포함하는 3 V 내지 15 V 범위의 제어 전압에 대해 적어도 50 cm2V-1s-1이다.
한 실시형태에서, 트랜치 FET의 게이트 스택은 제1 반도체 층에 대향하는 드리프트 영역 표면상의 알칼리 토금속을 포함하는 중간층, 및 드리프트 영역에 대향하는 중간층 표면상의 하나 이상의 추가 게이트 스택 층을 포함한다. 또한, 한 실시형태에서, 하나 이상의 추가 게이트 스택 층은 드리프트 영역에 대향하는 중간층 표면상의 게이트 산화물층, 및 중간층에 대향하는 게이트 산화물 표면상의 게이트 콘택을 포함한다. 다른 실시형태에서, 트랜치 FET의 게이트 스택은 알칼리 토금속을 포함하는 게이트 산화물층을 포함한다. 또 다른 실시형태에서, 트랜치 FET의 게이트 스택은 제1 알칼리 토금속 풍부 층, 제1 알칼리 토금속 풍부 층의 표면상의 산화물층, 및 제1 알칼리 토금속 풍부 층에 대향하는 산화물층 표면상의 제2 알칼리 토금속 풍부 층을 포함하는, 알칼리 토금속-산화물-알칼리 토금속 구조를 포함한다.
알칼리 토금속을 포함하는 패시베이션 구조(passivation structure)를 갖는 반도체 소자가 또한 개시된다. 한 실시형태에서, 패시베이션 구조는 기판의 표면상의 알칼리 토금속을 포함하는 중간층, 및 기판에 대향하는 중간층 표면상의 유전체 층(dielectric layer)을 포함한다. 다른 실시형태에서, 패시베이션 구조는, 기판의 표면상에 존재하는, 알칼리 토금속을 포함하는 유전체 층을 포함한다. 또 다른 실시형태에서, 패시베이션 구조는 기판의 표면상의 제1 알칼리 토금속 풍부 층, 기판에 대향하는 제1 알칼리 토금속 풍부 층 표면상의 산화물층, 및 제1 알칼리 토금속 풍부 층에 대향하는 산화물층 표면상의 제2 알칼리 토금속 풍부 층을 포함하는, 알칼리 토금속-산화물-알칼리 토금속 구조를 포함한다.
당업자는 첨부 도면들과 관련한 후속하는 바람직한 실시형태의 상세한 설명을 읽은 후에 본 발명의 범위를 이해할 것이며 그의 추가 양태를 알게 될 것이다.
본 명세서에 포함되고 본 명세서의 일부를 형성하는 첨부 도면들은 본 발명의 여러 양태를 예시하고, 상세 설명과 함께 본 발명의 원리를 설명하는데 기여한다.
도 1은 본 발명의 한 실시형태에 따른, 알칼리 토금속을 포함하는 중간층을 포함하는 게이트 스택을 갖는 수평형 MOSFET(lateral Metal-Oxide-Semiconductor Field Effect Transistor)을 예시하고;
도 2a 내지 2e는 본 발명의 한 실시형태에 따른 도 1의 MOSFET을 제조하는 예시적 공정을 도식적으로 예시하고;
도 3은 종래의 MOSFET 소자의 채널 이동도와 비교한 도 1의 MOSFET의 채널 이동도의 개선을 도식적으로 예시하고;
도 4는 도 1의 MOSFET의 한 예시적 실시형태에 대한 원소 깊이 프로파일을 도식적으로 예시하고;
도 5는 본 발명의 한 실시형태에 따른, 알칼리 토금속을 포함하는 중간층을 포함하는 게이트 스택을 갖는 이중 이온주입(Double-implanted) MOSFET(DMOSFET)을 예시하고;
도 6은 본 발명의 한 실시형태에 따른, 알칼리 토금속을 포함하는 중간층을 포함하는 게이트 스택을 갖는 IGBT(Insulated Gate Bipolar Transistor)를 예시하고;
도 7은 본 발명의 한 실시형태에 따른, 알칼리 토금속을 포함하는 중간층을 포함하는 게이트 스택을 갖는 트랜치 또는 U-형태 MOSFET을 예시하고;
도 8은 본 발명의 한 실시형태에 따른, 알칼리 토금속을 포함하는, 유전체 층 및 중간층을 포함하는 반도체 소자의 패시베이션 구조를 예시하고;
도 9는 본 발명의 한 실시형태에 따른, 알칼리 토금속을 포함하는 게이트 산화물을 포함하는 게이트 스택을 갖는 수평형 MOSFET을 예시하고;
도 10은 본 발명의 한 실시형태에 따른, 알칼리 토금속을 포함하는 게이트 산화물을 포함하는 게이트 스택을 갖는 DMOSFET을 예시하고;
도 11은 본 발명의 한 실시형태에 따른, 알칼리 토금속을 포함하는 게이트 산화물을 포함하는 게이트 스택을 갖는 IGBT를 예시하고;
도 12는 본 발명의 한 실시형태에 따른, 알칼리 토금속을 포함하는 게이트 산화물을 포함하는 게이트 스택을 갖는 트랜치 또는 U-형태 MOSFET을 예시하고;
도 13은 본 발명의 한 실시형태에 따른, 알칼리 토금속을 포함하는 유전체 층을 포함하는, 반도체 소자의 패시베이션 구조를 예시하고;
도 14는 본 발명의 한 실시형태에 따른, 알칼리 토금속-산화물-알칼리 토금속 구조를 포함하는 게이트 스택을 갖는 수평형 MOSFET을 예시하고;
도 15는 본 발명의 한 실시형태에 따른, 알칼리 토금속-산화물-알칼리 토금속 구조를 포함하는 게이트 스택을 갖는 DMOSFET을 예시하고;
도 16는 본 발명의 한 실시형태에 따른, 알칼리 토금속-산화물-알칼리 토금속 구조를 포함하는 게이트 스택을 갖는 IGBT를 예시하고;
도 17은 본 발명의 한 실시형태에 따른, 알칼리 토금속-산화물-알칼리 토금속 구조를 갖는 트랜치 또는 U-형태 MOSFET을 예시하고;
도 18은 본 발명의 한 실시형태에 따른, 알칼리 토금속-산화물-알칼리 토금속 구조를 포함하는, 반도체 소자의 패시베이션 구조를 예시한다.
하기 서술된 실시형태는 당업자가 실시형태를 실시하는 것을 가능하도록 하는 필요 정보를 제시하고 실시형태를 실시하는 최적의 방식을 예시한다. 첨부 도면을 고려하여 후속하는 설명을 읽을 경우, 당업자는 본 발명의 개념을 이해할 것이며, 본 출원에 구체적으로 제시되지 않은 개념들의 응용을 인식할 것이다. 상기 개념 및 응용은 본 발명 및 첨부 청구항의 범위 이내에 속함이 이해되어야 한다.
비록 다양한 요소들을 설명하기 위해 본 출원에서 용어 제1, 제2 등이 사용될 수 있지만, 상기 요소들은 상기 용어들에 의해 제한되지 않아야 함이 이해될 것이다. 상기 용어들은 한 요소를 다른 요소와 구별하기 위해서만 사용된다. 예를 들어, 본 발명의 범위에서 벗어남이 없이, 제1 요소가 제2 요소로 지칭될 수 있고, 유사하게 제2 요소가 제1 요소로 지칭될 수 있다. 본 출원에 사용된 바와 같이, 용어 "및/또는"은 하나 이상의 관련된 제시 항목의 임의의 및 모든 조합을 포함한다.
층, 영역 또는 기판과 같은 요소가 다른 요소 "상에" 존재하거나 다른 요소 "상으로" 연장되는 것으로 지칭될 경우, 이는 다른 요소 바로 위에 존재할 수 있거나, 다른 요소 바로 위로 연장될 수 있거나, 개재 요소가 또한 존재할 수도 있음이 이해될 것이다. 반대로, 요소가 다른 요소 "바로 위에" 존재하거나 다른 요소 "바로 위로" 연장되는 것으로 지칭될 경우, 개재 요소가 존재하지 않는다. 요소가 다른 요소에 "접속" 또는 "연결"되는 것으로 지칭될 경우, 이는 다른 요소에 직접 접속 또는 연결될 수 있거나, 개재 요소가 존재할 수 있음이 또한 이해될 것이다. 반대로, 요소가 다른 요소에 "직접 접속" 또는 "직접 연결"되는 것으로 지칭될 경우, 개재 요소가 존재하지 않는다.
본 발명에서 "아래(below)" 또는 "위에(above)" 또는 "상부(upper)" 또는 "하부(lower)" 또는 "수평(horizontal)" 또는 "수직(vertical)"과 같은 상대적인 용어는 도면에 예시된 바와 같은, 한 요소, 층, 또는 영역의 다른 요소, 층 또는 영역에 대한 관계를 설명하기 위해 사용될 수 있다. 상기 용어 및 상기 설명된 것들은 도면에 묘사된 배향에 추가하여 소자의 다른 배향을 망라하고자 의도됨이 이해될 것이다.
본 출원에 사용된 전문용어는 특정 실시형태만을 설명하고자 하는 목적이며 본 발명을 제한하고자 하는 의도가 아니다. 본 출원에 사용된 바와 같이, 단수형태 "한(a, an 및 the)"은 문맥상 명백하게 다르게 나타내지 않으면 복수의 형태도 또한 포함하고자 의도된다. 용어 "포함하는(comprises, comprising, includes 및/또는 including)"은 본 출원에서 사용된 경우, 언급된 특징부, 정수, 단계, 공정, 요소 및/또는 성분의 존재를 명시하지만, 하나 이상의 다른 특징부, 정수, 단계, 공정, 요소, 성분 및/또는 그의 그룹의 존재 또는 추가를 배제하지 않음이 추가로 이해될 것이다.
다르게 정의되지 않으면, 본 출원에 사용된 모든 용어(기술적 및 과학적 용어 포함)는 본 발명이 속한 기술분야의 당업자에 의해 통상적으로 이해되는 바와 동일한 의미를 갖는다. 본 출원에 사용된 용어는 본 명세서 및 관련 기술분야의 맥락에서의 의미와 일치하는 의미를 갖는 것으로 해석되어야 하며, 본 출원에서 명백하게 그렇게 정의되지 않으면, 이상화되거나 지나치게 공식적인 의미로 해석되지 않을 것임이 추가로 이해될 것이다.
도 1은 본 발명의 한 실시형태에 따른 실리콘 카바이드(SiC) 수평형 MOSFET(lateral Metal-Oxide-Semiconductor Field Effect Transistor)(10)(이하, "MOSFET(10)")을 예시한다. 예시된 바와 같이, MOSFET(10)은 p-형 SiC 기판(12), MOSFET(10)의 소스 영역을 형성하는 제1 n+ 웰(14), MOSFET(10)의 드레인 영역을 형성하는 제2 n+ 웰(16), 및 도시된 바와 같이 배치된 게이트 스택(18)을 포함한다. p-형 SiC 기판(12)은 4H, 6H, 3C 또는 15R 폴리타입(polytype)의 것일 수 있다. 본 출원에 사용된 바와 같이, "기판"은 벌크 기판, 일련의 에피택셜 층(즉, 에피층(epilayer)), 또는 그의 조합(즉, 벌크 기판 상에 성장시킨 일련의 하나 이상의 에피층)일 수 있음을 주목한다. 게이트 스택(18)은, 게이트 스택(18)이 MOSFET(10)의 채널 영역(20) 위에 퇴적되도록 소스 영역과 드레인 영역 사이의 기판(12) 표면상에 형성된다. 게이트 스택(18)은 채널 영역(20) 위의 기판(12) 표면상의 중간층(22)을 포함한다.
추가로, 게이트 스택(18)은 기판(12)에 대향하는 중간층(22) 표면상의 게이트 산화물(24), 및 중간층(22)에 대향하는 게이트 산화물(24) 표면상의 게이트 콘택(26)을 포함할 수 있다.
중간층(22)은 알칼리 토금속을 포함한다. 알칼리 토금속은 바람직하게는 바륨(Ba) 또는 스트론튬(Sr)이다. 하지만, 다른 알칼리 토금속을 사용할 수 있다. 중간층(22)은, 예를 들어:
- 알칼리 토금속층(예를 들어, Ba 층 또는 Sr 층),
- 동일하거나 상이한 알칼리 토금속의 다중층(예를 들어, Ba의 다중 층 또는 Ba 층에 후속하는 Sr 층),
- 하나 이상의 동일하거나 상이한 알칼리 토금속층, 및 하나 이상의 알칼리 토금속층 상의 또는 바로 위의 하나 이상의 동일하거나 상이한 산화물층,
- 알칼리 토금속을 포함하는 하나 이상의 산화물층(예를 들어, 산화 바륨(Barium Oxide)(BaO) 또는 BaXSiYOZ),
- 하나 이상의 제1 알칼리 토금속층, 하나 이상의 제1 알칼리 토금속층 상의 또는 바로 위의 하나 이상의 산화물층, 및 하나 이상의 제1 알칼리 토금속층에 대향하는 하나 이상의 산화물층 상의 또는 바로 위의 하나 이상의 제2 알칼리 토금속층을 포함하는, 알칼리 토금속-산화물-알칼리 토금속 구조, 또는
- 알칼리 토금속을 포함하는 하나 이상의 산화질화물 층(oxynitride layer)(예를 들어, BaOXNY)
일 수 있다.
한 예시적 실시형태에서, 중간층(22)은 BaXSiYOZ이다. 한 실시형태에서, 중간층(22)의 두께는 2 Å(Angstroms) 및 15 Å을 포함하는 2 Å 내지 15 Å의 범위이다.
알칼리 토금속을 포함하는 게이트 스택(18), 예를 들어 알칼리 토금속을 포함하는 중간층(22)의 결과로서, MOSFET(10)의 채널 이동도는 MOSFET(10)의 문턱 전압을 상당히 낮추지 않고도 종래의 SiC MOSFET(예를 들어, 중간층(22)이 없는 것을 제외하고는 동일한 SiC MOSFET)의 채널 이동도보다 상당히 더 크다. 한 실시형태에서, MOSFET(10)의 채널 이동도는 알칼리 토금속을 포함하는 중간층(22)이 없는 것을 제외하고는 동일한 MOSFET의 채널 이동도보다 적어도 2.5배 더 크다. 다른 실시형태에서, MOSFET(10)의 채널 이동도는 3 V 초과의 제어 전압에 대해 적어도 50 cm2V-1s-1이다. 다른 실시형태에서, MOSFET(10)의 채널 이동도는 2.5 V 초과의 제어 전압에 대해 적어도 40 cm2V-1s-1이다. 다른 실시형태에서, MOSFET(10)의 채널 이동도는 4 V 초과의 제어 전압에 대해 적어도 60 cm2V-1s-1이다. 다른 실시형태에서, MOSFET(10)의 채널 이동도는 2.5 V 초과의 제어 전압에 대해 40 및 75 cm2V-1s-1을 포함하는 40-75 cm2V-1s-1 범위이다. 다른 실시형태에서, MOSFET(10)의 채널 이동도는 3 V 초과의 제어 전압에 대해 50 및 75 cm2V-1s-1을 포함하는 50-75 cm2V-1s-1 범위이다. 또 다른 실시형태에서, MOSFET(10)의 채널 이동도는 3 V 및 15 V를 포함하는 3 V 내지 15 V 범위의 제어 전압에 대해 적어도 50 cm2V-1s-1이다. 유사하게, 다른 실시형태에서, MOSFET(10)의 채널 이동도는 2.5 V 및 15 V를 포함하는 2.5 V 내지 15 V 범위의 제어 전압에 대해 적어도 40 cm2V-1s-1, 4 V 및 15 V를 포함하는 4 V 내지 15 V 범위의 제어 전압에 대해 적어도 60 cm2V-1s-1, 2.5 V 및 15 V를 포함하는 2.5 V 내지 15 V 범위의 제어 전압에 대해 40 및 75 cm2V-1s-1을 포함하는 40-75 cm2V-1s-1 범위, 및 3 V 및 15 V를 포함하는 3 V 내지 15 V 범위의 제어 전압에 대해 50 및 75 cm2V-1s-1을 포함하는 50-75 cm2V-1s-1 범위이다.
게이트 산화물(24)은 바람직하게는 이산화 실리콘(Silicon Dioxide)(SiO2)이지만, 이에 제한되지 않는다. 예를 들어, 게이트 산화물(24)은 이와 달리 산화 알루미늄(Aluminum Oxide)(Al2O3), 산화 하프늄(Hafnium Oxide)(HfO2) 또는 유사한 유전체 재료로 형성될 수 있다. 게이트 산화물(24)의 두께는 특정 구현에 따라 변화할 수 있다. 한 예로서, 게이트 산화물(24)의 두께는 300 Å 및 1000 Å를 포함하는 300 Å 내지 1000 Å 범위이다. 게이트 콘택(26)은 바람직하게는 폴리실리콘이지만, 이에 제한되지 않는다. 게이트 콘택(26)은 이와 달리, 예를 들어 알루미늄(Al), 플래티늄(Pt), 몰리브데늄(Mo) 등과 같은 금속으로 형성될 수 있다.
마지막으로, MOSFET(10)은 제1 n+ 웰(14) 위에 형성되어 MOSFET(10)을 위한 소스 콘택을 제공하는 금속 소스 콘택(28)을 포함한다. 유사하게, 금속 드레인 콘택(30)은 제2 n+ 웰(16) 위에 형성되어 MOSFET(10)을 위한 드레인 콘택을 제공한다. 금속 소스 및 드레인 콘택(28 및 30)은 예를 들어 니켈(Ni), 니켈 실리사이드(Nickel Silicide)(NiSi), 탄탈륨 디실리사이드(Tantalum Disilicide)(TaSi2) 등으로 형성될 수 있다. 구동시, 게이트 콘택(26)에 양의 게이트 전압이 인가될 경우, MOSFET(10)의 소스 및 드레인 영역을 형성하는 n+ 웰(14 및 16)들 사이에 n-형 역 채널(inversion channel)이 생성된다. 게이트 전압이 MOSFET(10)의 턴온(turn-on) 또는 문턱 전압보다 더 클 경우, 전류가 MOSFET(10)의 소스 영역에서 드레인 영역으로 흐른다.
도 2a 내지 2e는 본 발명의 한 실시형태에 따른 도 1의 MOSFET(10)을 제조하기 위한 예시적 공정을 도식적으로 예시한다. 도 2a에 예시된 바와 같이, 공정은 p-형 SiC 기판(12)으로 시작한다. 또한, 본 출원에서 사용된 바와 같이, "기판"은 벌크 기판, 일련의 에피택셜 층, 또는 그의 조합(즉, 벌크 기판 상에 형성된 하나 이상의 에피택셜 층)일 수 있다. 이어서, 도 2b에 예시된 바와 같이, 기판(12)에 n+ 웰(14 및 16)이 형성된다. n+ 웰(14 및 16)은 이온 주입과 같은 종래의 기술을 이용하여 형성될 수 있다.
이어서, 중간층(22)은 도 2c에 예시된 바와 같이, 기판(12)의 표면상에, 및 이 특정 실시형태에서는 기판(12)의 표면 바로 위에 형성된다. 한 특정 실시형태에서, 중간층(22)으로서, 기판(12)상에 및 바람직하게는 기판(12) 바로 위에 Ba 또는 BaO 층이 퇴적된다. 하지만, 중간층(22)은 예를 들어 Sr과 같은 다른 알칼리 토금속을 포함할 수 있음을 또다시 주목한다. Ba 또는 BaO는, 예를 들어 MBE(Molecular Beam Epitaxy), 열증착(thermal evaporation), e-빔 증착(e-beam evaporation), 스퍼터링, CVD(Chemical Vapor Deposition), 원자 층 퇴적(atomic layer deposition), 스핀 코팅, 딥 코팅, 잉크-젯 인쇄 등과 같은 임의의 적절한 기술을 이용하여 퇴적될 수 있다. 중간층(22)의 두께는 바람직하게는, 2 Å 및 15 Å을 포함하는 2 Å 내지 15 Å의 범위이다. 더욱 바람직하게는, 중간층(22)의 두께는 2 Å 및 10 Å을 포함하는 2 Å 내지 10 Å의 범위이다.
더 구체적으로, 중간층(22)은 건식 또는 습식 화학법(dry or wet chemistry)을 통해 형성될 수 있다. 건식 화학법에 있어서, 중간층(22)은 예를 들어 후속하는 건식 화학 공정 중 하나를 이용하여 형성될 수 있다:
- 분자빔 퇴적(molecular beam deposition) 또는 다른 진공 증발 또는 퇴적 공정을 통해 중간층(22)을 퇴적하는 단계,
- 알칼리 토금속을 퇴적한 다음, 퇴적된 알칼리 토금속을 산화시키는 단계(열 어닐링 없이),
- 알칼리 토금속을 퇴적하고, 퇴적된 알칼리 토금속을 산화시킨 다음, 열 어닐링하는 단계,
- 열 어닐링 없이, 알칼리 토금속을 포함하는 산화물을 퇴적하는 단계,
- 알칼리 토금속을 포함하는 산화물을 퇴적한 다음, 퇴적된 산화물을 열 어닐링하는 단계,
- 알칼리 토금속을 퇴적하고, 퇴적된 알칼리 토금속을 산화시킨 다음(열 어닐링 없이), 산화된 알칼리 토금속을 산화 실리콘(SiOX)(상기에서, SiOX는 게이트 산화물(24)이거나, 중간층(22)의 일부임)으로 인-시튜(in-situ) 캡핑(capping)하는 단계,
- 알칼리 토금속을 퇴적하고, 퇴적된 알칼리 토금속을 산화시키고, 열 어닐링한 다음, 산화된 알칼리 토금속을 SiOX(상기에서, SiOX는 게이트 산화물(24)이거나, 중간층(22)의 일부임)로 인-시튜 캡핑하는 단계,
- 알칼리 토금속을 포함하는 산화물을 열 어닐링 없이 퇴적한 다음, 산화물을 SiOX(상기에서, SiOX는 게이트 산화물(24)이거나, 중간층(22)의 일부임)로 인-시튜 캡핑하는 단계,
- 알칼리 토금속을 포함하는 산화물을 퇴적하고, 퇴적된 산화물을 열 어닐링한 다음, 산화물을 SiOX(상기에서, SiOX는 게이트 산화물(24)이거나, 중간층(22)의 일부임)로 인-시튜 캡핑하는 단계,
- 예를 들어 플라즈마 침지 이온 주입(plasma-immersion ion implantation)(즉, 기판(12)의 표면으로 이온이 이온주입되는 결과를 초래하는 바이어스 전압을 이용한 플라즈마 공정)과 같은 플라즈마 공정을 이용하여 기판(12)의 표면으로 알칼리 토금속을 이온 주입한 다음 산화시키는 단계,
- 고상 확산(solid state diffusion)을 통해 기판(12)의 표면으로 알칼리 토금속을 확산시키는 단계,
- 원자 층 퇴적(atomic layer deposition)을 통해 중간층(22)을 퇴적하는 단계,
- PECVD(Plasma Enhanced Chemical Vapor Deposition)를 통해 알칼리 토금속, 또는 알칼리 토금속을 포함하는 산화물을 퇴적하는 단계,
- MOCVD(Metallo-Organic Chemical Vapor Deposition)를 통해 알칼리 토금속, 또는 알칼리 토금속을 포함하는 산화물을 퇴적하는 단계, 또는
- 기판(12)의 표면상에 알칼리 토금속, 또는 알칼리 토금속을 포함하는 산화물을 인쇄하는 단계.
습식 화학법에 있어서, 중간층(22)은 예를 들어 후속하는 습식 화학 공정 중 하나를 이용하여 형성될 수 있다:
- 기판(12)을 알칼리 토금속을 포함하는 유체에 딥핑(dipping)하고 스핀 건조시키는 단계(산화 단계 없음),
- 기판(12)을 알칼리 토금속을 포함하는 유체에 딥핑하고, 기판(12)을 스핀 건조시킨 다음, 스핀 건조 후에 기판(12)의 표면상에 남겨진 수득된 알칼리 토금속을 산화시키는 단계,
- 알칼리 토금속을 포함하는 유체를 기판(12)의 표면상에 스피닝(spinning)하고, 기판(12)의 표면을 건조시키는 단계(산화 단계 없음),
- 알칼리 토금속을 포함하는 유체를 기판(12)의 표면상에 스피닝하고, 기판(12)의 표면을 건조시킨 다음, 건조 후에 기판(12)의 표면상에 남겨진 수득된 알칼리 토금속을 산화시키는 단계,
- 기판(12)을 알칼리 토금속을 포함하는 유체에 침지(immersing)시킨 다음, 산소 풍부 환경에서 배수하는(draining) 단계,
- 기판(12)의 표면상의 산화물(예를 들어, SiO2)을 통해 알칼리 토금속을 포함하는 유체를 버블링(bubbling)한 다음, 퍼니스 내에서 산화시키는 단계,
- 온도 제어된 환경에서 기판(12)의 표면상에 알칼리 토금속을 포함하는 유체를 기상 증착(vapor phase deposition)하는 단계,
- 기판(12)의 표면상에 알칼리 토금속을 포함하는 유체를 분무하는(spraying) 단계, 또는
- 기판의 적절한(즉, 게이트) 영역 상에 유체를 잉크-젯 인쇄하는 단계.
알칼리 토금속을 포함하는 유체는, 예를 들어, 수성 또는 알콜계 용액 등과 같은 액체 용액 내의 아세트산 바륨(barium acetate), 질산 바륨(barium nitrate) 또는 다른 가용성 바륨(또는 알칼리 토금속) 화합물일 수 있다. 추가로, 용액은, 예를 들어 상기 알칼리 토금속 용액 또는 가용성 알칼리 토금속 화합물과 혼합된 스핀-온-글래스 용액(수성 SiO2 처리를 위한 시판 용액)과 같이, 알칼리 토금속 원소 및 다른 유전체를 포함할 수 있다. 용액 효율은 SiC 시료에 대한 용액의 표면 장력에 의해, pH에 의해, 또는 용액과 시료 사이에 인가된 전기화학 포텐셜에 의해 제어될 수 있다.
도 2d에 예시된 바와 같이, 이어서 게이트 산화물(24)은 기판(12)에 대향하는 중간층(22) 표면상에, 및 이 실시형태에서는 중간층(22) 표면 바로 위에 형성된다. 이 실시형태에서, 게이트 산화물(24)은 두께가 약 500 Å인 SiO2이다. 하지만, 다른 유전체 재료도 또한 사용할 수 있다. 게이트 산화물(24)은, 예를 들어 PECVD, 스퍼터 퇴적(sputter deposition) 또는 전자빔 퇴적(electron beam deposition)과 같은 임의의 적절한 기술을 이용하여 형성될 수 있다. 이어서, 산소 내에서 어닐링하여 중간층(22) 및 게이트 산화물(24)을 치밀화한다(densified). 한 예시적 실시형태에서, 어닐링은 1.5 시간 동안 950 ℃의 온도에서 수행된다. 하지만, 어닐링 공정에 사용된 온도, 시간 및 환경은 소자 특성을 최적화하고 특정 구현을 위해 바람직한 신뢰성을 개선하기 위해 변화시킬 수 있다. 특히, 어닐링은 중간층(22) 및 게이트 산화물(24)에 존재하는 원소들의 화학 결합을 초래할 수 있다. 예를 들어, 한 특정 실시형태에서, 중간층(22)은 Ba 또는 BaO 층을 퇴적함으로써 초기에 형성되고, 게이트 산화물(24)은 SiO2여서, 어닐링 후에, 중간층(22)은 BaXSiYOY로 형성되거나, 적어도 BaXSiYOY를 포함한다.
마지막으로, 도 2e에 예시된 바와 같이, 게이트 콘택(26) 및 금속 소스 및 드레인 콘택(28 및 30)이 형성된다. 예로서, 게이트 콘택(26)은 몰리브데늄(Mo)으로 형성될 수 있고 두께가 35 nm이다. 하지만, 다른 게이트 재료 및 두께를 사용할 수 있다. 금속 소스 및 드레인 콘택(28 및 30)은 공지의 오믹 콘택 형성 기술을 이용하여 형성된 오믹 콘택이다. 더 구체적으로, 예로서, 게이트 콘택 재료는 중간층(22)에 대향하는 게이트 산화물(24) 표면상에, 및 이 실시형태에서는 게이트 산화물(24) 표면 바로 위에 형성된다. 이어서 게이트 재료, 게이트 산화물(24) 및 중간층(22)을 식각하여 n+ 웰(14 및 16)들 사이에 게이트 스택(18)을 형성한다. 이어서, n+ 웰(14 및 16) 상에 소스 및 드레인 콘택(28 및 30)을 각각 형성한다.
도 3은 MOSFET(10)의 예시적 실시형태의 채널 이동도를 종래의 SiC MOSFET의 채널 이동도에 비교하여 도식적으로 예시한다. 예시된 바와 같이, MOSFET(10)의 채널 이동도는 종래의 SiC MOSFET의 채널 이동도의 적어도 약 2.5배이다. 또한, MOSFET(10)의 채널 이동도는 3 V 초과의 제어 전압에 대해 적어도 50 cm2V-1s-1이다. MOSFET(10)의 채널 이동도는 또한 2.5 V 초과의 제어 전압에 대해 적어도 40 cm2V-1s-1, 4 V 초과의 제어 전압에 대해 적어도 60 cm2V-1s-1, 2.5 V 초과의 제어 전압에 대해 40 및 75 cm2V-1s-1을 포함하는 40-75 cm2V-1s-1 범위, 및 3 V 초과의 제어 전압에 대해 50 및 75 cm2V-1s-1을 포함하는 50-75 cm2V-1s-1 범위이다. 또한, MOSFET(10)의 채널 이동도는 3 V 및 15 V를 포함하는 3 V 내지 15 V 범위의 제어 전압에 대해 적어도 50 cm2V-1s-1이다. 유사하게, MOSFET(10)의 채널 이동도는 또한, 2.5 V 및 15 V를 포함하는 2.5 V 내지 15 V 범위의 제어 전압에 대해 적어도 40 cm2V-1s-1, 4 V 및 15 V를 포함하는 4 V 내지 15 V 범위의 제어 전압에 대해 적어도 60 cm2V-1s-1, 2.5 V 및 15 V를 포함하는 2.5 V 내지 15 V 범위의 제어 전압에 대해 40 및 75 cm2V-1s-1을 포함하는 40-75 cm2V-1s-1 범위, 및 3 V 및 15 V를 포함하는 3 V 내지 15 V 범위의 제어 전압에 대해 50 및 75 cm2V-1s-1을 포함하는 50-75 cm2V-1s-1 범위이다.
도 4는 도 1의 MOSFET(10)의 한 예시적 실시형태의 원소 깊이 프로파일을 도식적으로 예시한다. 원소 깊이 프로파일은 더 구체적으로, MOSFET(10)의 게이트 스택(18)의 한 예시적 실시형태의 각종 원소들의 SIMS(Secondary Ion Mass Spectrometry) 프로파일이다. 이 실시형태에서, 중간층(22)은 Ba을 포함하며 두께가 약 6 Å이고, 게이트 산화물(24)은 SiO2이고 두께가 약 500 Å이다. 수직선은 기판(12)과 중간층(22) 간의 계면, 및 중간층(22)과 게이트 산화물(24) 간의 계면을 개략적으로 도시한다.
지금까지의 설명은 수평형 MOSFET인 MOSFET(10)에 초점을 맞추었지만, 본 발명은 이에 제한되지 않는다. 본 출원에 개시된 개념은, 다른 종류의 MOS 소자(예를 들어, 수직형 MOSFET, 예를 들어 이중 이온주입 MOSFET(DMOSFET) 및 U-형태 또는 트랜치 MOSFET(UMOSFET)과 같은 전력 MOSFET 등), 및 예를 들어 IGBT( Insulated Gate Bipolar Transistor)와 같은 다른 종류의 유사한 소자에 동일하게 적용가능하다.
도 5는 본 발명의 한 실시형태에 따른 SiC DMOSFET(32)(이하 "DMOSFET(32)")을 예시한다. DMOSFET(32)은 예시적인 수직형 MOSFET임을 주목한다. 예시된 바와 같이, DMOSFET(32)은 바람직하게는 4H-SiC인 SiC 기판(34)을 포함한다. 이 실시형태에서, SiC 기판(34)은 저농도 도핑(lightly doped) n-형 드리프트 층(36) 및 고농도 도핑(heavily doped) n-형 층(38)을 포함한다. n-형 층(38)은 DMOSFET(32)의 드레인 영역을 형성한다. DMOSFET(32)은 또한 p-형 웰(42)에 형성된 n+ 소스 영역(40) 및 도시된 바와 같이 배치된 게이트 스택(44)을 포함한다. 게이트 스택(44)은 도시된 바와 같이 DMOSFET(32)의 채널 영역(46) 위에 형성된다. 게이트 스택(44)은 도 1의 게이트 스택(18)과 동일하다. 구체적으로, 게이트 스택(44)은 채널 영역(46) 위의 기판(34) 표면상의 또는 바로 위의 중간층(48), 기판(34)에 대향하는 중간층(48) 표면상의 또는 바로 위의 게이트 산화물(50), 및 중간층(48)에 대향하는 게이트 산화물(50) 표면상의 또는 바로 위의 게이트 콘택(52)을 포함한다.
중간층(48)은 알칼리 토금속을 포함한다. 알칼리 토금속은 바람직하게는 Ba 또는 Sr이다. 하지만, 다른 알칼리 토금속을 사용할 수 있다. 중간층(48)은 예를 들어:
- 알칼리 토금속층(예를 들어, Ba 또는 Sr 층),
- 동일하거나 상이한 알칼리 토금속의 다중층(예를 들어, Ba의 다중층, 또는 Ba 층에 후속하는 Sr 층),
- 하나 이상의 동일하거나 상이한 알칼리 토금속층, 및 하나 이상의 알칼리 토금속층 상의 또는 바로 위의 하나 이상의 동일하거나 상이한 산화물층,
- 알칼리 토금속을 포함하는 하나 이상의 산화물 층(예를 들어, BaO 또는 BaXSiYOZ),
- 하나 이상의 제1 알칼리 토금속층, 하나 이상의 제1 알칼리 토금속층 상의 또는 바로 위의 하나 이상의 산화물층, 및 하나 이상의 제1 알칼리 토금속층에 대향하는 하나 이상의 산화물 층상의 또는 바로 위의 하나 이상의 제2 알칼리 토금속층을 포함하는, 알칼리 토금속-산화물-알칼리 토금속 구조, 또는
- 알칼리 토금속을 포함하는 하나 이상의 산화질화물 층(예를 들어, BaOXNY)
일 수 있다.
한 예시적 실시형태에서, 중간층(48)은 BaXSiYOY이다. 한 실시형태에서, 중간층(48)은 두께가 2 Å 및 15 Å을 포함하는 2 Å 내지 15 Å 범위이다. 특히, 중간층(48)은 예를 들어, 중간층(22)과 관련하여 상기 설명된 임의의 건식 또는 습식 화학 공정을 이용하여 형성될 수 있다.
알칼리 토금속을 포함하는 게이트 스택(44), 예를 들어 알칼리 토금속을 포함하는 중간층(48)의 결과로서, DMOSFET(32)의 채널 이동도는 DMOSFET(32)의 문턱 전압을 상당히 낮추지 않고도 종래의 SiC DMOSFET(예를 들어, 중간층(48)이 없는 것을 제외하고는 동일한 SiC DMOSFET)의 채널 이동도 보다 상당히 더 크다. 한 실시형태에서, DMOSFET(32)의 채널 이동도는 알칼리 토금속을 포함하는 중간층(48)이 없는 것을 제외하고는 동일한 DMOSFET의 채널 이동도 보다 적어도 2.5배 더 크다. 다른 실시형태에서, DMOSFET(32)의 채널 이동도는 3 V 초과의 제어 전압에 대해 적어도 50 cm2V-1s-1이다. 다른 실시형태에서, DMOSFET(32)의 채널 이동도는 2.5 V 초과의 제어 전압에 대해 적어도 40 cm2V-1s-1이다. 다른 실시형태에서, DMOSFET(32)의 채널 이동도는 4 V 초과의 제어 전압에 대해 적어도 60 cm2V-1s-1이다. 다른 실시형태에서, DMOSFET(32)의 채널 이동도는 2.5 V 초과의 제어 전압에 대해 40 및 75 cm2V-1s-1을 포함하는 40-75 cm2V-1s-1 범위이다. 다른 실시형태에서, DMOSFET(32)의 채널 이동도는 3 V 초과의 제어 전압에 대해 50 및 75 cm2V-1s-1을 포함하는 50-75 cm2V-1s-1 범위이다. 또 다른 실시형태에서, DMOSFET(32)의 채널 이동도는 3 V 및 15 V를 포함하는 3 V 내지 15 V 범위의 제어 전압에 대해 적어도 50 cm2V-1s-1이다. 유사하게, 다른 실시형태에서, DMOSFET(32)의 채널 이동도는 2.5 V 및 15 V를 포함하는 2.5 V 내지 15 V 범위의 제어 전압에 대해 적어도 40 cm2V-1s-1, 4 V 및 15 V를 포함하는 4 V 내지 15 V 범위의 제어 전압에 대해 적어도 60 cm2V-1s-1, 2.5 V 및 15 V를 포함하는 2.5 V 내지 15 V 범위의 제어 전압에 대해 40 및 75 cm2V-1s-1을 포함하는 40-75 cm2V-1s-1 범위, 및 3 V 및 15 V를 포함하는 3 V 내지 15 V 범위의 제어 전압에 대해 50 및 75 cm2V-1s-1을 포함하는 50-75 cm2V-1s-1 범위이다.
게이트 산화물(50)은 바람직하게는 SiO2이지만, 이제 제한되지 않는다. 예를 들어,게이트 산화물(50)은 이와 달리 Al2O3, HfO 또는 유사한 유전체 재료로 형성될 수 있다. 게이트 산화물(50)의 두께는 특정 구현에 따라 변화할 수 있다. 한 예로서, 게이트 산화물(50)의 두께는 300 Å 및 1000 Å를 포함하는 300 Å 내지 1000 Å 범위이다. 게이트 콘택(52)은 바람직하게는 폴리실리콘이지만, 이에 제한되지 않는다. 게이트 콘택(52)은 이와 달리, 예를 들어 Al과 같은 금속으로 형성될 수 있다. 마지막으로, DMOSFET(32)은 예시된 바와 같이 소스 영역 상에 형성된 금속 소스 콘택(54)을 포함한다. 유사하게, 드리프트 층(36)에 대향하는 드레인 영역 표면상에 금속 드레인 콘택(56)을 형성하여 DMOSFET(32)을 위한 드레인 콘택을 제공한다.
도 6은 본 발명의 다른 실시형태에 따른 IGBT(58)를 예시한다. 예시된 바와 같이, IGBT(58)는 바람직하게는 4H-SiC인 SiC 기판(60)을 포함한다. 이 실시형태에서, SiC 기판(60)은 저농도 도핑 n-형 드리프트 층(62) 및 고농도 도핑 p-형 주입 층(injector layer)(64)을 포함한다. 주입 층(64)은 본 출원에서 또한 IGBT(58)의 콜렉터 영역으로도 지칭될 수 있다. IGBT(58)는 또한 p-형 웰(68)에 형성된 n+ 소스 영역(66), 및 도시된 바와 같이 배치된 게이트 스택(70)을 포함한다. 게이트 스택(70)은 도시된 바와 같이 IGBT(58)의 채널 영역(72) 위에 형성된다. 게이트 스택(70)은 도 1의 게이트 스택(18)과 동일하다. 구체적으로, 게이트 스택(70)은 채널 영역(72) 위의 기판(60) 표면상의 또는 바로 위의 중간층(74), 기판(60)에 대향하는 중간층(74) 표면상의 또는 바로 위의 게이트 산화물(76), 및 중간층(74)에 대향하는 게이트 산화물(76) 표면상의 또는 바로 위의 게이트 콘택(78)을 포함한다.
중간층(74)은 알칼리 토금속을 포함한다. 알칼리 토금속은 바람직하게는 Ba 또는 Sr이다. 하지만, 다른 알칼리 토금속을 사용할 수 있다. 중간층(74)은 예를 들어:
- 알칼리 토금속층(예를 들어, Ba 또는 Sr 층),
- 동일하거나 상이한 알칼리 토금속의 다중층(예를 들어, Ba의 다중 층, 또는 Ba 층에 후속하는 Sr 층),
- 하나 이상의 동일하거나 상이한 알칼리 토금속층, 및 하나 이상의 알칼리 토금속층 상의 또는 바로 위의 하나 이상의 동일하거나 상이한 산화물층,
- 알칼리 토금속을 포함하는 하나 이상의 산화물 층(예를 들어, BaO 또는 BaXSiYOZ),
- 하나 이상의 제1 알칼리 토금속층, 하나 이상의 제1 알칼리 토금속층 상의 또는 바로 위의 하나 이상의 산화물층, 및 하나 이상의 제1 알칼리 토금속층에 대향하는 하나 이상의 산화물 층상의 또는 바로 위의 하나 이상의 제2 알칼리 토금속층을 포함하는, 알칼리 토금속-산화물-알칼리 토금속 구조, 또는
- 알칼리 토금속을 포함하는 하나 이상의 산화질화물 층(예를 들어, BaOXNY)
일 수 있다.
한 예시적 실시형태에서, 중간층(74)은 BaXSiYOY이다. 한 실시형태에서, 중간층(74)의 두께는 2 Å 및 15 Å을 포함하는 2 Å 내지 15 Å의 범위이다. 특히, 중간층(74)은 예를 들어, 중간층(22)과 관련하여 상기 설명된 임의의 건식 또는 습식 화학 공정을 이용하여 형성될 수 있다.
알칼리 토금속을 포함하는 게이트 스택(70), 예를 들어 알칼리 토금속을 포함하는 중간층(74)의 결과로서, IGBT(58)의 채널 이동도는 IGBT(58)의 문턱 전압을 상당히 낮추지 않고도 종래의 SiC IGBT(예를 들어, 중간층(74)이 없는 것을 제외하고는 동일한 SiC IGBT)의 채널 이동도 보다 상당히 더 크다. 한 실시형태에서, IGBT(58)의 채널 이동도는 알칼리 토금속을 포함하는 중간층(74)이 없는 것을 제외하고는 동일한 IGBT의 채널 이동도 보다 적어도 2.5배 더 크다. 다른 실시형태에서, IGBT(58)의 채널 이동도는 3 V 초과의 제어 전압에 대해 적어도 50 cm2V-1s-1이다. 다른 실시형태에서, IGBT(58)의 채널 이동도는 2.5 V 초과의 제어 전압에 대해 적어도 40 cm2V-1s-1이다. 다른 실시형태에서, IGBT(58)의 채널 이동도는 4 V 초과의 제어 전압에 대해 적어도 60 cm2V-1s-1이다. 다른 실시형태에서, IGBT(58)의 채널 이동도는 2.5 V 초과의 제어 전압에 대해 40 및 75 cm2V-1s-1을 포함하는 40-75 cm2V-1s-1 범위이다. 다른 실시형태에서, IGBT(58)의 채널 이동도는 3 V 초과의 제어 전압에 대해 50 및 75 cm2V-1s-1을 포함하는 50-75 cm2V-1s-1 범위이다. 또 다른 실시형태에서, IGBT(58)의 채널 이동도는 3 V 및 15 V를 포함하는 3 V 내지 15 V 범위의 제어 전압에 대해 적어도 50 cm2V-1s-1이다. 유사하게, 다른 실시형태에서, IGBT(58)의 채널 이동도는 2.5 V 및 15 V를 포함하는 2.5 V 내지 15 V 범위의 제어 전압에 대해 적어도 40 cm2V-1s-1, 4 V 및 15 V를 포함하는 4 V 내지 15 V 범위의 제어 전압에 대해 적어도 60 cm2V-1s-1, 2.5 V 및 15 V를 포함하는 2.5 V 내지 15 V 범위의 제어 전압에 대해 40 및 75 cm2V-1s-1을 포함하는 40-75 cm2V-1s-1 범위, 및 3 V 및 15 V를 포함하는 3 V 내지 15 V 범위의 제어 전압에 대해 50 및 75 cm2V-1s-1을 포함하는 50-75 cm2V-1s-1 범위이다.
게이트 산화물(76)은 바람직하게는 SiO2이지만, 이에 제한되지 않는다. 예를 들어, 게이트 산화물(76)은 이와 달리 Al2O3, HfO 또는 유사한 유전체 재료로 형성될 수 있다. 게이트 산화물(76)의 두께는 특정 구현에 따라 변화할 수 있다. 한 예로서, 게이트 산화물(76)의 두께는 300 Å 및 1000 Å을 포함하는 300 Å 내지 1000 Å 범위이다. 게이트 콘택(78)은 바람직하게는 폴리실리콘이지만, 이에 제한되지 않는다. 게이트 콘택(78)은 이와 달리, 예를 들어 Al과 같은 금속으로 형성될 수 있다. 마지막으로, IGBT(58)는 도시된 바와 같이 n+ 소스 영역(66) 위에 형성된 금속 에미터 콘택(80)을 포함한다. 유사하게, 드리프트 층(62)에 대향하는 주입 층(64) 표면상에 금속 콜렉터 콘택(82)이 형성되어 IGBT(58)를 위한 콜렉터 콘택이 제공된다.
도 7은 본 발명의 다른 실시형태에 따른 트랜치 또는 U-형태 MOSFET(84)을 예시한다. 예시된 바와 같이, MOSFET(84)은 바람직하게는 4H-SiC인 SiC 기판(86)을 포함한다. 이 실시형태에서, SiC 기판(86)은 고농도 도핑 n-형 층(88), 저농도 도핑 n-형 드리프트 층(90), p-형 웰(94), 및 p-형 웰(94) 내에 또는 상에 형성된 n+ 소스 영역(92)을 포함한다. 게이트 스택(96)은 n+ 소스 영역(92) 및 p-형 웰(94)을 통해 n-형 드리프트 층(90)의 표면까지 연장된 트랜치(98)에 형성된다. 게이트 스택(96)은 도시된 바와 같이 MOSFET(84)의 채널 영역(100) 위에 또는 이에 인접하여 형성된다. 게이트 스택(96)은 도 1의 게이트 스택(18)과 동일하다. 구체적으로, 게이트 스택(96)은, n-형 드리프트 층(90)의 표면 위 또는 바로 위, 트랜치(98)의 측벽 위 또는 바로 위, 및 채널 영역(100) 상의 또는 이에 인접한 n+ 소스 영역(92) 표면의 일부 위 또는 일부 바로 위의 중간층(102), 중간층(102) 표면상의 또는 바로 위의 게이트 산화물(104), 및 중간층(102)에 대향하는 게이트 산화물(104) 표면상의 또는 바로 위의 게이트 콘택(106)을 포함한다.
중간층(102)은 알칼리 토금속을 포함한다. 알칼리 토금속은 바람직하게는 Ba 또는 Sr이다. 하지만, 다른 알칼리 토금속을 사용할 수 있다. 중간층(102)은 예를 들어:
- 알칼리 토금속층(예를 들어, Ba 또는 Sr 층),
- 동일하거나 상이한 알칼리 토금속의 다중층(예를 들어, Ba의 다중 층, 또는 Ba 층에 후속하는 Sr 층),
- 하나 이상의 동일하거나 상이한 알칼리 토금속층, 및 하나 이상의 알칼리 토금속층 상의 또는 바로 위의 하나 이상의 동일하거나 상이한 산화물층,
- 알칼리 토금속을 포함하는 하나 이상의 산화물 층(예를 들어, BaO 또는 BaXSiYOZ),
- 하나 이상의 제1 알칼리 토금속층, 하나 이상의 제1 알칼리 토금속층 상의 또는 바로 위의 하나 이상의 산화물층, 및 하나 이상의 제1 알칼리 토금속층에 대향하는 하나 이상의 산화물 층상의 또는 바로 위의 하나 이상의 제2 알칼리 토금속층을 포함하는, 알칼리 토금속-산화물-알칼리 토금속 구조, 또는
- 알칼리 토금속을 포함하는 하나 이상의 산화질화물 층(예를 들어, BaOXNY)
일 수 있다.
한 예시적 실시형태에서, 중간층(102)은 BaXSiYOY이다. 한 실시형태에서, 중간층(102)의 두께는 2 Å 및 15 Å을 포함하는 2 Å 내지 15 Å의 범위이다. 특히, 중간층(102)은 예를 들어, 중간층(22)과 관련하여 상기 설명된 임의의 건식 또는 습식 화학 공정을 이용하여 형성될 수 있다.
알칼리 토금속을 포함하는 게이트 스택(96), 예를 들어 알칼리 토금속을 포함하는 중간층(102)의 결과로서, MOSFET(84)의 채널 이동도는 MOSFET(84)의 문턱 전압을 상당히 낮추지 않고도 종래의 SiC 트랜치 MOSFET(예를 들어, 중간층(102)이 없는 것을 제외하고는 동일한 SiC 트랜치 MOSFET)의 채널 이동도 보다 상당히 더 크다. 한 실시형태에서, MOSFET(84)의 채널 이동도는 알칼리 토금속을 포함하는 중간층(102)이 없는 것을 제외하고는 동일한 MOSFET의 채널 이동도 보다 적어도 2.5배 더 크다. 다른 실시형태에서, MOSFET(84)의 채널 이동도는 3 V 초과의 제어 전압에 대해 적어도 50 cm2V-1s-1이다. 다른 실시형태에서, MOSFET(84)의 채널 이동도는 2.5 V 초과의 제어 전압에 대해 적어도 40 cm2V-1s-1이다. 다른 실시형태에서, MOSFET(84)의 채널 이동도는 4 V 초과의 제어 전압에 대해 적어도 60 cm2V-1s-1이다. 다른 실시형태에서, MOSFET(84)의 채널 이동도는 2.5 V 초과의 제어 전압에 대해 40 및 75 cm2V-1s-1을 포함하는 40-75 cm2V-1s-1 범위이다. 다른 실시형태에서, MOSFET(84)의 채널 이동도는 3 V 초과의 제어 전압에 대해 50 및 75 cm2V-1s-1을 포함하는 50-75 cm2V-1s-1 범위이다. 또 다른 실시형태에서, MOSFET(84)의 채널 이동도는 3 V 및 15 V를 포함하는 3 V 내지 15 V 범위의 제어 전압에 대해 적어도 50 cm2V-1s-1이다. 유사하게, 다른 실시형태에서, MOSFET(84)의 채널 이동도는 2.5 V 및 15 V를 포함하는 2.5 V 내지 15 V 범위의 제어 전압에 대해 적어도 40 cm2V-1s-1, 4 V 및 15 V를 포함하는 4 V 내지 15 V 범위의 제어 전압에 대해 적어도 60 cm2V-1s-1, 2.5 V 및 15 V를 포함하는 2.5 V 내지 15 V 범위의 제어 전압에 대해 40 및 75 cm2V-1s-1을 포함하는 40-75 cm2V-1s-1 범위, 및 3 V 및 15 V를 포함하는 3 V 내지 15 V 범위의 제어 전압에 대해 50 및 75 cm2V-1s-1을 포함하는 50-75 cm2V-1s-1 범위이다.
게이트 산화물(104)은 바람직하게는 SiO2이지만, 이에 제한되지 않는다. 예를 들어, 게이트 산화물(104)은 이와 달리 Al2O3, HfO 또는 유사한 유전체 재료로 형성될 수 있다. 게이트 산화물(104)의 두께는 특정 구현에 따라 변화할 수 있다. 한 예로서, 게이트 산화물(104)의 두께는 300 Å 및 1000 Å을 포함하는 300 Å 내지 1000 Å 범위이다. 게이트 콘택(106)은 바람직하게는 폴리실리콘이지만, 이에 제한되지 않는다. 게이트 콘택(106)은 이와 달리, 예를 들어 Al과 같은 금속으로 형성될 수 있다. 마지막으로, MOSFET(84)는 도시된 바와 같이 n+ 소스 영역(92) 위에 형성된 금속 소스 콘택(108)을 포함한다. 유사하게, n-형 드리프트 층(90)에 대향하는 n-형 층(88)의 제2면상에 금속 드레인 콘택(110)이 형성되어 MOSFET(84)을 위한 드레인 콘택이 제공된다.
도 8은 본 발명의 다른 실시형태에 따른 반도체 소자의 패시베이션 구조(112)를 예시한다. 패시베이션 구조(112)는 기판(116)(이 특정 예에서는 n-형 드리프트 층임)의 표면상의 또는 바로 위의 중간층(114), 및 기판(116)에 대향하는 중간층(114) 표면상의 또는 바로 위의 유전체 층(118)을 포함한다. 이 특정 실시형태에서, 패시베이션 구조(112)는, 당업자에 의해 이해되는 바와 같이, 기판(116)상에 형성된 하나 이상의 반도체 소자에 대한 에지 종단(edge termination)을 제공하는 다수의 가드 링(guard rings)(120) 위에 형성된다. 하지만, 패시베이션 구조(112)는 이에 제한되지 않는다. 중간층(114)은 알칼리 토금속을 포함한다. 알칼리 토금속은 바람직하게는 Ba 또는 Sr이다. 하지만, 다른 알칼리 토금속을 사용할 수 있다. 중간층(114)은 예를 들어:
- 알칼리 토금속층(예를 들어, Ba 또는 Sr 층),
- 동일하거나 상이한 알칼리 토금속의 다중층(예를 들어, Ba의 다중 층, 또는 Ba 층에 후속하는 Sr 층),
- 하나 이상의 동일하거나 상이한 알칼리 토금속층, 및 하나 이상의 알칼리 토금속층 상의 또는 바로 위의 하나 이상의 동일하거나 상이한 산화물층,
- 알칼리 토금속을 포함하는 하나 이상의 산화물 층(예를 들어, BaO 또는 BaXSiYOZ),
- 하나 이상의 제1 알칼리 토금속층, 하나 이상의 제1 알칼리 토금속층 상의 또는 바로 위의 하나 이상의 산화물층, 및 하나 이상의 제1 알칼리 토금속층에 대향하는 하나 이상의 산화물 층상의 또는 바로 위의 하나 이상의 제2 알칼리 토금속층을 포함하는, 알칼리 토금속-산화물-알칼리 토금속 구조, 또는
- 알칼리 토금속을 포함하는 하나 이상의 산화질화물 층(예를 들어, BaOXNY)
일 수 있다.
한 예시적 실시형태에서, 중간층(114)은 BaXSiYOY이다. 특히, 중간층(114)은 예를 들어, 중간층(22)과 관련하여 상기 설명된 임의의 건식 또는 습식 화학 공정을 이용하여 형성될 수 있다. 알칼리 토금속을 포함하는 중간층(114)은 고품질 계면을 제공하며, 이는 결국 보다 적은 계면 전하 트래핑을 초래한다.
도 9는 본 발명의 다른 실시형태에 따른 도 1의 MOSFET(10)을 예시한다. 예시된 바와 같이, MOSFET(10)은 도 1의 MOSFET과 실질적으로 동일하다. 하지만, 이 실시형태에서, 중간층(22) 및 게이트 산화물(24)은 알칼리 토금속을 포함하는 게이트 산화물(122)로 대체된다. 이 실시형태에서, 알칼리 토금속은 게이트 산화물(122) 전체에 걸쳐 포함된다. 알칼리 토금속은 바람직하게는 Ba 또는 Sr이다. 하지만, 다른 알칼리 토금속을 사용할 수 있다. 한 예시적 실시형태에서, 게이트 산화물(122)은 BaO이다. 다른 예시적 실시형태에서, 게이트 산화물(122)은 BaXSiYOZ이다. 또 다른 실시형태에서, 게이트 산화물(122)은 알칼리 토금속을 포함하는 산화질화물일 수 있다. 특히, 알칼리 토금속을 포함하는 게이트 산화물(122)은, 예를 들어, 알칼리 토금속을 포함하는 산화물을 형성하기에 적합한, 중간층(22)과 관련하여 상기 설명된 임의의 건식 또는 습식 화학 공정을 이용하여 형성될 수 있다.
알칼리 토금속을 포함하는 게이트 스택(18), 예를 들어 알칼리 토금속을 포함하는 게이트 산화물(122)의 결과로서, MOSFET(10)의 채널 이동도는 MOSFET(10)의 문턱 전압을 상당히 낮추지 않고도 종래의 SiC MOSFET(예를 들어, 게이트 산화물에 알칼리 토금속이 없는 것을 제외하고는 동일한 SiC MOSFET)의 채널 이동도 보다 상당히 더 크다. 한 실시형태에서, MOSFET(10)의 채널 이동도는 알칼리 토금속을 포함하는 게이트 산화물(122)이 없는 것을 제외하고는 동일한 MOSFET의 채널 이동도 보다 적어도 2.5배 더 크다. 다른 실시형태에서, MOSFET(10)의 채널 이동도는 3 V 초과의 제어 전압에 대해 적어도 50 cm2V-1s-1이다. 다른 실시형태에서, MOSFET(10)의 채널 이동도는 2.5 V 초과의 제어 전압에 대해 적어도 40 cm2V-1s-1이다. 다른 실시형태에서, MOSFET(10)의 채널 이동도는 4 V 초과의 제어 전압에 대해 적어도 60 cm2V-1s-1이다. 다른 실시형태에서, MOSFET(10)의 채널 이동도는 2.5 V 초과의 제어 전압에 대해 40 및 75 cm2V-1s-1을 포함하는 40-75 cm2V-1s-1 범위이다. 다른 실시형태에서, MOSFET(10)의 채널 이동도는 3 V 초과의 제어 전압에 대해 50 및 75 cm2V-1s-1을 포함하는 50-75 cm2V-1s-1 범위이다. 또 다른 실시형태에서, MOSFET(10)의 채널 이동도는 3 V 및 15 V를 포함하는 3 V 내지 15 V 범위의 제어 전압에 대해 적어도 50 cm2V-1s-1이다. 유사하게, 다른 실시형태에서, MOSFET(10)의 채널 이동도는 2.5 V 및 15 V를 포함하는 2.5 V 내지 15 V 범위의 제어 전압에 대해 적어도 40 cm2V-1s-1, 4 V 및 15 V를 포함하는 4 V 내지 15 V 범위의 제어 전압에 대해 적어도 60 cm2V-1s-1, 2.5 V 및 15 V를 포함하는 2.5 V 내지 15 V 범위의 제어 전압에 대해 40 및 75 cm2V-1s-1을 포함하는 40-75 cm2V-1s-1 범위, 및 3 V 및 15 V를 포함하는 3 V 내지 15 V 범위의 제어 전압에 대해 50 및 75 cm2V-1s-1을 포함하는 50-75 cm2V-1s-1 범위이다.
도 10은 본 발명의 다른 실시형태에 따른 도 5의 DMOSFET(32)을 예시한다. 예시된 바와 같이, DMOSFET(32)은 도 5의 DMOSFET과 실질적으로 동일하다. 하지만, 이 실시형태에서, 중간층(48) 및 게이트 산화물(50)은 알칼리 토금속을 포함하는 게이트 산화물(124)로 대체된다. 이 실시형태에서, 알칼리 토금속은 게이트 산화물(124) 전체에 걸쳐 포함된다. 알칼리 토금속은 바람직하게는 Ba 또는 Sr이다. 하지만, 다른 알칼리 토금속을 사용할 수 있다. 한 예시적 실시형태에서, 게이트 산화물(124)은 BaO이다. 다른 예시적 실시형태에서, 게이트 산화물(124)은 BaXSiYOZ이다. 또 다른 실시형태에서, 게이트 산화물(124)은 알칼리 토금속을 포함하는 산화질화물일 수 있다. 특히, 알칼리 토금속을 포함하는 게이트 산화물(124)은, 예를 들어, 알칼리 토금속을 포함하는 산화물을 형성하기에 적합한, 중간층(22)과 관련하여 상기 설명된 임의의 건식 또는 습식 화학 공정을 이용하여 형성될 수 있다.
알칼리 토금속을 포함하는 게이트 스택(44), 예를 들어 알칼리 토금속을 포함하는 게이트 산화물(124)의 결과로서, DMOSFET(32)의 채널 이동도는 DMOSFET(32)의 문턱 전압을 상당히 낮추지 않고도 종래의 SiC DMOSFET(예를 들어, 게이트 산화물에 알칼리 토금속이 없는 것을 제외하고는 동일한 SiC DMOSFET)의 채널 이동도 보다 상당히 더 크다. 한 실시형태에서, DMOSFET(32)의 채널 이동도는 알칼리 토금속을 포함하는 게이트 산화물(124)이 없는 것을 제외하고는 동일한 DMOSFET의 채널 이동도 보다 적어도 2.5배 더 크다. 다른 실시형태에서, DMOSFET(32)의 채널 이동도는 3 V 초과의 제어 전압에 대해 적어도 50 cm2V-1s-1이다. 다른 실시형태에서, DMOSFET(32)의 채널 이동도는 2.5 V 초과의 제어 전압에 대해 적어도 40 cm2V-1s-1이다. 다른 실시형태에서, DMOSFET(32)의 채널 이동도는 4 V 초과의 제어 전압에 대해 적어도 60 cm2V-1s-1이다. 다른 실시형태에서, DMOSFET(32)의 채널 이동도는 2.5 V 초과의 제어 전압에 대해 40 및 75 cm2V-1s-1을 포함하는 40-75 cm2V-1s-1 범위이다. 다른 실시형태에서, DMOSFET(32)의 채널 이동도는 3 V 초과의 제어 전압에 대해 50 및 75 cm2V-1s-1을 포함하는 50-75 cm2V-1s-1 범위이다. 또 다른 실시형태에서, DMOSFET(32)의 채널 이동도는 3 V 및 15 V를 포함하는 3 V 내지 15 V 범위의 제어 전압에 대해 적어도 50 cm2V-1s-1이다. 유사하게, 다른 실시형태에서, DMOSFET(32)의 채널 이동도는 2.5 V 및 15 V를 포함하는 2.5 V 내지 15 V 범위의 제어 전압에 대해 적어도 40 cm2V-1s-1, 4 V 및 15 V를 포함하는 4 V 내지 15 V 범위의 제어 전압에 대해 적어도 60 cm2V-1s-1, 2.5 V 및 15 V를 포함하는 2.5 V 내지 15 V 범위의 제어 전압에 대해 40 및 75 cm2V-1s-1을 포함하는 40-75 cm2V-1s-1 범위, 및 3 V 및 15 V를 포함하는 3 V 내지 15 V 범위의 제어 전압에 대해 50 및 75 cm2V-1s-1을 포함하는 50-75 cm2V-1s-1 범위이다.
도 11은 본 발명의 다른 실시형태에 따른 도 6의 IGBT(58)을 예시한다. 예시된 바와 같이, IGBT(58)는 도 6의 IGBT와 실질적으로 동일하다. 하지만, 이 실시형태에서, 중간층(74) 및 게이트 산화물(76)은 알칼리 토금속을 포함하는 게이트 산화물(126)로 대체된다. 이 실시형태에서, 알칼리 토금속은 게이트 산화물(126) 전체에 걸쳐 포함된다. 알칼리 토금속은 바람직하게는 Ba 또는 Sr이다. 하지만, 다른 알칼리 토금속을 사용할 수 있다. 한 예시적 실시형태에서, 게이트 산화물(126)은 BaO이다. 다른 예시적 실시형태에서, 게이트 산화물(126)은 BaXSiYOZ이다. 또 다른 실시형태에서, 게이트 산화물(126)은 알칼리 토금속을 포함하는 산화질화물일 수 있다. 특히, 알칼리 토금속을 포함하는 게이트 산화물(126)은, 예를 들어, 알칼리 토금속을 포함하는 산화물을 형성하기에 적합한, 중간층(22)과 관련하여 상기 설명된 임의의 건식 또는 습식 화학 공정을 이용하여 형성될 수 있다.
알칼리 토금속을 포함하는 게이트 스택(70), 예를 들어 알칼리 토금속을 포함하는 게이트 산화물(126)의 결과로서, IGBT(58)의 채널 이동도는 IGBT(58)의 문턱 전압을 상당히 낮추지 않고도 종래의 SiC IGBT(예를 들어, 게이트 산화물에 알칼리 토금속이 없는 것을 제외하고는 동일한 SiC IGBT)의 채널 이동도 보다 상당히 더 크다. 한 실시형태에서, IGBT(58)의 채널 이동도는 알칼리 토금속을 포함하는 게이트 산화물(126)이 없는 것을 제외하고는 동일한 IGBT의 채널 이동도 보다 적어도 2.5배 더 크다. 다른 실시형태에서, IGBT(58)의 채널 이동도는 3 V 초과의 제어 전압에 대해 적어도 50 cm2V-1s-1이다. 다른 실시형태에서, IGBT(58)의 채널 이동도는 2.5 V 초과의 제어 전압에 대해 적어도 40 cm2V-1s-1이다. 다른 실시형태에서, IGBT(58)의 채널 이동도는 4 V 초과의 제어 전압에 대해 적어도 60 cm2V-1s-1이다. 다른 실시형태에서, IGBT(58)의 채널 이동도는 2.5 V 초과의 제어 전압에 대해 40 및 75 cm2V-1s-1을 포함하는 40-75 cm2V-1s-1 범위이다. 다른 실시형태에서, IGBT(58)의 채널 이동도는 3 V 초과의 제어 전압에 대해 50 및 75 cm2V-1s-1을 포함하는 50-75 cm2V-1s-1 범위이다. 또 다른 실시형태에서, IGBT(58)의 채널 이동도는 3 V 및 15 V를 포함하는 3 V 내지 15 V 범위의 제어 전압에 대해 적어도 50 cm2V-1s-1이다. 유사하게, 다른 실시형태에서, IGBT(58)의 채널 이동도는 2.5 V 및 15 V를 포함하는 2.5 V 내지 15 V 범위의 제어 전압에 대해 적어도 40 cm2V-1s-1, 4 V 및 15 V를 포함하는 4 V 내지 15 V 범위의 제어 전압에 대해 적어도 60 cm2V-1s-1, 2.5 V 및 15 V를 포함하는 2.5 V 내지 15 V 범위의 제어 전압에 대해 40 및 75 cm2V-1s-1을 포함하는 40-75 cm2V-1s-1 범위, 및 3 V 및 15 V를 포함하는 3 V 내지 15 V 범위의 제어 전압에 대해 50 및 75 cm2V-1s-1을 포함하는 50-75 cm2V-1s-1 범위이다.
도 12는 본 발명의 다른 실시형태에 따른 도 7의 트랜치 또는 U-형태 MOSFET(84)을 예시한다. 예시된 바와 같이, MOSFET(84)은 도 7의 MOSFET과 실질적으로 동일하다. 하지만, 이 실시형태에서, 중간층(102) 및 게이트 산화물(104)은 알칼리 토금속을 포함하는 게이트 산화물(128)로 대체된다. 이 실시형태에서, 알칼리 토금속은 게이트 산화물(128) 전체에 걸쳐 포함된다. 알칼리 토금속은 바람직하게는 Ba 또는 Sr이다. 하지만, 다른 알칼리 토금속을 사용할 수 있다. 한 예시적 실시형태에서, 게이트 산화물(128)은 BaO이다. 다른 예시적 실시형태에서, 게이트 산화물(128)은 BaXSiYOZ이다. 또 다른 실시형태에서, 게이트 산화물(128)은 알칼리 토금속을 포함하는 산화질화물일 수 있다. 특히, 알칼리 토금속을 포함하는 게이트 산화물(128)은, 예를 들어, 알칼리 토금속을 포함하는 산화물을 형성하기에 적합한, 중간층(22)과 관련하여 상기 설명된 임의의 건식 또는 습식 화학 공정을 이용하여 형성될 수 있다.
알칼리 토금속을 포함하는 게이트 스택(96), 예를 들어 알칼리 토금속을 포함하는 게이트 산화물(128)의 결과로서, MOSFET(84)의 채널 이동도는 MOSFET(84)의 문턱 전압을 상당히 낮추지 않고도 종래의 SiC 트랜치 MOSFET(예를 들어, 게이트 산화물에 알칼리 토금속이 없는 것을 제외하고는 동일한 SiC 트랜치 MOSFET)의 채널 이동도 보다 상당히 더 크다. 한 실시형태에서, MOSFET(84)의 채널 이동도는 알칼리 토금속을 포함하는 게이트 산화물(128)이 없는 것을 제외하고는 동일한 MOSFET의 채널 이동도 보다 적어도 2.5배 더 크다. 다른 실시형태에서, MOSFET(84)의 채널 이동도는 3 V 초과의 제어 전압에 대해 적어도 50 cm2V-1s-1이다. 다른 실시형태에서, MOSFET(84)의 채널 이동도는 2.5 V 초과의 제어 전압에 대해 적어도 40 cm2V-1s-1이다. 다른 실시형태에서, MOSFET(84)의 채널 이동도는 4 V 초과의 제어 전압에 대해 적어도 60 cm2V-1s-1이다. 다른 실시형태에서, MOSFET(84)의 채널 이동도는 2.5 V 초과의 제어 전압에 대해 40 및 75 cm2V-1s-1을 포함하는 40-75 cm2V-1s-1 범위이다. 다른 실시형태에서, MOSFET(84)의 채널 이동도는 3 V 초과의 제어 전압에 대해 50 및 75 cm2V-1s-1을 포함하는 50-75 cm2V-1s-1 범위이다. 또 다른 실시형태에서, MOSFET(84)의 채널 이동도는 3 V 및 15 V를 포함하는 3 V 내지 15 V 범위의 제어 전압에 대해 적어도 50 cm2V-1s-1이다. 유사하게, 다른 실시형태에서, MOSFET(84)의 채널 이동도는 2.5 V 및 15 V를 포함하는 2.5 V 내지 15 V 범위의 제어 전압에 대해 적어도 40 cm2V-1s-1, 4 V 및 15 V를 포함하는 4 V 내지 15 V 범위의 제어 전압에 대해 적어도 60 cm2V-1s-1, 2.5 V 및 15 V를 포함하는 2.5 V 내지 15 V 범위의 제어 전압에 대해 40 및 75 cm2V-1s-1을 포함하는 40-75 cm2V-1s-1 범위, 및 3 V 및 15 V를 포함하는 3 V 내지 15 V 범위의 제어 전압에 대해 50 및 75 cm2V-1s-1을 포함하는 50-75 cm2V-1s-1 범위이다.
도 13은 본 발명의 다른 실시형태에 따른 도 8의 패시베이션 구조(112)를 예시한다. 이 실시형태에서, 패시베이션 구조(112)는 중간층(114) 및 유전체 층(118)(도 8)을 포함하기보다는, 알칼리 토금속을 포함하는 유전체 층(130)을 포함한다. 알칼리 토금속은 바람직하게는 Ba 또는 Sr이다. 하지만, 다른 알칼리 토금속을 사용할 수 있다. 한 예시적 실시형태에서, 유전체 층(130)은 BaXSiYOY이다. 다른 실시형태에서, 유전체 층(130)은, 예를 들어 BaOXNY와 같은, 알칼리 토금속을 포함하는 산화질화물이다. 특히, 알칼리 토금속을 포함하는 유전체 층(130)은, 예를 들어, 알칼리 토금속을 포함하는 유전체 층을 형성하기에 적합한, 중간층(22)과 관련하여 상기 설명된 임의의 건식 또는 습식 화학 공정을 이용하여 형성될 수 있다. 알칼리 토금속을 포함하는 유전체 층(130)은 고품질 계면을 제공하며, 이는 결국 더 적은 계면 전하 트래핑을 초래한다.
도 14는 본 발명의 또 다른 실시형태에 따른 도 1의 MOSFET(10)을 예시한다. 예시된 바와 같이, MOSFET(10)은 도 1의 MOSFET과 실질적으로 동일하다. 하지만, 이 실시형태에서, 중간층(22) 및 게이트 산화물(24)은, 채널 영역(20) 위의 기판(12) 상의 또는 바로 위의 제1 알칼리 토금속(AEM) 풍부 층(132), 기판(12)에 대향하는 제1 AEM 풍부 층(132) 상의 또는 바로 위의 산화물 층(134), 및 제1 AEM 풍부 층(132)에 대향하는 산화물 층(134) 표면상의 제2 AEM 풍부 층(136)에 의해 형성된, 알칼리 토금속-산화물-알칼리 토금속 구조로 대체된다. AEM 풍부 층(132 및 136)은 바람직하게는 Ba 또는 Sr인 동일하거나 상이한 알칼리 토금속을 포함한다. 하지만, 다른 알칼리 토금속을 사용할 수 있다. AEM 풍부 층(132 및 136)은 각각, 예를 들어:
- 알칼리 토금속층(예를 들어, Ba 또는 Sr 층),
- 동일하거나 상이한 알칼리 토금속의 다중층(예를 들어, Ba의 다중 층, 또는 Ba 층에 후속하는 Sr 층),
- 하나 이상의 동일하거나 상이한 알칼리 토금속층, 및 하나 이상의 알칼리 토금속층 상의 또는 바로 위의 하나 이상의 동일하거나 상이한 산화물층,
- 알칼리 토금속을 포함하는 하나 이상의 산화물 층(예를 들어, BaO 또는 BaXSiYOZ), 또는
- 알칼리 토금속을 포함하는 하나 이상의 산화질화물 층(예를 들어, BaOXNY).
일 수 있다.
한 예시적 실시형태에서, 각각의 AEM 풍부 층(132 및 136)은 BaO이다. 다른 예시적 실시형태에서, 각각의 AEM 풍부 층(132 및 136)은 BaXSiYOZ이다. 특히, 제1 및 제2 AEM 풍부 층(132 및 136)은, 예를 들어, AEM 풍부 층(132 및 136)을 형성하기에 적합한, 중간층(22)과 관련하여 상기 설명된 임의의 건식 또는 습식 화학 공정을 이용하여 형성될 수 있다.
알칼리 토금속을 포함하는 게이트 스택(18), 예를 들어 제1 및 제2 AEM 층(132 및 136)을 포함하는 알칼리 토금속-산화물-알칼리 토금속 구조의 결과로서, MOSFET(10)의 채널 이동도는 MOSFET(10)의 문턱 전압을 상당히 낮추지 않고도 종래의 SiC MOSFET(예를 들어, 알칼리 토금속-산화물-알칼리 토금속 구조가 없는 것을 제외하고는 동일한 SiC MOSFET)의 채널 이동도 보다 상당히 더 크다. 한 실시형태에서, MOSFET(10)의 채널 이동도는 알칼리 토금속-산화물-알칼리 토금속 구조가 없는 것을 제외하고는 동일한 MOSFET의 채널 이동도 보다 적어도 2.5배 더 크다. 다른 실시형태에서, MOSFET(10)의 채널 이동도는 3 V 초과의 제어 전압에 대해 적어도 50 cm2V-1s-1이다. 다른 실시형태에서, MOSFET(10)의 채널 이동도는 2.5 V 초과의 제어 전압에 대해 적어도 40 cm2V-1s-1이다. 다른 실시형태에서, MOSFET(10)의 채널 이동도는 4 V 초과의 제어 전압에 대해 적어도 60 cm2V-1s-1이다. 다른 실시형태에서, MOSFET(10)의 채널 이동도는 2.5 V 초과의 제어 전압에 대해 40 및 75 cm2V-1s-1을 포함하는 40-75 cm2V-1s-1 범위이다. 다른 실시형태에서, MOSFET(10)의 채널 이동도는 3 V 초과의 제어 전압에 대해 50 및 75 cm2V-1s-1을 포함하는 50-75 cm2V-1s-1 범위이다. 또 다른 실시형태에서, MOSFET(10)의 채널 이동도는 3 V 및 15 V를 포함하는 3 V 내지 15 V 범위의 제어 전압에 대해 적어도 50 cm2V-1s-1이다. 유사하게, 다른 실시형태에서, MOSFET(10)의 채널 이동도는 2.5 V 및 15 V를 포함하는 2.5 V 내지 15 V 범위의 제어 전압에 대해 적어도 40 cm2V-1s-1, 4 V 및 15 V를 포함하는 4 V 내지 15 V 범위의 제어 전압에 대해 적어도 60 cm2V-1s-1, 2.5 V 및 15 V를 포함하는 2.5 V 내지 15 V 범위의 제어 전압에 대해 40 및 75 cm2V-1s-1을 포함하는 40-75 cm2V-1s-1 범위, 및 3 V 및 15 V를 포함하는 3 V 내지 15 V 범위의 제어 전압에 대해 50 및 75 cm2V-1s-1을 포함하는 50-75 cm2V-1s-1 범위이다.
도 15는 본 발명의 또 다른 실시형태에 따른 도 5의 DMOSFET(32)을 예시한다. 예시된 바와 같이, DMOSFET(32)은 도 5의 DMOSFET과 실질적으로 동일하다. 하지만, 이 실시형태에서, 중간층(48) 및 게이트 산화물(50)은, 채널 영역(46) 위의 기판(34) 상의 또는 바로 위의 제1 AEM 풍부 층(138), 기판(34)에 대향하는 제1 AEM 풍부 층(138) 상의 또는 바로 위의 산화물 층(140), 및 제1 AEM 풍부 층(138)에 대향하는 산화물 층(140) 표면상의 제2 AEM 풍부 층(142)에 의해 형성된, 알칼리 토금속-산화물-알칼리 토금속 구조로 대체된다. AEM 풍부 층(138 및 142)은 바람직하게는 Ba 또는 Sr인 동일하거나 상이한 알칼리 토금속을 포함한다. 하지만, 다른 알칼리 토금속을 사용할 수 있다. 각각의 AEM 풍부 층(138 및 142)은, 예를 들어:
- 알칼리 토금속층(예를 들어, Ba 또는 Sr 층),
- 동일하거나 상이한 알칼리 토금속의 다중층(예를 들어, Ba의 다중 층, 또는 Ba 층에 후속하는 Sr 층),
- 하나 이상의 동일하거나 상이한 알칼리 토금속층, 및 하나 이상의 알칼리 토금속층 상의 또는 바로 위의 하나 이상의 동일하거나 상이한 산화물층,
- 알칼리 토금속을 포함하는 하나 이상의 산화물 층(예를 들어, BaO 또는 BaXSiYOZ), 또는
- 알칼리 토금속을 포함하는 하나 이상의 산화질화물 층(예를 들어, BaOXNY).
일 수 있다.
한 예시적 실시형태에서, 각각의 AEM 풍부 층(138 및 142)은 BaO이다. 다른 예시적 실시형태에서, 각각의 AEM 풍부 층(138 및 142)은 BaXSiYOZ이다. 특히, 제1 및 제2 AEM 풍부 층(138 및 142)은, 예를 들어, AEM 풍부 층(138 및 142)을 형성하기에 적합한, 중간층(22)과 관련하여 상기 설명된 임의의 건식 또는 습식 화학 공정을 이용하여 형성될 수 있다.
알칼리 토금속을 포함하는 게이트 스택(44), 예를 들어 제1 및 제2 AEM 층(138 및 142)을 포함하는 알칼리 토금속-산화물-알칼리 토금속 구조의 결과로서, DMOSFET(32)의 채널 이동도는 DMOSFET(32)의 문턱 전압을 상당히 낮추지 않고도 종래의 SiC DMOSFET(예를 들어, 알칼리 토금속-산화물-알칼리 토금속 구조가 없는 것을 제외하고는 동일한 SiC DMOSFET)의 채널 이동도 보다 상당히 더 크다. 한 실시형태에서, DMOSFET(32)의 채널 이동도는 알칼리 토금속-산화물-알칼리 토금속 구조가 없는 것을 제외하고는 동일한 DMOSFET의 채널 이동도 보다 적어도 2.5배 더 크다. 다른 실시형태에서, DMOSFET(32)의 채널 이동도는 3 V 초과의 제어 전압에 대해 적어도 50 cm2V-1s-1이다. 다른 실시형태에서, DMOSFET(32)의 채널 이동도는 2.5 V 초과의 제어 전압에 대해 적어도 40 cm2V-1s-1이다. 다른 실시형태에서, DMOSFET(32)의 채널 이동도는 4 V 초과의 제어 전압에 대해 적어도 60 cm2V-1s-1이다. 다른 실시형태에서, DMOSFET(32)의 채널 이동도는 2.5 V 초과의 제어 전압에 대해 40 및 75 cm2V-1s-1을 포함하는 40-75 cm2V-1s-1 범위이다. 다른 실시형태에서, DMOSFET(32)의 채널 이동도는 3 V 초과의 제어 전압에 대해 50 및 75 cm2V-1s-1을 포함하는 50-75 cm2V-1s-1 범위이다. 또 다른 실시형태에서, DMOSFET(32)의 채널 이동도는 3 V 및 15 V를 포함하는 3 V 내지 15 V 범위의 제어 전압에 대해 적어도 50 cm2V-1s-1이다. 유사하게, 다른 실시형태에서, DMOSFET(32)의 채널 이동도는 2.5 V 및 15 V를 포함하는 2.5 V 내지 15 V 범위의 제어 전압에 대해 적어도 40 cm2V-1s-1, 4 V 및 15 V를 포함하는 4 V 내지 15 V 범위의 제어 전압에 대해 적어도 60 cm2V-1s-1, 2.5 V 및 15 V를 포함하는 2.5 V 내지 15 V 범위의 제어 전압에 대해 40 및 75 cm2V-1s-1을 포함하는 40-75 cm2V-1s-1 범위, 및 3 V 및 15 V를 포함하는 3 V 내지 15 V 범위의 제어 전압에 대해 50 및 75 cm2V-1s-1을 포함하는 50-75 cm2V-1s-1 범위이다.
도 16는 본 발명의 또 다른 실시형태에 따른 도 6의 IGBT(58)를 예시한다. 예시된 바와 같이, IGBT(58)는 도 6의 IGBT과 실질적으로 동일하다. 하지만, 이 실시형태에서, 중간층(74) 및 게이트 산화물(76)은, 채널 영역(72) 위의 기판(60) 상의 또는 바로 위의 제1 AEM 풍부 층(144), 기판(60)에 대향하는 제1 AEM 풍부 층(144) 상의 또는 바로 위의 산화물 층(146), 및 제1 AEM 풍부 층(144)에 대향하는 산화물 층(146) 표면상의 제2 AEM 풍부 층(148)에 의해 형성된, 알칼리 토금속-산화물-알칼리 토금속 구조로 대체된다. AEM 풍부 층(144 및 148)은 바람직하게는 Ba 또는 Sr인 동일하거나 상이한 알칼리 토금속을 포함한다. 하지만, 다른 알칼리 토금속을 사용할 수 있다. 각각의 AEM 풍부 층(144 및 148)은, 예를 들어:
- 알칼리 토금속층(예를 들어, Ba 또는 Sr 층),
- 동일하거나 상이한 알칼리 토금속의 다중층(예를 들어, Ba의 다중 층, 또는 Ba 층에 후속하는 Sr 층),
- 하나 이상의 동일하거나 상이한 알칼리 토금속층, 및 하나 이상의 알칼리 토금속층 상의 또는 바로 위의 하나 이상의 동일하거나 상이한 산화물층,
- 알칼리 토금속을 포함하는 하나 이상의 산화물 층(예를 들어, BaO 또는 BaXSiYOZ), 또는
- 알칼리 토금속을 포함하는 하나 이상의 산화질화물 층(예를 들어, BaOXNY).
일 수 있다.
한 예시적 실시형태에서, 각각의 AEM 풍부 층(144 및 148)은 BaO이다. 다른 예시적 실시형태에서, 각각의 AEM 풍부 층(144 및 148)은 BaXSiYOZ이다. 특히, 제1 및 제2 AEM 풍부 층(144 및 148)은, 예를 들어, AEM 풍부 층(144 및 148)을 형성하기에 적합한, 중간층(22)과 관련하여 상기 설명된 임의의 건식 또는 습식 화학 공정을 이용하여 형성될 수 있다.
알칼리 토금속을 포함하는 게이트 스택(70), 예를 들어 제1 및 제2 AEM 층(144 및 148)을 포함하는 알칼리 토금속-산화물-알칼리 토금속 구조의 결과로서, IGBT(58)의 채널 이동도는 IGBT(58)의 문턱 전압을 상당히 낮추지 않고도 종래의 SiC IGBT(예를 들어, 알칼리 토금속-산화물-알칼리 토금속 구조가 없는 것을 제외하고는 동일한 SiC IGBT)의 채널 이동도 보다 상당히 더 크다. 한 실시형태에서, IGBT(58)의 채널 이동도는 알칼리 토금속-산화물-알칼리 토금속 구조가 없는 것을 제외하고는 동일한 IGBT의 채널 이동도 보다 적어도 2.5배 더 크다. 다른 실시형태에서, IGBT(58)의 채널 이동도는 3 V 초과의 제어 전압에 대해 적어도 50 cm2V-1s-1이다. 다른 실시형태에서, IGBT(58)의 채널 이동도는 2.5 V 초과의 제어 전압에 대해 적어도 40 cm2V-1s-1이다. 다른 실시형태에서, IGBT(58)의 채널 이동도는 4 V 초과의 제어 전압에 대해 적어도 60 cm2V-1s-1이다. 다른 실시형태에서, IGBT(58)의 채널 이동도는 2.5 V 초과의 제어 전압에 대해 40 및 75 cm2V-1s-1을 포함하는 40-75 cm2V-1s-1 범위이다. 다른 실시형태에서, IGBT(58)의 채널 이동도는 3 V 초과의 제어 전압에 대해 50 및 75 cm2V-1s-1을 포함하는 50-75 cm2V-1s-1 범위이다. 또 다른 실시형태에서, IGBT(58)의 채널 이동도는 3 V 및 15 V를 포함하는 3 V 내지 15 V 범위의 제어 전압에 대해 적어도 50 cm2V-1s-1이다. 유사하게, 다른 실시형태에서, IGBT(58)의 채널 이동도는 2.5 V 및 15 V를 포함하는 2.5 V 내지 15 V 범위의 제어 전압에 대해 적어도 40 cm2V-1s-1, 4 V 및 15 V를 포함하는 4 V 내지 15 V 범위의 제어 전압에 대해 적어도 60 cm2V-1s-1, 2.5 V 및 15 V를 포함하는 2.5 V 내지 15 V 범위의 제어 전압에 대해 40 및 75 cm2V-1s-1을 포함하는 40-75 cm2V-1s-1 범위, 및 3 V 및 15 V를 포함하는 3 V 내지 15 V 범위의 제어 전압에 대해 50 및 75 cm2V-1s-1을 포함하는 50-75 cm2V-1s-1 범위이다.
도 17은 본 발명의 또 다른 실시형태에 따른 도 7의 트랜치 또는 U-형태 MOSFET(84)를 예시한다. 예시된 바와 같이, MOSFET(84)는 도 7의 MOSFET과 실질적으로 동일하다. 하지만, 이 실시형태에서, 중간층(102) 및 게이트 산화물(104)은, 트랜치(98) 내의 기판(86) 상의 또는 바로 위의 제1 AEM 풍부 층(150), 기판(86)에 대향하는 제1 AEM 풍부 층(150) 상의 또는 바로 위의 산화물 층(152), 및 제1 AEM 풍부 층(150)에 대향하는 산화물 층(152) 표면상의 제2 AEM 풍부 층(154)에 의해 형성된, 알칼리 토금속-산화물-알칼리 토금속 구조로 대체된다. AEM 풍부 층(150 및 154)은 바람직하게는 Ba 또는 Sr인 동일하거나 상이한 알칼리 토금속을 포함한다. 하지만, 다른 알칼리 토금속을 사용할 수 있다. 각각의 AEM 풍부 층(150 및 154)은, 예를 들어:
- 알칼리 토금속층(예를 들어, Ba 또는 Sr 층),
- 동일하거나 상이한 알칼리 토금속의 다중층(예를 들어, Ba의 다중 층, 또는 Ba 층에 후속하는 Sr 층),
- 하나 이상의 동일하거나 상이한 알칼리 토금속층, 및 하나 이상의 알칼리 토금속층 상의 또는 바로 위의 하나 이상의 동일하거나 상이한 산화물층,
- 알칼리 토금속을 포함하는 하나 이상의 산화물 층(예를 들어, BaO 또는 BaXSiYOZ), 또는
- 알칼리 토금속을 포함하는 하나 이상의 산화질화물 층(예를 들어, BaOXNY).
일 수 있다.
한 예시적 실시형태에서, 각각의 AEM 풍부 층(150 및 154)은 BaO이다. 다른 예시적 실시형태에서, 각각의 AEM 풍부 층(150 및 154)은 BaXSiYOZ이다. 특히, 제1 및 제2 AEM 풍부 층(150 및 154)은, 예를 들어, AEM 풍부 층(150 및 154)을 형성하기에 적합한, 중간층(22)과 관련하여 상기 설명된 임의의 건식 또는 습식 화학 공정을 이용하여 형성될 수 있다.
알칼리 토금속을 포함하는 게이트 스택(96), 예를 들어 제1 및 제2 AEM 층(150 및 154)을 포함하는 알칼리 토금속-산화물-알칼리 토금속 구조의 결과로서, MOSFET(84)의 채널 이동도는 MOSFET(84)의 문턱 전압을 상당히 낮추지 않고도 종래의 SiC 트랜치 MOSFET(예를 들어, 알칼리 토금속-산화물-알칼리 토금속 구조가 없는 것을 제외하고는 동일한 SiC 트랜치 MOSFET)의 채널 이동도 보다 상당히 더 크다. 한 실시형태에서, MOSFET(84)의 채널 이동도는 알칼리 토금속-산화물-알칼리 토금속 구조가 없는 것을 제외하고는 동일한 MOSFET의 채널 이동도 보다 적어도 2.5배 더 크다. 다른 실시형태에서, MOSFET(84)의 채널 이동도는 3 V 초과의 제어 전압에 대해 적어도 50 cm2V-1s-1이다. 다른 실시형태에서, MOSFET(84)의 채널 이동도는 2.5 V 초과의 제어 전압에 대해 적어도 40 cm2V-1s-1이다. 다른 실시형태에서, MOSFET(84)의 채널 이동도는 4 V 초과의 제어 전압에 대해 적어도 60 cm2V-1s-1이다. 다른 실시형태에서, MOSFET(84)의 채널 이동도는 2.5 V 초과의 제어 전압에 대해 40 및 75 cm2V-1s-1을 포함하는 40-75 cm2V-1s-1 범위이다. 다른 실시형태에서, MOSFET(84)의 채널 이동도는 3 V 초과의 제어 전압에 대해 50 및 75 cm2V-1s-1을 포함하는 50-75 cm2V-1s-1 범위이다. 또 다른 실시형태에서, MOSFET(84)의 채널 이동도는 3 V 및 15 V를 포함하는 3 V 내지 15 V 범위의 제어 전압에 대해 적어도 50 cm2V-1s-1이다. 유사하게, 다른 실시형태에서, MOSFET(84)의 채널 이동도는 2.5 V 및 15 V를 포함하는 2.5 V 내지 15 V 범위의 제어 전압에 대해 적어도 40 cm2V-1s-1, 4 V 및 15 V를 포함하는 4 V 내지 15 V 범위의 제어 전압에 대해 적어도 60 cm2V-1s-1, 2.5 V 및 15 V를 포함하는 2.5 V 내지 15 V 범위의 제어 전압에 대해 40 및 75 cm2V-1s-1을 포함하는 40-75 cm2V-1s-1 범위, 및 3 V 및 15 V를 포함하는 3 V 내지 15 V 범위의 제어 전압에 대해 50 및 75 cm2V-1s-1을 포함하는 50-75 cm2V-1s-1 범위이다.
도 18은 본 발명의 또 다른 실시형태에 따른 도 8의 패시베이션 구조(112)를 예시한다. 이 실시예에서, 패시베이션 구조(112)는 중간층(114) 및 유전체 층(118)(도 8)을 포함하기보다는, 기판(116) 상의 또는 바로 위의 제1 AEM 풍부 층(156), 기판(116)에 대향하는 제1 AEM 풍부 층(156) 상의 또는 바로 위의 산화물 층(158), 및 제1 AEM 풍부 층(156)에 대향하는 산화물 층(158) 표면상의 제2 AEM 풍부 층(160)에 의해 형성된, 알칼리 토금속-산화물-알칼리 토금속 구조를 포함한다. AEM 풍부 층(156 및 160)은 바람직하게는 Ba 또는 Sr인 동일하거나 상이한 알칼리 토금속을 포함한다. 하지만, 다른 알칼리 토금속을 사용할 수 있다. 각각의 AEM 풍부 층(156 및 160)은, 예를 들어:
- 알칼리 토금속층(예를 들어, Ba 또는 Sr 층),
- 동일하거나 상이한 알칼리 토금속의 다중층(예를 들어, Ba의 다중 층, 또는 Ba 층에 후속하는 Sr 층),
- 하나 이상의 동일하거나 상이한 알칼리 토금속층, 및 하나 이상의 알칼리 토금속층 상의 또는 바로 위의 하나 이상의 동일하거나 상이한 산화물층,
- 알칼리 토금속을 포함하는 하나 이상의 산화물 층(예를 들어, BaO 또는 BaXSiYOZ), 또는
- 알칼리 토금속을 포함하는 하나 이상의 산화질화물 층(예를 들어, BaOXNY).
일 수 있다.
한 예시적 실시형태에서, 각각의 AEM 풍부 층(156 및 160)은 BaO이다. 다른 예시적 실시형태에서, 각각의 AEM 풍부 층(156 및 160)은 BaXSiYOZ이다. 특히, 제1 및 제2 AEM 풍부 층(156 및 160)은, 예를 들어, AEM 풍부 층(156 및 160)을 형성하기에 적합한, 중간층(22)과 관련하여 상기 설명된 임의의 건식 또는 습식 화학 공정을 이용하여 형성될 수 있다. 알칼리 토금속을 포함하는 패시베이션 구조(112)는 고품질 계면을 제공하며, 이는 결국 더 적은 계면 전하 트래핑을 초래한다.
본 출원에 설명된 개념은 본 발명의 사상 또는 범위로부터 벗어남이 없이 변형을 위한 실질적인 기회를 허용한다. 예를 들어, 본 출원에 구체적으로 예시 및 설명된 반도체 소자는 예시적이다. 당업자는 예시된 반도체 소자뿐만 아니라, 개시된 게이트 또는 제어 콘택(control contact), 스택이 적용될 수 있는 다른 종류의 반도체 소자에 대한 다수의 변형을 인지할 것이다. 상기 변형 및 추가의 반도체 소자는 본 발명의 범위 이내인 것으로 간주된다. 다른 예로서, 본 출원에 예시된 특정 소자는 n-채널 소자이지만, 본 출원에 설명된 개념은 p-채널 소자에도 동일하게 적용될 수 있다. 개시된 게이트 또는 제어 콘택, 스택은 또한 유사한 p-채널 소자(예를 들어, p-채널 MOSFET 또는 p-채널 IGBT)와 함께 사용될 수 있다. 마지막 예로서, 본 발명은 SiC 기판의 사용에 초점을 맞췄지만, 다른 종류의 기판을 사용할 수 있다.
당업자는 본 발명의 바람직한 실시형태에 대한 개선사항 및 변경을 이해할 것이다. 상기의 모든 개선사항 및 변경은 본 출원에 개시된 개념 및 후속하는 청구항의 범위 이내인 것으로 간주된다.

Claims (29)

  1. 반도체 소자의 제조 방법으로서,
    채널 영역을 포함하는 실리콘 카바이드 기판을 제공하는 단계; 및
    상기 채널 영역 위의 상기 실리콘 카바이드 기판 상에 게이트 스택을 제공하는 단계 - 상기 게이트 스택은 제1 알칼리 토금속 층, 상기 제1 알칼리 토금속 층 위의 아몰포스 와이드 밴드갭(amorphous wide bandgap) 유전체 층, 및 상기 아몰포스 와이드 밴드갭 유전체 층 위의 제2 알칼리 토금속 층을 포함함 -
    를 포함하며;
    상기 채널 영역 위의 상기 실리콘 카바이드 기판 상에 게이트 스택을 제공하는 단계는 습식 화학법을 이용하여 상기 채널 영역 위의 상기 실리콘 카바이드 기판 상에 직접 상기 제1 알칼리 토금속 층을 제공하는 단계를 포함하고, 상기 제1 알칼리 토금속 층은 상기 실리콘 카바이드 기판과 상기 아몰포스 와이드 밴드갭 유전체 층 사이에 존재하여 상기 반도체 소자의 채널 이동도를 향상시키는
    반도체 소자의 제조 방법.
  2. 제1항에 있어서,
    상기 제1 알칼리 토금속 층과 상기 제2 알칼리 토금속 층 중 하나의 층은 바륨(Ba)인, 반도체 소자의 제조 방법.
  3. 제1항에 있어서,
    상기 제1 알칼리 토금속 층과 상기 제2 알칼리 토금속 층 중 하나의 층은 스트론튬(Sr)인, 반도체 소자의 제조 방법.
  4. 제1항에 있어서,
    상기 제1 알칼리 토금속 층과 상기 제2 알칼리 토금속 층 중 하나의 층은 알칼리 토금속을 포함하는 산화물인, 반도체 소자의 제조 방법.
  5. 제4항에 있어서,
    상기 알칼리 토금속을 포함하는 산화물은 산화 바륨인, 반도체 소자의 제조 방법.
  6. 제4항에 있어서,
    상기 알칼리 토금속을 포함하는 산화물은 BaXSiYOZ인, 반도체 소자의 제조 방법.
  7. 제1항에 있어서,
    상기 제1 알칼리 토금속 층은 상기 알칼리 토금속을 포함하는 산화질화물(oxynitride)인, 반도체 소자의 제조 방법.
  8. 제7항에 있어서,
    상기 산화질화물은 BaOXNY인, 반도체 소자의 제조 방법.
  9. 상기 제1항에 있어서,
    습식 화학법을 이용하여 상기 채널 영역 위의 상기 실리콘 카바이드 기판 상에 상기 제1 알칼리 토금속 층을 제공하는 단계는:
    알칼리 토금속을 포함하는 유체를 포함하는 풀(pool)에 상기 실리콘 카바이드 기판을 침지(immersing)하는 단계; 및
    상기 제1 알칼리 토금속 층이 상기 실리콘 카바이드 기판 상에 제공되도록 산화 환경에서 상기 풀을 배수(draining)시키는 단계
    를 포함하는, 반도체 소자의 제조 방법.
  10. 삭제
  11. 삭제
  12. 제1항에 있어서,
    상기 아몰포스 와이드 밴드갭 유전체 층은 이산화 실리콘(SiO2), 산화 알루미늄(Al2O3) 및 산화 하프늄(HfO)을 포함하는 그룹 중 하나로 형성된, 반도체 소자의 제조 방법.
  13. 제1항에 있어서,
    상기 실리콘 카바이드 기판은 4H 실리콘 카바이드(SiC) 기판, 6H SiC 기판, 3C SiC 기판 및 15R SiC 기판을 포함하는 그룹 중 하나인, 반도체 소자의 제조 방법.
  14. 제1항에 있어서,
    상기 반도체 소자는 수평형 MOSFET(lateral Metal-Oxide-Semiconductor Field Effect Transistor)이며,
    상기 방법은:
    상기 실리콘 카바이드 기판 내에 형성된 소스 영역을 제공하는 단계; 및
    상기 실리콘 카바이드 기판 내에 형성된 드레인 영역을 제공하는 단계
    를 더 포함하며;
    상기 게이트 스택을 제공하는 단계는 상기 소스 영역과 상기 드레인 영역 사이의 상기 실리콘 카바이드 기판 상에 상기 게이트 스택을 제공하는 단계를 포함하는, 반도체 소자의 제조 방법.
  15. 제14항에 있어서,
    상기 실리콘 카바이드 기판은 4H 실리콘 카바이드(SiC) 기판, 6H SiC 기판, 3C SiC 기판 및 15R SiC 기판으로 구성된 그룹 중 하나인, 반도체 소자의 제조 방법.
  16. 제1항에 있어서,
    상기 반도체 소자는 수직형 MOSFET(vertical Metal-Oxide-Semiconductor Field Effect Transistor)이며,
    상기 방법은:
    상기 실리콘 카바이드 기판 내에 형성된 제1 도전형의 웰을 제공하는 단계 - 상기 실리콘 카바이드 기판은 제2 도전형임 -;
    상기 실리콘 카바이드 기판 내에 형성된 제2 도전형의 소스 영역을 제공하는 단계 - 상기 게이트 스택은 상기 실리콘 카바이드 기판 상에 존재하고 상기 웰 및 상기 소스 영역의 적어도 일부 위에 연장됨 -; 및
    상기 게이트 스택에 대향하는 상기 실리콘 카바이드 기판 상에 드레인 콘택을 제공하는 단계
    를 더 포함하는, 반도체 소자의 제조 방법.
  17. 제16항에 있어서,
    상기 실리콘 카바이드 기판은 4H 실리콘 카바이드(SiC) 기판, 6H SiC 기판, 3C SiC 기판 및 15R SiC 기판을 포함하는 그룹 중 하나인, 반도체 소자의 제조 방법.
  18. 제1항에 있어서,
    상기 반도체 소자는 IGBT(Insulated Gate Bipolar Transistor)이고,
    상기 방법은:
    상기 실리콘 카바이드 기판 내에 형성된 에미터 영역을 제공하는 단계 - 상기 게이트 스택은 상기 실리콘 카바이드 기판 상에 존재하고 상기 에미터 영역의 적어도 일부 위에 연장됨 -; 및
    상기 게이트 스택에 대향하는 상기 실리콘 카바이드 기판 상에 콜렉터 콘택(collector contact)을 제공하는 단계
    를 더 포함하는, 반도체 소자의 제조 방법.
  19. 제18항에 있어서,
    상기 실리콘 카바이드 기판은 4H 실리콘 카바이드(SiC) 기판, 6H SiC 기판, 3C SiC 기판 및 15R SiC 기판으로 구성된 그룹 중 하나인, 반도체 소자의 제조 방법.
  20. 제1항에 있어서,
    상기 반도체 소자는 트랜치 전계 효과 트랜지스터이고,
    상기 실리콘 카바이드 기판은:
    제1 도전형의 제1층;
    상기 제1 도전형의 제1층 상에 있는 제1 도전형의 드리프트 층;
    상기 제1층에 대향하는 상기 드리프트 층 상에 있는 제2 도전형의 웰;
    상기 웰 내의 또는 상기 웰 상의 제1 도전형의 소스 영역;
    상기 웰에 대향하는 상기 소스 영역 상의 소스 콘택;
    상기 드리프트 층에 대향하는 상기 제1층 상의 드레인 콘택; 및
    상기 소스 영역으로부터 상기 웰을 통해 상기 드리프트 층까지 연장된 트랜치 - 상기 게이트 스택은 상기 트랜치 내에 형성됨 -
    를 포함하는, 반도체 소자의 제조 방법.
  21. 제20항에 있어서,
    상기 실리콘 카바이드 기판은 4H 실리콘 카바이드(SiC) 기판, 6H SiC 기판, 3C SiC 기판 및 15R SiC 기판을 포함하는 그룹 중 하나인, 반도체 소자의 제조 방법.
  22. 제1항에 있어서,
    습식 화학법을 이용하여 상기 채널 영역 위의 상기 실리콘 카바이드 기판 상에 상기 제1 알칼리 토금속 층을 제공하는 단계는:
    알칼리 토금속을 포함하는 유체에 상기 실리콘 카바이드 기판을 딥핑(dipping)하는 단계; 및
    상기 제1 알칼리 토금속 층이 상기 실리콘 카바이드 기판 상에 제공되도록 상기 실리콘 카바이드 기판을 건조시키는 단계
    를 포함하는, 반도체 소자의 제조 방법.
  23. 제1항에 있어서,
    습식 화학법을 이용하여 상기 채널 영역 위의 상기 실리콘 카바이드 기판 상에 상기 제1 알칼리 토금속 층을 제공하는 단계는:
    알칼리 토금속을 포함하는 유체에 상기 실리콘 카바이드 기판을 딥핑하는 단계;
    상기 알칼리 토금속을 포함하는 잔류물이 상기 실리콘 카바이드 기판 상에 제공되도록 상기 실리콘 카바이드 기판을 건조시키는 단계; 및
    상기 잔류물을 산화시켜 상기 제1 알칼리 토금속 층을 제공하는 단계
    를 포함하는, 반도체 소자의 제조 방법.
  24. 제1항에 있어서,
    습식 화학법을 이용하여 상기 채널 영역 위의 상기 실리콘 카바이드 기판 상에 상기 제1 알칼리 토금속 층을 제공하는 단계는:
    알칼리 토금속을 포함하는 유체를 상기 실리콘 카바이드 기판 상에 스피닝(spinning)하는 단계; 및
    상기 제1 알칼리 토금속 층이 상기 실리콘 카바이드 기판 상에 제공되도록 상기 실리콘 카바이드 기판을 건조시키는 단계
    를 포함하는, 반도체 소자의 제조 방법.
  25. 제1항에 있어서,
    습식 화학법을 이용하여 상기 채널 영역 위의 상기 실리콘 카바이드 기판 상에 상기 제1 알칼리 토금속 층을 제공하는 단계는:
    알칼리 토금속을 포함하는 유체를 상기 실리콘 카바이드 기판 상에 스피닝하는 단계;
    상기 알칼리 토금속을 포함하는 잔류물이 상기 실리콘 카바이드 기판 상에 제공되도록 상기 실리콘 카바이드 기판을 건조시키는 단계; 및
    상기 잔류물을 산화시켜 상기 제1 알칼리 토금속 층을 제공하는 단계
    를 포함하는, 반도체 소자의 제조 방법.
  26. 제1항에 있어서,
    습식 화학법을 이용하여 상기 채널 영역 위의 상기 실리콘 카바이드 기판 상에 상기 제1 알칼리 토금속 층을 제공하는 단계는:
    알칼리 토금속을 포함하는 유체를 포함하는 풀에 상기 실리콘 카바이드 기판을 침지하는 단계; 및
    상기 제1 알칼리 토금속 층이 상기 실리콘 카바이드 기판 상에 제공되도록 산소-풍부 환경에서 상기 풀을 배수시키는 단계
    를 포함하는, 반도체 소자의 제조 방법.
  27. 제1항에 있어서,
    습식 화학법을 이용하여 상기 채널 영역 위의 상기 실리콘 카바이드 기판 상에 상기 제1 알칼리 토금속 층을 제공하는 단계는 상기 실리콘 카바이드 기판 상의 산화물을 통해 알칼리 토금속을 포함하는 유체를 버블링(bubbling)하는 단계를 포함하는, 반도체 소자의 제조 방법.
  28. 제1항에 있어서,
    습식 화학법을 이용하여 상기 채널 영역 위의 상기 실리콘 카바이드 기판 상에 상기 제1 알칼리 토금속 층을 제공하는 단계는 알칼리 토금속을 포함하는 유체를 온도 제어된 환경에서 상기 실리콘 카바이드 기판 상에 기상 증착(vapor phase deposition)하는 단계를 포함하는, 반도체 소자의 제조 방법.
  29. 제1항에 있어서,
    습식 화학법을 이용하여 상기 채널 영역 위의 상기 실리콘 카바이드 기판 상에 상기 제1 알칼리 토금속 층을 제공하는 단계는 알칼리 토금속을 포함하는 유체를 상기 실리콘 카바이드 기판 상에 분무하는 단계를 포함하는, 반도체 소자의 제조 방법.
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