KR102505057B1 - 반도체 전력 디바이스를 위한 하이브리드 게이트 유전체 - Google Patents

반도체 전력 디바이스를 위한 하이브리드 게이트 유전체 Download PDF

Info

Publication number
KR102505057B1
KR102505057B1 KR1020177033519A KR20177033519A KR102505057B1 KR 102505057 B1 KR102505057 B1 KR 102505057B1 KR 1020177033519 A KR1020177033519 A KR 1020177033519A KR 20177033519 A KR20177033519 A KR 20177033519A KR 102505057 B1 KR102505057 B1 KR 102505057B1
Authority
KR
South Korea
Prior art keywords
dielectric
layer
sic
hybrid
gate
Prior art date
Application number
KR1020177033519A
Other languages
English (en)
Other versions
KR20180000722A (ko
Inventor
살만 아크람
벤카트 아난산
Original Assignee
페어차일드 세미컨덕터 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 페어차일드 세미컨덕터 코포레이션 filed Critical 페어차일드 세미컨덕터 코포레이션
Publication of KR20180000722A publication Critical patent/KR20180000722A/ko
Application granted granted Critical
Publication of KR102505057B1 publication Critical patent/KR102505057B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/511—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
    • H01L29/513—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures the variation being perpendicular to the channel plane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/24—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only semiconductor materials not provided for in groups H01L29/16, H01L29/18, H01L29/20, H01L29/22
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02167—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon carbide not containing oxygen, e.g. SiC, SiC:H or silicon carbonitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
    • H01L21/048—Making electrodes
    • H01L21/049—Conductor-insulator-semiconductor electrodes, e.g. MIS contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1608—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
    • H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Junction Field-Effect Transistors (AREA)

Abstract

일반적인 태양에서, 전력 반도체 디바이스는 탄화규소(SiC) 기판, 및 SiC 기판 상에 배치되는 SiC 에피-층을 포함할 수 있다. 디바이스는 SiC 에피-층 내에 배치되는 웰 영역, 및 웰 영역 내에 배치되는 소스 영역을 또한 포함할 수 있다. 디바이스는 SiC 에피-층 내에 배치되고 소스 영역에 인접한 게이트 트렌치를 추가로 포함할 수 있고, 게이트 트렌치는 웰 영역의 깊이보다 크고 SiC 에피-층의 깊이보다 작은 깊이를 갖는다. 디바이스는 게이트 트렌치의 측벽 및 게이트 트렌치의 저부 표면 상에 배치되는 하이브리드 게이트 유전체를 또한 포함할 수 있다. 하이브리드 게이트 유전체는 제1 하이-k 유전체 재료 및 제2 하이-k 유전체 재료를 포함할 수 있다. 디바이스는 하이브리드 게이트 유전체 상에 배치되는 전도성 게이트 전극을 또한 포함할 수 있다.

Description

반도체 전력 디바이스를 위한 하이브리드 게이트 유전체
관련 출원의 상호 참조
본 출원은 2015년 5월 20일자로 출원되고, 발명의 명칭이 "반도체 전력 디바이스를 위한 하이브리드 하이-K 게이트 유전체(Hybrid High-K Gate Dielectrics For Semiconductor Power Devices)"인, 미국 가출원 제62/164,252호에 대한 우선권 및 그 이익을 주장하는, 2016년 5월 18일자로 출원되고, 발명의 명칭이 "반도체 전력 디바이스를 위한 하이브리드 게이트 유전체(Hybrid Gate Dielectric For Semiconductor Power Devices)"인, 미국 출원 제15/158,214호에 대한 우선권 및 그 이익을 주장하며, 상기 출원의 내용이 이로써 전체적으로 참고로 포함된다.
본 출원은 2015년 5월 20일자로 출원되고, 발명의 명칭이 "반도체 전력 디바이스를 위한 하이브리드 하이-K 게이트 유전체(Hybrid High-K Gate Dielectrics For Semiconductor Power Devices)"인, 미국 가출원 제62/164,252호에 대한 우선권 및 그 이익을 주장하며, 상기 출원의 내용이 이로써 전체적으로 참고로 포함된다.
기술분야
본 설명은 전력 반도체 디바이스(power semiconductor device)에 관한 것이다. 특히, 본 설명은 하이브리드, 하이-k 게이트 유전체(hybrid, high-k gate dielectric)를 가진, 예컨대 탄화규소 기판으로 구현되는, 전력 반도체 디바이스에 관한 것이다.
일반적인 태양에서, 전력 반도체 디바이스는 제1 전도성 유형의 탄화규소(SiC) 기판, 및 SiC 기판 상에 배치되는 제1 전도성 유형의 SiC 에피택셜 층(epitaxial layer)을 포함할 수 있다. SiC 에피택셜 층은 SiC 기판의 도핑 농도(doping concentration)와 상이한 도핑 농도를 가질 수 있다. 전력 반도체 디바이스는 SiC 에피택셜 층 내에 배치되는 제2 전도성 유형의 웰 영역(well region), 웰 영역 내에 배치되는 제1 전도성 유형의 소스 영역(source region), 및 SiC 에피택셜 층 내에 배치되고 소스 영역에 인접한 게이트 트렌치(gate trench)를 또한 포함할 수 있다. 게이트 트렌치는 웰 영역의 깊이보다 크고 SiC 에피택셜 층의 깊이보다 작은 깊이를 가질 수 있다. 전력 반도체 디바이스는 게이트 트렌치의 측벽 및 게이트 트렌치의 저부 표면 상에 배치되는 하이브리드 게이트 유전체를 추가로 포함할 수 있다. 하이브리드 게이트 유전체는 제1 하이-k 유전체 재료, 및 제1 하이-k 유전체 재료와 상이한 제2 하이-k 유전체 재료를 포함할 수 있다. 전력 반도체 디바이스는 하이브리드 게이트 유전체 상에 배치되는 전도성 게이트 전극을 또한 추가로 포함할 수 있다.
구현예는 하기 특징들 중 하나 이상을 포함할 수 있다. 예를 들어, 제1 하이-k 유전체 재료는 게이트 트렌치의 측벽 및 게이트 트렌치의 저부 표면 상에 배치되는 하이브리드 게이트 유전체의 제1 층 내에 포함될 수 있다. 제2 하이-k 유전체 재료는 하이브리드 게이트 유전체의 제1 층 상에 배치되는 하이브리드 게이트 유전체의 제2 층 내에 포함될 수 있다.
하이브리드 게이트 유전체는 게이트 트렌치의 적어도 일부분과 제1 하이-k 유전체 재료 사이에 배치되는 계면 유전체 층(interface dielectric layer)을 포함할 수 있다. 계면 유전체 층은 열 성장된(thermally grown) 이산화규소(SiO2) 층을 포함할 수 있다.
하이브리드 게이트 유전체는 제1 하이-k 유전체 재료 및 제2 하이-k 유전체 재료의 복합물(composite)을 포함할 수 있다. 제1 하이-k 유전체 재료 및 제2 하이-k 유전체 재료의 각각의 농도들이 하이브리드 게이트 유전체의 두께에 걸쳐 변화할 수 있다.
하이브리드 게이트 유전체는 제3 하이-k 유전체 재료를 포함할 수 있다. 제1 하이-k 유전체 재료는 게이트 트렌치의 측벽 및 게이트 트렌치의 저부 표면 상에 배치되는 하이브리드 게이트 유전체의 제1 층 내에 포함될 수 있다. 제2 하이-k 유전체 재료는 하이브리드 게이트 유전체의 제1 층 상에 배치되는 하이브리드 게이트 유전체의 제2 층 내에 포함될 수 있다. 제3 하이-k 유전체 재료는 하이브리드 게이트 유전체의 제2 층 상에 배치되는 하이브리드 게이트 유전체의 제3 층 내에 포함될 수 있다. 제1 하이-k 유전체 재료 및 제3 하이-k 유전체 재료는 동일한 하이-k 유전체 재료일 수 있다.
하이브리드 게이트 유전체는 제3 하이-k 유전체 재료를 포함할 수 있고, 여기서 하이브리드 게이트 유전체는 제1 하이-k 유전체 재료, 제2 하이-k 유전체 재료 및 제3 하이-k 유전체 재료의 복합물을 포함한다. 제1 하이-k 유전체 재료, 제2 하이-k 유전체 재료 및 제3 하이-k 유전체 재료의 각각의 농도들이 하이브리드 게이트 유전체의 두께에 걸쳐 변화할 수 있다.
전도성 게이트 전극은 도핑된 폴리실리콘(polysilicon), 금속 및 실리사이드(silicide) 중 적어도 하나를 포함할 수 있다. 전력 반도체 디바이스는 전도성 게이트 전극 상에 배치되는 유전체 캡(dielectric cap)을 포함할 수 있다.
전력 반도체 디바이스는 웰 영역 내에 배치되고 소스 영역에 인접한 제2 전도성 유형의 고농도 바디 영역(heavy body region)을 포함할 수 있다. 고농도 바디 영역은 웰 영역의 도핑 농도보다 큰 도핑 농도를 가질 수 있다.
다른 일반적인 태양에서, 전력 반도체 디바이스는 제1 전도성 유형의 탄화규소(SiC) 기판, 및 SiC 기판 상에 배치되는 제1 전도성 유형의 SiC 에피택셜 층을 포함할 수 있다. SiC 에피택셜 층은 SiC 기판의 도핑 농도와 상이한 도핑 농도를 가질 수 있다. 전력 반도체 디바이스는 SiC 에피택셜 층 내에 배치되는 제2 전도성 유형의 웰 영역, 웰 영역 내에 배치되는 제1 전도성 유형의 소스 영역, 웰 영역 내에 배치되는 제1 전도성 유형의 드레인 영역(drain region), 및 SiC 에피택셜 층 상에 배치되는 게이트 구조체를 또한 포함할 수 있다. 게이트 구조체는 소스 영역과 드레인 영역 사이에서 연장될 수 있다. 게이트 구조체는 소스 영역의 일부분 및 드레인 영역의 일부분 상에 배치될 수 있다. 게이트 구조체는 SiC 에피택셜 층 상에 배치되는 하이브리드 게이트 유전체를 포함할 수 있다. 하이브리드 게이트 유전체는 제1 하이-k 유전체 재료 및 제2 하이-k 유전체 재료를 포함할 수 있다. 게이트 구조체는 하이브리드 게이트 유전체 상에 배치되는 전도성 게이트 전극을 추가로 포함할 수 있다.
구현예는 하기 특징들 중 하나 이상을 포함할 수 있다. 예를 들어, 제1 하이-k 유전체 재료는 SiC 에피택셜 층 상에 배치되는 하이브리드 게이트 유전체의 제1 층 내에 포함될 수 있다. 제2 하이-k 유전체 재료는 하이브리드 게이트 유전체의 제1 층 상에 배치되는 하이브리드 게이트 유전체의 제2 층 내에 포함될 수 있다. 하이브리드 게이트 유전체는 제1 하이-k 유전체 재료 및 제2 하이-k 유전체 재료의 복합물을 포함할 수 있다.
하이브리드 게이트 유전체는 제3 하이-k 유전체 재료를 포함할 수 있다. 제1 하이-k 유전체 재료는 SiC 에피택셜 층 상에 배치되는 하이브리드 게이트 유전체의 제1 층 내에 포함될 수 있다. 제2 하이-k 유전체 재료는 하이브리드 게이트 유전체의 제1 층 상에 배치되는 하이브리드 게이트 유전체의 제2 층 내에 포함될 수 있다. 제3 하이-k 유전체 재료는 하이브리드 게이트 유전체의 제2 층 상에 배치되는 하이브리드 게이트 유전체의 제3 층 내에 포함될 수 있다. 하이브리드 게이트 유전체는 제1 하이-k 유전체 재료, 제2 하이-k 유전체 재료 및 제3 하이-k 유전체 재료의 복합물을 포함할 수 있다.
다른 일반적인 태양에서, 전력 반도체 디바이스는 제1 전도성 유형의 탄화규소(SiC) 기판을 포함할 수 있다. SiC 기판은 전력 반도체 디바이스의 드레인 영역을 포함할 수 있다. 전력 반도체 디바이스는 SiC 기판 상에 배치되는 제1 전도성 유형의 SiC 에피택셜 층을 또한 포함할 수 있다. SiC 에피택셜 층은 SiC 기판의 도핑 농도와 상이한 도핑 농도를 가질 수 있다. 전력 반도체 디바이스는 SiC 에피택셜 층 내에 배치되는 제2 전도성 유형의 제1 웰 영역, 및 SiC 에피택셜 층 내에 배치되는 제2 전도성 유형의 제2 웰 영역을 추가로 포함할 수 있다. 전력 반도체 디바이스는 제1 웰 영역 내에 배치되는 제1 전도성 유형의 제1 소스 영역, 및 제2 웰 영역 내에 배치되는 제1 전도성 유형의 제2 소스 영역을 또한 추가로 포함할 수 있다. 전력 반도체 디바이스는 SiC 에피택셜 층 상에 배치되는 게이트 구조체를 또한 추가로 포함할 수 있다. 게이트 구조체는 제1 소스 영역과 제2 영역 사이에서 연장될 수 있다. 게이트 구조체는 제1 소스 영역의 일부분 및 제1 소스 영역의 일부분 상에 배치될 수 있다. 게이트 구조체는 SiC 에피택셜 층 상에 배치되는 하이브리드 게이트 유전체를 포함할 수 있다. 하이브리드 게이트 유전체는 제1 하이-k 유전체 재료 및 제2 하이-k 유전체 재료를 추가로 포함할 수 있다. 게이트 구조체는 하이브리드 게이트 유전체 상에 배치되는 전도성 게이트 전극을 또한 추가로 포함할 수 있다.
구현예는 하기 특징들 중 하나 이상을 포함할 수 있다. 예를 들어, 제1 하이-k 유전체 재료는 SiC 에피택셜 층 상에 배치되는 하이브리드 게이트 유전체의 제1 층 내에 포함될 수 있다. 제2 하이-k 유전체 재료는 하이브리드 게이트 유전체의 제1 층 상에 배치되는 하이브리드 게이트 유전체의 제2 층 내에 포함될 수 있다. 하이브리드 게이트 유전체는 제1 하이-k 유전체 재료 및 제2 하이-k 유전체 재료의 복합물을 포함할 수 있다.
하이브리드 게이트 유전체는 제3 하이-k 유전체 재료를 포함할 수 있다. 제1 하이-k 유전체 재료는 SiC 에피택셜 층 상에 배치되는 하이브리드 게이트 유전체의 제1 층 내에 포함될 수 있다. 제2 하이-k 유전체 재료는 하이브리드 게이트 유전체의 제1 층 상에 배치되는 하이브리드 게이트 유전체의 제2 층 내에 포함될 수 있다. 제3 하이-k 유전체 재료는 하이브리드 게이트 유전체의 제2 층 상에 배치되는 하이브리드 게이트 유전체의 제3 층 내에 포함될 수 있다. 하이브리드 게이트 유전체는 제1 하이-k 유전체 재료, 제2 하이-k 유전체 재료 및 제3 하이-k 유전체 재료의 복합물을 포함할 수 있다.
도 1은 구현예에 따른, 하이브리드, 하이-k 게이트 유전체를 가진 탄화규소(SiC) 트렌치 게이트 전계 효과 트랜지스터(field effect transistor, FET)를 예시하는 단면 다이어그램.
도 2는 구현예에 따른, 하이브리드, 하이-k 게이트 유전체를 가진 측방향 SiC 평면형 게이트 FET를 예시하는 단면 다이어그램.
도 3a 내지 도 3c는 각각의 구현예에 따른, SiC 반도체 전력 디바이스로 구현될 수 있는 하이브리드, 하이-k 게이트 유전체를 예시하는 개략적인 단면 다이어그램.
도 4는 구현예에 따른, 하이브리드, 하이-k 게이트 유전체를 포함하는 평면형 게이트를 가진 수직 SiC FET를 예시하는 단면 다이어그램.
도 5a 내지 도 5h는 구현예에 따른, 도 2에 도시된 SiC FET와 같은, 하이브리드 게이트 유전체를 가진 SiC FET를 생성하기 위한 반도체 제조 공정을 예시하는 단면 다이어그램.
도 6은 구현예에 따른, 도 1에 도시된 SiC 트렌치-게이트 FET와 같은, 하이브리드 게이트 유전체를 가진 SiC 트렌치 게이트 FET를 생성하기 위한 반도체 제조 공정을 예시하는 흐름도.
전계 효과 트랜지스터(FET) 전력 디바이스와 같은, SiC 및 GaN을 포함하는 넓은 밴드갭(bandgap) 재료에 기초하는 전력 반도체 디바이스가, 적어도 부분적으로, 종래의 규소 전력 디바이스보다 높은 파괴 전압(breakdown voltage)을 지속시킬 수 있는 그들의 능력으로 인해 일반적으로 사용된다. Si 및 SiC 디바이스 둘 모두에 대해, 사용되는 통상적인 게이트 유전체가 이산화규소 SiO2이다. 그러나, 전력 반도체 디바이스와 관련되는 높은 동작 전압(예컨대, 200 V, 400 V, 1000 V 등)에서, SiO2 게이트 유전체는 SiO2의 낮은 유전 상수로 인해 높은 전계에 노출된다. 이들 높은 전계는 SiO2 게이트 유전체에서의 전압 파괴로 인해 SiC 반도체 전력 디바이스가 견딜 수 있는 동작 전압(예컨대, N-형 SiC FET의 오프-상태 게이트 대 드레인 전압(off-state gate to drain voltage))을 제한할 수 있다. 따라서, 그러한 SiC 전력 디바이스는 (예컨대, 전자사태(avalanche) 파괴로 인해) 그들의 최대 요구 동작 전압을 달성하지 못할 수 있다.
금속 산화물과 같은, 높은 유전 상수를 가진 유전체 재료(하이-k 유전체)가, 그러한 디바이스의 게이트 유전체 내의 전계를 감소시키고 파괴 성능의 개선을 달성하여 그에 따라 주어진 SiC 전력 디바이스가 지속시킬 수 있는 홀딩(holding)(오프-상태) 전압의 증가를 달성하도록, SiO2 대신에(또는 그에 더하여) 사용될 수 있다. 본 명세서에 기술된 것과 같은, 그러한 하이-k 유전체는, 3.7 내지 4.1의 k 값의 대략적인 범위를 가진, SiO2의 유전 상수와 비교하여, 10 내지 100의 대략적인 범위 내의 유전 상수(k 값)를 가질 수 있다.
전력 반도체 디바이스에서, 주어진 디바이스에 대한 전압 정격(voltage rating)은 기판 재료 또는 게이트 유전체 재료 중 어느 하나의 최저 파괴 전계에 기초하여 결정될 수 있다. SiO2 게이트 유전체를 가진 규소 기판으로 구현되는 전력 반도체 디바이스에 대해, 전압 정격은 대략 4 MV/cm인, SiO2의 파괴 전계(규소 기판에 대한 파괴 전계에 비해 사실상 무한대)와 비교하여, 대략 200 내지 300 ㎸/cm인, 규소 기판의 파괴 전계에 기초할 것이다.
비교해 보면, SiC로 구현되는 전력 반도체 디바이스에 대해, SiC의 파괴 전계는 3 MV/cm를 초과한다. 또한, SiC와 SiO2 게이트 유전체 사이의 계면에 수직인 정전 변위장의 연속성으로 인해, 계면에 수직인 전계는 SiC-대-산화물 유전율의 비만큼, 예컨대 대략 2배만큼 게이트 유전체 내에서 증가될 것이다. 따라서, SiC로 구현되는 전력 반도체 디바이스 내의 전계가 3.5 MV/cm인 경우, 게이트 유전체 내의 전계는 대략 7 MV/cm일 수 있다. SiO2 게이트 유전체에 대해, 게이트 유전체는 SiC와 동일한 전압 주위에서 파괴될 것이다. 그러나, SiC에서의 전자사태 파괴에 대한 경우와 달리, SiO2 게이트 유전체에서의 파괴는 비가역적 및 파괴적이어서, 규소로 구현되는 디바이스 내에는 존재하지 않는 SiC 디바이스의 심각한 신뢰성 우려를 발생시킨다. 이러한 신뢰성 우려는 본 명세서에 기술된 것과 같은, 하이브리드 게이트 유전체를 사용하면, 그러한 하이브리드 게이트 유전체 내에 포함되는 하이-k 유전체 재료로 인해, SiC 기판 재료(예컨대, SiC 에피택셜 층)보다 상당히 높은 파괴 전계 값을 가질 수 있으므로, 해결될 수 있다.
SiC 전력 디바이스 내의 게이트 유전체로서의 하이-k 유전체의 사용과 관련되는 하나의 고려사항이 하이-k 유전체와 SiC 기판(또는 SiC 기판 상에 형성되는 SiC 에피택셜 층) 사이의 계면의 품질이다. 예를 들어, 그러한 하이-k 유전체(예컨대, 금속 산화물)가 전형적으로 (SiO2에서와 같이, 열 성장되기보다는) 증착되기 때문에, 사용되는 특정 하이-k 유전체 재료 및 SiC 기판(또는 에피-층(epi-layer))의 특성에 따라, 하이-k 유전체와 SiC 기판 사이의 계면의 품질이 변화할 수 있다. 본 개시 내용의 목적을 위해, 용어 "SiC 기판" 및 "SiC 에피-층"은 상호 교환가능하게 사용될 수 있다.
이러한 계면의 품질은 주어진 디바이스의 게이트 유전체 파괴 전압과 같은, 디바이스 성능 특성에 영향을 미칠 수 있다. 예를 들어, SiC 기판과 주어진 하이-k 유전체 사이의 계면이 비교적 불량한 품질을 갖는 경우(예컨대, 높은 결함 밀도를 갖는 경우), 관련된 SiC 전력 디바이스의 파괴 전압은 게이트 유전체로서 열 성장된 SiO2 층을 포함하는 유사한 디바이스의 그것에 비해 실질적으로 개선되지 않을 수 있는데, 이는 열 성장된 SiO2가 전형적으로 SiC 기판과 고품질의(예컨대, 비교적 낮은 결함 밀도를 갖는) 계면을 형성하기 때문이다.
또한, 고품질 계면을 형성하는 하이-k 유전체는 대응하는 SiC 전력 디바이스에 대한 요구되는 동작 특성을 달성하는 전기적 특성(예컨대, 충분히 높은 유전 상수)을 갖지 않을 수 있다. 물론, 특정 유전체 재료의 재료 및 전기적 특성에 관한 다른 고려사항이 특정 디바이스 및/또는 반도체(예컨대, SiC) 제조 공정에 사용할 하이-k 유전체를 선택할 때 고려될 수 있다.
아래에 추가로 논의되는 바와 같이, 하이브리드, 하이-k 유전체가, 적어도 부분적으로, 유전체 대 기판 계면 품질에 관하여 위에 언급된 우려를 극복하고 요구되는 디바이스 동작 특성을 달성하도록, SiC 전력 디바이스 내의 게이트 유전체로서 사용될 수 있다. 간략하게, 그러한 하이브리드 하이-k 유전체는 2-층 유전체, 3-층 유전체 및 복합 유전체(composite dielectric)를 포함할 수 있다. 특정 하이브리드, 하이-k 게이트 유전체의 조성은 대응하는 SiC 전력 디바이스의 요구되는 홀딩 전압, 요구되는 순방향 및 역방향 디바이스 성능 특성 등과 같은, 다수의 인자에 의존할 수 있다. 또한, 주어진 하이브리드, 하이-k 게이트 유전체의 특정 배열(예컨대, 2-층, 3-층, 복합 등) 및 재료 조성은 그러한 인자뿐만 아니라, 하이브리드 유전체가 구현되는 특정 디바이스에 의존할 수 있다.
도 1 및 도 2는 2개의 구현예에 따른, 하이브리드, 하이-k 게이트 유전체를 포함하는 예시적인 SiC 전력 디바이스를 예시한다. 도 1은 SiC 트렌치 게이트 전계 효과 트랜지스터(FET)(100)를 예시하고, 도 2는 SiC 평면형 게이트, 측방향 FET(200)를 예시한다. FET(100) 및 FET(200)는 예로서 그리고 예시의 목적을 위해 도시된다. FET(100, 200) 내의 하이브리드, 하이-k 유전체는 다른 형태(예컨대, 본 명세서에 기술된 것과 같은, 하이브리드 복합 하이-k 유전체)를 취할 수 있다. 또한, 본 명세서에 기술된 것과 같은, 하이브리드, 하이-k 게이트 유전체가, 게이트 유전체를 포함하는 다른 SiC 전력 디바이스 중에서, 절연 게이트 양극성 트랜지스터(insulated gate bipolar transistor, IGBT), 초접합 디바이스(superjunction device)와 같은 다른 SiC 전력 디바이스에 사용될 수 있다. 또한, FET(100, 200)는 그러한 디바이스의 요소를 위한 다른 배열을 사용하여 구현될 수 있고, 도 1 및 도 2에 도시된 특정 구성은 예로서 주어진다.
도 1에 예시된 바와 같이, FET(100)는 (예컨대, 1e18cm-3 내지 1e20cm-3 범위 내의 도핑 농도를 가진) 고농도로 도핑된 SiC 기판일 수 있는, SiC 기판(110)을 포함한다. SiC 기판(110)은 제1 전도성 유형의 것일 수 있다. 예를 들어, 기판(110)은 FET(100)의 특정 전도성 유형(예컨대, N-채널 FET 또는 P-채널 FET)에 따라, N-형 기판 또는 P-형 기판일 수 있다. 아래의 논의에서 명료화의 목적을 위해, FET(100, 200)의 요소들 각각의 특정 전도성은 특정되지 않는다. 그러한 요소의 전도성은 구현되는 특정 디바이스 유형(예컨대, N-형 또는 P-형)에 의존할 것이다. 요소의 전도성은 대신에, 예시의 목적을 위해, (기판(110)이 제1 전도성 유형의 것인 것과 같이) 제1 전도성 유형 또는 제2 전도성 유형의 것인 것으로 지칭될 것이고, 여기서 각각의 그러한 요소의 특정 전도성은 구현되는 특정 디바이스에 의존할 것이다.
도 1을 참조하면, FET(100)는 SiC 기판(110) 상에 배치되는 제1 전도성 유형의 SiC 에피-층(120)을 추가로 포함한다. 에피-층(120)은 (예컨대, 1e14cm-3 내지 1e16cm-3 범위 내의) SiC 기판(110)의 도핑 농도보다 낮은 도핑 농도를 가질 수 있다. 도 1에 예시된 바와 같이, FET(100)는 제1 전도성 유형과 반대인, 제2 전도성 유형의 웰 영역(130)을 또한 포함하고, 여기서 웰 영역(130)은 에피-층(120) 내에 배치되고 FET(100)의 바디 영역을 한정한다.
FET(100)는 트렌치 게이트 구조체(140), 제1 전도성 유형의 소스 영역(150), 제2 전도성 유형의 고농도 바디 영역(160), 및 트렌치 게이트 구조체(140) 상에(위에) 배치되는 유전체 캡(170)을 추가로 포함한다. 유전체 캡(170)은 트렌치 게이트 구조체(140)(예컨대, 전도성 게이트 전극(148))를, 금속 층과 같은, FET(100)의 상부 표면 상에 배치되어 소스 영역(150) 및 고농도 바디 영역(160)에 대한 전기(예컨대, 전력 공급) 접속을 제공할 수 있는 전도성(예컨대, 금속) 층(도 1에 도시되지 않음)으로부터 전기적으로 절연시킬 수 있다. 유전체 캡 층(170)은 다수의 적절한 재료(예컨대, 보로포스포실리케이트 유리(BPSG), 테트라에틸 오르토실리케이트(TEOS) 등)를 사용하여 형성될 수 있고, 다른 실시예에서, 소스 영역(150)의 일부분에 걸쳐 연장되는 것과 같이, 다른 형태를 취할 수 있다. 본 명세서에 기술된 디바이스에서, 소스 및 드레인 영역은 반대 전도성 유형의 디바이스(예컨대, n-형 FET와 비교하여 p-형 FET)에서 역전될 수 있다는 것이 이해될 것이다.
도 1에 도시된 바와 같이, 트렌치 게이트 구조체(140)는 제1 하이-k 유전체 층(142), 제2 하이-k 유전체 층(144) 및 제3 하이-k 유전체 층(146)을 포함하는 3-층, 하이브리드, 하이-k 게이트 유전체를 포함하고, 여기서 하이-k 유전체 층은 10 내지 100 범위 내의 유전 상수를 가진 재료를 포함한다. 트렌치 게이트 구조체(140)는 도핑된 폴리실리콘, 금속, 및/또는 다수의 다른 적절한 재료를 사용하여 형성될 수 있는 전도성 게이트 전극(148)을 또한 포함한다. 실시예에서, 제1 유전체 층(142) 및 제3 유전체 층(146)은 제1 (동일한) 하이-k 유전체 재료를 사용하여 형성될 수 있고, 한편 제2 유전체 층(144)은 제1 하이-k 유전체 재료와 상이한 제2 하이-k 유전체 재료를 사용하여 형성될 수 있다.
도 1의 디바이스(100)에서(그리고 다중 층, 예컨대 2-층 또는 3-층, 하이브리드, 하이-k 게이트 유전체를 포함하는 다른 디바이스에서), 제1 유전체 층(예컨대, 유전체 층(142)); 또는 추가의 유전체 층, 또는 제1 유전체 층(142) 아래에 배치되는 다른 재료 층(도시되지 않음)이 본 명세서에 기술된 계면 층과 같은, SiC 기판 또는 SiC 에피-층과 증착된 하이-k 유전체 재료 사이의 계면 품질을 개선하기 위해(예컨대, 결함 밀도를 감소시키기 위해) 사용되는 계면 층일 수 있다. 그러한 계면 층은 예컨대 얇은 SiO2 층일 수 있다. 계면 층은 다수의 접근법을 사용하여 형성될 수 있다. 일부 경우에, 계면 SiO2가 산소 함유 환경(예컨대, 공기)에 대한 SiC 에피-층(120)의 노출의 결과로서 형성될 수 있다. 다른 경우에, 계면 SiO2 층이 열 성장된 유전체 층일 수 있다. 다른 구현예에서, 다른 계면 유전체 층이 사용될 수 있다. 구현예에서, 그러한 계면 유전체 층은 대략 5 내지 20 옹스트롬(angstrom)(Å) 두께(예컨대, 수 개의 SiO2 단층)일 수 있다.
도 1에 도시된 FET(100)에서, 3-층 하이브리드, 하이-k 게이트 유전체 구조체(140)가 (예컨대, 요구되는 순방향 및 역방향 디바이스 성능 특성을 달성하도록) 게이트 유전체 대칭성을 위해 사용될 수 있다. 또한, 그러한 구조체에서, 제1 유전체 층(142)(및 제3 유전체 층(146))을 위해 사용되는 하이-k 유전체 재료는 선택되는 재료와 SiC 에피 층(120)(및 웰 영역(130)) 사이에 형성되는 그리고/또는, 존재할 경우, 계면 유전체 층과의 계면의 품질에 기초하여 선택될 수 있다. 또한, 제2 유전체 층(142)을 위해 사용되는 하이-k 유전체 재료는 그의 유전 상수 및/또는 제1 유전체 층(142) 및 제3 유전체 층(146)을 위해 사용되는 유전체 재료와의 그의 계면 품질에 기초하여 선택될 수 있다. 다른 구현예에서, 다른 인자가 FET(100)에 사용할 유전체 재료를 선택할 때 고려될 수 있다. 특정 구현예에 따라, 제1 유전체 층(142), 제2 유전체 층(144) 및 제3 유전체 층(146)을 위한 재료는 산화알루미늄(AlOx), 산화티타늄(TiOx), 산화마그네슘(MgOx), 산화지르코늄(ZrOx), 산화규소하프늄(HfSiOx) 및 산화규소란탄(LaSiOx), 또는 이들의 조합뿐만 아니라, 다른 가능한 하이-k 유전체 재료를 포함하는 하이-k 유전체 재료로부터 선택될 수 있다.
예를 들어, 일 구현예에서, 제1 유전체 층(142) 및 제3 유전체 층(146)은 AlOx를 사용하여 형성될 수 있고, 한편 제2 유전체 층(144)은 TiOx를 사용하여 형성될 수 있다. 다른 구현예에서, 제1 유전체 층(142) 및 제3 유전체 층(146)은 TiOx를 사용하여 형성될 수 있고, 한편 제2 유전체 층(144)은 AlOx를 사용하여 형성될 수 있다. 다른 구현예에서, 상이한 하이-k 재료가 FET(100)의 3-층, 하이브리드 하이-k 게이트 유전체의 층을 위해 선택될 수 있다. 또 다른 구현예에서, (본 명세서에 기술된 것과 같은) 2-층 또는 복합 하이브리드, 하이-k 게이트 유전체가 FET(100)에 사용될 수 있다.
도 2에 도시된 바와 같이, 측방향 FET(200)는 제1 전도성 유형의 SiC 기판(210)(예컨대, 고농도로 도핑된 SiC 기판) 및 SiC 기판(210) 상에 배치되는 제1 전도성 유형의 SiC 에피-층(220)을 포함하고, 여기서 에피-층(220)의 도핑 농도가 SiC 기판(210)의 도핑 농도보다 낮을 수 있다. FET(200)는 SiC 에피-층(420) 내에 배치되는 (제1 전도성 유형과 반대인) 제2 전도성 유형의 웰 영역(230)을 추가로 포함하고, 여기서 웰 영역(230)은 FET(200)의 바디 영역을 한정한다. FET(200)는 웰 영역(230) 내에 배치되는 제1 전도성 유형의 소스/드레인 영역(250) 및 평면형 게이트 구조체(240)를 또한 포함한다.
도 2에 도시된 바와 같이, 게이트 구조체(240)는 제1 하이-k 유전체 층(242) 및 제2 하이-k 유전체 층(244)을 포함하는 2-층 하이브리드, 하이-k 게이트 유전체를 포함한다. 게이트 구조체(240)는 폴리실리콘(예컨대, 도핑된 폴리실리콘), 금속, 또는 실리사이드를 포함하는 다수의 적절한 재료로부터 형성될 수 있는 전도성 게이트 전극(248)을 또한 포함한다. 게이트 구조체(240)의 2-층, 하이브리드, 하이-k 게이트 유전체에서, 제1 게이트 유전체 층(242)은 예를 들어 SiC 에피-층(220)(및 웰 영역(230))과의 그의 계면 특성(품질)에 기초하여 선택될 수 있다. FET(200)에서, 제2 게이트 유전체 층(244)은 예를 들어, 요구되는 전기적 성능 특성을 달성하도록 그의 유전 상수에 기초하여 선택될 수 있다. 또한, 제2 유전체 층(244)의 유전체 재료가 또한 제1 유전체 층(242)을 위해 사용되는 유전체 재료와의 그의 계면 특성 및/또는 게이트 전극(248)을 형성하기 위해 사용되는 재료와의 그의 계면 특성을 위해 선택될 수 있다. 그러한 계면 특성은 결함 밀도, 계면 재료의 형성 및 그의 결정도(crystallinity), 접착성, 및 유전체 층(244)과 게이트 전극(248) 사이의 밴드갭을 포함한다. 다른 구현예에서, 다른 인자가 유전체 층(242, 244)을 위한 유전체 재료를 선택할 때 고려될 수 있다.
예시적인 구현예에서, 제1 유전체 층(242)은 TiOx를 사용하여 형성될 수 있고, 제2 유전체 층(244)은 AlOx를 사용하여 형성될 수 있다. 다른 구현예에서, 제1 유전체 층(242)은 AlOx를 사용하여 형성될 수 있고, 제2 유전체 층(244)은 TiOx를 사용하여 형성될 수 있다. 다른 실시예에서, 다른 재료가 유전체 층(242, 244)을 형성하기 위해 사용될 수 있고, 선택되는 특정 재료는 특정 구현예에 의존할 것이다.
FET(200)는 하나 이상의 유전체 층, 및 바디 영역(230), 소스(250) 및/또는 드레인(260)과의 전기 접점을 형성하기 위한 하나 이상의 전도성 재료(금속) 층과 같은, 추가의 요소를 또한 포함할 수 있다. 이들 전도성 재료는 전기 신호를 FET(200)로/로부터 송신 및 수신하기 위해 사용될 수 있다. 그러한 층의 예가 예들 들어 아래에 더 상세하게 논의되는 도 5h에 도시된다. 전도성 게이트 전극(248)과의 전기 접속이 유사한 방식으로 행해질 수 있거나, 다른 방식으로, 예컨대 전력 FET 디바이스의 다중 게이트 세그먼트를 함께 전기적으로 접속시키는 게이트 러너(runner)를 사용함으로써 달성될 수 있다.
도 1 및 도 2에 도시된 게이트 유전체 구조체는 예로서 도시되며, 다른 접근법이 가능하다. 예를 들어, FET(100)는 도 2 및 도 3a에 관하여 기술되는 것과 같은, 2-층, 하이브리드, 하이-k 게이트 유전체, 또는 도 3c에 관하여 기술되는 것과 같은, 복합, 하이브리드, 하이-k 게이트 유전체를 포함할 수 있다. 유사하게, FET(200)는 도 1 및 도 3b에 관하여 기술되는 것과 같은, 3-층, 하이브리드, 하이-k 게이트 유전체, 또는 도 3c에 관하여 기술되는 것과 같은, 복합, 하이브리드, 하이-k 게이트 유전체를 포함할 수 있다. 또한, 도 1 및 도 2에 예시된 FET(100) 및 FET(200)의 요소(및 도 3a 내지 도 3c의 게이트 유전체 구조체)는 예시의 목적을 위해 도시되고, 축척에 맞게 도시되지는 않을 수 있다. 또한, FET(100, 200)(또는 도 3a 내지 도 3c의 게이트 유전체 구조체)에 구체적으로 도시되지 않지만, 위에 언급된 바와 같이, 그러한 하이브리드 하이-k 게이트 유전체 구조체는 SiC 에피-층(또는 SiC 기판)과 하이브리드, 하이-k 게이트 유전체 사이에 있는 계면 SiO2 층을 포함할 수 있다. 그러한 계면 층은 자연적으로 발생하는 SiO2 층일 수 있거나, 예를 들어 열 성장된 SiO2 층일 수 있다. 그러한 SiO2 층은 SiC 기판(예컨대, 에피 층)과 하이브리드, 하이-k 게이트 유전체 사이의 계면의 품질을 개선할 수 있다.
도 3a, 도 3b 및 도 3c는 하이브리드, 하이-k 게이트 유전체 구조체(300, 330, 350)의 예시적인 구현예를 개략적인 다이어그램 형태로 예시한다. 그러한 하이브리드, 하이-k 게이트 유전체 구조체는 전술된 것과 같은, SiC 전력 디바이스에, 또는 다른 구성을 갖는 전력 디바이스에 사용될 수 있다. 도 3a의 게이트 유전체 구조체(300)는 도 2에 관하여 전술된 것과 같은, 2-층 게이트 유전체를 포함한다. 도 3b의 게이트 유전체 구조체(330)는 도 1에 관하여 전술된 것과 같은, 3-층 게이트 유전체를 포함한다. 도 3c의 게이트 유전체 구조체(350)는 추가로 후술되는, 복합 게이트 유전체를 포함한다. 게이트 유전체 구조체(300, 330, 350)의 게이트 유전체들 각각은 고농도로 도핑된 SiC 기판 또는 보다 낮은 도핑 농도를 갖는 SiC 에피-층일 수 있는, SiC 기판(310) 상에 형성되는 것으로서 예시된다.
도 3a에 도시된 바와 같이, 2-층 게이트 유전체(320)가 SiC 기판(310) 상에 형성(예컨대, 증착)되고, 제1 유전체 층(322) 및 제2 유전체 층(324)을 포함한다. 도 3b에 도시된 바와 같이, 3-층 게이트 유전체(340)가 SiC 기판(310) 상에 형성되고, 제1 유전체 층(342), 제2 유전체 층(344) 및 제3 유전체 층(346)을 포함한다. 도 3a 및 도 3b의 하이브리드 (2-층 및 3-층), 하이-k 게이트 유전체에 사용될 수 있는 일부 예시적인 하이-k 유전체가 위에 언급된 바와 같이, AlOx, TiOx, MgOx, ZrOx, HfSiOx 및/또는 LaSiOx이다. 예를 들어, 도 3a 및 도 3b의 2-층 게이트 유전체(320) 및 3-층 게이트 유전체(340)는 TiOx와 조합되는 AlOx, TiOx와 조합되는 MgOx, ZrOx와 조합되는 AlOx, LaSiOx와 조합되는 HfSiOx, 또는 그러한 재료의 다른 적절한 조합을 포함할 수 있다. 그러한 배열에서, 각각의 유전체 층을 위해 사용되는 재료는 특정 구현예 및 요구되는 디바이스 특성에 의존할 수 있다.
위에 언급된 바와 같이, 도 3c의 게이트 유전체 구조체(350)는 복합, 하이브리드 하이-k 게이트 유전체(360)를 포함한다. 복합 게이트 유전체(360)는 다중 하이-k 유전체 재료의 복합물을 포함할 수 있다. 예를 들어, 복합, 하이브리드 하이-k 게이트 유전체(360)는 AlxTiyOz, MgxTiyOz 또는 AlxZryOz로부터 형성될 수 있고, 여기서 x 및 y는 복합물 내의 금속 원소의 상대 화학량을 나타내고, 0과 1 사이에서 변화할 수 있다(이때 그들의 합은 1임). 그러한 복합물에서, z는 복합물 내의 산소의 화학량을 나타낼 수 있다. 또한, 상이한 재료(예컨대, 금속)의 농도는 복합 게이트 유전체(360)의 두께에 걸쳐 변화할 수 있다. 예를 들어, AlxTiyOz의 복합 유전체에서, x는 기판(310)과 복합 유전체(360) 사이의 계면에서 1과 동일할 수 있다(y는 0과 동일할 수 있음). 또한, x는 복합 유전체(360)의 상부 표면에서 0과 동일할 수 있고(y는 1과 동일할 수 있음), 여기서 x는 y가 (예컨대, 선형으로 또는 비-선형으로) 게이트 유전체 구조체(350)의 두께를 통해 증가함에 따라 감소한다.
다른 구현예에서, 복합 게이트 유전체(360)는 HfxLaySizOm(또는 재료의 다른 조합)으로부터 형성될 수 있고, 여기서 x, y 및 z는 복합물 내의 금속 원소의 상대 화학량을 나타내고, 0과 1 사이에서 변화할 수 있고(이때 그들의 합은 1임), m은 복합물 내의 산소의 화학량을 나타낸다. AlxTiyOz 예에 관하여 위에 논의된 바와 같이, Hf, La 및 Si의 각각의 농도는 복합 게이트 유전체(360)의 두께에 걸쳐 변화할 수 있다.
복합 게이트 유전체(360)를 위한 그러한 재료 조성물은 예를 들어 복합, 하이브리드 하이-k 게이트 유전체(360)의 증착 중에 전구체 유량을 변경시킴으로써 달성될 수 있다. 위에 언급된 바와 같이, 복합 게이트 유전체(360)는 도 1의 3-층 게이트 유전체 또는 도 2의 2-층 게이트 유전체 대신에 구현될 수 있거나, 다른 SiC 전력 디바이스에 사용될 수 있다.
도 4는 구현예에 따른, 하이브리드 게이트 유전체를 포함하는 평면형 게이트 구조체를 가진 수직 SiC FET(400)를 예시하는 단면 다이어그램이다. 도 4에 예시된 바와 같이, FET(400)는 제1 전도성 유형의 SiC 기판(410)(예컨대, 고농도로 도핑된 SiC 기판) 및 SiC 기판(410) 상에 배치되는 제1 전도성 유형의 SiC 에피-층(420)을 포함하고, 여기서 본 명세서에 기술된 바와 같이, 에피-층(420)의 도핑 농도가 SiC 기판(410)의 도핑 농도보다 낮을 수 있다. FET(400)는 SiC 에피-층(420) 내에 배치되는 (제1 전도성 유형과 반대인) 제2 전도성 유형의 다중 웰 영역(430a, 430b)을 추가로 포함하고, 여기서 웰 영역(430a, 430b)은 FET(400)의 각각의 바디 영역을 한정한다. FET(400)는 제1 전도성 유형의 소스 영역(450a, 450b) 및 평면형 게이트 구조체(440)를 또한 포함하고, 소스 영역들(450a, 450b) 각각은 웰 영역들(430a, 430b) 중 대응하는 웰 영역 내에 각각 배치된다. 따라서, FET(400)는 단일 게이트(예컨대, 평면형 게이트 구조체(440))에 의해 제어되는 2개의 별개의 FET로서 동작할 수 있다.
도 4에 도시된 바와 같이, 평면형 게이트 구조체(440)는 도 1 및 도 3b에 관하여 전술된 3-층, 하이브리드 게이트 유전체와 같은, 3-층, 하이브리드, 하이-k 게이트 유전체를 포함한다. 예를 들어, 게이트 구조체(440)는 제1 하이-k 유전체 층(442), 제2 하이-k 유전체 층(444) 및 제3 하이-k 유전체 층(446)을 포함할 수 있다. 또한, 도 1에 관하여 전술된 바와 같이, FET(400)의 일부 구현예에서, 제1 유전체 층(442)은 대략 5 내지 20Å 두께(예컨대, 수 개의 단층)인 열 성장된(그리고/또는 자연적으로 발생하는) SiO2 층과 같은 계면 층(유전체 층, 또는 다른 것)일 수 있고, 여기서 계면 층은 (예컨대, 하이-k 유전체 층을 SiC 에피-층(420) 상에 직접 증착하는 것과 비교하여) SiC 에피-층(420)과 게이트 유전체 사이의 계면의 계면 품질을 개선한다(예컨대, 결함 밀도를 감소시킴).
도 4에 도시된 게이트 구조체(440)는 폴리실리콘(예컨대, 도핑된 폴리실리콘), 금속, 또는 실리사이드를 포함하는 다수의 적절한 재료로부터 형성될 수 있는 전도성 게이트 전극(448)을 또한 포함한다. 도 1에 관하여 위에 논의된 것과 유사한 방식으로, 게이트 구조체(440)의 3-층, 하이브리드, 하이-k 게이트 유전체에서, 제1 유전체 층(442)(및 제3 유전체 층(446))을 위해 사용되는 하이-k 유전체 재료는 선택되는 재료와 SiC 에피 층(420)(및 웰 영역(430a, 430b)) 사이에 형성되는 그리고/또는, 존재할 경우, 계면 유전체 층과의 계면의 품질에 기초하여 선택될 수 있다. 또한, 제2 유전체 층(442)을 위해 사용되는 하이-k 유전체 재료는 그의 유전 상수 및/또는 제1 유전체 층(442) 및 제3 유전체 층(446)을 위해 사용되는 유전체 재료와의 그의 계면 품질에 기초하여 선택될 수 있다. 다른 구현예에서, 다른 인자가 FET(400)에 사용할 유전체 재료를 선택할 때 고려될 수 있다. 특정 구현예에 따라, 제1 유전체 층(442), 제2 유전체 층(444) 및 제3 유전체 층(446)을 위한 재료는 본 명세서에서 기술된 것을 포함하는 하이-k 유전체 재료로부터 선택될 수 있고, 여기서 선택되는 재료는 임의의 수의 적절한 배열로 구현될 수 있다.
도 4의 하이브리드 게이트 유전체는 예로서 도시되며, 다른 접근법이 가능하다. 예를 들어, FET(400)는 도 2 및 도 3a에 관하여 기술되는 것과 같은, 2-층, 하이브리드, 하이-k 게이트 유전체, 또는 도 3c에 관하여 기술되는 것과 같은, 복합, 하이브리드, 하이-k 게이트 유전체를 포함할 수 있다. 또한, FET(400)의 요소는 예시의 목적을 위해 도시되고, 축척에 맞게 도시되지는 않을 수 있다.
FET(100, 200)에서와 같이, FET(400)는 하나 이상의 유전체 층, 및 웰(바디) 영역(430a, 430b) 및 소스 영역(450a, 450b)과의 전기 접점을 형성(한정)하기 위해 사용되는 하나 이상의 전도성 재료(금속) 층과 같은, (도 5에 도시된 것과 유사한) 추가의 요소를 또한 포함할 수 있다. 수직 FET(400)(및 트렌치 게이트 FET(100))에서, SiC 기판(410)은 드레인 단자(예컨대, n-형 디바이스에 대해, 여기서 소스 및 드레인은 p-형 디바이스에 대해 역전될 수 있음)로서 작용할 수 있다. 이들 전도성 재료는 전기 신호를 FET(400)로/로부터 송신 및 수신하기 위해 사용될 수 있다. 그러한 층의 예가 예들 들어 아래에 더 상세하게 논의되는 도 5h에 도시된다. 전도성 게이트 전극(448)과의 전기 접속이 유사한 방식으로 행해질 수 있거나, 다른 방식으로, 예컨대 전력 FET 디바이스의 다중 게이트 세그먼트를 함께 전기적으로 접속시키는 게이트 러너를 사용함으로써 달성될 수 있다.
도 4에 예시된 바와 같이, 점선 화살표(470)는 FET(400)가 전도(온(on)) 상태에 있을 때 (예컨대, n-형 디바이스에 대한) FET(400) 내에서의 캐리어(carrier) 흐름의 방향을 나타낸다. 도 4에 도시된 바와 같이, 캐리어는 측방향(예컨대, 소스 영역(450a, 450b)으로부터, 바디 영역(430a, 430b)을 통해 에피-층(420)으로) 및 수직(예컨대, SiC 에피-층(420)과 SiC 기판(410) 사이에서) 둘 모두로 흐른다. 캐리어 흐름 및/또는 전류 흐름의 특정 방향은 FET(400)의 요소의 전도성 유형(예컨대, FET(400)가 n-형 FET인지 p-형 FET인지)에 의존할 수 있다.
도 5a 내지 도 5h는 구현예에 따른, 하이브리드, 하이-k 게이트 유전체를 가진 SiC FET(500)를 생성하기 위한 반도체 제조 공정을 예시하는 단면 다이어그램이다. 도 5a 내지 도 5h에 예시된 공정 흐름은 도 2의 FET 디바이스(200)를 생성하기 위해 사용될 수 있고, 유사한 공정이 또한 도 4의 FET 디바이스(400)(또는 도 1의 FET 디바이스(100))를 생성하기 위해 사용될 수 있다. 도 5a 내지 도 5h의 특정 요소의 전도성 유형이 논의되지 않고, 각각의 요소의 전도성 유형은 본 명세서에 기술된 것과 같이, 특정 구현예에 의존할 것이다.
또한, 도 5a 내지 도 5h의 제조 흐름에 의해 예시된 처리 작업은 적절할 경우, 도시된 것 이외의 순서로 수행될 수 있다. 예를 들어, 도 5g에 예시된 웰 영역(530)을 형성하는 작업은 도 5c에 도시된 바와 같이 하이브리드, 하이-k 게이트 유전체를 형성하기 전에 수행될 수 있다. 다른 구현예에서, 다른 처리 순서가 가능하다. 또한, 다른 구현예에서, 일부 작업이 생략, 조합 및/또는 대체될 수 있다. 또한, 추가의 처리 작업이 특정 구현예에 적절한 대로 수행될 수 있다. 또한, 도 5a 내지 도 5h에서, FET(500)의 요소는 예시의 목적을 위해 도시되고, 축척에 맞게 도시되지는 않을 수 있다.
이러한 예에서, 도 5a에서, 고농도로 도핑된 SiC 기판(510)이 제공될 수 있다. 도 5b에 도시된 바와 같이, SiC 에피-층(520)이 SiC 기판(510) 상에 형성(성장)될 수 있다. 전술된 디바이스(100, 200, 400)의 SiC 에피-층에서와 같이, SiC 에피-층(520)은 SiC 기판(510)의 도핑 농도보다 작은 도핑 농도를 가질 수 있다. SiC 에피-층(520)의 형성 후에, 세정(예컨대, 표면 세정) 작업이 에피-층(520)의 상부 표면 상에 수행될 수 있다. 그러한 세정 작업은 습식 에칭 공정 및/또는 건식 에칭 공정을 포함할 수 있다. 예를 들어, 세정 공정은 RCA 세정 공정, 완충 산화물 에칭(buffered oxide etch) 등을 포함할 수 있다. 그러한 세정 공정은 SiC 에피-층(520)의 상부 표면을, 도 5c에 도시된 것과 같은, 하이브리드, 하이-k 게이트 유전체의 형성을 위해 준비하는 데 사용될 수 있다. SiC 에피-층(520)의 표면 준비는 도 5c의 하이브리드, 하이-k 유전체와 SiC 에피-층 사이의 계면에서의 계면 품질을 개선하기 위해(결함 밀도를 감소시키기 위해), 고품질, 열 성장된 SiO2 , 또는 다른 계면 재료의 매우 얇은(5 내지 10 Å) 층과 같은, 계면 층(도시되지 않음)을 형성하는 것을 또한 포함할 수 있다.
도 5c에 예시된 바와 같이, 제1 유전체 층(542), 제2 유전체 층(544) 및 제3 유전체 층(546)을 포함하는 하이브리드, 하이-k 게이트 유전체가 SiC 에피-층(520)의 이전에 준비된 표면(예컨대, 계면 유전체 층, 또는 다른 계면 층을 형성하여 또는 형성함이 없이 세정됨) 상에 형성될 수 있다. 도 5c 및 그의 후속하는 도 5d 내지 도 5h가 3-층, 하이브리드, 하이-k 게이트 유전체 스택(stack)을 예시하는 것으로서 기술되었지만, 다른 구현예에서, 다른 배열이 가능하다. 예를 들어, 도 5c의 하이브리드, 하이-k 게이트 유전체 스택이 2-층 스택일 수 있거나, 게이트 유전체가 (예컨대, 도 3c에 관하여) 본 명세서에 기술된 것과 같은, 복합, 하이브리드, 하이-k 게이트 유전체를 사용하여 구현될 수 있다. 또 다른 구현예에서, 유전체 층(542)은 계면 유전체 층(예컨대, 열 성장된 유전체 층)일 수 있다.
특정 구현예에 따라, 임의의 수의 접근법이 하이브리드, 하이-k 게이트 유전체를 형성(예컨대, 증착)하기 위해 사용될 수 있다. 일부 구현예에서, 하이브리드, 하이-k 게이트 유전체가 스퍼터링(sputtering) 및/또는 화학-기상-증착(chemical-vapor-deposition, CVD) 공정을 사용하여 형성될 수 있다. 그러한 CVD 공정은 유기 금속 CVD, 플라즈마-강화 CVD 등을 포함할 수 있다. 본 명세서에 기술된 바와 같이, 하이브리드, 하이-k 게이트 유전체는 400 내지 900℃ 범위 내의 온도에서 형성(증착)될 수 있다.
도 5c의 하이브리드, 하이-k 게이트 유전체 스택(및 다른 하이브리드, 하이-k 게이트 유전체 구현예)은 "제위치에서(in-situ)" 형성될 수 있다. 달리 말하면, 하이브리드, 하이-k 게이트 유전체가 단일 증착 챔버 내에서 수행되는 하나 이상의 증착 공정을 사용하여 형성될 수 있다. 예를 들어, 제1 유전체 층(542)은 제1 증착 공정을 사용하여 형성될 수 있고, 제2 유전체 층(544)은 제2 증착 공정을 사용하여 형성될 수 있으며, 제3 유전체 층(546)은 제3 증착 공정을 사용하여 형성될 수 있고, 이때 모든 3개의 증착 공정은 대응하는 증착 챔버를 개방함이 없이 순서대로(또는 연속 증착 공정으로서) 동일한 증착 챔버 내에서 수행된다. 2-층 하이브리드, 하이-k 게이트 유전체 스택, 또는 추가의 유전체 층을 갖는 하이브리드 하이-k, 유전체 스택이 유사하게 형성될 수 있다. 또한, (도 3c에 예시되고 전술된 것과 같은) 복합 하이브리드, 하이-k 게이트 유전체가 단일 증착 공정 작업으로 형성될 수 있고, 여기서 복합 하이브리드, 하이-k 게이트 유전체의 각각의 하이-k 유전체 재료에 대한 재료 유량이 복합, 하이브리드, 하이-k 게이트 유전체의 두께에 걸쳐 각각의 구성 하이-k 유전체 재료의 각각의 요구되는 농도를 달성하도록 증착 공정 중에 변화된다.
(예컨대, 도 1 내지 도 6에 관하여) 본 명세서에 기술된 하이브리드 게이트 유전체에 대해, 위에 언급된 바와 같이, 계면 유전체 층이 포함될 수 있고, 여기서 계면 유전체 층 부분은 대략 5 내지 20 Å의 두께를 가질 수 있다. 또한, 그러한 하이브리드 게이트 유전체는 대응하는 전력 반도체 디바이스의 전압 정격에 기초하는 대략 200 내지 1000 Å의 두께를 가질 수 있는, 하이-k 유전체 부분(예컨대, 2-층, 3-층, 복합 등)을 포함할 수 있다.
도 5d에 도시된 바와 같이, (예컨대, 도 5c에 도시된 바와 같이) 하이브리드, 하이-k 게이트 유전체를 형성한 후에, 전도성 게이트 전극 층(548)이 형성될 수 있다. 전도성 게이트 전극 층(548)은 일부 예로서, 폴리실리콘 층, 금속 층 및/또는 실리사이드 층을 포함할 수 있다. 층(548)에 사용되는 게이트 전극 재료는 특정 구현예에 의존할 것이다. 전도성 게이트 전극 층(548)을 위해 폴리실리콘을 사용하는 구현예에서, 폴리실리콘은 그것이 하이브리드, 하이-k 게이트 유전체 상에 증착될 때 도핑되거나 도핑되지 않을 수 있다. 도 5a 내지 도 5h의 공정 흐름에서, 도핑되지 않은 폴리실리콘이 사용될 수 있고, 여기서 그러한 도핑되지 않은 폴리실리콘은 도 5f의 소스/드레인 주입(implant) 작업에 의해 추후에 도핑될 수 있다(그리고 도 5g의 웰 주입 작업에 의해 저농도로 반대-도핑될 수 있음). 특정 구현예에 따라, 전도성 게이트 전극 층(548)은 1000 Å 내지 1 μm 범위 내의 두께를 가질 수 있다.
도 5e에 도시된 바와 같이, 포토마스크 리소그래피(photomask lithography)가 에칭 마스크(570)를 형성하기 위해 사용될 수 있고, 건식(예컨대, 이방성) 에칭 작업(예컨대, 반응성 이온 에칭 등)(575)이 전도성 게이트 전극 층(548)의 마스킹되지 않은(예컨대, 에칭 마스크(570)에 의해 보호되지 않는) 부분 및 하이브리드, 하이-k 게이트 유전체 스택(예컨대, 제1 유전체 층(542), 제2 유전체 층(544) 및 제3 유전체 층(546))을 제거하도록 수행되어 도 5f에 도시된 게이트 구조체(540)를 한정할 수 있다.
도 5e의 에칭 공정(575)이 완료된 후에, 에칭 마스크(570)가 제거될 수 있고, 도 5f에 도시된 바와 같이, 포토리소그래피 공정이 주입 마스크(580)를 형성하기 위해 사용될 수 있다. 도 5f에 또한 도시된 바와 같이, 소스/드레인 주입(585)이 디바이스(500)를 위한 소스 영역(550) 및 드레인 영역(560)을 한정(형성)하기 위해 수행될 수 있다. 마스크(580) 및 게이트 구조체가 소스/드레인 주입(585)을 차단함에 따라, 주입(585)이 자가-정렬된, 소스/드레인 주입으로 지칭될 수 있는데, 이는 소스(550) 및 드레인(560)이 주입 마스크(580) 및 게이트 구조체(540)와 정렬 상태로 에피-층(520) 내에 형성되기 때문이다.
소스/드레인 주입(585)의 완료 후에, 주입 마스크(580)가 제거될 수 있고, 도 5g에 예시된 바와 같이, 다른 주입 마스크(590)가 (예컨대, 포토리소그래피 공정을 사용하여) 형성될 수 있다. 도 5g에 도시된 바와 같이, 웰 주입(595)(및 주입 확산(implant drive) 작업)이 웰 영역(530)을 한정(형성)하기 위해 수행될 수 있다. 주입 마스크(590)에 더하여, 게이트 구조체(540)가 또한 웰 주입(595)을 차단할 수 있다. 결과적으로, 웰 영역(530)의 도핑 농도가 웰 영역(530)의 폭에 걸쳐 (측방향으로) 변화할 수 있다. 다른 구현예에서, 위에 언급된 바와 같이, 도 5g의 웰 주입 공정은 도 5b에 관하여 기술된 바와 같이, 에피-층(520)이 성장된 후에 수행될 수 있고, 이는 웰 영역(530)의 더욱 균일한 도핑 농도를 생성할 수 있다.
웰 주입(595)의 완료 후에, 주입 마스크(590)가 제거될 수 있고, 추가의 반도체 처리 작업이 도 5h에 도시된 것과 같은, 소스(550) 및 드레인(560)에 대한 전기 접속을 생성하기 위해 수행될 수 있다. 위에 논의된 바와 같이, 소정 구현예에서, 게이트 러너(도시되지 않음)가 전도성 게이트 전극(558)에 대한 전기 접속(예컨대, 게이트 신호, 게이트 단자 등)을 제공하기 위해 사용될 수 있다. 도 5h에 도시된 바와 같이, 추가의 처리 작업이 게이트 구조체(540)의 측벽 상의 스페이서(spacer)(610); 웰(바디) 영역(530), 소스(540) 및 드레인(560)에 대한 접점 개구를 한정하는 유전체 층(620); 및 전도성 층을 생성하기 위해 사용될 수 있다. 전도성 층은 도 5h에 도시된 바와 같이, FET(500)의 웰(바디) 영역(530) 및 소스(550)와의 제1 전기 접점(630) 및 FET(500)의 드레인(560)과의 제2 전기 접점(640)을 형성(한정)할 수 있다.
도 6은 구현예에 따른, 도 1에 도시된 SiC 트렌치-게이트 FET와 같은, 하이브리드 게이트 유전체를 가진 SiC 트렌치 게이트 FET를 생성하기 위한 반도체 제조 공정(600)을 예시하는 흐름도이다. 또한, 방법(600)의 작업들 중 적어도 일부가 도 5a 내지 도 5h에 관하여 예시 및 기술된 반도체 처리 작업과 유사한 방식으로 수행될 수 있다. 예시의 목적을 위해, 방법(600)은 도 1에 예시된 트렌치 게이트 FET(100)를 추가로 참조하여 기술될 것이다.
방법(600)은 블록(610)에서, SiC 에피-층(120)을 SiC 기판(110) 상에 형성하는 단계를 포함한다. 블록(620)에서, 방법은 FET(100)의 웰(바디) 영역(130)을 형성하는 단계를 포함할 수 있다. 위에 언급된 바와 같이, 웰(바디) 영역(130)은 SiC 기판(110) 및 SiC 에피-층(120)과 반대의 전도성 유형의 것일 수 있다.
블록(630)에서, 방법(600)은 (게이트 구조체를 위한) 게이트 트렌치를 SiC 에피-층(120) 내에 형성(에칭)하는 단계를 포함한다. 게이트 트렌치는 게이트 트렌치 개구를 한정하는 마스크를 형성하도록 포토리소그래피를 사용하여, 그리고 이어서 게이트 트렌치를 한정하도록(형성 등) (예컨대, 이방성 에칭을 사용하여) SiC 에피-층(120)을 에칭하여 형성될 수 있다. 블록(640)에서, 방법(600)은 계면 유전체 층을 열 성장시키는 단계를 포함한다. 그러한 계면 유전체 층은 예를 들어 열 성장된 SiO2 층일 수 있다. 도 1의 FET(100)에서, 유전체 층(142)은 계면 유전체 층일 수 있다. 계면 유전체 층은 게이트 트렌치 내 및 SiC 에피-층(120)의 상부 표면 상(예컨대, SiC 에피-층(120) 내에 배치되는 웰 영역(130)의 상부 표면 상) 둘 모두에 형성될 수 있다.
블록(650)에서, 방법(600)은 (예컨대, 계면 유전체 층과 함께) 하이브리드 게이트 유전체를 형성하도록 하나 이상의 하이-k 유전체 층을 (예컨대, 게이트 트렌치 내 및 웰 영역(130)의 상부 표면 상 둘 모두의 계면 유전체 층 상에) 증착하는 단계를 포함한다. 본 명세서에 기술된 바와 같이, 하나 이상의 하이-k 유전체 층은 2-층 하이-k 유전체 층 스택, 3-층 하이-k 유전체 스택, 복합 하이-k 유전체 층 등을 포함할 수 있다.
블록(660)에서, 방법(600)은 전도성 게이트 전극(148)을 FET(100)의 게이트 트렌치 내에 형성하는 단계를 포함한다. 구현예에서, 블록(660)에서 전도성 게이트 전극을 형성하는 단계는 FET(100)의 유전체 캡(170)을 형성하는 단계를 또한 포함할 수 있다.
블록(670)에서, 방법(600)은 하이-k 유전체 재료 및/또는 계면 유전체 재료를 웰 영역(130)의 상부 표면으로부터 에칭하는 단계와 같은, 과잉의 하이브리드 게이트 유전체 재료를 에칭하는 단계를 포함한다. 본 명세서에 기술된 다른 작업에서와 같이, 블록(670)의 에칭 공정은 하나 이상의 포토리소그래피 처리 작업 및 하나 이상의 에칭 처리 작업을 사용하여 에칭 마스크를 형성하는 단계를 포함할 수 있다. 블록(680)에서, 방법(600)은 FET(100)의 소스 영역(150)을 형성하도록 주입을 수행하는 단계를 포함한다.
또한, 도 6에 구체적으로 도시되지 않지만, 방법(600)은 추가의 처리 작업을 포함할 수 있다. 예를 들어, 방법(600)은 고농도 바디 영역(160)을 형성하도록(예컨대, 접촉 저항을 감소시키도록) 주입 작업을 수행하는 단계; 소스 영역(150), 바디 영역(130) 및/또는 고농도 바디 영역(160)을 접촉시키기 위한 금속 상호접속 층을 형성하는 단계; 및 SiC 기판(110) 상에 배면 드레인 접점을 형성하는 단계 등을 포함할 수 있다. 수행되는 특정 반도체 처리 작업은 구현되는 특정 디바이스에 의존할 것이다.
일반적인 태양에서, 전력 반도체 디바이스는 제1 전도성 유형의 탄화규소(SiC) 기판, 및 SiC 기판 상에 배치되는 제1 전도성 유형의 SiC 에피택셜 층을 포함할 수 있다. SiC 에피택셜 층은 SiC 기판의 도핑 농도와 상이한 도핑 농도를 가질 수 있다. 전력 반도체 디바이스는 SiC 에피택셜 층 내에 배치되는 제2 전도성 유형의 웰 영역, 웰 영역 내에 배치되는 제1 전도성 유형의 소스 영역, 및 SiC 에피택셜 층 내에 배치되고 소스 영역에 인접한 게이트 트렌치를 또한 포함할 수 있다. 게이트 트렌치는 웰 영역의 깊이보다 크고 SiC 에피택셜 층의 깊이보다 작은 깊이를 가질 수 있다. 전력 반도체 디바이스는 게이트 트렌치의 측벽 및 게이트 트렌치의 저부 표면 상에 배치되는 하이브리드 게이트 유전체를 추가로 포함할 수 있다. 하이브리드 게이트 유전체는 제1 하이-k 유전체 재료, 및 제1 하이-k 유전체 재료와 상이한 제2 하이-k 유전체 재료를 포함할 수 있다. 전력 반도체 디바이스는 하이브리드 게이트 유전체 상에 배치되는 전도성 게이트 전극을 또한 추가로 포함할 수 있다.
구현예는 하기 특징들 중 하나 이상을 포함할 수 있다. 예를 들어, 제1 하이-k 유전체 재료는 게이트 트렌치의 측벽 및 게이트 트렌치의 저부 표면 상에 배치되는 하이브리드 게이트 유전체의 제1 층 내에 포함될 수 있다. 제2 하이-k 유전체 재료는 하이브리드 게이트 유전체의 제1 층 상에 배치되는 하이브리드 게이트 유전체의 제2 층 내에 포함될 수 있다.
하이브리드 게이트 유전체는 게이트 트렌치의 적어도 일부분과 제1 하이-k 유전체 재료 사이에 배치되는 계면 유전체 층을 포함할 수 있다. 계면 유전체 층은 열 성장된 이산화규소(SiO2) 층을 포함할 수 있다.
하이브리드 게이트 유전체는 제1 하이-k 유전체 재료 및 제2 하이-k 유전체 재료의 복합물을 포함할 수 있다. 제1 하이-k 유전체 재료 및 제2 하이-k 유전체 재료의 각각의 농도들이 하이브리드 게이트 유전체의 두께에 걸쳐 변화할 수 있다.
하이브리드 게이트 유전체는 제3 하이-k 유전체 재료를 포함할 수 있다. 제1 하이-k 유전체 재료는 게이트 트렌치의 측벽 및 게이트 트렌치의 저부 표면 상에 배치되는 하이브리드 게이트 유전체의 제1 층 내에 포함될 수 있다. 제2 하이-k 유전체 재료는 하이브리드 게이트 유전체의 제1 층 상에 배치되는 하이브리드 게이트 유전체의 제2 층 내에 포함될 수 있다. 제3 하이-k 유전체 재료는 하이브리드 게이트 유전체의 제2 층 상에 배치되는 하이브리드 게이트 유전체의 제3 층 내에 포함될 수 있다. 제1 하이-k 유전체 재료 및 제3 하이-k 유전체 재료는 동일한 하이-k 유전체 재료일 수 있다.
하이브리드 게이트 유전체는 제3 하이-k 유전체 재료를 포함할 수 있고, 여기서 하이브리드 게이트 유전체는 제1 하이-k 유전체 재료, 제2 하이-k 유전체 재료 및 제3 하이-k 유전체 재료의 복합물을 포함한다. 제1 하이-k 유전체 재료, 제2 하이-k 유전체 재료 및 제3 하이-k 유전체 재료의 각각의 농도들이 하이브리드 게이트 유전체의 두께에 걸쳐 변화할 수 있다.
전도성 게이트 전극은 도핑된 폴리실리콘, 금속 및 실리사이드 중 적어도 하나를 포함할 수 있다. 전력 반도체 디바이스는 전도성 게이트 전극 상에 배치되는 유전체 캡을 포함할 수 있다.
전력 반도체 디바이스는 웰 영역 내에 배치되고 소스 영역에 인접한 제2 전도성 유형의 고농도 바디 영역을 포함할 수 있다. 고농도 바디 영역은 웰 영역의 도핑 농도보다 큰 도핑 농도를 가질 수 있다.
다른 일반적인 태양에서, 전력 반도체 디바이스는 제1 전도성 유형의 탄화규소(SiC) 기판, 및 SiC 기판 상에 배치되는 제1 전도성 유형의 SiC 에피택셜 층을 포함할 수 있다. SiC 에피택셜 층은 SiC 기판의 도핑 농도와 상이한 도핑 농도를 가질 수 있다. 전력 반도체 디바이스는 SiC 에피택셜 층 내에 배치되는 제2 전도성 유형의 웰 영역, 웰 영역 내에 배치되는 제1 전도성 유형의 소스 영역, 웰 영역 내에 배치되는 제1 전도성 유형의 드레인 영역, 및 SiC 에피택셜 층 상에 배치되는 게이트 구조체를 또한 포함할 수 있다. 게이트 구조체는 소스 영역과 드레인 영역 사이에서 연장될 수 있다. 게이트 구조체는 소스 영역의 일부분 및 드레인 영역의 일부분 상에 배치될 수 있다. 게이트 구조체는 SiC 에피택셜 층 상에 배치되는 하이브리드 게이트 유전체를 포함할 수 있다. 하이브리드 게이트 유전체는 제1 하이-k 유전체 재료 및 제2 하이-k 유전체 재료를 포함할 수 있다. 게이트 구조체는 하이브리드 게이트 유전체 상에 배치되는 전도성 게이트 전극을 추가로 포함할 수 있다.
구현예는 하기 특징들 중 하나 이상을 포함할 수 있다. 예를 들어, 제1 하이-k 유전체 재료는 SiC 에피택셜 층 상에 배치되는 하이브리드 게이트 유전체의 제1 층 내에 포함될 수 있다. 제2 하이-k 유전체 재료는 하이브리드 게이트 유전체의 제1 층 상에 배치되는 하이브리드 게이트 유전체의 제2 층 내에 포함될 수 있다. 하이브리드 게이트 유전체는 제1 하이-k 유전체 재료 및 제2 하이-k 유전체 재료의 복합물을 포함할 수 있다.
하이브리드 게이트 유전체는 제3 하이-k 유전체 재료를 포함할 수 있다. 제1 하이-k 유전체 재료는 SiC 에피택셜 층 상에 배치되는 하이브리드 게이트 유전체의 제1 층 내에 포함될 수 있다. 제2 하이-k 유전체 재료는 하이브리드 게이트 유전체의 제1 층 상에 배치되는 하이브리드 게이트 유전체의 제2 층 내에 포함될 수 있다. 제3 하이-k 유전체 재료는 하이브리드 게이트 유전체의 제2 층 상에 배치되는 하이브리드 게이트 유전체의 제3 층 내에 포함될 수 있다. 하이브리드 게이트 유전체는 제1 하이-k 유전체 재료, 제2 하이-k 유전체 재료 및 제3 하이-k 유전체 재료의 복합물을 포함할 수 있다.
다른 일반적인 태양에서, 전력 반도체 디바이스는 제1 전도성 유형의 탄화규소(SiC) 기판을 포함할 수 있다. SiC 기판은 전력 반도체 디바이스의 드레인 영역을 포함할 수 있다. 전력 반도체 디바이스는 SiC 기판 상에 배치되는 제1 전도성 유형의 SiC 에피택셜 층을 또한 포함할 수 있다. SiC 에피택셜 층은 SiC 기판의 도핑 농도와 상이한 도핑 농도를 가질 수 있다. 전력 반도체 디바이스는 SiC 에피택셜 층 내에 배치되는 제2 전도성 유형의 제1 웰 영역, 및 SiC 에피택셜 층 내에 배치되는 제2 전도성 유형의 제2 웰 영역을 추가로 포함할 수 있다. 전력 반도체 디바이스는 제1 웰 영역 내에 배치되는 제1 전도성 유형의 제1 소스 영역, 및 제2 웰 영역 내에 배치되는 제1 전도성 유형의 제2 소스 영역을 또한 추가로 포함할 수 있다. 전력 반도체 디바이스는 SiC 에피택셜 층 상에 배치되는 게이트 구조체를 또한 추가로 포함할 수 있다. 게이트 구조체는 제1 소스 영역과 제2 영역 사이에서 연장될 수 있다. 게이트 구조체는 제1 소스 영역의 일부분 및 제1 소스 영역의 일부분 상에 배치될 수 있다. 게이트 구조체는 SiC 에피택셜 층 상에 배치되는 하이브리드 게이트 유전체를 포함할 수 있다. 하이브리드 게이트 유전체는 제1 하이-k 유전체 재료 및 제2 하이-k 유전체 재료를 추가로 포함할 수 있다. 게이트 구조체는 하이브리드 게이트 유전체 상에 배치되는 전도성 게이트 전극을 또한 추가로 포함할 수 있다.
구현예는 하기 특징들 중 하나 이상을 포함할 수 있다. 예를 들어, 제1 하이-k 유전체 재료는 SiC 에피택셜 층 상에 배치되는 하이브리드 게이트 유전체의 제1 층 내에 포함될 수 있다. 제2 하이-k 유전체 재료는 하이브리드 게이트 유전체의 제1 층 상에 배치되는 하이브리드 게이트 유전체의 제2 층 내에 포함될 수 있다. 하이브리드 게이트 유전체는 제1 하이-k 유전체 재료 및 제2 하이-k 유전체 재료의 복합물을 포함할 수 있다.
하이브리드 게이트 유전체는 제3 하이-k 유전체 재료를 포함할 수 있다. 제1 하이-k 유전체 재료는 SiC 에피택셜 층 상에 배치되는 하이브리드 게이트 유전체의 제1 층 내에 포함될 수 있다. 제2 하이-k 유전체 재료는 하이브리드 게이트 유전체의 제1 층 상에 배치되는 하이브리드 게이트 유전체의 제2 층 내에 포함될 수 있다. 제3 하이-k 유전체 재료는 하이브리드 게이트 유전체의 제2 층 상에 배치되는 하이브리드 게이트 유전체의 제3 층 내에 포함될 수 있다. 하이브리드 게이트 유전체는 제1 하이-k 유전체 재료, 제2 하이-k 유전체 재료 및 제3 하이-k 유전체 재료의 복합물을 포함할 수 있다.
본 명세서에 기술된 다양한 장치 및 기술은 다양한 반도체 처리 및/또는 패키징 기술을 사용하여 구현될 수 있다. 일부 실시예는 다양한 유형의 반도체 처리 기술을 사용하여 구현될 수 있다.
기술된 구현예의 소정 특징이 본 명세서에 기술된 바와 같이 예시되었지만, 이제 많은 수정, 대체, 변경 및 등가물이 당업자에게 떠오를 것이다. 따라서, 청구범위는 첨부될 때 실시예의 범주 내에 속하는 바와 같은 모든 그러한 수정 및 변경을 포괄하도록 의도된다는 것이 이해되어야 한다. 그것은 제한이 아니라 단지 예로서 제시되었으며, 형태 및 상세 사항에 있어서의 다양한 변경이 이루어질 수 있다는 것이 이해되어야 한다. 본 명세서에 기술된 장치 및/또는 방법의 임의의 부분은, 상호 배타적인 조합을 제외하고는, 임의의 조합으로 조합될 수 있다. 본 명세서에 기술된 실시예는 기술된 상이한 실시예의 기능, 구성요소 및/또는 특징의 다양한 조합들 및/또는 하위-조합을 포함할 수 있다.

Claims (26)

  1. 전력 반도체 디바이스로서,
    제1 전도성 유형의 탄화규소(SiC) 기판 - 상기 SiC 기판은 상기 전력 반도체 디바이스의 드레인 영역을 포함함 -;
    상기 SiC 기판 상에 배치되는 상기 제1 전도성 유형의 SiC 에피택셜 층 - 상기 SiC 에피택셜 층은 상기 SiC 기판의 도핑 농도와 상이한 도핑 농도를 가짐 -;
    상기 SiC 에피택셜 층 내에 배치되는 제2 전도성 유형의 제1 웰 영역;
    상기 SiC 에피택셜 층 내에 배치되는 상기 제2 전도성 유형의 제2 웰 영역;
    상기 제1 웰 영역 내에 배치되는 상기 제1 전도성 유형의 제1 소스 영역;
    상기 제2 웰 영역 내에 배치되는 상기 제1 전도성 유형의 제2 소스 영역; 및
    상기 SiC 에피택셜 층 상에 배치되는 게이트 구조체 - 상기 게이트 구조체는 상기 제1 소스 영역과 상기 제2 소스 영역 사이에서 연장되고, 상기 게이트 구조체는 상기 제1 소스 영역의 일부분 및 상기 제2 소스 영역의 일부분 상에 배치됨 - 를 포함하고,
    상기 게이트 구조체는,
    제1 하이-k 유전체(high-k dielectric) 재료 및 제2 하이-k 유전체 재료를 포함하는 하이브리드 게이트 유전체(hybrid gate dielectric),
    상기 하이브리드 게이트 유전체와 상기 SiC 에피택셜 층 사이에 배치되고 열 성장된(thermally grown) 이산화규소(SiO2) 층을 포함하는 계면 유전체 층, 및
    상기 하이브리드 게이트 유전체 상에 배치되는 전도성 게이트 전극을 포함하고,
    상기 하이브리드 게이트 유전체는 제3 하이-k 유전체 재료를 더 포함하고,
    상기 제1 하이-k 유전체 재료는 상기 SiC 에피택셜 층 상에 배치되는 상기 하이브리드 게이트 유전체의 제1 층 내에 포함되고,
    상기 제2 하이-k 유전체 재료는 상기 하이브리드 게이트 유전체의 상기 제1 층 상에 배치되는 상기 하이브리드 게이트 유전체의 제2 층 내에 포함되고,
    상기 제3 하이-k 유전체 재료는 상기 하이브리드 게이트 유전체의 상기 제2 층 상에 배치되는 상기 하이브리드 게이트 유전체의 제3 층 내에 포함되는, 전력 반도체 디바이스.
  2. 제1항에 있어서,
    상기 제1 하이-k 유전체 재료 및 상기 제3 하이-k 유전체 재료는 동일한 하이-k 유전체 재료인, 전력 반도체 디바이스.
  3. 전력 반도체 디바이스로서,
    제1 전도성 유형의 탄화규소(SiC) 기판 - 상기 SiC 기판은 상기 전력 반도체 디바이스의 드레인 영역을 포함함 -;
    상기 SiC 기판 상에 배치되는 상기 제1 전도성 유형의 SiC 에피택셜 층 - 상기 SiC 에피택셜 층은 상기 SiC 기판의 도핑 농도와 상이한 도핑 농도를 가짐 -;
    상기 SiC 에피택셜 층 내에 배치되는 제2 전도성 유형의 제1 웰 영역;
    상기 SiC 에피택셜 층 내에 배치되는 상기 제2 전도성 유형의 제2 웰 영역;
    상기 제1 웰 영역 내에 배치되는 상기 제1 전도성 유형의 제1 소스 영역;
    상기 제2 웰 영역 내에 배치되는 상기 제1 전도성 유형의 제2 소스 영역; 및
    상기 SiC 에피택셜 층 상에 배치되는 게이트 구조체 - 상기 게이트 구조체는 상기 제1 소스 영역과 상기 제2 소스 영역 사이에서 연장되고, 상기 게이트 구조체는 상기 제1 소스 영역의 일부분 및 상기 제2 소스 영역의 일부분 상에 배치됨 - 를 포함하고,
    상기 게이트 구조체는,
    제1 하이-k 유전체 재료 및 제2 하이-k 유전체 재료를 포함하는 하이브리드 게이트 유전체,
    상기 하이브리드 게이트 유전체와 상기 SiC 에피택셜 층 사이에 배치되고 열 성장된 이산화규소(SiO2) 층을 포함하는 계면 유전체 층, 및
    상기 하이브리드 게이트 유전체 상에 배치되는 전도성 게이트 전극을 포함하고,
    상기 하이브리드 게이트 유전체는 제3 하이-k 유전체 재료를 더 포함하고, 상기 하이브리드 게이트 유전체는 상기 제1 하이-k 유전체 재료, 상기 제2 하이-k 유전체 재료 및 상기 제3 하이-k 유전체 재료의 복합물을 포함하는, 전력 반도체 디바이스.
  4. 제3항에 있어서,
    상기 제1 하이-k 유전체 재료, 상기 제2 하이-k 유전체 재료 및 상기 제3 하이-k 유전체 재료의 각각의 농도들이 하이브리드 게이트 유전체의 두께에 걸쳐 변화하는, 전력 반도체 디바이스.
  5. 전력 반도체 디바이스로서,
    제1 전도성 유형의 탄화규소(SiC) 반도체 층;
    상기 SiC 반도체 층 내에 배치되는 제2 전도성 유형의 제1 웰 영역;
    상기 SiC 반도체 층 내에 배치되는 상기 제2 전도성 유형의 제2 웰 영역;
    상기 제1 웰 영역 내에 배치되는 상기 제1 전도성 유형의 제1 소스 영역;
    상기 제2 웰 영역 내에 배치되는 상기 제1 전도성 유형의 제2 소스 영역; 및
    상기 SiC 반도체 층 상에 배치되는 게이트 구조체를 포함하고,
    상기 게이트 구조체는,
    상기 SiC 반도체 층 상에 배치되는 계면 유전체 층 - 상기 계면 유전체 층은 열 성장된 이산화규소(SiO2) 층을 포함하고, 상기 계면 유전체 층은 상기 제1 소스 영역과 상기 제2 소스 영역 사이에서 연장되고, 상기 계면 유전체 층은 상기 제1 소스 영역의 일부분 및 상기 제2 소스 영역의 일부분 상에 배치됨 -, 및
    상기 계면 유전체 층 상에 배치되는 하이브리드 게이트 유전체 - 상기 하이브리드 게이트 유전체는 제1 하이-k 유전체 재료 및 제2 하이-k 유전체 재료를 포함함 - 를 포함하고,
    상기 하이브리드 게이트 유전체는 상기 제1 하이-k 유전체 재료 및 상기 제2 하이-k 유전체 재료의 복합물을 포함하고,
    상기 제1 하이-k 유전체 재료 및 상기 제2 하이-k 유전체 재료의 각각의 농도들이 상기 하이브리드 게이트 유전체의 두께에 걸쳐 변화하는, 전력 반도체 디바이스.
  6. 전력 반도체 디바이스로서,
    제1 전도성 유형의 탄화규소(SiC) 반도체 층;
    상기 SiC 반도체 층 내에 배치되는 제2 전도성 유형의 제1 웰 영역;
    상기 SiC 반도체 층 내에 배치되는 상기 제2 전도성 유형의 제2 웰 영역;
    상기 제1 웰 영역 내에 배치되는 상기 제1 전도성 유형의 제1 소스 영역;
    상기 제2 웰 영역 내에 배치되는 상기 제1 전도성 유형의 제2 소스 영역; 및
    상기 SiC 반도체 층 상에 배치되는 게이트 구조체를 포함하고,
    상기 게이트 구조체는,
    상기 SiC 반도체 층 상에 배치되는 계면 유전체 층 - 상기 계면 유전체 층은 열 성장된 이산화규소(SiO2) 층을 포함하고, 상기 계면 유전체 층은 상기 제1 소스 영역과 상기 제2 소스 영역 사이에서 연장되고, 상기 계면 유전체 층은 상기 제1 소스 영역의 일부분 및 상기 제2 소스 영역의 일부분 상에 배치됨 -, 및
    상기 계면 유전체 층 상에 배치되는 하이브리드 게이트 유전체 - 상기 하이브리드 게이트 유전체는 제1 하이-k 유전체 재료 및 제2 하이-k 유전체 재료를 포함함 - 를 포함하고,
    상기 하이브리드 게이트 유전체는 제3 하이-k 유전체 재료를 더 포함하고, 상기 하이브리드 게이트 유전체는 상기 제1 하이-k 유전체 재료, 상기 제2 하이-k 유전체 재료 및 상기 제3 하이-k 유전체 재료의 복합물을 포함하고,
    상기 제1 하이-k 유전체 재료, 상기 제2 하이-k 유전체 재료 및 상기 제3 하이-k 유전체 재료의 각각의 농도들이 상기 하이브리드 게이트 유전체의 두께에 걸쳐 변화하는, 전력 반도체 디바이스.
  7. 삭제
  8. 삭제
  9. 삭제
  10. 삭제
  11. 삭제
  12. 삭제
  13. 삭제
  14. 삭제
  15. 삭제
  16. 삭제
  17. 삭제
  18. 삭제
  19. 삭제
  20. 삭제
  21. 삭제
  22. 삭제
  23. 삭제
  24. 삭제
  25. 삭제
  26. 삭제
KR1020177033519A 2015-05-20 2016-05-19 반도체 전력 디바이스를 위한 하이브리드 게이트 유전체 KR102505057B1 (ko)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
US201562164252P 2015-05-20 2015-05-20
US62/164,252 2015-05-20
US15/158,214 US10002941B2 (en) 2015-05-20 2016-05-18 Hybrid gate dielectrics for semiconductor power devices
US15/158,214 2016-05-18
PCT/US2016/033203 WO2016187387A1 (en) 2015-05-20 2016-05-19 Hybrid gate dielectrics for semiconductor power devices

Publications (2)

Publication Number Publication Date
KR20180000722A KR20180000722A (ko) 2018-01-03
KR102505057B1 true KR102505057B1 (ko) 2023-02-28

Family

ID=57320634

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020177033519A KR102505057B1 (ko) 2015-05-20 2016-05-19 반도체 전력 디바이스를 위한 하이브리드 게이트 유전체

Country Status (5)

Country Link
US (2) US10002941B2 (ko)
KR (1) KR102505057B1 (ko)
CN (1) CN209515677U (ko)
DE (1) DE112016001799T5 (ko)
WO (1) WO2016187387A1 (ko)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10002941B2 (en) 2015-05-20 2018-06-19 Fairchild Semiconductor Corporation Hybrid gate dielectrics for semiconductor power devices
DE102015121100B4 (de) * 2015-12-03 2022-01-20 Infineon Technologies Ag Halbleiterbauelement mit grabenrandabschluss
US11563101B2 (en) * 2020-07-07 2023-01-24 Wolfspeed, Inc. Power semiconductor devices having multilayer gate dielectric layers that include an etch stop/field control layer and methods of forming such devices
CN112885889B (zh) * 2021-01-14 2022-06-03 电子科技大学 一种含组合介质深槽的横向耐压区
US11798809B2 (en) 2021-06-17 2023-10-24 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method of manufacturing
US11901446B2 (en) * 2021-08-18 2024-02-13 Unity Power Technology Limited SiC MOSFET with transverse P+ region

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090039437A1 (en) * 2007-08-10 2009-02-12 Hisashi Ogawa Semiconductor device and method for fabricating the same
US20130175630A1 (en) * 2012-01-06 2013-07-11 International Business Machines Corporation Replacement gate structure for transistor with a high-k gate stack
WO2015053805A1 (en) * 2013-10-07 2015-04-16 Purdue Research Foundation Mos-based power semiconductor device having increased current carrying area and method of fabricating same

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100013009A1 (en) 2007-12-14 2010-01-21 James Pan Structure and Method for Forming Trench Gate Transistors with Low Gate Resistance
US8039877B2 (en) * 2008-09-09 2011-10-18 Fairchild Semiconductor Corporation (110)-oriented p-channel trench MOSFET having high-K gate dielectric
JP5588671B2 (ja) * 2008-12-25 2014-09-10 ローム株式会社 半導体装置の製造方法
CN102484069A (zh) 2009-09-07 2012-05-30 罗姆股份有限公司 半导体装置及其制造方法
JP5616665B2 (ja) * 2010-03-30 2014-10-29 ローム株式会社 半導体装置
US8415671B2 (en) 2010-04-16 2013-04-09 Cree, Inc. Wide band-gap MOSFETs having a heterojunction under gate trenches thereof and related methods of forming such devices
US20120080749A1 (en) 2010-09-30 2012-04-05 Purtell Robert J Umos semiconductor devices formed by low temperature processing
US9490328B2 (en) * 2013-06-26 2016-11-08 Hitachi, Ltd. Silicon carbide semiconductor device and manufacturing method of the same
US9240478B2 (en) * 2014-04-16 2016-01-19 Taiwan Semiconductor Manufacturing Company, Ltd. 3D UTB transistor using 2D material channels
US9548372B2 (en) * 2015-01-29 2017-01-17 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device with tunable work function
US9685383B2 (en) * 2015-05-13 2017-06-20 United Microelectronics Corp. Method of forming semiconductor device
US10002941B2 (en) 2015-05-20 2018-06-19 Fairchild Semiconductor Corporation Hybrid gate dielectrics for semiconductor power devices

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090039437A1 (en) * 2007-08-10 2009-02-12 Hisashi Ogawa Semiconductor device and method for fabricating the same
US20130175630A1 (en) * 2012-01-06 2013-07-11 International Business Machines Corporation Replacement gate structure for transistor with a high-k gate stack
WO2015053805A1 (en) * 2013-10-07 2015-04-16 Purdue Research Foundation Mos-based power semiconductor device having increased current carrying area and method of fabricating same

Also Published As

Publication number Publication date
CN209515677U (zh) 2019-10-18
US10490644B2 (en) 2019-11-26
WO2016187387A1 (en) 2016-11-24
KR20180000722A (ko) 2018-01-03
US10002941B2 (en) 2018-06-19
DE112016001799T5 (de) 2018-01-18
US20160343823A1 (en) 2016-11-24
US20180269302A1 (en) 2018-09-20

Similar Documents

Publication Publication Date Title
KR102505057B1 (ko) 반도체 전력 디바이스를 위한 하이브리드 게이트 유전체
US10074728B2 (en) Semiconductor device
TWI578405B (zh) 用於製造具有提升的通道遷移率之半導體裝置的濕式化學方法
US9590044B2 (en) Two-dimensional material containing electronic components
JP6168945B2 (ja) 半導体装置およびその製造方法
TW201729263A (zh) 半導體裝置
JP6543869B2 (ja) 半導体素子及びその製造方法
TW201528503A (zh) 半導體裝置
KR20120089354A (ko) 양자 웰 트랜지스터에 접촉부를 형성하는 기술
CN109742147A (zh) FinFET及其制造方法
US9397185B2 (en) Semiconductor device
JP6235702B2 (ja) 半導体装置
JP2012114320A (ja) 窒化物半導体電界効果トランジスタ
US20140291756A1 (en) Semiconductor device and manufacturing method thereof
US20200312997A1 (en) Semiconductor device
TW202201503A (zh) 閘極電極的形成方法,電晶體及元件
JP7165328B2 (ja) 半導体装置および半導体装置の製造方法
Guo et al. Integrable Quasivertical GaN U‐Shaped Trench‐Gate Metal‐Oxide‐Semiconductor Field‐Effect Transistors for Power and Optoelectronic Integrated Circuits
JP6367434B2 (ja) 半導体装置およびその製造方法
TW202303992A (zh) 薄膜半導體切換設備
US10600909B2 (en) Semiconductor devices and methods for fabricating the same
TWI678728B (zh) 半導體裝置及其製造方法
JP6707995B2 (ja) 電極構造体、電極構造体を用いる半導体装置及び電極構造体の製造方法
JP2016048758A (ja) 半導体装置及びその製造方法

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant