JP6543869B2 - 半導体素子及びその製造方法 - Google Patents

Description

本発明は、半導体素子及びその製造方法に関する。

従来の半導体素子として、窒化物半導体からなる障壁層の表面がパッシベーション膜で覆われた窒化物半導体ヘテロ構造電界効果トランジスタが知られている（例えば、特許文献１参照）。

特許文献１によれば、チャネル層と障壁層との界面であるヘテロ界面が非極性面または半極性面であり、さらに、バンドギャップが６．２ｅＶ以上と大きく絶縁性の高い表面パッシベーション膜、例えば、ＳｉＯ_２膜、ＡｌＮ膜、あるいはＡｌ_２Ｏ_３膜による表面パッシベーションを行うことにより、窒化物半導体ＨＦＥＴにおいて、電流コラプスフリーで、かつ高耐圧を実現することができる。

また、従来の他の半導体素子として、Ａｌ_２Ｏ_３等の酸化物を含むゲート絶縁膜を有する電界効果トランジスタが知られている（例えば、特許文献２参照）。

特開２００９―１４７２６４号公報 特開２０１２−１３８３９２号公報

本発明の目的は、Ｇａ_２Ｏ_３層の表面を覆う酸化物絶縁膜を有し、リーク電流の発生を効果的に抑制することができる半導体素子及びその製造方法を提供することにある。

本発明の一態様は、上記目的を達成するために、以下の［１］〜［６］の半導体素子を
提供する。

［１］電流経路となる、結晶質のＧａ_２Ｏ_３からなる半導体層と、前記半導体層の表面の一部を覆う酸化物絶縁膜と、前記半導体層の前記表面上に形成されたソース電極及びドレイン電極と、前記半導体層の前記表面上の前記ソース電極と前記ドレイン電極との間に形成されたゲート電極とを含む電極と、を有し、前記酸化物絶縁膜は、前記半導体層に接触する結晶質の酸化物絶縁体を主成分とする結晶質層と、前記結晶質層上の非晶質の前記酸化物絶縁体を主成分とする非晶質層とを含み、前記酸化物絶縁膜は、前記ソース電極と前記ドレイン電極との間に形成され、前記酸化物絶縁膜は、前記電極間のリーク電流を抑制する、半導体素子。

［２］電流経路となる、結晶質のＧａ _２ Ｏ _３ からなる半導体層と、前記半導体層の表面の一部を覆う酸化物絶縁膜と、前記半導体層の前記表面と反対側の面上に直接又は他の層を介して設けられた結晶質のＧａ _２ Ｏ _３ からなるＧａ _２ Ｏ _３ 基板と、前記半導体層の前記表面上に形成されたソース電極と、前記半導体層にゲート絶縁膜を介して隣接するように形成されたゲート電極と、前記Ｇａ _２ Ｏ _３ 基板の前記半導体層と反対側の面上に形成されたドレイン電極とを含む電極と、を有し、前記酸化物絶縁膜は、前記半導体層に接触する結晶質の酸化物絶縁体を主成分とする結晶質層と、前記結晶質層上の非晶質の前記酸化物絶縁体を主成分とする非晶質層とを含み、前記ゲート絶縁膜は、前記半導体層の前記表面上に前記酸化物絶縁膜を介して形成された前記ゲート電極の真下の前記酸化物絶縁膜の部分、又は前記半導体層中に埋め込まれた前記ゲート電極を覆う絶縁膜であり、前記酸化物絶縁膜は、前記電極間のリーク電流を抑制する、半導体素子。

［３］電流経路となる、結晶質のＧａ _２ Ｏ _３ からなる半導体層と、前記半導体層の表面の一部を覆う酸化物絶縁膜と、前記半導体層の前記表面と反対側の面上に直接又は他の層を介して設けられた結晶質のＧａ _２ Ｏ _３ からなるＧａ _２ Ｏ _３ 基板と、前記半導体層の前記表面上に形成され、前記半導体層との間にショットキー接合を形成するショットキー電極と、前記Ｇａ _２ Ｏ _３ 基板との間にオーミック接合を形成するオーミック電極とを含む電極と、を有し、前記酸化物絶縁膜は、前記半導体層に接触する結晶質の酸化物絶縁体を主成分とする結晶質層と、前記結晶質層上の非晶質の前記酸化物絶縁体を主成分とする非晶質層とを含み、前記ショットキー電極の前記酸化物絶縁膜側の一部が、前記酸化物絶縁膜の一部を覆うフィールドプレート電極であり、前記酸化物絶縁膜は、前記電極間のリーク電流を抑制する、半導体素子。

［４］前記ゲート電極は、前記酸化物絶縁膜を介して前記半導体層の前記表面上に形成される、前記［１］に記載の半導体素子。

［５］前記酸化物絶縁体は、（Ａｌ _ｘ Ｇａ _１−ｘ ） _２ Ｏ _３ （０＜ｘ≦１）である、前記［１］〜［４］のいずれか１項に記載の半導体素子。

［６］前記酸化物絶縁体は、Ａｌ _２ Ｏ _３ である、前記［５］に記載の半導体素子。

［７］また、本発明の他の態様は、上記目的を達成するために、以下の［７］〜［１５］の半導体素子の製造方法を提供する。

［７］電流経路となる、結晶質のＧａ _２ Ｏ _３ からなる半導体層の表面上に、結晶質の酸化物絶縁体を主成分とする結晶質層を形成する工程と、前記結晶質層上に非晶質の前記酸化物絶縁体を主成分とする非晶質層を形成する工程と、前記半導体層の前記表面上にソース電極及びドレイン電極を形成する工程と、前記半導体層の前記表面上の前記ソース電極と前記ドレイン電極との間にゲート電極を形成する工程と、を含み、前記結晶質層及び前記非晶質層は、前記半導体層の前記表面の一部を覆う酸化物絶縁膜を構成し、前記酸化物絶縁膜は、前記ソース電極と前記ドレイン電極との間に形成される、半導体素子の製造方法。

［８］結晶質のＧａ _２ Ｏ _３ からなるＧａ _２ Ｏ _３ 基板上に直接又は他の層を介して形成された、電流経路となる、結晶質のＧａ _２ Ｏ _３ からなる半導体層の表面上に、結晶質の酸化物絶縁体を主成分とする結晶質層を形成する工程と、前記結晶質層上に非晶質の前記酸化物絶縁体を主成分とする非晶質層を形成する工程と、前記半導体層の前記表面上にソース電極を形成する工程と、前記半導体層にゲート絶縁膜を介して隣接するようにゲート電極を形成する工程と、前記Ｇａ _２ Ｏ _３ 基板の前記半導体層と反対側の面上にドレイン電極を形成する工程と、を含み、前記結晶質層及び前記非晶質層は、前記半導体層の前記表面の一部を覆う酸化物絶縁膜を構成し、前記ゲート絶縁膜は、前記半導体層の前記表面上に前記酸化物絶縁膜を介して形成された前記ゲート電極の真下の前記酸化物絶縁膜の部分、又は前記半導体層中に埋め込まれた前記ゲート電極を覆う絶縁膜である、半導体素子の製造方法。

［９］結晶質のＧａ _２ Ｏ _３ からなるＧａ _２ Ｏ _３ 基板上に直接又は他の層を介して形成された、電流経路となる、結晶質のＧａ _２ Ｏ _３ からなる半導体層の表面上に、結晶質の酸化物絶縁体を主成分とする結晶質層を形成する工程と、前記結晶質層上に非晶質の前記酸化物絶縁体を主成分とする非晶質層を形成する工程と、前記半導体層の前記表面上に、前記半導体層との間にショットキー接合を形成するショットキー電極を形成する工程と、前記Ｇａ _２ Ｏ _３ 基板との間にオーミック接合を形成するオーミック電極を形成する工程と、を含み、前記結晶質層及び前記非晶質層は、前記半導体層の前記表面の一部を覆う酸化物絶縁膜を構成し、前記ショットキー電極は、前記酸化物絶縁膜側の一部が前記酸化物絶縁膜の一部を覆い、フィールドプレート電極となるように形成される、半導体素子の製造方法。

［１０］前記酸化物絶縁体は、Ａｌ _２ Ｏ _３ であり、前記結晶質層及び前記非晶質層は、酸素プラズマを酸化剤に用いたプラズマＡＬＤ法を用いて前記酸化物絶縁体を主成分とする材料を前記半導体層の前記表面上に堆積させることにより、連続的に形成される、前記［７］〜［９］のいずれか１項に記載の半導体素子の製造方法。

［１１］前記結晶質層及び前記非晶質層は、前記酸化物絶縁体を主成分とする材料を前記半導体層の前記表面上に堆積させながら、堆積温度を前記材料の結晶化温度よりも高い温度から低い温度へ切り換えることにより、連続的に形成される、前記［７］〜［９］のいずれか１項に記載の半導体素子の製造方法。

［１２］前記結晶質層は、前記酸化物絶縁体を主成分とする非晶質の材料を前記半導体層の前記表面上に堆積させた後、熱処理により前記材料を結晶化させることにより得られ、前記非晶質層は、前記酸化物絶縁体を主成分とする非晶質の材料を前記結晶質層上に堆積することにより得られる、前記［７］〜［９］のいずれか１項に記載の半導体素子の製造方法。

［１３］前記酸化物絶縁体は、（Ａｌ _ｘ Ｇａ _１−ｘ ） _２ Ｏ _３ （０＜ｘ≦１）である、前記［７］〜［９］、［１１］、［１２］のいずれか１項に記載の半導体素子の製造方法。

［１４］前記酸化物絶縁体は、Ａｌ _２ Ｏ _３ である、前記［１３］に記載の半導体素子の製造方法。

［１５］前記ゲート電極は、前記酸化物絶縁膜を介して前記半導体層の前記表面上に形成される、前記［７］に記載の半導体素子の製造方法。

本発明によれば、Ｇａ_２Ｏ_３層の表面を覆う酸化物絶縁膜を有し、リーク電流の発生を効果的に抑制することができる半導体素子及びその製造方法を提供することができる。

図１は、第１の実施の形態に係るＧａ_２Ｏ_３系ＭＩＳＦＥＴの垂直断面図である。 図２（ａ）〜（ｄ）は、第１の実施の形態に係るＧａ_２Ｏ_３系ＭＩＳＦＥＴの製造工程を表す垂直断面図である。 図３は、Ｇａ_２Ｏ_３系ＭＩＳＦＥＴの一部の垂直断面のＴＥＭ画像である。 図４は、第１の実施の形態に係る絶縁膜の耐電圧試験を実施したときの試料の構成を模式的に表す垂直断面図である。 図５は、耐電圧試験により得られた第１の実施の形態に係る絶縁膜及び比較例に係る絶縁膜の耐電圧特性を表すグラフである。 図６（ａ）〜（ｃ）は、それぞれＧａ_２Ｏ_３基板、Ｇａ_２Ｏ_３基板上に形成された第１の実施の形態に係る絶縁膜、Ｇａ_２Ｏ_３基板上に形成された比較例に係る絶縁膜の表面のＡＦＭ画像である。 図７は、第２の実施の形態に係るＧａ_２Ｏ_３系ＭＩＳＦＥＴの垂直断面図である。 図８は、第３の実施の形態に係るＧａ_２Ｏ_３系ＭＩＳＦＥＴの垂直断面図である。 図９は、第４の実施の形態に係るＧａ_２Ｏ_３系ＭＥＳＦＥＴの垂直断面図である。 図１０は、第５の実施の形態に係るＧａ_２Ｏ_３系ＭＩＳＦＥＴの垂直断面図である。 図１１は、第６の実施の形態に係るＧａ_２Ｏ_３系ＭＩＳＦＥＴの垂直断面図である。 図１２は、第７の実施の形態に係るショットキーバリアダイオードの垂直断面図である。

〔第１の実施の形態〕
第１の実施の形態は、半導体素子としてのプレーナゲート構造を有するＧａ_２Ｏ_３系ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）についての形態である。

（半導体素子の構成）
図１は、第１の実施の形態に係るＧａ_２Ｏ_３系ＭＩＳＦＥＴ１０の垂直断面図である。Ｇａ_２Ｏ_３系ＭＩＳＦＥＴ１０は、高抵抗Ｇａ_２Ｏ_３基板２上に形成されたＧａ_２Ｏ_３層３と、Ｇａ_２Ｏ_３層３上に形成されたソース電極１２及びドレイン電極１３と、ソース電極１２とドレイン電極１３との間のＧａ_２Ｏ_３層３上に酸化物絶縁膜１４を介して形成されたゲート電極１１を含む。

高抵抗Ｇａ_２Ｏ_３基板２は、β−Ｇａ_２Ｏ_３単結晶からなる基板であり、Ｍｇ、Ｈ、Ｌｉ、Ｎａ、Ｋ、Ｒｂ、Ｃｓ、Ｆｒ、Ｂｅ、Ｃａ、Ｓｒ、Ｂａ、Ｒａ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、Ｐｄ、Ｃｕ、Ａｇ、Ａｕ、Ｚｎ、Ｃｄ、Ｈｇ、Ｔｌ、Ｐｂ、Ｎ、又はＰ等のｐ型ドーパントを添加することにより高抵抗化されている。

高抵抗Ｇａ_２Ｏ_３基板２の主面は、（１００）面から５０°以上９０°以下の角度だけ回転させた面であることが好ましい。すなわち、主面と（１００）面のなす角θ（０＜θ≦９０°）が５０°以上であることが好ましい。（１００）面から５０°以上９０°以下回転させた面として、例えば、（０１０）面、（００１）面、（−２０１）面、（１０１）面、及び（３１０）面が存在する。

高抵抗Ｇａ_２Ｏ_３基板２の主面が、（１００）面から５０°以上９０°以下の角度だけ回転させた面である場合、高抵抗Ｇａ_２Ｏ_３基板２上にβ−Ｇａ_２Ｏ_３系結晶をエピタキシャル成長させるときに、β−Ｇａ_２Ｏ_３系結晶の原料の高抵抗Ｇａ_２Ｏ_３基板２からの再蒸発を効果的に抑えることができる。具体的には、β−Ｇａ_２Ｏ_３系結晶を成長温度５００℃で成長させたときに再蒸発する原料の割合を０％としたとき、高抵抗Ｇａ_２Ｏ_３基板２の主面が、（１００）面から５０°以上９０°以下回転させた面である場合、再蒸発する原料の割合を４０％以下に抑えることができる。そのため、供給する原料の６０％以上をβ−Ｇａ_２Ｏ_３系結晶の形成に用いることができ、β−Ｇａ_２Ｏ_３系結晶の成長速度や製造コストの観点から好ましい。

β−Ｇａ_２Ｏ_３結晶は単斜晶系の結晶構造を有し、その典型的な格子定数はａ＝１２．２３Å、ｂ＝３．０４Å、ｃ＝５．８０Å、α＝γ＝９０°、β＝１０３．７°である。β−Ｇａ_２Ｏ_３結晶においては、ｃ軸を軸として（１００）面を５２．５°回転させると（３１０）面と一致し、９０°回転させると（０１０）面と一致する。また、ｂ軸を軸として（１００）面を５３．８°回転させると（１０１）面と一致し、７６．３°回転させると（００１）面と一致し、５３．８°回転させると（−２０１）面と一致する。

また、高抵抗Ｇａ_２Ｏ_３基板２の主面は、（０１０）面から３７．５°以下の角度だけ回転させた面であってもよい。この場合、Ｇａ_２Ｏ_３層３の表面を原子レベルで平坦にすることができるため、酸化物絶縁膜１４とＧａ_２Ｏ_３層３との界面が急峻になり、より高いリーク抑制効果が得られる。

Ｇａ_２Ｏ_３層３は、β−Ｇａ_２Ｏ_３単結晶からなる層であり、Ｓｎ、Ｔｉ、Ｚｒ、Ｈｆ、Ｖ、Ｎｂ、Ｔａ、Ｍｏ、Ｗ、Ｒｕ、Ｒｈ、Ｉｒ、Ｃ、Ｓｉ、Ｇｅ、Ｐｂ、Ｍｎ、Ａｓ、Ｓｂ、Ｂｉ、Ｆ、Ｃｌ、Ｂｒ、Ｉ等のｎ型ドーパントを含む。なお、Ｇａ_２Ｏ_３層３は酸化物からなるため、表面に自然酸化膜が形成されず、後述する酸化物絶縁膜１４のパッシベーション膜としての機能が自然酸化膜により阻害されるおそれがない。

Ｇａ_２Ｏ_３層３は、Ｇａ_２Ｏ_３系ＭＩＳＦＥＴ１０のチャネル層として機能する。また、Ｇａ_２Ｏ_３層３の厚さは、例えば、１０〜１０００ｎｍ程度である。

なお、Ｇａ_２Ｏ_３層３中のソース電極１２及びドレイン電極１３の下にそれぞれソース領域及びドレイン領域が形成されてもよい。ソース領域及びドレイン領域は、イオン注入法等によりｎ型ドーパントをＧａ_２Ｏ_３層３中に導入することにより形成される。

ゲート電極１１、ソース電極１２、及びドレイン電極１３は、例えば、Ａｕ、Ａｌ、Ｔｉ、Ｓｎ、Ｇｅ、Ｉｎ、Ｎｉ、Ｃｏ、Ｐｔ、Ｗ、Ｍｏ、Ｃｒ、Ｃｕ、Ｐｂ等の金属、これらの金属のうちの２つ以上を含む合金、又はＩＴＯ等の導電性化合物からなる。また、異なる２つの金属からなる２層構造、例えばＴｉ／Ａｌ、Ｔｉ／Ａｕ、Ｔｉ／Ｐｔ、Ａｌ／Ａｕ、Ｎｉ／Ａｕ、Ａｕ／Ｎｉを有してもよい。

酸化物絶縁膜１４は、（Ａｌ_ｘＧａ_１−ｘ）_２Ｏ_３（０＜ｘ≦１）、ＳｉＯ_２、ＨｆＯ_２、ＺｒＯ_２等の酸化物を主成分とする絶縁性の膜、又はこれらの酸化物のうちの異なる酸化物をそれぞれ主成分とする２以上の絶縁性の膜が積層された多層膜である。また、酸化物絶縁膜１４は、主に非晶質であるが、一部もしくはその全体が結晶化していてもよい。酸化物絶縁膜１４は、ソース電極１２とドレイン電極１３の間に形成される。酸化物絶縁膜１４のゲート電極１１の真下の部分はゲート絶縁膜として機能し、Ｇａ_２Ｏ_３層３の表面のソース電極１２とゲート電極１１との間の領域及びゲート電極１１とドレイン電極１３との間の領域を覆う部分はパッシベーション膜として機能する。すなわち、本実施の形態においては、ゲート絶縁膜とパッシベーション膜が同じ材料からなり、一体に形成される。

本願発明者らは、高抵抗のＧａ_２Ｏ_３基板を有する素子にリークが発生する場合、リーク電流はチャネル層の表面を流れる傾向があることを見出した。そこで、本実施の形態では、チャネル層として機能するＧａ_２Ｏ_３層３の表面を酸化物絶縁膜１４で覆うことにより、リークを抑制している。

そして、本実施の形態におけるパッシベーション膜によるリーク電流の抑制効果は、Ｓｉ基板を有するトランジスタ等の、リーク電流が基板内部を流れやすい素子におけるパッシベーション膜によるリーク電流の抑制効果よりも、格段に大きいことがわかった。

ゲート絶縁膜及びパッシベーション膜の材料は、絶縁破壊電界強度が高く、また、Ｇａ_２Ｏ_３層３との界面で界面準位を形成しにくい酸化物であることが好ましい。

絶縁破壊電界強度の大きな材料としては、酸化物の他に、ＳｉＮ、ＡｌＮ等の窒化物絶縁体が挙げられる。しかし、窒化物絶縁膜を酸化物絶縁膜１４の代わりに用いて、酸化物からなるＧａ_２Ｏ_３層３の表面を覆った場合、窒化物絶縁膜とＧａ_２Ｏ_３層３が異種材料からなるため、これらの界面に多量の界面準位が形成され、それらがリーク源となるおそれがある。

一方、酸化物からなる酸化物絶縁膜１４とＧａ_２Ｏ_３層３は同種材料からなるため、これらの界面には界面準位が形成されにくいと予想される。特に、酸化物の中でも、Ａｌ_２Ｏ_３はＧａ_２Ｏ_３と相性が良く、（Ａｌ_ｘＧａ_１−ｘ）_２Ｏ_３混晶膜を形成することができ、Ａｌ_２Ｏ_３のみならず、Ｇａを含む（Ａｌ_ｘＧａ_１−ｘ）_２Ｏ_３も酸化物絶縁膜１４の材料として用いることができる。

（Ａｌ_ｘＧａ_１−ｘ）_２Ｏ_３（０＜ｘ≦１）を酸化物絶縁膜１４の材料として用いることで、広い範囲で素子特性を制御することができる。具体的には、Ａｌの割合が大きい（ｘが１に近い）ほど、酸化物絶縁膜１４の絶縁破壊電界強度が高くなるため、Ｇａ_２Ｏ_３系ＭＩＳＦＥＴ１０の耐電圧特性を向上させ、また、ゲートリーク電流を低減することができる。一方、Ｇａの割合が大きい（ｘが０に近い）ほど、酸化物絶縁膜１４の結晶構造がＧａ_２Ｏ_３層３の結晶構造に近づくため、Ｇａ_２Ｏ_３層３の表面のダングリングボンドをより低減することができる。このため、界面準位をより低減し、界面リーク電流を低減することができる。このように、界面リーク低減効果、素子特性制御性の点から、（Ａｌ_ｘＧａ_１−ｘ）_２Ｏ_３（０＜ｘ≦１）が酸化物絶縁膜１４の材料として好ましい。

また、後述するように、Ａｌ_２Ｏ_３は原子層堆積（ALD：Atomic Layer Deposition）法によって高品質な膜を形成できることが確認されている。ＡＬＤ法は他の製法に比べて被覆性に優れた成膜方法であり、高品質な界面を実現出来る。また、大面積での膜厚制御性に優れた製法のため、高い量産性が期待される。このため、（Ａｌ_ｘＧａ_１−ｘ）_２Ｏ_３（０＜ｘ≦１）の中でも、ＡＬＤ法を用いることにより高い界面リーク低減効果と高い量産性を実現することのできるＡｌ_２Ｏ_３（ｘ＝１）が酸化物絶縁膜１４の材料として特に好ましいといえる。

酸化物絶縁膜１４の材料としてＡｌ_２Ｏ_３を用いる場合、結晶質層１４ａには、三方晶系のコランダム型のα−Ａｌ_２Ｏ_３、立方晶系のスピネル型のγ−Ａｌ_２Ｏ_３、又はβ−Ｇａ_２Ｏ_３と同様の単斜晶系のβ−ガリア型のＡｌ_２Ｏ_３等を用いることができる。特に、Ｇａ_２Ｏ_３層３を構成するβ−Ｇａ_２Ｏ_３と同一の結晶構造を有するβ−ガリア型のＡｌ_２Ｏ_３を用いることにより、Ｇａ_２Ｏ_３層３の表面のダングリングボンドをより低減することができ、より高い界面準位低減効果が得られる。

酸化物絶縁膜１４は、Ｇａ_２Ｏ_３層３に接触する結晶質の酸化物絶縁体からなる結晶質層１４ａと、結晶質層１４ａ上の非晶質の酸化物絶縁体からなる非晶質層１４ｂとを含む。結晶質層１４ａは、Ｇａ_２Ｏ_３層３の結晶軸に配向している。

結晶質層１４ａは、Ｇａ_２Ｏ_３層３の結晶軸に配向しているため、リーク電流発生の原因となるＧａ_２Ｏ_３層３の表面のダングリングボンドを低減し、それによって界面準位を低減し、界面リーク電流を抑制しているものと考えられる。一方、一般に、非晶質の酸化物は結晶質の酸化物よりも膜中のリーク電流が小さいため、酸化物絶縁膜１４のＧａ_２Ｏ_３層３との界面近傍の領域以外の領域は非晶質であることが好ましく、結晶質層１４ａ上に非晶質層１４ｂが形成される。また、結晶質層１４ａよりも非晶質層１４ｂを厚くすることで、より大きな膜中リーク電流低減効果が得られる。

このように、酸化物絶縁膜１４が結晶質層１４ａと非晶質層１４ｂの２層を含むことにより、結晶質層のみから構成される場合、及び非晶質層のみで構成される場合よりも、効果的にリークを抑制することができる。また、本実施の形態においては、酸化物絶縁膜１４がゲート電極１１の真下にも設けられているため、同様の理由により、ゲートリークも効果的に抑制することができる。

結晶質層１４ａの厚さは、Ｇａ_２Ｏ_３層３の表面のダングリングボンドを塞ぐことができる厚さであれば十分であり、結晶質層１４ａの厚さは、例えば、０．１〜１００ｎｍである。非晶質層１４ｂの厚さは、例えば、０．２〜２０００ｎｍである。

酸化物絶縁膜１４のパッシベーション膜として機能する部分は、Ｇａ_２Ｏ_３層３の表面のなるべく広い領域を覆っていることが好ましく、ソース電極１２とドレイン電極１３に接触していることが好ましい。

Ｇａ_２Ｏ_３系ＭＩＳＦＥＴ１０は、ゲート直下のＧａ_２Ｏ_３層３のドナー濃度と厚さに依存して、ノーマリーオン型又はノーマリーオフ型になる。

Ｇａ_２Ｏ_３系ＭＩＳＦＥＴ１０がノーマリーオン型である場合、ソース電極１２とドレイン電極１３は、Ｇａ_２Ｏ_３層３を介して電気的に接続されている。そのため、ゲート電極１１に電圧を印加しない状態でソース電極１２とドレイン電極１３の間に電圧を印加すると、ソース電極１２からドレイン電極１３へ電流が流れる。一方、ゲート電極１１に電圧を印加すると、Ｇａ_２Ｏ_３層３のゲート電極１１下の領域に空乏層が形成され、ソース電極１２とドレイン電極１３の間に電圧を印加してもソース電極１２からドレイン電極１３へ電流が流れなくなる。

Ｇａ_２Ｏ_３系ＭＩＳＦＥＴ１０がノーマリーオフ型である場合、ゲート電極１１に電圧を印加しない状態では、ソース電極１２とドレイン電極１３の間に電圧を印加しても電流は流れない。一方、ゲート電極１１に電圧を印加すると、Ｇａ_２Ｏ_３層３のゲート電極１１下の領域の空乏層が狭まり、ソース電極１２とドレイン電極１３の間に電圧を印加するとソース電極１２からドレイン電極１３へ電流が流れるようになる。

以下に、本実施の形態に係るＧａ_２Ｏ_３系ＭＩＳＦＥＴ１０の製造方法の一例について説明する。

（半導体素子の製造方法）
図２（ａ）〜（ｄ）は、第１の実施の形態に係るＧａ_２Ｏ_３系ＭＩＳＦＥＴ１０の製造工程を表す垂直断面図である。

最初に、図２（ａ）に示されるように、高抵抗Ｇａ_２Ｏ_３基板２上にＧａ_２Ｏ_３層３を形成する。高抵抗Ｇａ_２Ｏ_３基板２は、例えば、フローティングゾーン法で育成したＦｅドープ高抵抗β−Ｇａ_２Ｏ_３結晶を、所望の厚さにスライス、研磨加工することにより得られる。高抵抗Ｇａ_２Ｏ_３基板２の主面は、例えば、（０１０）面とする。

Ｇａ_２Ｏ_３層３は、例えば、ＰＬＤ（Pulsed Laser Deposition）法、ＣＶＤ（Chemical Vapor Deposition）法、又は分子線エピタキシー（ＭＢＥ；Molecular Beam Epitaxy）法を用いてβ−Ｇａ_２Ｏ_３単結晶を成長させることにより形成される。

Ｇａ_２Ｏ_３層３にｎ型ドーパントを導入する方法としては、例えば、β−Ｇａ_２Ｏ_３単結晶膜を成長させた後でイオン注入法によりｎ型ドーパントを注入する方法や、ｎ型ドーパントを含んだβ−Ｇａ_２Ｏ_３単結晶膜をエピタキシャル成長させる方法がある。

前者の方法を用いる場合は、例えば、分子線エピタキシー法を用いて、高抵抗Ｇａ_２Ｏ_３基板２上に厚さ３００ｎｍのβ−Ｇａ_２Ｏ_３単結晶膜をホモエピタキシャル成長させた後に、その全面にＳｉの多段イオン注入を施す。ここで、注入深さを３００ｎｍ、注入Ｓｉの平均濃度を３×１０^１７ｃｍ^−３とすることで、ノーマリーオン型のＧａ_２Ｏ_３系ＭＩＳＦＥＴ１０が得られる。また、例えば注入深さを３００ｎｍ、注入Ｓｉの平均濃度を１×１０^１６ｃｍ^−３とすることで、ノーマリーオフ型のＧａ_２Ｏ_３系ＭＩＳＦＥＴ１０が得られる。

後者の方法を用いる場合は、例えば、分子線エピタキシー法を用いて、高抵抗Ｇａ_２Ｏ_３基板２上にＳｎを含む厚さ３００ｎｍのβ−Ｇａ_２Ｏ_３単結晶膜をホモエピタキシャル成長させる。ここで、Ｓｎのドープ量は、例えば、７×１０^１７ｃｍ^−３とすることで、ノーマリーオン型のＧａ_２Ｏ_３系ＭＩＳＦＥＴ１０が得られる。また、例えばＳｎのドープ量を１×１０^１６ｃｍ^−３とすることで、ノーマリーオフ型のＧａ_２Ｏ_３系ＭＩＳＦＥＴ１０が得られる。

次に、図２（ｂ）に示されるように、Ｇａ_２Ｏ_３層３上の全面にＡｌ_２Ｏ_３等の酸化物絶縁体を主成分とする材料を堆積させ、結晶質層１４ａと非晶質層１４ｂを含む酸化物絶縁膜１４を形成する。酸化物絶縁膜１４を形成する方法としては、例えば、以下の３つの方法が挙げられる。

第１の方法では、酸素プラズマを酸化剤に用いたプラズマＡＬＤ（Atomic Layer Deposition）法を用いる。この第１の方法は、Ａｌ_２Ｏ_３が酸化物絶縁膜１４の材料である場合に用いることができる。例えば、まず、Ａｌの有機金属を原子層レベルの厚さで一層堆積させた後、酸化剤によりＡｌを酸化し、Ａｌ_２Ｏ_３膜を形成する。１サイクルで０．１ｎｍ程度の厚さになるので、これを所望の回数繰り返すことで必要な膜厚の酸化物絶縁膜１４が得られる。

この酸化剤を用いたプラズマＡＬＤ法により、例えば、厚さ２０ｎｍのＡｌ_２Ｏ_３膜をＧａ_２Ｏ_３層３上の全面に形成することにより、結晶質のＡｌ_２Ｏ_３からなる結晶質層１４ａと、非晶質のＡｌ_２Ｏ_３からなる非晶質層１４ｂが連続的に形成され、酸化物絶縁膜１４が得られる。この第１の方法によれば、一定の条件でＡｌ_２Ｏ_３を堆積させれば、結晶質層１４ａと非晶質層１４ｂが得られる。このように、自然に結晶質層１４ａが得られるのは、Ｇａ_２Ｏ_３とＡｌ_２Ｏ_３の組み合わせによる特殊な現象であり、本発明者らによって初めて明らかにされたものである。このような現象は、Ｇａ_２Ｏ_３とＡｌ_２Ｏ_３が同じＩＩＩ族酸化物であり、類似の性質を持つために生じるものと考えられる。この第１の方法は、以下に示す他の２つの方法を含めた３つの方法の中で最も簡便であり、製造コストを低く抑えられる。

第２の方法では、酸化物絶縁体の種類や堆積方法は特に限定されず、堆積中に堆積温度を材料の結晶化温度よりも高い温度から低い温度へ切り換える。例えば、ＡＬＤ法、ＣＶＤ（chemical vapor deposition）法、又はＰＶＤ（Physical Vapor Deposition）法によりＡｌ_２Ｏ_３をＧａ_２Ｏ_３層３上の全面に堆積させながら、Ａｌ_２Ｏ_３の結晶化温度（例えば、９００℃）よりも高い温度から低い温度へ切り換えることにより、結晶質のＡｌ_２Ｏ_３からなる結晶質層１４ａと、非晶質のＡｌ_２Ｏ_３からなる非晶質層１４ｂが連続的に形成され、酸化物絶縁膜１４が得られる。第２の方法では、酸化物絶縁体の種類が限定されず、結晶質層の厚さを任意に調整できるという利点がある。

第３の方法では、酸化物絶縁体の種類や堆積方法は特に限定されず、非晶質の層を熱処理により結晶化した後、その上に非晶質の層を形成する。例えば、ＡＬＤ法、ＣＶＤ法、又はＰＶＤ法により非晶質のＡｌ_２Ｏ_３をＧａ_２Ｏ_３層３上の全面に堆積させた後、熱処理によってこれを結晶化し、結晶質層１４ａを形成する。その後、結晶質層１４ａ上に非晶質のＡｌ_２Ｏ_３を堆積させ、非晶質層１４ｂを形成する。これにより、結晶質のＡｌ_２Ｏ_３からなる結晶質層１４ａと、非晶質のＡｌ_２Ｏ_３からなる非晶質層１４ｂを含む酸化物絶縁膜１４が得られる。第３の方法も、第２の方法と同様に酸化物絶縁体の種類が限定されず、結晶質層の厚さを任意に調整できるが、製造プロセスが煩雑であり、製造コストが高いという問題がある。

次に、図２（ｃ）に示されるように、Ｇａ_２Ｏ_３層３上に、酸化物絶縁膜１４を介してゲート電極１１を形成する。

例えば、フォトリソグラフィによりマスクパターンを酸化物絶縁膜１４上に形成した後、Ｔｉ／Ｐｔ等の金属膜を酸化物絶縁膜１４上の全面に蒸着し、リフトオフによりマスクパターン及びその上の金属膜を除去することにより、ゲート電極１１が形成される。

次に、図２（ｄ）に示されるように、Ｇａ_２Ｏ_３層３上にソース電極１２及びドレイン電極１３を形成する。

例えば、まず、ソース電極１２及びドレイン電極１３の形成位置上の酸化物絶縁膜１４をドライエッチング等により除去する。次に、フォトリソグラフィによりマスクパターンをＧａ_２Ｏ_３層３上に形成した後、Ｔｉ／Ａｕ等の金属膜をＧａ_２Ｏ_３層３上の全面に蒸着し、リフトオフによりマスクパターン及びその上の金属膜を除去することにより、ソース電極１２及びドレイン電極１３が形成される。

ソース電極１２及びドレイン電極１３を形成した後、例えば、窒素雰囲気下、４５０℃、１分の処理条件で電極アニール処理を施す。このアニール処理により、Ｇａ_２Ｏ_３層３とソース電極１２、ドレイン電極１３との間でオーミックコンタクトが得られる。なお、酸化物絶縁膜１４を形成する前にソース電極１２及びドレイン電極１３を形成してもよい。

以下に、本実施の形態に係る酸化物絶縁膜１４の評価結果の一例について説明する。

（ＴＥＭ観察）
図３は、Ｇａ_２Ｏ_３系ＭＩＳＦＥＴの一部の垂直断面のＴＥＭ（Transmission Electron Microscope）画像である。図３に係る酸化物絶縁膜１４は、酸素プラズマを酸化剤として用いるプラズマＡＬＤ法による第１の方法で形成されたＡｌ_２Ｏ_３膜である。このプラズマＡＬＤ法による成膜時の基板温度は、２５０℃である。図３は、酸化物絶縁膜１４が結晶質層１４ａと非晶質層１４ｂを有することを示している。結晶質層１４ａと非晶質層１４ｂの厚さは、それぞれ２．７ｎｍ程度、１６ｎｍ程度である。なお、図３に係るＧａ_２Ｏ_３層３の主面は（０１０）である。また、ゲート電極１１は、Ｔｉ／Ｐｔ／Ａｕの積層構造を有する。

（耐電圧試験）
図４は、酸化物絶縁膜１４の耐電圧試験を実施したときの試料６０の構成を模式的に表す垂直断面図である。酸化物絶縁膜１４は、ｎ型ドーパントを含むβ−Ｇａ_２Ｏ_３結晶からなるｎ型Ｇａ_２Ｏ_３基板６１上に形成されており、絶縁層１４の非晶質層１４ｂとｎ型Ｇａ_２Ｏ_３基板６１にＡｕからなるアノード電極６２とＴｉ／Ａｕからなるカソード電極６３がそれぞれ接続されている。ｎ型Ｇａ_２Ｏ_３基板６１の主面は（−２０１）とした。

また、比較例として、酸化物絶縁膜１４の代わりに、比較例に係る酸化物絶縁膜が用いられた、試料６０と同様の構成を有する試料も用意した。

図４に係る酸化物絶縁膜１４は、酸素プラズマを酸化剤として用いるプラズマＡＬＤ法による第１の方法で形成されたＡｌ_２Ｏ_３膜である。また、比較例に係る酸化物絶縁膜は、水蒸気を酸化剤として用いる熱ＡＬＤ法により形成された非結晶層のみからなる単層のＡｌ_２Ｏ_３膜である。いずれの膜の厚さも２０ｎｍである。

試料６０及び比較例に係る試料のアノード電極６２とカソード電極６３との間に電圧を印加し、酸化物絶縁膜１４及び比較例に係る酸化物絶縁膜の耐電圧特性を調べた。

図５は、耐電圧試験により得られた酸化物絶縁膜１４及び比較例に係る酸化物絶縁膜の耐電圧特性を表すグラフである。図５は、熱ＡＬＤ法により形成された比較例に係る酸化物絶縁膜の絶縁破壊電圧は１０Ｖ程度であるのに対し、プラズマＡＬＤ法により形成された酸化物絶縁膜１４の絶縁破壊電圧は２５Ｖ程度であることを示している。このことは、プラズマＡＬＤ法により形成された酸化物絶縁膜１４の方が熱ＡＬＤ法により形成された比較例に係る単層の酸化物絶縁膜よりも緻密であり、Ｇａ_２Ｏ_３系ＭＩＳＦＥＴ１０において効果的にリークを抑制できることを表している。

（ＡＦＭ観察）
図６（ａ）〜（ｃ）は、それぞれＧａ_２Ｏ_３基板、Ｇａ_２Ｏ_３基板上に形成された酸化物絶縁膜１４、Ｇａ_２Ｏ_３基板上に形成された比較例に係る酸化物絶縁膜の表面のＡＦＭ（Atomic Force Microscope）画像である。いずれの画像も、２μｍ×２μｍの範囲を写したものである。ＧａＯ基板の主面は（−２０１）とした。

図６（ｂ）に示される酸化物絶縁膜１４は、酸素プラズマを酸化剤とするプラズマＡＬＤ法により形成された結晶質層１４ａと非晶質層１４ｂを有するＡｌ_２Ｏ_３膜である。図６（ｃ）に示される比較例に係る酸化物絶縁膜は、水蒸気を酸化剤として用いる熱ＡＬＤ法により形成された非結晶層のみからなる単層のＡｌ_２Ｏ_３膜である。いずれの膜の厚さも２０ｎｍである。

図６（ａ）に示されるＧａ_２Ｏ_３基板の表面に見える複数の平行な線は、原子ステップを表している。図６（ｂ）によれば、Ｇａ_２Ｏ_３基板の表面の原子ステップが酸化物絶縁膜１４の表面に明瞭に現れている。これは、酸化物絶縁膜１４がＧａ_２Ｏ_３基板の表面に原子レベルで密着していることを示しており、酸化物絶縁膜１４とＧａ_２Ｏ_３基板との間に非常に急峻で高品質な界面が形成されているものと考えられる。

一方、図６（ｃ）によれば、比較例に係る酸化物絶縁膜の表面にはＧａ_２Ｏ_３基板の表面の原子ステップはほとんど現れていない。このことは、プラズマＡＬＤ法により形成された酸化物絶縁膜１４の方が熱ＡＬＤ法により形成された単層の酸化物絶縁膜よりも、Ｇａ_２Ｏ_３系ＭＩＳＦＥＴ１０においてＧａ_２Ｏ_３層３との間に品質の高い界面を形成し、より効果的にリークを抑制できることを表している。

〔第２の実施の形態〕
第２の実施の形態は、ゲート絶縁膜とパッシベーション膜が、それぞれ独立して形成される点で第１の実施の形態と異なる。なお、第１の実施の形態と同様の点については、説明を省略又は簡略化する。

図７は、第２の実施の形態に係るＧａ_２Ｏ_３系ＭＩＳＦＥＴ２０の垂直断面図である。Ｇａ_２Ｏ_３系ＭＩＳＦＥＴ２０は、高抵抗Ｇａ_２Ｏ_３基板２上に形成されたＧａ_２Ｏ_３層３と、Ｇａ_２Ｏ_３層３上に形成されたソース電極１２及びドレイン電極１３と、ソース電極１２とドレイン電極１３との間のＧａ_２Ｏ_３層３上にゲート絶縁膜２２を介して形成されたゲート電極１１と、Ｇａ_２Ｏ_３層３の表面のソース電極１２とゲート電極１１との間の領域及びゲート電極１１とドレイン電極１３との間の領域を覆うパッシベーション膜２１と、を含む。

パッシベーション膜２１は、結晶質層２１ａと、その上の非晶質層２１ｂを有し、第１の実施の形態の酸化物絶縁膜１４と同様の構成を有する。パッシベーション膜２１は、第１の実施の形態の酸化物絶縁膜１４と同様の方法により形成される。また、パッシベーション膜２１は、Ｇａ_２Ｏ_３層３の表面のなるべく広い領域を覆っていることが好ましく、ソース電極１２とドレイン電極１３に接触していることが好ましい。

ゲート絶縁膜２２は、ＳｉＯ_２、ＨｆＯ_２、ＺｒＯ_２、（Ａｌ_ｙＧａ_１−ｙ）_２Ｏ_３（０＜ｙ≦１）等の酸化物を主成分とする絶縁性の膜、又はこれらの酸化物のうちの異なる酸化物をそれぞれ主成分とする２以上の絶縁性の膜が積層された多層膜である。ゲート絶縁膜２２の材料は、パッシベーション膜２１の材料と同一であってもよいし、異なっていてもよい。なお、ゲート絶縁膜２２の材料としてパッシベーション膜２１の材料よりも誘電率の高いものを用いることにより、ゲートリーク等を第１の実施の形態のＧａ_２Ｏ_３系ＭＩＳＦＥＴ１０よりも効果的に抑えることができる。

パッシベーション膜２１及びゲート絶縁膜２２は、例えば、フォトリソグラフィとエッチングによりパターニングされ、どちらが先に形成されてもよい。

パッシベーション膜２１を有するＧａ_２Ｏ_３系ＭＩＳＦＥＴ２０においては、第１の実施の形態の酸化物絶縁膜１４を有するＧａ_２Ｏ_３系ＭＩＳＦＥＴ１０と同様に、効果的にリークが抑制される。

〔第３の実施の形態〕
第３の実施の形態は、パッシベーション膜ではなくゲート絶縁膜が第１の実施の形態の酸化物絶縁膜と同様の構成を有する点で第２の実施の形態と異なる。なお、第２の実施の形態と同様の点については、説明を省略又は簡略化する。

図８は、第３の実施の形態に係るＧａ_２Ｏ_３系ＭＩＳＦＥＴ３０の垂直断面図である。Ｇａ_２Ｏ_３系ＭＩＳＦＥＴ３０は、高抵抗Ｇａ_２Ｏ_３基板２上に形成されたＧａ_２Ｏ_３層３と、Ｇａ_２Ｏ_３層３上に形成されたソース電極１２及びドレイン電極１３と、ソース電極１２とドレイン電極１３との間のＧａ_２Ｏ_３層３上にゲート絶縁膜３２を介して形成されたゲート電極１１と、Ｇａ_２Ｏ_３層３の表面のソース電極１２とゲート電極１１との間の領域及びゲート電極１１とドレイン電極１３との間の領域を覆うパッシベーション膜３１と、を含む。

ゲート絶縁膜３２は、結晶質層３２ａと、その上の非晶質層３２ｂを有し、第１の実施の形態の酸化物絶縁膜１４と同様の構成を有する。ゲート絶縁膜３２は、第１の実施の形態の酸化物絶縁膜１４と同様の方法により形成される。

パッシベーション膜３１は、ＳｉＯ_２、ＨｆＯ_２、ＺｒＯ_２、（Ａｌ_ｙＧａ_１−ｙ）_２Ｏ_３（０＜ｙ≦１）等の酸化物を主成分とする絶縁性の膜、又はこれらの酸化物のうちの異なる酸化物をそれぞれ主成分とする２以上の絶縁性の膜が積層された多層膜である。パッシベーション膜３１の材料は、ゲート絶縁膜３２の材料と同一であってもよいし、異なっていてもよい。

結晶質層３２ａと非晶質層３２ｂを含むゲート絶縁膜３２は、第１の実施の形態の酸化物絶縁膜１４と同様に、Ｇａ_２Ｏ_３層３との界面における界面準位を低減することができるため、効果的にゲートリークを低減することができる。

〔第４の実施の形態〕
第４の実施の形態は、Ｇａ_２Ｏ_３系半導体素子がゲート絶縁膜を含まないＧａ_２Ｏ_３系ＭＥＳＦＥＴである点で第２の実施の形態と異なる。なお、第２の実施の形態と同様の点については、説明を省略又は簡略化する。

図９は、第４の実施の形態に係るＧａ_２Ｏ_３系ＭＥＳＦＥＴ４０の垂直断面図である。Ｇａ_２Ｏ_３系ＭＥＳＦＥＴ４０は、高抵抗Ｇａ_２Ｏ_３基板２上に形成されたＧａ_２Ｏ_３層３と、Ｇａ_２Ｏ_３層３上に形成されたソース電極１２及びドレイン電極１３と、ソース電極１２とドレイン電極１３との間のＧａ_２Ｏ_３層３上に直接形成されたゲート電極１１と、Ｇａ_２Ｏ_３層３の表面のソース電極１２とゲート電極１１との間の領域及びゲート電極１１とドレイン電極１３との間の領域を覆うパッシベーション膜４１と、を含む。

パッシベーション膜４１は、結晶質層４１ａと、その上の非晶質層４１ｂを有し、第１の実施の形態の酸化物絶縁膜１４と同様の構成を有する。パッシベーション膜４１は、第１の実施の形態の酸化物絶縁膜１４と同様の方法により形成される。また、パッシベーション膜４１は、Ｇａ_２Ｏ_３層３の表面のなるべく広い領域を覆っていることが好ましく、ソース電極１２とドレイン電極１３に接触していることが好ましい。

ゲート電極１１とＧａ_２Ｏ_３層３はショットキー接合し、Ｇａ_２Ｏ_３層３中のゲート電極１１下に空乏層が形成される。

Ｇａ_２Ｏ_３系ＭＥＳＦＥＴ４０は、ゲート直下のＧａ_２Ｏ_３層３のドナー濃度と厚さに依存して、ノーマリーオン型又はノーマリーオフ型になる。

Ｇａ_２Ｏ_３系ＭＥＳＦＥＴ４０がノーマリーオン型である場合、ソース電極１２とドレイン電極１３は、Ｇａ_２Ｏ_３層３を介して電気的に接続されている。そのため、ゲート電極１１に電圧を印加しない状態でソース電極１２とドレイン電極１３の間に電圧を印加すると、ソース電極１２からドレイン電極１３へ電流が流れる。一方、ゲート電極１１に電圧を印加すると、ゲート電極１１下の空乏層の深さが増し、ソース電極１２とドレイン電極１３の間に電圧を印加してもソース電極１２からドレイン電極１３へ電流が流れなくなる。

Ｇａ_２Ｏ_３系ＭＥＳＦＥＴ４０がノーマリーオフ型である場合、ゲート電極１１に電圧を印加しない状態では、ソース電極１２とドレイン電極１３の間に電圧を印加しても電流は流れない。一方、ゲート電極１１に電圧を印加すると、Ｇａ_２Ｏ_３層３のゲート電極１１下の領域の空乏層が狭まり、ソース電極１２とドレイン電極１３の間に電圧を印加するとソース電極１２からドレイン電極１３へ電流が流れるようになる。

パッシベーション膜４１を有するＧａ_２Ｏ_３系ＭＥＳＦＥＴ４０においては、第１の実施の形態の酸化物絶縁膜１４を有するＧａ_２Ｏ_３系ＭＩＳＦＥＴ１０と同様に、効果的にリークが抑制される。

〔第５の実施の形態〕
第５の実施の形態は、半導体素子としての縦型のＧａ_２Ｏ_３系ＭＩＳＦＥＴについての形態である。

図１０は、第５の実施の形態に係るＧａ_２Ｏ_３系ＭＩＳＦＥＴ７０の垂直断面図である。Ｇａ_２Ｏ_３系ＭＩＳＦＥＴ７０は、Ｇａ_２Ｏ_３基板７１上に形成されたＧａ_２Ｏ_３層７２と、Ｇａ_２Ｏ_３層７２上に形成されたソース電極７５ａ、７５ｂと、Ｇａ_２Ｏ_３層７２上のソース電極７５ａ、７５ｂの間の領域に酸化物絶縁膜７４を介して形成されたゲート電極７３と、Ｇａ_２Ｏ_３層７２中のソース電極７５ａ、７５ｂの下にそれぞれ形成されたｎ型のコンタクト領域７６ａ、７６ｂと、コンタクト領域７６ａ、７６ｂをそれぞれ囲むｐ型のボディ領域７７ａ、７７ｂと、Ｇａ_２Ｏ_３基板７１のＧａ_２Ｏ_３層７２と反対側の面上に形成されたドレイン電極７８と、を含む。

Ｇａ_２Ｏ_３系ＭＩＳＦＥＴ７０は、ソース電極とドレイン電極がそれぞれ素子の上下に設置され、縦方向に電流が流れる縦型半導体素子である。ゲート電極７３に閾値以上の電圧を印加すると、ｐ型のボディ領域７７ａ、７７ｂのゲート電極７３下の領域にチャネルが形成され、ソース電極７５ａ、７５ｂからドレイン電極７８へ電流が流れるようになる。

Ｇａ_２Ｏ_３基板７１は、β−Ｇａ_２Ｏ_３単結晶からなる基板であり、Ｓｉ、Ｔｉ、Ｚｒ、Ｈｆ、Ｖ、Ｎｂ、Ｔａ、Ｍｏ、Ｗ、Ｒｕ、Ｒｈ、Ｉｒ、Ｃ、Ｓｎ、Ｇｅ、Ｐｂ、Ｍｎ、Ａｓ、Ｓｂ、Ｂｉ、Ｆ、Ｃｌ、Ｂｒ、又はＩ等のｎ型ドーパントを含む。Ｇａ_２Ｏ_３基板７１は、例えば、１００〜６００μｍの厚さを有する。また、Ｇａ_２Ｏ_３基板７１は、例えば、５×１０^１８〜１×１０^２０／ｃｍ^３の濃度のｎ型ドーパントを含む。

Ｇａ_２Ｏ_３基板７１の主面の面方位は、第１の実施の形態の高抵抗Ｇａ_２Ｏ_３基板２の主面の面方位と同様である。

Ｇａ_２Ｏ_３層７２は、β−Ｇａ_２Ｏ_３単結晶からなる基板であり、Ｓｎ、Ｔｉ、Ｚｒ、Ｈｆ、Ｖ、Ｎｂ、Ｔａ、Ｍｏ、Ｗ、Ｒｕ、Ｒｈ、Ｉｒ、Ｃ、Ｓｉ、Ｇｅ、Ｐｂ、Ｍｎ、Ａｓ、Ｓｂ、Ｂｉ、Ｆ、Ｃｌ、Ｂｒ、Ｉ等のｎ型ドーパントを含む。Ｇａ_２Ｏ_３層７２の厚さは、例えば、１０〜５００ｎｍである。また、Ｇａ_２Ｏ_３層７２は、例えば、１×１０^１５〜１×１０^１９／ｃｍ^３の濃度のｎ型ドーパントを含む。Ｇａ_２Ｏ_３層７２は、第１の実施の形態のＧａ_２Ｏ_３層３と同様の工程により形成される。

なお、Ｇａ_２Ｏ_３基板７１とＧａ_２Ｏ_３層７２との間に、他の膜が形成されてもよい。この他の膜としては、例えば、ｎ型ドーパントの濃度がＧａ_２Ｏ_３層７２よりも高く、場合によってはＧａ_２Ｏ_３基板７１よりも高いｎ型β−Ｇａ_２Ｏ_３単結晶膜が形成される。この場合、Ｇａ_２Ｏ_３基板７１上に他の膜がホモエピタキシャル成長により形成され、他の膜上にＧａ_２Ｏ_３層７２がホモエピタキシャル成長により形成される。

ゲート電極７３、ソース電極７５ａ、７５ｂ、及びドレイン電極７８は、例えば、Ａｕ、Ａｌ、Ｔｉ、Ｓｎ、Ｇｅ、Ｉｎ、Ｎｉ、Ｃｏ、Ｐｔ、Ｗ、Ｍｏ、Ｃｒ、Ｃｕ、Ｐｂ等の金属、これらの金属のうちの２つ以上を含む合金、又はＩＴＯ等の導電性化合物、導電性ポリマーからなる。導電性ポリマーとしては、ポリチオフェン誘導体（ＰＥＤＯＴ：ポリ(3,4)-エチレンジオキシチオフェン）にポリスチレンスルホン酸（PSS）をドーピングしたものや、ポリピロール誘導体にＴＣＮＡをドーピングしたもの等が用いられる。また、ゲート電極７３は、異なる２つの金属からなる２層構造、例えばＡｌ／Ｔｉ、Ａｕ／Ｎｉ、Ａｕ／Ｃｏ、を有してもよい。

酸化物絶縁膜７４は、結晶質層７４ａと、その上の非晶質層７４ｂを有し、第１の実施の形態の酸化物絶縁膜１４と同様の構成を有する。酸化物絶縁膜７４は、第１の実施の形態の酸化物絶縁膜１４と同様の方法により形成される。酸化物絶縁膜７４のゲート電極７３の真下の部分はゲート絶縁膜として機能し、Ｇａ_２Ｏ_３層７２の表面のソース電極７５ａ、７５ｂに隣接する領域を覆う部分はパッシベーション膜として機能する。すなわち、本実施の形態においては、ゲート絶縁膜とパッシベーション膜が同じ材料からなり、一体に形成される。

酸化物絶縁膜７４は、Ｇａ_２Ｏ_３層７２の上面を流れるリーク電流を低減することができる。なお、酸化物絶縁膜７４は、通常の単層のパッシベーション膜を用いた場合よりも、Ｇａ_２Ｏ_３層７２の上面を流れるリーク電流を効果的に抑制することができる。

コンタクト領域７６ａ、７６ｂは、Ｇａ_２Ｏ_３層７２中に形成されたｎ型ドーパントの濃度が高い領域であり、それぞれソース電極７５ａ、７５ｂが接続される。コンタクト領域７６ａ、７６ｂに含まれるｎ型ドーパントとＧａ_２Ｏ_３層７２に主に含まれるｎ型ドーパントは、同じであってもよいし、異なっていてもよい。コンタクト領域７６ａ、７６ｂは、Ｇａ_２Ｏ_３層７２のボディ領域７７ａ、７７ｂ内にＳｎ等のｎ型ドーパントをイオン注入することにより形成される。

ボディ領域７７ａ、７７ｂは、Ｍｇ、Ｈ、Ｌｉ、Ｎａ、Ｋ、Ｒｂ、Ｃｓ、Ｆｒ、Ｂｅ、Ｃａ、Ｓｒ、Ｂａ、Ｒａ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、Ｐｄ、Ｃｕ、Ａｇ、Ａｕ、Ｚｎ、Ｃｄ、Ｈｇ、Ｔｌ、Ｐｂ、Ｎ、Ｐ等のｐ型ドーパントを含む。ボディ領域７７ａ、７７ｂは、ｐ型の領域、又は電荷補償によりｉ型のような性質を有する高抵抗領域である。ボディ領域７７ａ、７７ｂは、例えば、Ｇａ_２Ｏ_３層７２にＭｇ等のｐ型ドーパントをイオン注入することにより形成される。

酸化物絶縁膜７４を有するＧａ_２Ｏ_３系ＭＩＳＦＥＴ７０においては、第１の実施の形態の酸化物絶縁膜１４を有するＧａ_２Ｏ_３系ＭＩＳＦＥＴ１０と同様に、効果的にリークが抑制される。

〔第６の実施の形態〕
第６の実施の形態は、半導体素子としてのトレンチゲート構造を有する縦型のＧａ_２Ｏ_３系ＭＩＳＦＥＴについての形態である。

図１１は、第６の実施の形態に係るＧａ_２Ｏ_３系ＭＩＳＦＥＴ８０の垂直断面図である。Ｇａ_２Ｏ_３系ＭＩＳＦＥＴ８０は、Ｇａ_２Ｏ_３基板８１上に形成されたＧａ_２Ｏ_３層８２と、Ｇａ_２Ｏ_３層８２上に形成されたＧａ_２Ｏ_３層８３と、ゲート絶縁膜８８に覆われてＧａ_２Ｏ_３層８３中に埋め込まれたゲート電極８４と、Ｇａ_２Ｏ_３層８３中のゲート電極８４の両側にそれぞれ形成されたコンタクト領域８７ａ、８７ｂと、Ｇａ_２Ｏ_３層８３上に形成され、コンタクト領域８７ａ、８７ｂに接続されたソース電極８６と、Ｇａ_２Ｏ_３層８３上にソース電極８６と隣接して形成されたパッシベーション膜８５と、Ｇａ_２Ｏ_３基板８１のＧａ_２Ｏ_３層８２と反対側の面上に形成されたドレイン電極８９と、を含む。

Ｇａ_２Ｏ_３系ＭＩＳＦＥＴ８０は、ソース電極とドレイン電極がそれぞれ素子の上下に設置され、縦方向に電流が流れる縦型半導体素子である。ゲート電極８４に閾値以上の電圧を印加すると、Ｇａ_２Ｏ_３層８３中のゲート電極８４の両側の領域にチャネルが形成され、ソース電極８６からドレイン電極８９へ電流が流れるようになる。

ゲート電極８４、ソース電極８６、ドレイン電極８９は、それぞれ第５の実施の形態のゲート電極７３、ソース電極７５（７５ａ、７５ｂ）、ドレイン電極７８と同様の材料からなる。

Ｇａ_２Ｏ_３層８３は、ドーパントを含まない高抵抗のβ−Ｇａ_２Ｏ_３単結晶、又はＭｇ、Ｈ、Ｌｉ、Ｎａ、Ｋ、Ｒｂ、Ｃｓ、Ｆｒ、Ｂｅ、Ｃａ、Ｓｒ、Ｂａ、Ｒａ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、Ｐｄ、Ｃｕ、Ａｇ、Ａｕ、Ｚｎ、Ｃｄ、Ｈｇ、Ｔｌ、Ｐｂ、Ｎ、Ｐ等のｐ型ドーパントを含む高抵抗のβ−Ｇａ_２Ｏ_３単結晶からなる。Ｇａ_２Ｏ_３層８３は、例えば、０．１〜１００μｍの厚さを有する。

コンタクト領域８７（８７ａ、８７ｂ）は、第５の実施の形態のコンタクト領域７６（７６ａ、７６ｂ）と同様のｎ型ドーパントを含む。コンタクト領域８７（８７ａ、８７ｂ）は、例えば、Ｇａ_２Ｏ_３層８３内にＳｎ等のｎ型ドーパントをイオン注入することにより形成される。

パッシベーション膜８５は、結晶質層８５ａと、その上の非晶質層８５ｂを有し、第１の実施の形態の酸化物絶縁膜１４と同様の構成を有する。また、ゲート絶縁膜８８は、ゲート電極８４を覆う非晶質層８８ｂと、その周りを覆う結晶質層８８ａとを有する。パッシベーション膜８５の結晶質層８５ａとゲート絶縁膜８８の結晶質層８８ａは、Ｇａ_２Ｏ_３層８３にゲート電極８４を埋め込むための溝をドライエッチング等により形成した後、第１の実施の形態の酸化物絶縁膜１４の結晶質層１４ａと同様の方法により同時に形成される。

ゲート電極８４は、Ｇａ_２Ｏ_３層８３の溝中にゲート絶縁膜８８の結晶質層８８ａを形成した後、非晶質層８８ｂに覆われた状態で溝中に埋め込まれる。ここで、溝を形成することにより連続したコンタクト領域がコンタクト領域８７ａ、８７ｂに分離される。

パッシベーション膜８５は、Ｇａ_２Ｏ_３層８３の上面を流れるリーク電流を低減することができる。なお、パッシベーション膜８５は、通常の単層のパッシベーション膜を用いた場合よりも、Ｇａ_２Ｏ_３層８３の上面を流れるリーク電流を効果的に抑制することができる。

パッシベーション膜８５を有するＧａ_２Ｏ_３系ＭＩＳＦＥＴ８０においては、第１の実施の形態の酸化物絶縁膜１４を有するＧａ_２Ｏ_３系ＭＩＳＦＥＴ１０と同様に、効果的にリークが抑制される。

〔第７の実施の形態〕
第７の実施の形態は、半導体素子としてのショットキーバリアダイオードについての形態である。

図１２は、第７の実施の形態に係るショットキーバリアダイオード５０の垂直断面図である。ショットキーバリアダイオード５０は、Ｇａ_２Ｏ_３層５１と、Ｇａ_２Ｏ_３層５１の上面上に形成され、Ｇａ_２Ｏ_３層５１との間にショットキー接合を形成するショットキー電極５３と、Ｇａ_２Ｏ_３層５１の上面の露出した領域を覆うパッシベーション膜５２と、Ｇａ_２Ｏ_３層５１の下面上に直接又は他の層を介して形成されたＧａ_２Ｏ_３基板５５と、Ｇａ_２Ｏ_３基板５５との間にオーミック接合を形成するオーミック電極５６を含む。

アノード電極としてのショットキー電極５３とカソード電極としてのオーミック電極５６との間に順方向バイアスを印加することにより、ショットキー電極５３とＧａ_２Ｏ_３層５１との界面のショットキー障壁が低下し、ショットキー電極５３からオーミック電極５６へ電流が流れる。一方、ショットキー電極５３とオーミック電極５６との間に順方向バイアスを印加したときは、ショットキー電極５３とＧａ_２Ｏ_３層５１との界面のショットキー障壁が高くなるため、電流は流れない。

Ｇａ_２Ｏ_３層５１は、Ｇａ_２Ｏ_３、ＺｎＯ等の酸化物からなる層であり、Ｓｎ、Ｔｉ、Ｚｒ、Ｈｆ、Ｖ、Ｎｂ、Ｔａ、Ｍｏ、Ｗ、Ｒｕ、Ｒｈ、Ｉｒ、Ｃ、Ｓｉ、Ｇｅ、Ｐｂ、Ｍｎ、Ａｓ、Ｓｂ、Ｂｉ、Ｆ、Ｃｌ、Ｂｒ、Ｉ等のｎ型ドーパントを含む。Ｇａ_２Ｏ_３層５１は、β−Ｇａ_２Ｏ_３単結晶層であることが好ましい。なお、Ｓｉ等の、酸化物以外の材料を用いる場合は、表面に自然酸化膜が形成されやすく、後述するパッシベーション膜５２の機能が阻害されるおそれがある。

パッシベーション膜５２は、結晶質層５２ａと、その上の非晶質層５２ｂを有し、第２の実施の形態のパッシベーション膜２１と同様の構成を有する。

ショットキー電極５３は、Ｐｔ、Ｎｉ等の金属からなり、アノード電極として機能する。ショットキー電極５３は、異なる金属膜を積層した多層構造、例えばＰｔ／Ａｕ又はＰｔ／Ａｌ、を有してもよい。

ショットキー電極５３のパッシベーション膜５２側の部分５４は、パッシベーション膜５２の一部を覆う。この部分５４は、Ｇａ_２Ｏ_３層５１上に絶縁性のパッシベーション膜５２を介して位置し、フィールドプレート電極として機能する。

ショットキーバリアダイオード５０がこのようなフィールドプレート構造を有するため、Ｇａ_２Ｏ_３層５１とショットキー電極５３の界面の端部（ショットキー電極５３の底面の端部）への電界の集中を抑え、リーク電流を低減することができる。また、ショットキーバリアダイオード５０のフィールドプレート構造は、結晶質層５２ａ及び非晶質層５２ｂを有するパッシベーション膜５２を含むため、通常の単層のパッシベーション膜を用いたフィールドプレート構造よりも、効果的にリーク電流を低減することができる。

また、パッシベーション膜５２は、Ｇａ_２Ｏ_３層５１の上面を流れるリーク電流を低減することができる。なお、パッシベーション膜５２は、通常の単層のパッシベーション膜を用いた場合よりも、Ｇａ_２Ｏ_３層５１の上面を流れるリーク電流を効果的に抑制することができる。

Ｇａ_２Ｏ_３基板５５は、Ｇａ_２Ｏ_３層５１と同様の材料からなり、Ｇａ_２Ｏ_３層５１よりも含有するｎ型ドーパントの濃度が高い。

オーミック電極５６は、Ｔｉ等の金属からなり、カソード電極として機能する。オーミック電極５６は、異なる金属膜を積層した多層構造、例えば、Ｔｉ／Ａｕ又はＴｉ／Ａｌ、を有してもよい。

（実施の形態の効果）
上記第１〜７の実施の形態によれば、電界効果トランジスタやショットキーバリアダイオードにおいて、電流経路となるＧａ_２Ｏ_３層の表面を結晶質層と非晶質層を有する酸化物絶縁体からなるパッシベーション膜で覆うことにより、リーク電流の発生を効果的に抑制することができる。また、上記第１〜７の実施の形態に係るトランジスタ及びショットキーバリアダイオードは、リーク電流の発生が抑えられるためにエネルギー効率が高く、省エネルギーを実現している。

以上、本発明の実施の形態を説明したが、本発明は、上記実施の形態に限定されず、発明の主旨を逸脱しない範囲内において種々変形実施が可能である。例えば、上記実施の形態において、半導体素子をｎ型半導体素子として説明したが、ｐ型半導体素子であってもよい。この場合、各部材の導電型（ｎ型又はｐ型）が全て逆になる。

また、発明の主旨を逸脱しない範囲内において上記実施の形態の構成要素を任意に組み合わせることができる。

また、上記に記載した実施の形態は特許請求の範囲に係る発明を限定するものではない。また、実施の形態の中で説明した特徴の組合せの全てが発明の課題を解決するための手段に必須であるとは限らない点に留意すべきである。

２…高抵抗Ｇａ_２Ｏ_３基板、 ５５、７１、８１…Ｇａ_２Ｏ_３基板、 ３、７２、８３…Ｇａ_２Ｏ_３層、 １０、２０、３０、７０、８０…Ｇａ_２Ｏ_３系ＭＩＳＦＥＴ、 ４０…Ｇａ_２Ｏ_３系ＭＥＳＦＥＴ、 ５０…ショットキーバリアダイオード、 １１、７３、８４…ゲート電極、 ８８…ゲート絶縁膜、 １２、７５ａ、７５ｂ、８６…ソース電極、 １３、７８、８９…ドレイン電極、 １４、７４…酸化物絶縁膜、 ２１、３１、４１、５２、８５…パッシベーション膜、 １４ａ、２１ａ、３２ａ、４１ａ、５２ａ、７４ａ、８５ａ…結晶質層、 １４ｂ、２１ｂ、３２ｂ、４１ｂ、５２ｂ、７４ｂ、８５ｂ…非結晶質層、 ２２…ゲート絶縁膜、 ５１…第１の酸化物半導体層、 ５３…ショットキー電極、 ５５…第２の酸化物半導体層、 ５６…オーミック電極

Claims (15)

1. 電流経路となる、結晶質のＧａ_２Ｏ_３からなる半導体層と、
   前記半導体層の表面の一部を覆う酸化物絶縁膜と、
   前記半導体層の前記表面上に形成されたソース電極及びドレイン電極と、前記半導体層の前記表面上の前記ソース電極と前記ドレイン電極との間に形成されたゲート電極とを含む電極と、
   を有し、
   前記酸化物絶縁膜は、前記半導体層に接触する結晶質の酸化物絶縁体を主成分とする結晶質層と、前記結晶質層上の非晶質の前記酸化物絶縁体を主成分とする非晶質層とを含み、
   前記酸化物絶縁膜は、前記ソース電極と前記ドレイン電極との間に形成され、
   前記酸化物絶縁膜は、前記電極間のリーク電流を抑制する、
   半導体素子。
2. 電流経路となる、結晶質のＧａ_２Ｏ_３からなる半導体層と、
   前記半導体層の表面の一部を覆う酸化物絶縁膜と、
   前記半導体層の前記表面と反対側の面上に直接又は他の層を介して設けられた結晶質のＧａ _２ Ｏ _３ からなるＧａ _２ Ｏ _３ 基板と、
   前記半導体層の前記表面上に形成されたソース電極と、前記半導体層にゲート絶縁膜を介して隣接するように形成されたゲート電極と、前記Ｇａ _２ Ｏ _３ 基板の前記半導体層と反対側の面上に形成されたドレイン電極とを含む電極と、
   を有し、
   前記酸化物絶縁膜は、前記半導体層に接触する結晶質の酸化物絶縁体を主成分とする結晶質層と、前記結晶質層上の非晶質の前記酸化物絶縁体を主成分とする非晶質層とを含み、
   前記ゲート絶縁膜は、前記半導体層の前記表面上に前記酸化物絶縁膜を介して形成された前記ゲート電極の真下の前記酸化物絶縁膜の部分、又は前記半導体層中に埋め込まれた前記ゲート電極を覆う絶縁膜であり、
   前記酸化物絶縁膜は、前記電極間のリーク電流を抑制する、
   半導体素子。
3. 電流経路となる、結晶質のＧａ_２Ｏ_３からなる半導体層と、
   前記半導体層の表面の一部を覆う酸化物絶縁膜と、
   前記半導体層の前記表面と反対側の面上に直接又は他の層を介して設けられた結晶質のＧａ _２ Ｏ _３ からなるＧａ _２ Ｏ _３ 基板と、
   前記半導体層の前記表面上に形成され、前記半導体層との間にショットキー接合を形成するショットキー電極と、前記Ｇａ _２ Ｏ _３ 基板との間にオーミック接合を形成するオーミック電極とを含む電極と、
   を有し、
   前記酸化物絶縁膜は、前記半導体層に接触する結晶質の酸化物絶縁体を主成分とする結晶質層と、前記結晶質層上の非晶質の前記酸化物絶縁体を主成分とする非晶質層とを含み、
   前記ショットキー電極の前記酸化物絶縁膜側の一部が、前記酸化物絶縁膜の一部を覆うフィールドプレート電極であり、
   前記酸化物絶縁膜は、前記電極間のリーク電流を抑制する、
   半導体素子。
4. 前記ゲート電極は、前記酸化物絶縁膜を介して前記半導体層の前記表面上に形成される、
   請求項１に記載の半導体素子。
5. 前記酸化物絶縁体は、（Ａｌ_ｘＧａ_１−ｘ）_２Ｏ_３（０＜ｘ≦１）である、
   請求項１〜４のいずれか１項に記載の半導体素子。
6. 前記酸化物絶縁体は、Ａｌ_２Ｏ_３である、
   請求項５に記載の半導体素子。
7. 電流経路となる、結晶質のＧａ_２Ｏ_３からなる半導体層の表面上に、結晶質の酸化物絶縁体を主成分とする結晶質層を形成する工程と、
   前記結晶質層上に非晶質の前記酸化物絶縁体を主成分とする非晶質層を形成する工程と、
   前記半導体層の前記表面上にソース電極及びドレイン電極を形成する工程と、
   前記半導体層の前記表面上の前記ソース電極と前記ドレイン電極との間にゲート電極を形成する工程と、
   を含み、
   前記結晶質層及び前記非晶質層は、前記半導体層の前記表面の一部を覆う酸化物絶縁膜を構成し、
   前記酸化物絶縁膜は、前記ソース電極と前記ドレイン電極との間に形成される、
   半導体素子の製造方法。
8. 結晶質のＧａ _２ Ｏ _３ からなるＧａ _２ Ｏ _３ 基板上に直接又は他の層を介して形成された、電流経路となる、結晶質のＧａ_２Ｏ_３からなる半導体層の表面上に、結晶質の酸化物絶縁体を主成分とする結晶質層を形成する工程と、
   前記結晶質層上に非晶質の前記酸化物絶縁体を主成分とする非晶質層を形成する工程と、
   前記半導体層の前記表面上にソース電極を形成する工程と、
   前記半導体層にゲート絶縁膜を介して隣接するようにゲート電極を形成する工程と、
   前記Ｇａ _２ Ｏ _３ 基板の前記半導体層と反対側の面上にドレイン電極を形成する工程と、
   を含み、
   前記結晶質層及び前記非晶質層は、前記半導体層の前記表面の一部を覆う酸化物絶縁膜を構成し、
   前記ゲート絶縁膜は、前記半導体層の前記表面上に前記酸化物絶縁膜を介して形成された前記ゲート電極の真下の前記酸化物絶縁膜の部分、又は前記半導体層中に埋め込まれた前記ゲート電極を覆う絶縁膜である、
   半導体素子の製造方法。
9. 結晶質のＧａ _２ Ｏ _３ からなるＧａ _２ Ｏ _３ 基板上に直接又は他の層を介して形成された、電流経路となる、結晶質のＧａ_２Ｏ_３からなる半導体層の表面上に、結晶質の酸化物絶縁体を主成分とする結晶質層を形成する工程と、
   前記結晶質層上に非晶質の前記酸化物絶縁体を主成分とする非晶質層を形成する工程と、
   前記半導体層の前記表面上に、前記半導体層との間にショットキー接合を形成するショットキー電極を形成する工程と、
   前記Ｇａ _２ Ｏ _３ 基板との間にオーミック接合を形成するオーミック電極を形成する工程と、
   を含み、
   前記結晶質層及び前記非晶質層は、前記半導体層の前記表面の一部を覆う酸化物絶縁膜を構成し、
   前記ショットキー電極は、前記酸化物絶縁膜側の一部が前記酸化物絶縁膜の一部を覆い、フィールドプレート電極となるように形成される、
   半導体素子の製造方法。
10. 前記酸化物絶縁体は、Ａｌ_２Ｏ_３であり、
    前記結晶質層及び前記非晶質層は、酸素プラズマを酸化剤に用いたプラズマＡＬＤ法を用いて前記酸化物絶縁体を主成分とする材料を前記半導体層の前記表面上に堆積させることにより、連続的に形成される、
    請求項７〜９のいずれか１項に記載の半導体素子の製造方法。
11. 前記結晶質層及び前記非晶質層は、前記酸化物絶縁体を主成分とする材料を前記半導体層の前記表面上に堆積させながら、堆積温度を前記材料の結晶化温度よりも高い温度から低い温度へ切り換えることにより、連続的に形成される、
    請求項７〜９のいずれか１項に記載の半導体素子の製造方法。
12. 前記結晶質層は、前記酸化物絶縁体を主成分とする非晶質の材料を前記半導体層の前記表面上に堆積させた後、熱処理により前記材料を結晶化させることにより得られ、
    前記非晶質層は、前記酸化物絶縁体を主成分とする非晶質の材料を前記結晶質層上に堆積することにより得られる、
    請求項７〜９のいずれか１項に記載の半導体素子の製造方法。
13. 前記酸化物絶縁体は、（Ａｌ_ｘＧａ_１−ｘ）_２Ｏ_３（０＜ｘ≦１）である、
    請求項７〜９、１１、１２のいずれか１項に記載の半導体素子の製造方法。
14. 前記酸化物絶縁体は、Ａｌ_２Ｏ_３である、
    請求項１３に記載の半導体素子の製造方法。
15. 前記ゲート電極は、前記酸化物絶縁膜を介して前記半導体層の前記表面上に形成される、
    請求項７に記載の半導体素子の製造方法。