JP2016157875A - 半導体積層構造体及びその製造方法、並びに半導体素子及びその製造方法 - Google Patents
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Abstract
【課題】Ａｌ２Ｏ３膜とＧａ２Ｏ３基板との界面の界面準位がより低減された半導体積層構造体及びその製造方法、並びに半導体素子及びその製造方法を提供する。
【解決手段】一実施の形態として、Ｇａ２Ｏ３単結晶からなり、主面の面方位が（０１０）であるＧａ２Ｏ３層１１上に、酸素プラズマを酸化剤に用いたプラズマＡＬＤ法により、結晶質のＡｌ２Ｏ３を主成分とする結晶質層１２ａと、結晶質層１２ａ上の非晶質のＡｌ２Ｏ３を主成分とする非晶質層１２ｂとを含むＡｌ２Ｏ３膜１２を形成する工程を含み、Ａｌ２Ｏ３膜１２の成長温度により、結晶質層１２ａの厚さを制御する、半導体積層構造体１０の製造方法を提供する。
【選択図】図１
【解決手段】一実施の形態として、Ｇａ２Ｏ３単結晶からなり、主面の面方位が（０１０）であるＧａ２Ｏ３層１１上に、酸素プラズマを酸化剤に用いたプラズマＡＬＤ法により、結晶質のＡｌ２Ｏ３を主成分とする結晶質層１２ａと、結晶質層１２ａ上の非晶質のＡｌ２Ｏ３を主成分とする非晶質層１２ｂとを含むＡｌ２Ｏ３膜１２を形成する工程を含み、Ａｌ２Ｏ３膜１２の成長温度により、結晶質層１２ａの厚さを制御する、半導体積層構造体１０の製造方法を提供する。
【選択図】図１
Description
本発明は、半導体積層構造体及びその製造方法、並びに半導体素子及びその製造方法に関する。
従来の半導体素子として、主面の面方位が（０１０）であるＧａ２Ｏ３基板上に、酸素プラズマを酸化剤に用いたプラズマＡＬＤ（ALD：Atomic Layer Deposition）法により２５０℃の成長温度で形成されたＡｌ２Ｏ３からなるゲート絶縁膜を有する、トランジスタが知られている（例えば、非特許文献１、２参照）。
また、他の従来の半導体素子として、主面の面方位が（０１０）であるＧａ２Ｏ３層上に、酸素プラズマを酸化剤に用いたプラズマＡＬＤ法により２５０℃の成長温度で形成されたＡｌ２Ｏ３からなる酸化物絶縁膜を有する半導体素子が知られている（例えば、特許文献１）。
特許文献１には、Ａｌ２Ｏ３からなる酸化物絶縁膜が、結晶質層と非晶質層を有し、結晶質層が酸化物絶縁膜とＧａ２Ｏ３基板との界面の界面準位を低減することが開示されている。
Masataka Higashiwaki, et al., "Depletion-mode Ga2O3metal-oxide-semiconductor field-effect transistors on β-Ga2O3(010) substrates and temperature dependence of their device characteristics," Applied Physics Letters 103, 123511 (2013)
Masataka Higashiwaki, et al., "Depletion-mode Ga2O3MOSFETs on β-Ga2O3 (010) substrates with Si-ion-implanted channel and contacts," Technical Digest - International Electron Devices Meeting 28.7.1 (2013)
本発明の目的は、Ａｌ２Ｏ３膜とＧａ２Ｏ３基板との界面の界面準位がより低減された半導体積層構造体及びその製造方法、並びに半導体素子及びその製造方法を提供することにある。
本発明の一態様は、上記目的を達成するために、以下の［１］、［２］の半導体積層構造体の製造方法、［３］の半導体素子の製造方法、［４］の半導体積層構造体、又は［５］の半導体素子を提供する。
［１］Ｇａ２Ｏ３単結晶からなり、主面の面方位が（０１０）であるＧａ２Ｏ３層上に、酸素プラズマを酸化剤に用いたプラズマＡＬＤ法により、結晶質のＡｌ２Ｏ３を主成分とする結晶質層と、前記結晶質層上の非晶質のＡｌ２Ｏ３を主成分とする非晶質層とを含むＡｌ２Ｏ３膜を形成する工程を含み、前記Ａｌ２Ｏ３膜の成長温度により、前記結晶質層の厚さを制御する、半導体積層構造体の製造方法。
［２］前記成長温度が２５０℃よりも高い、上記［１］に記載の半導体積層構造体の製造方法。
［３］前記Ａｌ２Ｏ３膜上に電極を形成する工程を含む、上記［１］又は［２］に記載の半導体積層構造体の製造方法を含む、前記Ａｌ２Ｏ３膜を介して電界効果を及ぼす半導体素子の製造方法。
［４］Ｇａ２Ｏ３単結晶からなり、主面の面方位が（０１０）であるＧａ２Ｏ３層と、前記Ｇａ２Ｏ３層上に形成されたＡｌ２Ｏ３膜と、を有し、前記Ａｌ２Ｏ３膜は、前記Ｇａ２Ｏ３層に接触する結晶質のＡｌ２Ｏ３を主成分とし、厚さが２．７ｎｍよりも大きい結晶質層と、前記結晶質層上の非晶質のＡｌ２Ｏ３を主成分とする非晶質層とを含む、半導体積層構造体。
［５］前記Ａｌ２Ｏ３膜上に電極を有し、前記Ａｌ２Ｏ３膜を介して電界効果を及ぼす、上記［４］に記載の半導体積層構造体を含む、半導体素子。
本発明によれば、Ａｌ２Ｏ３膜とＧａ２Ｏ３基板との界面の界面準位がより低減された半導体積層構造体及びその製造方法、並びに半導体素子及びその製造方法を提供することができる。
本発明は、Ｇａ２Ｏ３単結晶からなり、主面の面方位が（０１０）であるＧａ２Ｏ３層と、Ｇａ２Ｏ３層上に酸素プラズマを酸化剤に用いたプラズマＡＬＤ法により形成された、結晶質層と非晶質層を含むＡｌ２Ｏ３膜とを有する半導体積層構造体、及びそれを含む半導体素子に関するものである。
本発明者らは、鋭意研究の結果、Ｇａ２Ｏ３層の主面の面方位により、Ａｌ２Ｏ３膜中に結晶質層が形成されるか否かを制御できること、Ａｌ２Ｏ３膜の成長温度により、Ａｌ２Ｏ３膜中の結晶質層の厚さを制御できること、さらには、Ａｌ２Ｏ３膜中の結晶質層の厚さにより、Ａｌ２Ｏ３膜とＧａ２Ｏ３基板との界面の界面準位密度を制御できることを新規に見出し、本発明に至った。
以下、本発明の実施の形態について、詳細に説明する。
〔第１の実施の形態〕
図１は、第１の実施の形態に係る半導体積層構造体１０の垂直断面図である。半導体積層構造体１０は、Ｇａ２Ｏ３層１１と、Ｇａ２Ｏ３層１１上に形成されたＡｌ２Ｏ３膜１２を有する。
図１は、第１の実施の形態に係る半導体積層構造体１０の垂直断面図である。半導体積層構造体１０は、Ｇａ２Ｏ３層１１と、Ｇａ２Ｏ３層１１上に形成されたＡｌ２Ｏ３膜１２を有する。
Ｇａ２Ｏ３層１１は、Ｇａ２Ｏ３単結晶からなり、主面の面方位が（０１０）の板状又は膜状の部材である。Ｇａ２Ｏ３層１１は、Ｓｉ、Ｓｎ等のドーパントを含んでもよい。
図１に示される例では、Ｇａ２Ｏ３層１１はＧａ２Ｏ３基板である。しかしながら、Ｇａ２Ｏ３層１１の形態は基板に限られず、例えば、他の基板上に成長したＧａ２Ｏ３膜であってもよい。
Ａｌ２Ｏ３膜１２は、Ｇａ２Ｏ３層１１に接触する結晶質層１２ａと、結晶質層１２ａ上の非晶質層１２ｂを含む。結晶質層１２ａは、γ−Ａｌ２Ｏ３結晶からなり、Ｇａ２Ｏ３層１１の結晶軸に配向している。結晶質層１２ａの厚さは、Ａｌ２Ｏ３膜１２の成長温度により制御することができる。
結晶質層１２ａと非晶質層１２ｂは、酸素プラズマを酸化剤に用いたプラズマＡＬＤ法によって、主面の面方位が（０１０）であるＧａ２Ｏ３層１１上にＡｌ２Ｏ３を堆積させることにより、連続的に形成される。
Ａｌ２Ｏ３膜１２の成長温度は、成膜途中で切り替える必要はない。すなわち、一定の成長温度により、結晶質層１２ａと非晶質層１２ｂを含むＡｌ２Ｏ３膜１２を形成することができる。
Ａｌ２Ｏ３膜１２は、結晶質層１２ａを含むことによって、Ａｌ２Ｏ３膜１２とＧａ２Ｏ３層１１との界面の界面準位密度が低減され、特に、結晶質層１２ａの厚さが２．７ｎｍ以上になると、界面準位密度がより低減される。結晶質層１２ａの厚さを２．７ｎｍ以上とするためには、Ａｌ２Ｏ３膜１２の成長温度を２５０℃以上にすることが求められる。
また、半導体積層構造体１０のヒステリシス特性を改善するためには、結晶質層１２ａの厚さがなるべく大きいほうがよい。これは、Ｇａ２Ｏ３層１１側から結晶質層１２ａをトンネルして、結晶質層１２ａと非晶質層１２ｂとの界面にトラップされる電荷が、ヒステリシスの原因となっていると考えられるためであり、結晶質層１２ａの厚みを増すことにより、トンネル電荷量を低減することができる。
〔第２の実施の形態〕
第２の実施の形態は、第１の実施の形態に係る半導体積層構造体１０を含む半導体素子の一例としての、ＭＯＳ（Metal Oxide Semiconductor）キャパシタについての形態である。
第２の実施の形態は、第１の実施の形態に係る半導体積層構造体１０を含む半導体素子の一例としての、ＭＯＳ（Metal Oxide Semiconductor）キャパシタについての形態である。
図２は、第２の実施の形態に係るキャパシタ２０の垂直断面図である。キャパシタ２０は、半導体積層構造体１０と、半導体積層構造体１０のＧａ２Ｏ３層１１の裏面（Ａｌ２Ｏ３膜１２の反対側の面）上に形成されたカソード電極２１と、半導体積層構造体１０のＡｌ２Ｏ３膜１２の表面（非晶質層１２ｂ側の面）上に形成されたアノード電極２２を有する。
キャパシタ２０のＧａ２Ｏ３層１１は、例えば、Ｓｉ等のドーパントを含むＧａ２Ｏ３基板である。
カソード電極２１は、例えば、Ｔｉ／Ａｕの積層構造を有する、Ｇａ２Ｏ３層１１の裏面の全面に形成される電極である。
アノード電極２２は、例えば、Ａｕからなる円形電極である。
（実施の形態の効果）
上記第１、２の実施の形態によれば、Ａｌ２Ｏ３膜とＧａ２Ｏ３基板との界面の界面準位が低減された半導体積層構造体を得ることができ、その半導体積層構造体を用いて、動作特性に優れた半導体素子を製造することができる。
上記第１、２の実施の形態によれば、Ａｌ２Ｏ３膜とＧａ２Ｏ３基板との界面の界面準位が低減された半導体積層構造体を得ることができ、その半導体積層構造体を用いて、動作特性に優れた半導体素子を製造することができる。
実施例として、第１の実施の形態に係る半導体積層構造体１０の一形態である４つの半導体積層構造体（以下、試料Ａ１、Ｂ１、Ｃ１、Ｄ１と呼ぶ）を作製し、その垂直断面のＴＥＭによる観察を行った。
また、比較例として、Ｇａ２Ｏ３層の主面の面方位が（０１０）と異なる半導体積層構造体（以下、試料Ｚ１と呼ぶ）を作製し、その垂直断面のＴＥＭによる観察を行った。
（試料Ａ１、Ｂ１、Ｃ１、Ｄ１の作製）
まず、Ｇａ２Ｏ３層１１として、（０１０）を主面とするＧａ２Ｏ３基板を用意し、裏面から深さ１５０ｎｍ、濃度５×１０１９ｃｍ−３の条件でＳｉをイオン注入した後、有機洗浄、イオン注入面のＯ２アッシングを施し、さらに、温度９５０℃、時間３０ｍｉｎの条件で活性化アニールを施した。
まず、Ｇａ２Ｏ３層１１として、（０１０）を主面とするＧａ２Ｏ３基板を用意し、裏面から深さ１５０ｎｍ、濃度５×１０１９ｃｍ−３の条件でＳｉをイオン注入した後、有機洗浄、イオン注入面のＯ２アッシングを施し、さらに、温度９５０℃、時間３０ｍｉｎの条件で活性化アニールを施した。
次に、Ａｌ２Ｏ３膜１２として、酸素プラズマを酸化剤に用いたプラズマＡＬＤ法により、厚さ２０ｎｍのＡｌ２Ｏ３膜をＧａ２Ｏ３層１１上に成膜し、試料Ａ１、Ｂ１、Ｃ１、Ｄ１を得た。具体的には、Ａｌの有機金属を原子層レベルの厚さで一層堆積させた後、酸化剤によりＡｌを酸化し、Ａｌ２Ｏ３の薄膜を形成する。これを所定のサイクル数だけ繰り返すことにより、厚さ２０ｎｍのＡｌ２Ｏ３膜を得た。ここで、試料Ａ１、Ｂ１、Ｃ１、Ｄ１のそれぞれのＡｌ２Ｏ３膜１２の成長温度を１００℃、１５０℃、２５０℃、３００℃とし、それぞれの上記サイクル数を１６０、１７６、２１７、２３９とした。
（試料Ｚ１の作製）
まず、比較例に係るＧａ２Ｏ３層５１として、（−２０１）面を主面とするＧａ２Ｏ３基板を用意し、裏面にＢＣｌ３ＲＩＥ（Reactive Ion Etching）処理を施した。
まず、比較例に係るＧａ２Ｏ３層５１として、（−２０１）面を主面とするＧａ２Ｏ３基板を用意し、裏面にＢＣｌ３ＲＩＥ（Reactive Ion Etching）処理を施した。
次に、比較例に係るＡｌ２Ｏ３膜５２として、酸素プラズマを酸化剤に用いたプラズマＡＬＤ法により、試料Ａ１、Ｂ１、Ｃ１、Ｄ１のＡｌ２Ｏ３膜１２と同様に、厚さ２０ｎｍのＡｌ２Ｏ３膜を２５０℃でＧａ２Ｏ３層５１上に成膜し、試料Ｚ１を得た。
（試料Ａ１、Ｂ１、Ｃ１、Ｄ１の断面の観察）
図３（ａ）〜（ｄ）は、それぞれ、実施例に係る試料Ａ１、Ｂ１、Ｃ１、Ｄ１の垂直断面のＴＥＭ観察像である。図３（ａ）〜（ｄ）の紙面に垂直に表から裏へ向く方向が、Ｇａ２Ｏ３層１１の［００１］方向に一致している。
図３（ａ）〜（ｄ）は、それぞれ、実施例に係る試料Ａ１、Ｂ１、Ｃ１、Ｄ１の垂直断面のＴＥＭ観察像である。図３（ａ）〜（ｄ）の紙面に垂直に表から裏へ向く方向が、Ｇａ２Ｏ３層１１の［００１］方向に一致している。
図３（ａ）〜（ｄ）によれば、試料Ａ１、Ｂ１、Ｃ１、Ｄ１のＡｌ２Ｏ３膜１２に含まれる結晶質層１２ａの厚さは、それぞれ、１．１ｎｍ、１．５ｎｍ、２．７ｎｍ、４．９ｎｍであった。
図３（ａ）〜（ｄ）は、試料Ａ１、Ｂ１、Ｃ１、Ｄ１のＡｌ２Ｏ３膜１２には結晶質層１２ａが含まれ、また、Ａｌ２Ｏ３膜１２の成長温度によって結晶質層１２ａの厚さが異なることを示している。
なお、試料Ａ１、Ｂ１、Ｃ１、Ｄ１のＡｌ２Ｏ３膜１２上の層１３は、試料の切り出しの際に、観察領域の改質を防ぐためのカーボン系材料からなる保護膜である。
図４は、実施例に係る試料Ａ１、Ｂ１、Ｃ１、Ｄ１のＡｌ２Ｏ３膜１２の成長温度と、結晶質層１２ａの厚さの関係を示すグラフである。
図４に示されるように、Ａｌ２Ｏ３膜１２の成長温度が高くなるとともに、結晶質層１２ａの厚さが大きくなる。このことから、Ａｌ２Ｏ３膜１２の成長温度により、結晶質層１２ａの厚さを制御することが可能であるといえる。
図５は、図３（ｃ）に示される試料Ｃ１の、２５０℃で成膜されたＡｌ２Ｏ３膜１２に含まれる結晶質層１２ａの電子線回折パターンである。この電子線回折パターンが周期性を有することから、結晶質層１２ａに結晶構造が形成されていることを確認できる。
（試料Ｚ１の断面の観察）
図６は、比較例に係る試料Ｚ１の垂直断面のＴＥＭ観察像である。なお、Ａｌ２Ｏ３膜５２上の層５３は、Ａｕ膜である。
図６は、比較例に係る試料Ｚ１の垂直断面のＴＥＭ観察像である。なお、Ａｌ２Ｏ３膜５２上の層５３は、Ａｕ膜である。
図６は、試料Ｚ１のＡｌ２Ｏ３膜５２が、非晶質のＡｌ２Ｏ３を主成分とする層のみからなることを示している。
試料Ｚ１のＡｌ２Ｏ３膜５２は、試料Ａ１、Ｂ１、Ｃ１、Ｄ１のＡｌ２Ｏ３膜１２と同様に、酸素プラズマを酸化剤に用いたプラズマＡＬＤ法により、２５０℃で成膜されたものである。このことは、下地となるＧａ２Ｏ３層の主面の面方位により、結晶質層が形成されるか否かが決定されることを示している。
実施例として、上記の試料Ａ１、Ｂ１、Ｃ１、Ｄ１を用いて第２の実施の形態に係るキャパシタ２０に相当する４つのキャパシタ（以下、試料Ａ２、Ｂ２、Ｃ２、Ｄ２と呼ぶ）を作製し、その界面準位密度を測定した。
また、比較例として、上記の試料Ｚ１を用いてキャパシタ（以下、試料Ｚ２と呼ぶ）を作製し、その界面準位密度を測定した。
（試料Ａ２、Ｂ２、Ｃ２、Ｄ２の作製）
まず、試料Ａ１、Ｂ１、Ｃ１、Ｄ１のＧａ２Ｏ３層１１の裏面に厚さ２０ｎｍのＴｉ膜と厚さ２３０ｎｍのＡｕ膜を蒸着により積層することにより、カソード電極２１に相当するカソード電極を形成した。
まず、試料Ａ１、Ｂ１、Ｃ１、Ｄ１のＧａ２Ｏ３層１１の裏面に厚さ２０ｎｍのＴｉ膜と厚さ２３０ｎｍのＡｕ膜を蒸着により積層することにより、カソード電極２１に相当するカソード電極を形成した。
次に、試料Ａ１のＡｌ２Ｏ３膜１２の表面に蒸着した厚さ２５０ｎｍのＡｕ膜を、リフトオフによって直径２００μｍの円形に残すことにより、アノード電極２２に相当するアノード電極を形成した。これにより、試料Ａ２、Ｂ２、Ｃ２、Ｄ２を得た。
（試料Ｚ２の作製）
試料Ｚ１に、試料Ａ２、Ｂ２、Ｃ２、Ｄ２と同様の条件でカソード電極及びアノード電極を形成し、試料Ｚ２を得た。
試料Ｚ１に、試料Ａ２、Ｂ２、Ｃ２、Ｄ２と同様の条件でカソード電極及びアノード電極を形成し、試料Ｚ２を得た。
（界面準位密度の測定）
図７は、実施例に係る試料Ａ２、Ｂ２、Ｃ２、Ｄ２、及び比較例に係る試料Ｚ２の界面準位密度を示すグラフである。図７の縦軸は、界面準位密度（Ｄｉｔ）であり、横軸は、伝導帯の底からのエネルギー（Ｅ−Ｅｃ）である。
図７は、実施例に係る試料Ａ２、Ｂ２、Ｃ２、Ｄ２、及び比較例に係る試料Ｚ２の界面準位密度を示すグラフである。図７の縦軸は、界面準位密度（Ｄｉｔ）であり、横軸は、伝導帯の底からのエネルギー（Ｅ−Ｅｃ）である。
これらの界面準位密度は、試料Ａ２、Ｂ２、Ｃ２、Ｄ２におけるＡｌ２Ｏ３膜１２とＧａ２Ｏ３層１１との界面、又は試料Ｚ２におけるＡｌ２Ｏ３膜５２とＧａ２Ｏ３層５１との界面における界面準位密度であり、高周波におけるＣ−Ｖ特性と低周波におけるＣ−Ｖ特性の比較するＨｉｇｈ−Ｌｏｗ法を用いて導出されたものである。
図７によれば、Ａｌ２Ｏ３膜に結晶質層を含まない試料Ｚ２の界面準位密度が最も高く、厚い結晶質層がＡｌ２Ｏ３膜含まれる試料Ｃ２、Ｄ２の界面準位密度が特に低い。このことは、Ａｌ２Ｏ３膜に結晶質層が形成されることにより界面準位密度が低減されること、及び結晶質層の厚さが大きくなるほど界面準位密度が低減されることを示している。
図７は、Ａｌ２Ｏ３膜の成長温度を２５０℃以上とすることにより、界面準位密度を特に効果的に低減できることを示している。しかしながら、２５０℃は界面準位密度を大きく低減させるための臨界温度であるため、再現性を高めるためには、成長温度を２５０℃よりも高く設定することが求められる。
以上、本発明の実施の形態及び実施例を説明したが、本発明は、上記実施の形態及び実施例に限定されず、発明の主旨を逸脱しない範囲内において種々変形実施が可能である。
例えば、第２の実施の形態において、第１の実施の形態に係る半導体積層構造体１０を含む半導体素子の一例として、キャパシタ２０を挙げたが、半導体積層構造体１０を含む半導体素子はこれに限られず、ＭＯＳＦＥＴ等、Ａｌ２Ｏ３膜１２を介した電界効果によってチャネル領域の導電性が制御される素子であればよい。
また、上記に記載した実施の形態及び実施例は特許請求の範囲に係る発明を限定するものではない。また、実施の形態及び実施例の中で説明した特徴の組合せの全てが発明の課題を解決するための手段に必須であるとは限らない点に留意すべきである。
１０…半導体積層構造体、 １１…Ｇａ２Ｏ３層、 １２…Ａｌ２Ｏ３膜、 １２ａ…結晶質層、 １２ｂ…非晶質層１２ｂ、 ２０…キャパシタ
Claims (5)
- Ｇａ２Ｏ３単結晶からなり、主面の面方位が（０１０）であるＧａ２Ｏ３層上に、酸素プラズマを酸化剤に用いたプラズマＡＬＤ法により、結晶質のＡｌ２Ｏ３を主成分とする結晶質層と、前記結晶質層上の非晶質のＡｌ２Ｏ３を主成分とする非晶質層とを含むＡｌ２Ｏ３膜を形成する工程を含み、
前記Ａｌ２Ｏ３膜の成長温度により、前記結晶質層の厚さを制御する、
半導体積層構造体の製造方法。 - 前記成長温度が２５０℃よりも高い、
請求項１に記載の半導体積層構造体の製造方法。 - 前記Ａｌ２Ｏ３膜上に電極を形成する工程を含む、
請求項１又は２に記載の半導体積層構造体の製造方法を含む、前記Ａｌ２Ｏ３膜を介して電界効果を及ぼす半導体素子の製造方法。 - Ｇａ２Ｏ３単結晶からなり、主面の面方位が（０１０）であるＧａ２Ｏ３層と、
前記Ｇａ２Ｏ３層上に形成されたＡｌ２Ｏ３膜と、
を有し、
前記Ａｌ２Ｏ３膜は、前記Ｇａ２Ｏ３層に接触する結晶質のＡｌ２Ｏ３を主成分とし、厚さが２．７ｎｍよりも大きい結晶質層と、前記結晶質層上の非晶質のＡｌ２Ｏ３を主成分とする非晶質層とを含む、
半導体積層構造体。 - 前記Ａｌ２Ｏ３膜上に電極を有し、
前記Ａｌ２Ｏ３膜を介して電界効果を及ぼす、
請求項４に記載の半導体積層構造体を含む、半導体素子。
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| JP2015035894A JP2016157875A (ja) | 2015-02-25 | 2015-02-25 | 半導体積層構造体及びその製造方法、並びに半導体素子及びその製造方法 |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113555444A (zh) * | 2021-07-06 | 2021-10-26 | 浙江芯国半导体有限公司 | 一种高质量氧化镓半导体器件及制备方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015002343A (ja) * | 2013-06-18 | 2015-01-05 | 株式会社タムラ製作所 | 半導体素子及びその製造方法 |
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2015
- 2015-02-25 JP JP2015035894A patent/JP2016157875A/ja active Pending
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|---|---|---|---|---|
| CN113555444A (zh) * | 2021-07-06 | 2021-10-26 | 浙江芯国半导体有限公司 | 一种高质量氧化镓半导体器件及制备方法 |
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