KR101465548B1 - 핀 전계 효과 트랜지스터 및 그 제조방법 - Google Patents
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Abstract
핀 전계 효과 트랜지스터가 개시된다. 본 핀 전계 효과 트랜지스터는, 기판 상부에 서로 이격되어 배치된 소스 영역 및 드레인 영역, 소스 영역과 드레인 영역을 연결하도록 배치된 핀(fin) 구조로서, 핀 구조는 기판 상부의 제1 영역 상에 배치된 제1 핀 구조와 기판의 제2 영역 상에 배치된 제2 핀 구조가 연결되어 구성된, 핀 구조, 제1 핀 구조 상부에 배치된 게이트 절연막 및 게이트 절연막 상부에 배치된 게이트 전극을 포함하며, 제2 핀 구조는, 복수 개의 미도핑된 질화물층과 복수 개의 도핑된 저항성 질화물층이 수직방향으로 교번적으로 적층된 구조이다.
Description
본 발명은, 핀 전계 효과 트랜지스터 소자 및 그 제조방법에 관한 것으로, 보다 상세하게는 복수 개의 채널구조 및 고 저항성 버퍼구조를 갖는 핀 전계 효과 트랜지스터 및 그 제조방법에 관한 것이다.
반도체 소자의 가격을 낮추고 성능을 높이기 위해 반도체 소자 크기는 무어의 법칙에 따라 지속적인 축소를 거듭하고 있는 추세이다. 하지만 이와 같은 반도체 소자의 고집적화 경향에 따라, 소자의 크기가 점점 감소되어 많은 문제점이 대두하고 있었다. 예를 들어, 소스와 드레인 사이의 간격이 가까워짐에 따라 채널영역이 게이트뿐만 아니라 드레인 전압에 의해서도 제어되어, 오프(OFF) 상태임에도 불구하고 소스와 드레인 사이로 전류가 흐르는, 즉 단채널 효과 (short channel effect)에 의한 전류 누설 문제가 있었다.
특히 높은 전압에서 구동되는 고온, 고출력전력 트랜지스터는 이와 같은 누설 전류의 흐름을 막는 것이 더욱 어려우며, 이에 따라 고온, 고출력 전력소자의 높은 항복전압과 낮은 온(ON) 저항을 달성하고자 하는 노력이 계속되어 왔다.
이러한 노력의 일환으로, 일반적인 질화물계 반도체 소자는 베이스 기판으로 대략 1k옴(ohm) 이상의 저항값을 갖는 실리콘 기판, 실리콘 카바이드 기판, 스피넬 기판, 그리고 사파이어 기판을 사용해왔다. 그러나, 이와 같은 고저항값을 갖는 기판들을 사용한다 하여도, 누설 전류의 발생을 원천적으로 방지할 수는 없으며 또한 이러한 기판들은 상대적으로 고가여서 질화물계 반도체 소자의 제조 비용을 증가시키는 요인이 되어왔다.
따라서, 기존의 고가의 고저항성 기판을 대체할 수 있는 방안과 동시에 높은 항복 전압 및 낮은 온 저항 특성을가지는 질화물계 반도체 소자의 개발이 요구되었다.
본 발명은 상술한 필요성에 따른 것으로, 본 발명의 목적은 복수 개의 채널층 및 고 저항성 버퍼구조를 갖는 핀 전계 효과 트랜지스터 및 그 제조방법에 관한 것이다.
이상과 같은 목적을 달성하기 위한 본 발명의 일 실시 예에 따른 핀 전계 효과 트랜지스터는 기판 상부에 서로 이격되어 배치된 소스 영역 및 드레인 영역, 상기 소스 영역과 상기 드레인 영역을 연결하도록 배치된 핀(fin) 구조로서, 상기 핀 구조는 상기 기판 상부의 제1 영역 상에 배치된 제1 핀 구조와 상기 기판의 제2 영역 상에 배치된 제2 핀 구조가 연결되어 구성된, 핀 구조, 상기 제1 핀 구조 상부에 배치된 게이트 절연막 및 상기 게이트 절연막 상부에 배치된 게이트 전극을 포함하며, 상기 제2 핀 구조는, 복수 개의 미도핑된 질화물층과 복수 개의 도핑된 저항성 질화물층이 수직방향으로 교번적으로 적층된 구조이다.
이 경우, 상기 게이트 전극에 인가된 전압이 문턱 전압 값(threshold voltage) 미만일 때, 상기 제1 핀 구조 및 상기 제2 핀 구조의 복수 개의 미도핑된 질화물층은 공핍되고, 상기 게이트 전극에 인가된 전압이 문턱 전압 값 이상일 때, 상기 제2 핀 구조의 복수 개의 미도핑된 질화물층은 복수 개의 채널영역으로 동작할 수 있다.
한편, 상기 핀 구조의 폭은 상기 소스 영역 및 상기 드레인 영역 중 적어도 하나의 폭 보다 작을 수 있다.
한편, 상기 소스 영역과 상기 제1 핀 구조는, 서로 같은 도펀트 농도를 갖는 질화갈륨층일 수 있다.
한편, 상기 복수 개의 미도핑된 질화물층은, 미도핑된 질화갈륨층이며, 상기 복수 개의 도핑된 저항성 질화물층은, 카본 도핑된 질화갈륨층일 수 있다.
한편, 본 발명의 일 실시 예에 따른 핀 전계 효과 트랜지스터는, 상기 기판과 상기 핀 구조 사이에 배치된 고저항성 버퍼구조를 더 포함하며, 상기 고저항성 버퍼구조는, 상기 기판 상부에 배치된 버퍼층 및 상기 버퍼층 상부에 배치된, 적어도 하나 이상의 미도핑된 질화물층과 적어도 하나 이상의 도핑된 저항성 질화물층이 교번적으로 적층된 구조를 포함할 수 있다.
이 경우, 상기 적어도 하나 이상의 미도핑된 질화물층은 미도핑된 질화갈륨층이며, 상기 적어도 하나 이상의 도핑된 저항성 질화물층은 카본 도핑된 질화갈륨층일 수 있다.
한편, 상기 게이트 절연막은, 상기 제1 핀 구조의 양 옆면 및 윗면을 둘러싸며 배치된 것이며, 상기 게이트 전극은, 상기 게이트 절연막의 양 옆면 및 윗면을 둘러싸며 배치된 것일 수 있다.
한편, 본 발명의 일 실시 예에 따른 핀 전계 효과 트랜지스터는, 상기 소스 영역 상에 배치된 소스 전극 및 상기 드레인 영역 상에 배치된 드레인 전극을 더 포함할 수 있다.
한편, 본 발명의 일 실시 예에 따른 핀 전계 효과 트랜지스터의 제조 방법은, 복수 개의 미도핑된 질화물층과 복수 개의 도핑된 저항성 질화물층이 수직방향으로 교번적으로 적층된 구조를 형성하는 단계, 제1 질화물층 및 제2 질화물층이 상기 적층된 구조에 의해 연결되도록 상기 제1 질화물층 및 상기 제2 질화물층을 형성하는 단계, 상기 제1 질화물층의 일부 및 상기 적층된 구조를 식각하되, 식각된 영역의 폭이 미식각된 영역의 폭 보다 좁도록 식각하여 핀(fin) 구조를 형성하는 단계로서, 상기 핀 구조는 상기 제1 질화물층으로 구성된 제1 핀 구조와, 상기 적층된 구조로 구성된 제2 핀 구조가 연결된 구조인, 핀 구조를 형성하는 단계, 상기 제1 핀 구조를 둘러싸도록 게이트 절연막을 형성하는 단계 및 상기 게이트 절연막을 둘러싸도록 게이트 전극을 형성하는 단계를 포함한다.
이 경우, 상기 제1 질화물층 및 상기 제2 질화물층을 형성하는 단계는, 상기 적층된 구조를 식각하여 제1 질화물층 및 제2 질화물층이 형성될 영역을 형성하는 단계 및 상기 식각된 영역 상에 상기 제1 질화물층 및 상기 제2 질화물층을 형성하는 단계로서, 상기 제1 질화물층과 상기 제2 질화물층 사이에 상기 적층된 구조의 미식각된 영역이 배치되도록 상기 제1 질화물층 및 상기 제2 질화물층을 형성하는 단계를 포함할 수 있다.
이 경우, 상기 적층된 구조를 식각하여 제1 질화물층 및 제2 질화물층이 형성될 영역을 형성하는 단계는, 상기 적층된 구조의 높이보다 낮은 높이까지 식각하는 것일 수 있다.
이 경우, 본 발명의 일 실시 예에 따른 핀 전계 효과 트랜지스터의 제조 방법은, 기판을 제공하는 단계 및 상기 기판 상에 버퍼층을 형성하는 단계를 더 포함하며, 상기 적층된 구조를 형성하는 단계는, 상기 버퍼층 상부에 상기 적층된 구조를 형성하는 것일 수 있다.
한편, 상기 게이트 전극에 인가된 전압이 문턱 전압 값(threshold voltage) 미만일 때, 상기 제1 핀 구조는 및 상기 제2 핀 구조의 복수 개의 미도핑된 질화물층은 공핍되고, 상기 게이트 전극에 인가된 전압이 문턱 전압 값 이상일 때, 상기 제2 핀 구조의 복수 개의 미도핑된 질화물층은 복수 개의 채널영역으로 동작할 수 있다.
한편, 상기 복수 개의 미도핑된 질화물층은, 미도핑된 질화갈륨층이며, 상기 복수 개의 도핑된 저항성 질화물층은, 카본 도핑된 질화갈륨층일 수 있다.
한편, 상기 게이트 절연막을 형성하는 단계는, 상기 제1 핀 구조의 양 옆면 및 윗면을 둘러싸도록 형성하는 것이며, 상기 게이트 전극을 형성하는 단계는, 상기 게이트 절연막의 양 옆면 및 윗면을 둘러싸도록 형성하는 것일 수 있다.
한편, 본 발명의 일 실시 예에 따른 핀 전계 효과 트랜지스터의 제조 방법은 상기 제1 질화물층의 상부에 소스 전극을 형성하는 단계 및 상기 제2 질화물층 상부에 드레인 전극을 형성하는 단계를 더 포함할 수 있다.
도 1은 본 발명의 일 실시 예에 따른 핀 전계 효과 트랜지스터를 설명하기 위한 도면,
도 2는 본 발명의 일 실시 예에 따른 핀 전계 효과 트랜지스터의 고저항성 버퍼구조를 설명하기 위한 도면, 그리고,
도 3 내지 도 9은 본 발명의 일 실시 예에 따른 핀 전계 효과 트랜지스터의 제조방법을 설명하기 위한 도면이다.
도 2는 본 발명의 일 실시 예에 따른 핀 전계 효과 트랜지스터의 고저항성 버퍼구조를 설명하기 위한 도면, 그리고,
도 3 내지 도 9은 본 발명의 일 실시 예에 따른 핀 전계 효과 트랜지스터의 제조방법을 설명하기 위한 도면이다.
이하에서는 첨부된 도면을 참고하여 본 발명을 보다 상세하게 설명한다.
본 발명은 핀 전계 효과 트랜지스터 및 그의 제조방법에 관한 것으로, 핀 전계 효과 트랜지스터(FinFET;Fin Field Effect Transistor)란, 소스 영역과 드레인 영역 사이의 활성 영역이 기판 면으로부터 돌출된 구조를 특징으로 하고, 이러한 돌출된 구조가 물고기의 꼬리(fin) 모양을 닮은 전계 효과 트랜지스터이다. 돌출된 핀 구조의 윗면 및 옆면을 둘러싸는 형태로 게이트 전극이 배치되며, 이러한 배치 형태를 통해 핀 구조의 여러 면을 채널로 이용할 수 있게 된다. 따라서 전류가 흐를 수 있는 면적이 증대될 수 있어 우수한 전류 특성을 얻을 수 있으며, 핀 구조의 폭이 좁으므로, 게이트 메탈과의 접촉을 통한 표면 공핍(surface depletion)에 의해 노멀리 오프 특성을 용이하게 구현할 수 있게 된다. 본 발명의 다양한 실시 예에 따르면, 핀 구조의 형태는 폭이 얇은 육면체 또는 나노와이어 형태 등 다양하게 구현될 수 있다.
도 1은 본 발명의 일 실시 예에 따른 핀 전계 효과 트랜지스터(100)를 설명하기 위한 도면이다.
도 1을 참고하면, 본 발명의 일 실시 예에 따른 핀 전계 효과 트랜지스터(100)는 기판(110), 소스 영역(130), 드레인 영역(140), 핀 구조(150), 게이트 전극(190), 게이트 절연막(191), 소스 전극(170) 및 드레인 전극(180)을 포함한다.
기판(110)은 상면에 질화물을 격자 성장시킬 수 있는 재질로 구성된다. 예를 들어 기판(110)은 사파이어(Al2O3) 기판, 또는 실리콘 카바이드(SiC), 실리콘(Si), 산화아연(ZnO), 비화갈륨(Ga), 질화갈륨(GaN), 스피넬(MgAlO4) 등이다.
기판(110) 상부에는 고저항성 버퍼구조가 배치될 수 있는데, 고저항성 버퍼구조는 버퍼층과 적어도 하나 이상의 미도핑된 질화물층과 적어도 하나 이상의 도핑된 저항성 질화물층이 교번적으로 적층된 구조를 포함할 수 있다. 이와 같은 구조를 통해 기판(110)을 향한 누설전류를 방지할 수 있으며, 고저항성 버퍼구조는 비교적 높은 저항을 가지므로, 소자 간의 분리를 위해 적합한 구조이다. 고저항성 버퍼구조에 대해선 이하 도 2를 참고하여 더 상세히 설명한다.
소스 영역(130) 및 드레인 영역(140)은 기판(110)의 상부에 서로 이격되어 배치되는 구성이다. 소스 영역(130)으로부터 드레인 영역(140)으로 일정량 이상의 전류가 흐를 때, 핀 전계효과 트랜지스터(100)는 온(on)상태가 된다. 소스 영역(130) 및 드레인 영역(140)은 서로 같은 도펀트로 도핑될 수 있고, 예를 들어 소스 영역(130) 및 드레인 영역(140)은 고농도 또는 저농도 n형 도펀트로 도핑된 질화갈륨일 수 있다.
소스 영역(130) 및 드레인 영역(140) 상부엔 각각 소스 전극(170) 및 드레인 전극(180)이 배치된다. 소스 전극(170)은 소스 영역(130)에 전기적으로 접속되어, 핀 전계 효과 트랜지스터(100)에 캐리어(전자 또는 홀)을 공급하는 구성이고, 드레인 전극(180)은 드레인 전극(180)에 전기적으로 접속되어, 소스 전극(170)으로부터 공급받은 캐리어가 외부 소자로 이동되는 통로역할을 수행하는 구성이다. 소스 전극(170) 및 드레인 전극(180)은 예를 들어 Cr, Al, Ta, Mo, W, Tl 및 Au로 이루어진 그룹으로부터 선택되는 물질로 형성될 수 있다.
핀(fin) 구조(150)는 소스 영역(130) 및 드레인 영역(140)을 연결하도록 배치된다. 핀 구조(150)를 통해 소스 영역(130)으로부터 드레인 영역(140)으로 전류가 흐를 수 있고, 구체적으로, 게이트 전압에 의해 핀 구조(150)에 채널이 생기면 채널을 통하여 전류가 흐른다.
본 발명의 일 실시 예에 따르면, 핀 구조(150)는, 기판(110) 상부의 제1 영역 상에 배치된 제1 핀 구조(151)와 기판(110)의 제2 영역 상에 배치된 제2 핀 구조(152)가 연결되어 구성된다. 예를 들어, 도 6에 도시된 것과 같이, 제1 핀 구조(151)는 소스 영역(130)에 접하도록 배치되며, 제2 핀 구조(152)는 드레인 영역(140)에 접하도록 배치된다. 핀 구조(150)의 폭은 소스 영역(130) 및 드레인 영역 중 적어도 하나의 폭 보다 작을 수 있다. 그리고 제1 핀 구조(151) 및 제2 핀 구조(152)가 핀 구조(150)에서 차지하는 비율은 다양하게 결정될 수 있다.
본 발명의 일 실시 예에 따르면, 제1 핀 구조(151)는 단일 물질로 구성되고 제2 핀 구조(152)는 복수의 층이 적층되어 구성된다. 단일물질로 구성된 제1 핀 구조(151)는 p형 질화갈륨 또는 미도핑된 질화갈륨으로 구성될 수 있다. 제1 핀 구조(151)는 소스 영역(130)에 접하여 배치될 수 있는데, 이 경우 제1 핀 구조(151)와 소스 영역(130)은 서로 같은 도펀트 농도를 갖는 물질, 예를 들어 고농도 또는 저농도 n형 도핑된 질화갈륨층으로 구성될 수 있다. 제1 핀 구조(151) 상부에는 게이트 전극(190)이 배치되고, 게이트 전극(190)에 인가되는 전압의 변화에 의해 제1 핀 구조(151)를 통한 전류의 흐름이 제어될 수 있다.
제2 핀 구조(152)는, 복수 개의 미도핑된 질화물층과 복수 개의 도핑된 저항성 질화물층이 수직방향으로 교번적으로 적층된 구조이다. 게이트 전극(190)에 인가된 전압이 문턱 전압 값(threshold voltage) 이상이면, 복수 개의 미도핑된 질화물층에 복수 개의 채널이 형성되고, 형성된 채널을 통해 전류가 흐를 수 있다. 그리고 게이트 전극(190)에 인가된 전압이 문턱 전압 값(threshold voltage) 미만인 경우엔, 미도핑된 질화물층과 도핑된 저항성 질화물층 사이의 접합면에서 PN접합과 유사한 접합이 형성되므로, 전체 제2 핀 구조(152)가 공핍된 상태가 될 수 있다. 또한, 게이트 전극(190)에 인가된 전압이 문턱 전압 값(threshold voltage) 미만인 경우에 제1 핀 구조(151) 역시 표면 공핍 효과에 의해 공핍 상태가 된다. 따라서 본 핀 전계 효과 트랜지스터(100)가 오프 상태일 경우, 공핍된 제2 핀 구조(152)에 의해 전류 누설이 방지되므로, 노말리 오프(Normally off) 특성이 용이하게 구현될 수 있다.
본 발명의 일 실시 예에 따르면, 제2 핀 구조(152)의 복수 개의 미도핑된 질화물층은 미도핑된 질화갈륨층이고, 복수 개의 도핑된 저항성 질화물층은 카본 도핑된 질화갈륨층일 수 있다. 미도핑된 질화갈륨층은 실질적으로 n-타입 전도성을 나타내는데, 이러한 n-타입 전도성의 미도핑된 질화갈륨층과, p-타입 전도성을 나타낼 수 있는 카본 도핑된 질화갈륨층의 접합면에서 PN접합과 유사한 접합이 형성되어 전체 제2 핀 구조(152)가 오프 상태에선 공핍 상태, 즉 진성(intrinsic) 특성에 가까워지게 되므로, 노말리 오프 특성 구현이 용이하게 된다. 반대로 온 상태에선, 소스 전극(170)와 드레인 전극(180)사이의 필드에 의해 제2 핀 구조(152)의 복수 개의 미도핑된 질화갈륨층은 복수의 채널로 동작할 수 있다.
상술한 것과 같이, 제1 핀 구조(151) 및 제2 핀 구조(152)는, 게이트 전극(190)에 인가된 전압이 문턱 전압 값(threshold voltage) 미만일 때, 제1 핀 구조(151)와 제2 핀 구조(152)의 복수 개의 미도핑된 질화물층은 공핍되므로, 노멀리 오프 특성 구현이 용이하고, 게이트 전극(190)에 인가된 전압이 문턱 전압 값 이상일 때, 제2 핀 구조(152)의 복수 개의 미도핑된 질화물층은 복수 개의 채널영역으로 동작할 수 있으므로, 복수 개의 채널영역을 통해 많은 전류가 흐를 수 있다.
게이트 전극(190)은 게이트 절연막(191) 상부에 배치된 구성으로서, 제1 핀 구조(151)의 전하 이동을 게이트 전극(190)에 인가된 전압을 통해 제어하는 역할을 한다. 구체적으로 게이트 전극(190)은 게이트 절연막(191)의 양 옆면 및 윗면을 둘러싸며 배치된다.
게이트 전극(190)을 통해 인가되는 전압은 제1 핀 구조(151) 및 제2 핀 구조(152)에 영향을 줄 수 있으며, 게이트 전압 필드에 의해 제2 핀구조(152)의 복수 개의 도핑된 저항성 질화물층의 저항이 낮아질 수 있다. 따라서 제2 핀 구조(152)에 대한 게이트 전압 필드 영향이 최소화될 수 있도록, 게이트 전극(190)은 제2 핀 구조(152)로부터 일정 거리 이상 떨어져 배치될 수 있다. 게이트 전극(190)은 예를 들어, 도핑된 또는 미도핑된 폴리 실리콘막일 수 있다.
그리고 게이트 절연막(191)은 제1 핀 구조(151) 상부에 배치된 구성으로서, 게이트 전극(190)과 제1 핀 구조(151)를 전기적으로 절연시키는 역할을 한다. 구체적으로, 게이트 절연막(191)은 제1 핀 구조(151)의 양 옆면 및 윗면을 둘러싸며 배치된다. 게이트 절연막(191)은 예를 들어 Al2O3 , SiO2, HfO2 등의 옥사이드 화합물일 수 있다.
상술한 것과 같은 핀 전계 효과 트랜지스터(100)는 기판으로부터 돌출된 핀 구조(150)를 가진 3차원 구조로서, 2차원 구조의 트랜지스터보다 넓은 면적에서 채널이 형성될 수 있으므로 소자의 집적도 향상에 유리하다. 또한, 제2 핀 구조(152)에 형성되는 복수 개의 채널을 통해 더욱 많은 전류가 흐를 수 있다. 그리고 복수 개의 미도핑된 질화물층과 복수 개의 도핑된 저항성 질화물층의 적층 구조를 통해 오프 상태에선 노말리 오프 특성도 용이하게 달성될 수 있다. 기존의 트랜지스터에선, 높은 항복전압 특성과, 낮은 on 저항특성을 동시에 달성하는 것에 많은 어려움이 있었으나, 본 발명의 다양한 실시 예에 따른 핀 전계 효과 트랜지스터(100)의 제1 핀 구조(151) 및 제2 핀 구조(152)를 통해 높은 항복 전압과 낮은 on 저항을 함께 얻을 수 있다는 장점이 있다.
도 2는 본 발명의 일 실시 예에 따른 고저항성 버퍼구조를 설명하기 위한 도면이다.
도 2를 참고하면, 고저항성 버퍼구조(120)는 기판(100)과 핀 구조(150) 사이에 배치될 수 있는 구조로서, 기판(110)으로의 누설전류를 방지하고, 소자 간의 분리를 위한 높은 저항 구조체로서의 역할을 한다. 구체적으로 고저항성 버퍼구조(120)는 기판(110)의 상부에 배치된 버퍼층(210) 및 버퍼층(210) 상부에 배치된 적어도 하나 이상의 미도핑된 질화물층과 적어도 하나 이상의 도핑된 저항성 질화물층이 교번적으로 적층된 구조를 포함한다.
버퍼층(210)은 기판(110)과 기판(110) 위에 성장되는 물질의 결정격자가 일치하지 않음으로 발생되는 결정결함을 줄이기 위한 완충층으로서의 역할을 하며, 그 상면에 질화물층을 격자 성장시키기 위한 핵생성 영역(Nucleation site)을 제공하기 위한 것이다. 예를 들어, 버퍼층(120)은 500℃ 부근에서 저온 성장시킨 AlN층, GaN층, AlGaN층, AlN/GaN multi-layer 층, 또는 기판과 격자 불일치에서 발생하는 결정결함을 단계적으로 감소시키기 위한 여러 종류의 핵 생성층으로 이루어진 층 등일 수 있다.
버퍼층(210) 상부엔 하나 이상의 도핑된 저항성 질화물층과 하나 이상의 저항성 미도핑된 질화물층이 배치된다. 도 2는 버퍼층(210)의 상부에 미도핑된 질화물 층이 직접 배치되는 것으로 도시하였으나, 또 다른 실시 예에 따르면, 버퍼층 상부에 도핑된 저항성 질화물층이 직접 배치될 수 있다. 미도핑된 질화물층과 도핑된 저항성 질화물층의 적층 개수는 적어도 하나 이상이고, 그 개수엔 특별한 제한이 없다.
구체적으로, 고저항성 버퍼구조(120)의 도핑된 저항성 질화물층은 예를 들어, 도펀트로 도핑된 GaN 또는 AlGaN 등의 질화갈륨층일 수 있다. 도펀트는 예를 들어 아연(Zn), 마그네슘(Mg), 코발트(Co), 니켈(Ni), 구리(Cu) 또는 철(Fe) 또는 탄소(C) 등일 수 있다. 또는 어떠한 p-타입 도펀트도 이용가능 하다. 특히 탄소(C)는 기존의 다른 도펀트들보다 확산계수(diffusivity)가 작을 뿐만 아니라 도핑효율이 크므로, 도핑된 저항성 질화물층이 탄소로 도핑될 경우, 고농도(1019cm- 3이상)의 정공(hole)농도를 얻을 수 있다. 질소의 높은 휘발성 및 불순물의 영향에 의해 질화물층에는 자연적으로 n형 전도 특성을 갖게되는 것이 일반적이지만, 상술한 바와 같은 도핑에 의해 박막에 정공이 형성되므로, 본 저항성 질화물층은 높은 저항을 가질 수 있다.
고저항성 버퍼구조(120)의 미도핑된 질화물층은 도펀트로 도핑되지 않은 층으로서, 미도핑된 GaN 또는 AlGaN 등의 질화갈륨층일 수 있다. 미도핑된 질화물층은 질소의 높은 휘발성으로 인해 발생되는 질소공공의 형성과 산소와 같은 불순물의 영향으로 인해 자연적으로 n형 전도 특성이 있게 되고, 정공이 형성되어 있는 도핑된 저항성 질화물층으로 전자가 채워질 수 있으므로, 전체적으로 이 둘이 교번적으로 적층된 구조(220)는 저항이 높다.
고저항성 버퍼구조(120)는 이 같이 교번적으로 적층된 구조를 통해, 종래의 저항성 박막에 비해 유리한 효과를 나타낼 수 있다. 종래의 방식에 의하면, 고저항 특성을 가지는 박막을 형성하기 위해, 박막에 결함 (defect)을 많이 형성하거나 불순물 도핑을 통한 많은 trap을 형성하였다. 하지만 박막 내에 이러한 결함이나 trap이 존재할 경우, 드레인-소스 간 고전압에서 소자 동작 시에 채널에 있는 전자들이 electric field에 의해 결함(defect)이나 trap에 잡힐 가능성이 크다. 이는 전류붕괴 (current collapse) 등과 같은 전기적 특성 저하 현상으로 이어져 소자 동작 신뢰성을 약화시키게 된다.
하지만 본 고저항성 버퍼구조(120)는, n형 전도 특성을 가진 미도핑된 질화물층과 도핑된 저항성 질화물층이 교번적으로 적층된 구조(220)를 포함하므로, 도핑된 저항성 질화물층에 의해 고저항 특성을 나타냄과 동시에, 미도핑된 층 내에 존재하는 전자들이 미리 도핑된 저항성 질화물층 내에 존재하는 결함(defect)이나 trap에 미리 잡혀 버리게 되므로, 고전압 동작 시에 전류붕괴 (current collapse) 등과 같은 원치 않은 현상을 최소화할 수 있다. 실제로 제작된 소자에서도 전류붕괴 현상이 많이 개선되는 것을 확인할 수 있었다.
핀 전계 효과 질화물 트랜지스터(100)의 핀 구조(150)하부에 고저항성 버퍼구조(120)를 배치함으로써, 적절한 드레인-소스 전극의 전류 포화 상태를 얻을 수 있고, 완벽한 핀치 오프(pinch-off)를 얻을 수 있으며 또한 고 주파에서도 적은 손실을 기대할 수 있으며, 인접한 디바이스들 사이에서 크로스토크(cross-talk)현상을 최소화할 수 있으며, 특히 전류붕괴(current collapse) 현상을 줄일 수 있다. 특히, 미도핑된 질화물층(221)과 도핑된 저항성 질화물층(223)이 교번적으로 적층 된 층 수가 많을수록 상술한 효과가 극대화될 수 있다.
도 3 내지 도 9는 본 발명의 일 실시 예에 따른 핀 전계 효과 트랜지스터(100)의 제조방법을 설명하기 위한 도면이다.
이하에서 사용하는 "증착", "성장" 등의 용어는 반도체 물질 층을 형성한다는 의미와 같은 의미로 쓰이는 것이고, 본 발명의 다양한 실시 예들을 통해 형성되는 층 혹은 박막들은 유기금속기상증착(metal-organic chamical vapor deposition: MOCVD)법 또는 분자선 성장(molecular beam epitaxy: MBE)법을 이용하여 성장용 챔버(chamber) 내에서 성장될 수 있으며, 이 밖에도 PECVD, APCVD, LPCVD, UHCVD, PVD, 전자빔 방식, 저항 가열방식 등 다양한 방식에 의해 증착되어 형성될 수 있다. 유기금속화학증착(MOCVD) 방식을 이용할 경우, MOCVD 반응 챔버의 용적에 따라, 그 안에 주입되는 기체의 유속을 결정할 수 있으며, 기체의 종류, 유속 반응 챔버 내부의 압력, 온도 조건 등에 따라 성장되는 박막의 두께, 표면 거칠기, 도펀트의 도핑된 농도 등의 특성이 달라질 수 있다. 특히 고온일수록 박막의 우수한 결정성을 얻을 수 있는데, 이는 반응 기체의 물성, 반응이 일어나는 온도 등을 고려하여 제한적으로 결정되어야할 사항이다. 본 발명의 일 실시 예에 따른 질화물 박막 성장 방법에선, 900℃이내의 고온 범위에서 성장이 이루어질 수 있다.
본 발명의 일 실시 예에 따르면, 도 3과 같이 기판(110) 상부에 버퍼층(210)을 형성한다. 예를 들어, 버퍼층(210)은 500℃ 부근에서 AlN 층을 저온 성장시켜 형성할 수 있다. 이 밖에도 GaN층, AlGaN층, AlN/GaN multi-layer 층을 버퍼층으로서 성장시킬 수 있으며, 기판과 격자 불일치에서 발생하는 결정결함을 단계적으로 감소시키기 위해 여러 종류의 층을 차례로 성장시켜 형성할 수도 있다. 버퍼층(210)은 질화물 박막의 성장을 돕기 위해 개재되는 것이므로, 대략 200 ~ 400 Å 정도로 얇게 형성시키면 족하다. 또 다른 실시 예에 따르면, 버퍼층(210)은 제외될 수도 있고, 기판(110) 바로 위에 미도핑된 질화물층 또는 도핑된 저항성 질화물층이 형성될 수 있다.
그 다음 공정으로, 미도핑된 질화물층과 도핑된 저항성 질화물층을 수직방향으로 교번적으로 적층한 구조(310)을 형성한다. 도 3에는 버퍼층(210) 상부에 바로 미도핑된 질화물층을 형성한 것으로 나타내었으나, 버퍼층(210)의 상부에 바로 도핑된 저항성 질화물층을 형성할 수도 있다. 다만, 1000℃ 이상에서 형성되는 미도핑된 질화물층을 버퍼층(210) 상부에 바로 성장시키게 되면, 버퍼층(210)에 대한 고온 열처리 효과도 함께 얻을 수 있다는 장점이 있다(도핑된 고저항성 질화물층이 카본으로 도핑되는 층인 경우, 성장온도가 900℃ 부근이므로 미도핑된 질화물층의 성장온도보다 저온임).
도핑된 저항성 질화물층은 도펀트와 질화물 소스 가스가 함께 주입됨으로써 형성할 수 있다. 도펀트로는 아연(Zn), 마그네슘(Mg), 코발트(Co), 니켈(Ni), 구리(Cu) 또는 철(Fe) 또는 탄소(C) 등을 이용할 수 있는데, 특히, 탄소(C)는 기존의 다른 도펀트들보다 확산계수(diffusivity)가 작을 뿐만 아니라 도핑효율이 크므로, 도핑된 고저항성 박막층이 탄소로 도핑되는 경우, 고농도(1019cm-3이상)의 정공농도를 얻을 수 있다.
본 발명의 일 실시 예에 따라 도펀트가 탄소일 경우, 반응 챔버 내부로 탄소 도펀트 소스를 포함한 기체를 질화물 박막 형성을 위한 소스 기체와 함께 주입할 수 있다. 이때, 성장 조건으로서 반응 챔버 내부를 탄소 함유 종(C-containing species) 분위기로 조성할 수 있는데, 이와 같은 탄소 함유 종 분위기 하에서 탄소 도핑된 질화물 박막을 형성하게 되면, 기체 상의 다른 불순물의 농도는 최소화될 수 있으므로, 탄소 도핑 효율이 높아질 수 있게 된다.
그리고 질화물 박막 형성을 위한 소스 기체는, 예를 들어 갈륨(Ga)을 포함한 TMGa(trimethyl Gallium)기체 또는 질소(N)를 포함한 암모니아(NH3)기체 등일 수 있고, 탄소 도펀트 소스 기체는 트라이메틸(trimethyl) 금속유기화합물([(CH3)3] of MO)로서, 예를 들어, TMAl, TMGa, TMIn 등일 수 있고, 탄소 분위기를 형성하기 위한 탄소 함유 종은 CBr4 ,CCl4 등 구성 원소로 탄소를 포함하는 화합물일 수 있다.
이 같은 탄소 함유 종은, 질화물 박막의 도핑을 위한 주(主) 도펀트로서 이용되는 것이 아니므로, 탄소 함유 종의 기화점(boiling point) 이상의 고온 성장에도 적합하다. 따라서 고온에서 달성될 수 있는 박막의 높은 결정성을 얻을 수 있다.
상술한 바와 같이 도핑된 고저항성 질화물층을 미도핑된 질화물층 사이 사이에 배치하여 형성함으로써, 미도핑된 질화물층의 자유전자가 도핑된 고저항성 질화물층에 형성된 딥트랩(deep trap) 준위에 포획될 수 있다. 따라서 적층한 구조(310)의 전체적 활성 캐리어의 수가 감소하게 되므로, 본 고저항성 버퍼층(120)은 고절연성을 가질 수 있게 된다.
그 다음 공정으로 제1 질화물층(130) 및 제2 질화물층(140)을 형성한다. 구체적으로, 적층된 구조(310)를 식각하여 제1 질화물층(130) 및 제2 질화물층(140)이 형성될 영역을 형성하고, 식각된 영역에 제1 질화물층(130) 및 제2 질화물층(140)을 형성한다. 따라서 제1 질화물층(130) 및 제2 질화물층(140) 사이엔 적층된 구조(310)에서 식각되지 않은 영역이 배치되어, 제1 질화물층(130) 및 제2 질화물층(140) 사이를 연결하게 된다.
본 발명의 일 실시 예에 따르면, 제1 질화물층(130) 및 제2 질화물층(140)이 형성될 영역을 형성하기 위해서, 기판(110)의 상면이 노출될 때까지 식각이 수행될 수 있다. 또 다른 실시 예에 따르면, 도 4에 도시된 것과 같이 적층된 구조(310) 을 식각하되 일정 깊이까지만 식각한다. 즉, 적층된 구조(310)의 높이보다 낮은 높이까지 식각한다. 따라서 일부 적층 구조는 식각되지 않게 된다. 식각되지 않은 부분(220)은 본 발명의 일 실시 예에 따른 고저항성 버퍼구조(120)를 구성한다. 도 4에선 식각되지 않은 부분(220)이 미도핑된 질화물층과 도핑된 질화물층만으로 이루어진 것을 도시하였으나, 식각의 깊이는 본 발명의 다양한 실시 예에서 다르게 설정할 수 있으므로, 그러한 다양한 실시 예에 따르면, 식각되지 않은 부분(220)은 복수 개의 미도핑된 질화물층과 복수 개의 도핑된 질화물층으로 이루어질 수 있다.
이상과 같이 식각 공정만으로 고저항성 버퍼구조(120)와 함께 채널이 형성될 구조가 동시에 형성될 수 있으므로, 공정 측면에서 경제적이다.
그 다음 공정으로 도 5를 참고하면, 적층된 구조의 미식각된 영역을 사이에 두고 식각된 영역 상에 제1 질화물층(130) 및 제2 질화물층(140)을 형성한다. 예를 들어 제1 질화물층(130) 및 제2 질화물층(140)은 (고농도 또는 저농도) n형 도핑된 질화갈륨 층을 성장시킨 것일 수 있다.
제1 질화물층(130)과 제2 질화물층(140)을 성장시킨 후, 제1 질화물층(130)의 기설정된 영역과 적층된 구조의 기설정된 영역을 식각하여 핀 구조(150)를 형성한다. 도 5는 핀 구조(150)를 설명하기 위한 단면도이고, 도 6은 핀 구조(150)를 위에서 바라본 평면도이다. 도 6을 참고하면, 핀 구조(150)는 미도핑된 질화물층과 도핑된 저항성 질화물층이 적층된 구조인 제1 영역(151)과 제1 질화물층(130)의 일부인, 제2 영역(152)으로 구성된 것이다.
그 다음 공정으로, 도 7을 참고하면, 핀 구조(150)의 제1 영역(151) 상부에 게이트 절연막(191)을 형성한다. 구체적으로, 게이트 절연막(191)을 제1 핀 구조(151)의 양 옆면 및 윗면을 둘러싸도록 형성한다. 또 다른 실시 예에 따르면 공정의 편의상 제1 핀 구조(151)뿐만 아니라, 제2 핀 구조(152) 상부 또는 제1 질화물층(130) 및 제2 질화물층(140) 상부에도 게이트 절연막(191)을 형성할 수 있다. 게이트 절연막(191)은 게이트 전극(190)과 핀 구조(150)의 제1 영역(151) 간의 전기적 절연을 위한 구성으로서, 예를 들어 Al2O3 , SiO2, HfO2 등일 수 있다.
그 다음 공정으로 도 8을 참고하면, 제1 질화물층(130)의 상부에 소스 전극(170)을 형성한다. 구체적으로, 제1 핀 구조(151)를 제외한 제1 질화물층(130)의 영역 상에 소스 전극(170)을 형성한다. 그리고 제2 질화물층(140) 상부에 드레인 전극(180)을 형성한다. 소스 전극(170) 및 드레인 전극(180)을 형성하기 위해 다음과 같은 공정이 수행될 수 있다. 구체적으로, 포토 리소그래피 공정을 통해 게이트 절연막(191) 및 게이트 전극(190) 상에 포토 리소그래피 패턴 마스크를 형성하고, 마스크가 형성되지 않은 영역의 게이트 절연막(191)을 식각하여 컨텍홀을 형성한다. 그 다음으로, 마스크 및 컨택홀에에 전극물질을 증착하고, 리프트 오프 공정을 통해 패턴을 걷어내어 제1 질화물층(130) 및 제2 질화물층(140) 상부에 소스 전극(170) 및 드레인 전극(180)을 형성할 수 있다. 소스 전극(170) 및 드레인 전극(180)은 예를 들어 Cr, Al, Ta, Mo, W, Tl 및 Au로 이루어진 그룹으로부터 선택되는 물질로 형성될 수 있다.
그 다음 공정으로, 도 9를 참고하면, 게이트 절연막(191) 상부에 게이트 전극(190)을 형성한다. 구체적으로, 제1 핀 구조(151)의 상부에 게이트 전극(190)이 배치될 수 있도록, 게이트 절연막(191)의 양 옆면 및 윗면을 둘러싸도록 형성한다. 게이트 전극(190)은 제2 핀 구조(152)에 게이트 전압 필드 영향이 최소화될 수 있도록, 제2 핀 구조(152)로부터 일정 거리 이상 떨어진 제1 핀 구조(151)에 형성된다. 게이트 전극(190)은 예를 들어, 도핑된 또는 미도핑된 폴리 실리콘막일 수 있다. 미도핑된 실리콘막의 경우에는 SiH4를 이용하여 LPCVD(Low Pressure Chemical Vapor Deposition) 방식으로 증착할 수 있다. 한편, 도핑된 실리콘막의 경우에는 SiH4에 PH3, PCl5, BCl3 또는 B2H6를 혼합시킨 기체를 이용하여 LPCVD 방식으로 증착할 수 있다.
상술한 것과 같이, 본 발명의 일 실시 예에 따른 핀 전계 효과 트랜지스터 제작방법은, 질화물을 성장시키는 방식으로 제작함으로써, 결정이 손상되지 않으므로 소자의 신뢰성을 확보할 수 있고, 별도의 이온 주입 장치 등을 필요로 하지 않고, 식각 및 재성장 과정만을 이용함으로써 공정 단순화 및 비용절감을 달성할 수 있다.
이상에서는 본 발명의 바람직한 실시 예에 대하여 도시하고 설명하였지만, 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면, 누구든지 본 발명의 기술적 사상 및 범위를 벗어나지 않는 범주 내에서 본 발명의 바람직한 실시 예를 다양하게 변경할 수 있음은 물론이다. 따라서 본 발명은 특허청구범위에서 청구하는 본 발명의 요지를 벗어나지 않는다면 다양한 변형 실시가 가능할 것이며, 이러한 변형 실시들은 본 발명의 기술적 사상이나 전망으로부터 개별적으로 이해되어져서는 안될 것이다.
110: 기판 130: 제1 질화물층
140: 제2 질화물층 150: 핀 구조
140: 제2 질화물층 150: 핀 구조
Claims (17)
- 핀 전계 효과 트랜지스터에 있어서,
기판 상부에 서로 이격되어 배치된 소스 영역 및 드레인 영역;
상기 소스 영역과 상기 드레인 영역을 연결하도록 배치된 핀(fin) 구조로서, 상기 핀 구조는 상기 기판 상부의 제1 영역 상에 배치된 제1 핀 구조와 상기 기판의 제2 영역 상에 배치된 제2 핀 구조가 연결되어 구성된, 핀 구조;
상기 제1 핀 구조 상부에 배치된 게이트 절연막; 및
상기 게이트 절연막 상부에 배치된 게이트 전극;을 포함하며,
상기 제2 핀 구조는, 복수 개의 미도핑된 질화물층과 복수 개의 도핑된 저항성 질화물층이 수직방향으로 교번적으로 적층된 구조인, 핀 전계 효과 트랜지스터. - 제1항에 있어서,
상기 게이트 전극에 인가된 전압이 문턱 전압 값(threshold voltage) 미만일 때, 상기 제1 핀 구조 및 상기 제2 핀 구조의 복수 개의 미도핑된 질화물층은 공핍되고,
상기 게이트 전극에 인가된 전압이 문턱 전압 값 이상일 때, 상기 제2 핀 구조의 복수 개의 미도핑된 질화물층은 복수 개의 채널영역으로 동작하는 것을 특징으로 하는 핀 전계 효과 트랜지스터. - 제1항에 있어서,
상기 핀 구조의 폭은 상기 소스 영역 및 상기 드레인 영역 중 적어도 하나의 폭 보다 작은 것을 특징으로 하는 핀 전계 효과 트랜지스터. - 제1항에 있어서,
상기 소스 영역과 상기 제1 핀 구조는, 서로 같은 도펀트 농도를 갖는 질화갈륨층인 것을 특징으로 하는 핀 전계 효과 트랜지스터. - 제1항에 있어서,
상기 복수 개의 미도핑된 질화물층은, 미도핑된 질화갈륨층이며,
상기 복수 개의 도핑된 저항성 질화물층은, 카본 도핑된 질화갈륨층인 것을 특징으로 하는 핀 전계 효과 트랜지스터. - 제1항에 있어서,
상기 기판과 상기 핀 구조 사이에 배치된 고저항성 버퍼구조를 더 포함하며,
상기 고저항성 버퍼구조는,
상기 기판 상부에 배치된 버퍼층; 및
상기 버퍼층 상부에 배치된, 적어도 하나 이상의 미도핑된 질화물층과 적어도 하나 이상의 도핑된 저항성 질화물층이 교번적으로 적층된 구조;를 포함하는 것을 특징으로 하는 핀 전계 효과 트랜지스터. - 제6항에 있어서,
상기 적어도 하나 이상의 미도핑된 질화물층은 미도핑된 질화갈륨층이며,
상기 적어도 하나 이상의 도핑된 저항성 질화물층은 카본 도핑된 질화갈륨층인 것을 특징으로 하는 핀 전계 효과 트랜지스터. - 제1항에 있어서,
상기 게이트 절연막은,
상기 제1 핀 구조의 양 옆면 및 윗면을 둘러싸며 배치된 것이며,
상기 게이트 전극은,
상기 게이트 절연막의 양 옆면 및 윗면을 둘러싸며 배치된 것을 특징으로 하는 핀 전계 효과 트랜지스터. - 제1항에 있어서,
상기 소스 영역 상에 배치된 소스 전극; 및
상기 드레인 영역 상에 배치된 드레인 전극;을 더 포함하는 것을 특징으로 하는 핀 전계 효과 트랜지스터. - 핀 전계 효과 트랜지스터의 제조 방법에 있어서,
복수 개의 미도핑된 질화물층과 복수 개의 도핑된 저항성 질화물층이 수직방향으로 교번적으로 적층된 구조를 형성하는 단계;
제1 질화물층 및 제2 질화물층이 상기 적층된 구조에 의해 연결되도록 상기 제1 질화물층 및 상기 제2 질화물층을 형성하는 단계;
상기 제1 질화물층의 일부 및 상기 적층된 구조를 식각하되, 식각된 영역의 폭이 미식각된 영역의 폭 보다 좁도록 식각하여 핀(fin) 구조를 형성하는 단계로서, 상기 핀 구조는 상기 제1 질화물층으로 구성된 제1 핀 구조와, 상기 적층된 구조로 구성된 제2 핀 구조가 연결된 구조인, 핀 구조를 형성하는 단계;
상기 제1 핀 구조를 둘러싸도록 게이트 절연막을 형성하는 단계; 및
상기 게이트 절연막을 둘러싸도록 게이트 전극을 형성하는 단계;를 포함하는 핀 전계 효과 트랜지스터의 제조 방법. - 제10항에 있어서,
상기 제1 질화물층 및 상기 제2 질화물층을 형성하는 단계는,
상기 적층된 구조를 식각하여 제1 질화물층 및 제2 질화물층이 형성될 영역을 형성하는 단계; 및
상기 식각된 영역 상에 상기 제1 질화물층 및 상기 제2 질화물층을 형성하는 단계로서, 상기 제1 질화물층과 상기 제2 질화물층 사이에 상기 적층된 구조의 미식각된 영역이 배치되도록 상기 제1 질화물층 및 상기 제2 질화물층을 형성하는 단계;를 포함하는 것을 특징으로 하는 핀 전계 효과 트랜지스터의 제조 방법. - 제11항에 있어서,
상기 적층된 구조를 식각하여 제1 질화물층 및 제2 질화물층이 형성될 영역을 형성하는 단계는,
상기 적층된 구조의 높이보다 낮은 높이까지 식각하는 것을 특징으로 하는 핀 전계 효과 트랜지스터의 제조 방법. - 제12항에 있어서,
기판을 제공하는 단계; 및
상기 기판 상에 버퍼층을 형성하는 단계;를 더 포함하며,
상기 적층된 구조를 형성하는 단계는,
상기 버퍼층 상부에 상기 적층된 구조를 형성하는 것을 특징으로 하는 핀 전계 효과 트랜지스터의 제조 방법. - 제10항에 있어서,
상기 게이트 전극에 인가된 전압이 문턱 전압 값(threshold voltage) 미만일 때, 상기 제1 핀 구조는 및 상기 제2 핀 구조의 복수 개의 미도핑된 질화물층은 공핍되고,
상기 게이트 전극에 인가된 전압이 문턱 전압 값 이상일 때, 상기 제2 핀 구조의 복수 개의 미도핑된 질화물층은 복수 개의 채널영역으로 동작하는 것을 특징으로 하는 핀 전계 효과 트랜지스터의 제조 방법. - 제10항에 있어서,
상기 복수 개의 미도핑된 질화물층은, 미도핑된 질화갈륨층이며,
상기 복수 개의 도핑된 저항성 질화물층은, 카본 도핑된 질화갈륨층인 것을 특징으로 하는 핀 전계 효과 트랜지스터의 제조 방법. - 제10항에 있어서,
상기 게이트 절연막을 형성하는 단계는,
상기 제1 핀 구조의 양 옆면 및 윗면을 둘러싸도록 형성하는 것이며,
상기 게이트 전극을 형성하는 단계는,
상기 게이트 절연막의 양 옆면 및 윗면을 둘러싸도록 형성하는 것을 특징으로 하는 핀 전계 효과 트랜지스터의 제조 방법. - 제10항에 있어서,
상기 제1 질화물층의 상부에 소스 전극을 형성하는 단계; 및
상기 제2 질화물층 상부에 드레인 전극을 형성하는 단계;를 더 포함하는 것을 특징으로 하는 핀 전계 효과 트랜지스터의 제조 방법.
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| KR20130147065A KR101465548B1 (ko) | 2013-11-29 | 2013-11-29 | 핀 전계 효과 트랜지스터 및 그 제조방법 |
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| KR101465548B1 true KR101465548B1 (ko) | 2014-11-26 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20170124064A (ko) * | 2016-04-29 | 2017-11-09 | 삼성전자주식회사 | 에어갭(air gap)을 갖는 핀 전계 효과 트랜지스터(FinFET) 및 그 제조 방법 |
Citations (3)
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| JP2007509496A (ja) * | 2003-10-22 | 2007-04-12 | コミツサリア タ レネルジー アトミーク | １つ以上のトランジスタチャンネルを形成可能な電界効果マイクロエレクトロニクスデバイス |
| KR20080071513A (ko) * | 2007-01-30 | 2008-08-04 | 인피니언 테크놀로지스 아게 | 멀티게이트 전계 효과 트랜지스터 회로 블록에 사용되는 핀상호 연결체 |
| KR101031798B1 (ko) * | 2009-12-30 | 2011-04-29 | 경북대학교 산학협력단 | 3차원 질화물 공명 터널링 반도체 소자 및 그 제조방법 |
-
2013
- 2013-11-29 KR KR20130147065A patent/KR101465548B1/ko active IP Right Grant
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| KR102443833B1 (ko) * | 2016-04-29 | 2022-09-15 | 삼성전자주식회사 | 에어갭(air gap)을 갖는 핀 전계 효과 트랜지스터(FinFET) 및 그 제조 방법 |
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