DE112016001799T5 - Hybride gate-dielektrika für leistungshalbleiter-bauelemente - Google Patents

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Salman Akram
Venkat Ananthan
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Fairchild Semiconductor Corp
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Abstract

In einem generellen Aspekt kann ein Leistungshalbleiter-Bauelement ein Siliziumkarbidsubstrat (SiC-Substrat) und eine auf dem SiC-Substrat angeordnete SiC-Epitaxialschicht einschließen. Das Bauelement kann auch einen Well-Bereich einschließen, der auf der SiC-Epi-Schicht angeordnet ist, sowie einen im Well-Bereich angeordneten Source-Bereich. Das Bauelement kann des Weiteren einen in der SiC-Epi-Schicht angeordneten und am Source-Bereich angrenzenden Gategraben einschließen, wobei der Gategraben eine Tiefe aufweist, die tiefer als eine Tiefe des Well-Bereichs ist und die weniger tief als eine Tiefe der SiC-Epi-Schicht ist. Das Bauelement kann des Weiteren ein hybrides Gate-Dielektrikum einschließen, welches auf einer Flanke des Gategrabens und einer Bodenfläche des Gategrabens angeordnet ist. Das hybride Gate-Dielektrikum kann ein erstes high-k-dielektrisches Material und ein zweites high-k-dielektrisches Material einschließen. Das Bauelement kann weiterhin eine auf dem hybriden Gate-Dielektrikum angeordnete leitfähige Gateelektrode einschließen.

Description

  • QUERVERWEIS AUF VERWANDTE ANMELDUNGEN
  • Diese Anmeldung beansprucht die Priorität und den Nutzen der US-Anmeldung Nr. 15/158,214, die am 18. Mai 2016 eingereicht wurde und den Titel „Hybrid Gate Dielectric For Semiconductor Power Devices“ trägt, welche ihrerseits die Priorität und den Nutzen der vorläufigen US-Anmeldung Nr. 62/164,252 beansprucht, die am 20. Mai 2015 eingereicht wurde und den Titel „Hybrid High-K Gate Dielectrics For Semiconductor Power Devices“ trägt, deren Inhalt hiermit durch Bezugnahme in ihrer Gesamtheit aufgenommen wird.
  • Diese Anmeldung beansprucht die Priorität und den Nutzen der vorläufigen US-Patentanmeldung Nr. 62/164,252, die am 20. Mai 2015 eingereicht wurde und den Titel „Hybrid High-K Gate Dielectrics For Semiconductor Power Devices“ trägt, deren Inhalt hiermit in seiner Gesamtheit durch Bezugnahme aufgenommen wird.
  • TECHNISCHES GEBIET
  • Diese Beschreibung bezieht sich auf Leistungshalbleiter-Bauelemente. Insbesondere bezieht sich diese Beschreibung auf Leistungshalbleiter-Bauelemente, z. B. umgesetzt in einem Siliziumkarbidsubstrat mit hybriden High-k-Gate-Dielektrika.
  • ZUSAMMENFASSUNG
  • In einem generellen Aspekt kann ein Leistungshalbleiter-Bauelement ein Siliziumkarbidsubstrat (SiC-Substrat) eines ersten Leitfähigkeitstyps einschließen und eine auf dem SiC-Substrat gebildete SiC-Epitaxialschicht des ersten Leitfähigkeitstyps. Die SiC-Epitaxialschicht kann eine Dotierungskonzentration aufweisen, die sich von der Dotierungskonzentration des SiC-Substrats unterscheidet. Das Leistungshalbleiter-Bauelement kann auch einen in der SiC-Epitaxialschicht angeordneten Well-Bereich eines zweiten Leitfähigkeitstyps einschließen, sowie einen im Well-Bereich angeordneten Source-Bereich des ersten Leitfähigkeitstyps und einen in der SiC-Epitaxialschicht angeordneten und an den Source-Bereich angrenzenden Gategraben (engl. gate trench). Der Gategraben kann eine Tiefe aufweisen, die tiefer als eine Tiefe des Well-Bereichs ist und die geringer als eine Tiefe der SiC-Epitaxialschicht ist. Das Leistungshalbleiter-Bauelement kann des Weiteren ein hybrides Gate-Dielektrikum einschließen, welches auf einer Flanke des Gategrabens und einer Bodenfläche des Gategrabens angeordnet ist. Das hybride Gate-Dielektrikum kann ein erstes high-k-dielektrisches Material und ein zweites high-k-dielektrisches Material einschließen, wobei sich das zweite high-k-dielektrisches Material vom ersten high-k-dielektrischen Material unterscheidet. Das Leistungshalbleiter-Bauelement kann weiterhin eine auf dem hybriden Gate-Dielektrikum angeordnete leitfähige Gateelektrode einschließen.
  • Umsetzungen können eine oder mehrere der folgenden Merkmale einschließen. Zum Beispiel kann das erste high-k-dielektrische Material in einer ersten Schicht des hybriden Gate-Dielektrikums enthalten sein, welche auf der Flanke des Gategrabens und der Bodenfläche des Gategrabens angeordnet ist. Das zweite high-k-dielektrische Material kann in einer zweiten Schicht des hybriden Gate-Dielektrikums enthalten sein, welche auf der ersten Schicht des hybriden Gate-Dielektrikums angeordnet ist.
  • Das hybride Gate-Dielektrikum kann eine dielektrische Grenzflächenschicht einschließen, die zwischen zumindest einem Teil des Gategrabens und dem ersten high-k-dielektrischen Material angeordnet ist. Die dielektrische Grenzflächenschicht kann eine thermisch gewachsene Siliziumdioxidschicht (SiO2) einschließen.
  • Das hybride Gate-Dielektrikum kann ein Verbundmaterial aus dem ersten high-k-dielektrischen Material und dem zweiten high-k-dielektrischen Material einschließen. Die entsprechenden Konzentrationen des ersten high-k-dielektrischen Materials und des zweiten high-k-dielektrischen Materials können über die Dicke des hybriden Gate-Dielektrikums hinweg variieren.
  • Das hybride Gate-Dielektrikum kann ein drittes high-k-dielektrisches Material einschließen. Das erste high-k-dielektrische Material kann in einer ersten Schicht des hybriden Gate-Dielektrikums enthalten sein, welche auf der Flanke des Gategrabens und der Bodenfläche des Gategrabens angeordnet ist. Das zweite high-k-dielektrische Material kann in einer zweiten Schicht des hybriden Gate-Dielektrikums enthalten sein, welche auf der ersten Schicht des hybriden Gate-Dielektrikums angeordnet ist. Das dritte high-k-dielektrische Material kann in einer dritten Schicht des hybriden Gate-Dielektrikums enthalten sein, welche auf der zweiten Schicht des hybriden Gate-Dielektrikums angeordnet ist. Das erste high-k-dielektrische Material und das dritte high-k-dielektrische Material können ein identisches high-k-dielektrisches Material sein.
  • Das hybride Gate-Dielektrikum kann ein drittes high-k-dielektrische Material einschließen, wobei das hybride Gate-Dielektrikum ein Verbundmaterial aus dem ersten high-k-dielektrischen Material, dem zweiten high-k-dielektrischen Material und dem dritten high-k-dielektrischen Material einschließt. Die entsprechenden Konzentrationen des ersten high-k-dielektrischen Materials, des zweiten high-k-dielektrischen Materials und des dritten high-k-dielektrischen Materials können über die Dicke des hybriden Gate-Dielektrikums hinweg variieren.
  • Die leitfähige Gateelektrode kann mindestens eines von einem dotierten Polysilizium, einem Metall und einem Silicid einschließen. Das Leistungshalbleiter-Bauelement kann eine dielektrische Abdeckung einschließen, die auf der leitfähigen Gateelektrode angeordnet ist.
  • Das Leistungshalbleiter-Bauelement kann einen Heavy-Body-Bereich des zweiten Leitfähigkeitstyps einschließen, der im Well-Bereich und angrenzend an den Source-Bereich angeordnet ist. Der Heavy-Body-Bereich kann eine Dotierungskonzentration aufweisen, die größer ist als die Dotierungskonzentration des Well-Bereichs.
  • In einem weiteren generellen Aspekt kann ein Leistungshalbleiter-Bauelement ein Siliziumkarbidsubstrat (SiC-Substrat) eines ersten Leitfähigkeitstyps einschließen und eine auf dem SiC-Substrat angeordnete SiC-Epitaxialschicht des ersten Leitfähigkeitstyps. Die SiC-Epitaxialschicht kann eine Dotierungskonzentration aufweisen, die sich von der Dotierungskonzentration des SiC-Substrats unterscheidet. Das Leistungshalbleiter-Bauelement kann auch einen in der SiC-Epitaxialschicht angeordneten Well-Bereich eines zweiten Leitfähigkeitstyps einschließen, sowie einen im Well-Bereich angeordneten Source-Bereich des ersten Leitfähigkeitstyps, einen im Well-Bereich angeordneten Drain-Bereich des ersten Leitfähigkeitstyps und eine Gate-Struktur, die auf der SiC-Epitaxialschicht angeordnet ist. Die Gate-Struktur kann sich zwischen dem Source-Bereich und dem Drain-Bereich erstrecken. Die Gate-Struktur kann auf einem Teil des Source-Bereichs und einem Teil des Drain-Bereichs angeordnet sein. Die Gate-Struktur kann ein auf der SiC-Epitaxialschicht angeordnetes hybrides Gate-Dielektrikum einschließen. Das hybride Gate-Dielektrikum kann ein erstes high-k-dielektrisches Material und ein zweites high-k-dielektrisches Material einschließen. Die Gate-Struktur kann weiterhin eine auf dem hybriden Gate-Dielektrikum angeordnete leitfähige Gateelektrode einschließen.
  • Umsetzungen können eine oder mehrere der folgenden Merkmale einschließen. Zum Beispiel kann das erste high-k-dielektrische Material in einer ersten Schicht des hybriden Gate-Dielektrikums eingeschlossen sein, welche auf der SiC-Epitaxialschicht angeordnet ist. Das zweite high-k-dielektrische Material kann in einer zweiten Schicht des hybriden Gate-Dielektrikums enthalten sein, welche auf der ersten Schicht des hybriden Gate-Dielektrikums angeordnet ist. Das hybride Gate-Dielektrikum kann ein Verbundmaterial aus dem ersten high-k-dielektrischen Material und dem zweiten high-k-dielektrischen Material einschließen.
  • Das hybride Gate-Dielektrikum kann ein drittes high-k-dielektrisches Material einschließen. Das erste high-k-dielektrische Material kann in einer ersten Schicht des hybriden Gate-Dielektrikums enthalten sein, welche auf der SiC-Epitaxialschicht angeordnet ist. Das zweite high-k-dielektrische Material kann in einer zweiten Schicht des hybriden Gate-Dielektrikums enthalten sein, welche auf der ersten Schicht des hybriden Gate-Dielektrikums angeordnet ist. Das dritte high-k-dielektrische Material kann in einer dritten Schicht des hybriden Gate-Dielektrikums enthalten sein, welche auf der zweiten Schicht des hybriden Gate-Dielektrikums angeordnet ist. Das hybride Gate-Dielektrikum kann ein Verbundmaterial aus dem ersten high-k-dielektrischen Material, dem zweiten high-k-dielektrischen Material und dem dritten high-k-dielektrischen Material einschließen.
  • In einem weiteren generellen Aspekt kann ein Leistungshalbleiter-Bauelement ein Siliziumkarbidsubstrat (SiC-Substrat) des ersten Leitfähigkeitstyps einschließen. Das SiC-Substrat kann einen Drain-Bereich des Leistungshalbleiter-Bauelements einschließen. Das Leistungshalbleiter-Bauelement kann auch eine auf dem SiC-Substrat angeordnete SiC-Epitaxialschicht des ersten Leitfähigkeitstyps einschließen. Die SiC-Epitaxialschicht kann eine Dotierungskonzentration aufweisen, die sich von einer Dotierungskonzentration des SiC-Substrats unterscheidet. Das Leistungshalbleiter-Bauelement kann weiterhin einen ersten Well-Bereich eines zweiten Leitfähigkeitstyps einschließen, der auf der SiC-Epitaxialschicht angeordnet ist und einen zweiten Well-Bereich des zweiten Leitfähigkeitstyps, der auf der SiC-Epitaxialschicht angeordnet ist. Das Leistungshalbleiter-Bauelement kann auch weiterhin einen ersten Source-Bereich des ersten Leitfähigkeitstyps einschließen, der im ersten Well-Bereich angeordnet ist, und einen zweiten Source-Bereich des ersten Leitfähigkeitstyps, der im zweiten Well-Bereich angeordnet ist. Das Leistungshalbleiter-Bauelement kann noch weiterhin eine auf der SiC-Epitaxialschicht angeordnete Gate-Struktur einschließen. Die Gate-Struktur kann sich zwischen dem ersten Source-Bereich und dem zweiten Bereich erstrecken. Die Gate-Struktur kann auf einem Teil des ersten Source-Bereichs und einem Teil des ersten Source-Bereichs angeordnet sein. Die Gate-Struktur kann ein auf der SiC-Epitaxialschicht angeordnetes hybrides Gate-Dielektrikum einschließen. Das hybride Gate-Dielektrikum kann weiterhin ein erstes high-k-dielektrisches Material und ein zweites high-k-dielektrisches Material einschließen. Die Gate-Struktur kann noch weiterhin eine auf dem hybriden Gate-Dielektrikum angeordnete leitfähige Gateelektrode einschließen.
  • Umsetzungen können eine oder mehrere der folgenden Merkmale einschließen. Zum Beispiel kann das erste high-k-dielektrische Material in einer ersten Schicht des hybriden Gate-Dielektrikums eingeschlossen sein, welche auf der SiC-Epitaxialschicht angeordnet ist. Das zweite high-k-dielektrische Material kann in einer zweiten Schicht des hybriden Gate-Dielektrikums enthalten sein, welche auf der ersten Schicht des hybriden Gate-Dielektrikums angeordnet ist. Das hybride Gate-Dielektrikum kann ein Verbundmaterial aus dem ersten high-k-dielektrischen Material und dem zweiten high-k-dielektrischen Material einschließen.
  • Das hybride Gate-Dielektrikum kann ein drittes high-k-dielektrisches Material einschließen. Das erste high-k-dielektrische Material kann in einer ersten Schicht des hybriden Gate-Dielektrikums enthalten sein, welche auf der SiC-Epitaxialschicht angeordnet ist. Das zweite high-k-dielektrische Material kann in einer zweiten Schicht des hybriden Gate-Dielektrikums enthalten sein, welche auf der ersten Schicht des hybriden Gate-Dielektrikums angeordnet ist. Das dritte high-k-dielektrische Material kann in einer dritten Schicht des hybriden Gate-Dielektrikums enthalten sein, welche auf der zweiten Schicht des hybriden Gate-Dielektrikums angeordnet ist. Das hybride Gate-Dielektrikum kann ein Verbundmaterial aus dem ersten high-k-dielektrischen Material, dem zweiten high-k-dielektrischen Material und dem dritten high-k-dielektrischen Material einschließen.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • 1 ist ein Querschnittsdiagramm zur Veranschaulichung eines Siliziumkarbid-(SiC)-Gategraben-Feldeffekttransistors (FET) mit einem hybriden High-k-Gate-Dielektrikum gemäß einer Umsetzung.
  • 2 ist ein Querschnittsdiagramm zur Veranschaulichung eines seitlichen SiC-FET mit einem Planargate und mit einem hybriden High-k-Gate-Dielektrikum gemäß einer Umsetzung.
  • 3A–3C sind schematische Querschnittsdiagramme zur Veranschaulichung hybrider High-k-Gate-Dielektrika, welche in SiC-Leistungshalbleiter-Bauelementen gemäß den entsprechenden Umsetzungen eingesetzt werden können.
  • 4 ist ein Querschnittsdiagramm zur Veranschaulichung eines vertikalen SiC-FET mit einem Planargate, der ein hybrides High-k-Gate-Dielektrikum einschließt, gemäß einer Umsetzung.
  • 5A–5H sind Querschnittsdiagramme zur Veranschaulichung eines Halbleiterherstellungsverfahrens zur Herstellung eines SiC-FETs mit einem hybriden Gate-Dielektrikum, wie des in 2 dargestellten SiC-FETs, gemäß einer Umsetzung.
  • 6 ist ein Flussdiagramm zur Veranschaulichung eines Halbleiterherstellungsverfahrens zur Herstellung eines SiC-FETs mit einem Gategraben und mit einem hybriden Gate-Dielektrikum, wie des in 1 dargestellten SiC-FETs mit einem Gategraben, gemäß einer Umsetzung.
  • DETAILLIERTE BESCHREIBUNG
  • Leistungshalbleiter, die auf breitbandigen Materialien einschließlich SiC und GaN basieren, wie beispielsweise Leistungs-Feldeffekttransistoren (FET), werden im Allgemeinen zumindest teilweise wegen ihrer Fähigkeit eingesetzt, höheren Durchbruchspannungen standzuhalten als konventionelle Silizium-Leistungselemente. Sowohl bei Si- als auch SiC-Elementen wird als gemeinsames Gate-Dielektrikum Siliziumdioxid SiO2 verwendet. Bei den in Verbindung mit Leistungshalbleitern auftretenden hohen Betriebsspannungen (z. B. 200 V, 400 V, 1000 V, usw.) sind jedoch die SiO2-Gate-Dielektrika wegen der niedrigen Dielektrizitätskonstante von SiO2 hohen elektrischen Feldern ausgesetzt. Diese hohen elektrischen Felder können die Betriebsspannung einschränken, der ein SiC-Leistungshalbleiter (z. B. einer im Sperrzustand anliegenden Gate-Drain-Spannung in einem n-leitenden SiC-FET) wegen eines Spannungsausfalls im SiO2-Gate-Dielektrikum standhalten kann. Entsprechend können solche SiC-Leistungselemente möglicherweise die erwünschten maximalen Betriebsspannungen nicht erreichen (z. B. wegen eines Lawinendurchbruchs).
  • Dielektrika mit hohen Dielektrizitätskonstanten (High-k-Dielektrika), wie Metalloxide, können anstelle von (oder zusätzlich zu) SiO2 verwendet werden, um das elektrische Feld im Gate-Dielektrikum eines solchen Elements zu reduzieren und eine Verbesserung der Durchschlagsfestigkeit und entsprechend eine erhöhte Haltespannung (Sperrzustand), der ein solches SiC-Leistungselement standhalten kann, zu erreichen. Solche High-k-Dielektrika, wie die hierin beschriebenen, können Dielektrizitätskonstanten (k-Werte) aufweisen, die sich in einem Bereich von etwa 10 bis 100 bewegen, im Gegensatz zu der Dielektrizitätskonstante von SiO2, deren k-Wert sich etwa im Bereich von 3,7 bis 4,1 bewegt.
  • Bei Leistungshalbleiter-Bauelementen wird die Bemessungsspannung für ein bestimmtes Element basierend auf der niedrigsten Durchbruchfeldstärke entweder des Substratmaterials oder des Materials des Gate-Dielektrikums bestimmt. Bei Leistungshalbleiter-Bauelementen, die in Siliziumsubstraten mit SiO2-Gate-Dielektrika umgesetzt sind, wird die Bemessungsspannung basierend auf der Durchbruchfeldstärke des Siliziumsubstrats bestimmt, die etwa 200–300 kV/cm beträgt, im Vergleich zur Durchbruchfeldstärke von SiO2, die etwa 4 MV/cm beträgt (quasi unendlich im Vergleich zur Durchbruchfeldstärke des Siliziumsubstrats).
  • Bei Leistungshalbleiter-Bauelementen, die in SiC umgesetzt sind, liegt im Vergleich dazu die Durchbruchfeldstärke von SiC bei mehr als 3 MV/cm. Hinzu kommt, dass wegen der Kontinuität des elektrostatischen Verschiebungsfeldes, welches senkrecht zur Grenzfläche zwischen SiC und einem SiO2-Gate-Dielektrikum verläuft, das senkrecht zur Grenzfläche verlaufende elektrische Feld im Gate-Dielektrikum um ein Verhältnis von SiC-zu-Oxid-Permittivität, z. B. um etwa einen Faktor 2, erhöht wird. Entsprechend gilt: Wenn das elektrische Feld in einem in SiC umgesetzten Leistungshalbleiter-Bauelement 3,5 MV/cm beträgt, kann das Feld im Gate-Dielektrikum in einer Größenordnung von 7 MV/cm liegen. Für SiO2-Gate-Dielektrika gilt, dass das Gate-Dielektrikum etwa die gleiche Durchbruchspannung aufweist wie SiC. Im Gegensatz zum Lawinendurchbruch in SiC ist ein Durchbruch im SiO2-Gate-Dielektrikum jedoch irreversibel und destruktiv, was ein großes Zuverlässigkeitsproblem bei SiC-Elementen zur Folge hat, das bei in Silizium umgesetzten Elementen nicht vorhanden ist. Dieses Zuverlässigkeitsproblem kann durch den Einsatz von hybriden Gate-Dielektrika, wie den hierin beschriebenen, behoben werden, welche aufgrund der in solchen hybriden Gate-Dielektrika eingeschlossenen high-k-dielektrischen Materialien bedeutend höhere Durchbruchfeldstärken aufweisen können als die Materialien der SiC-Substrate (z. B. SiC-Epitaxialschichten).
  • Eine Überlegung, die mit der Verwendung von High-k-Gate-Dielektrika in SiC-Leistungselementen verbunden ist, zielt auf die Qualität der Grenzfläche zwischen dem High-k-Dielektrikum und dem SiC-Substrat ab (oder einer auf einem SiC-Substrat angeordneten SiC-Epitaxialschicht). So kann zum Beispiel, je nach verwendetem Material für das High-k-Dielektrikum und den Eigenschaften des SiC-Substrats (oder der Epi-Schicht), die Qualität der Grenzfläche zwischen dem High-k-Dielektrikum und dem SiC-Substrat variieren, weil solche High-k-Dielektrika (z. B. Metalloxide) üblicherweise abgeschieden werden (im Gegensatz zu thermisch gewachsen, wie SiO2). Für die Zwecke der vorliegenden Offenbarung können die Begriffe „SiC-Substrat“ und „SiC-Epi-Schicht“ austauschbar verwendet werden.
  • Die Qualität dieser Grenzfläche kann die Leistungseigenschaften eines Bauelements beeinflussen, wie die Durchbruchspannung des Gate-Dielektrikums eines bestimmten Elements. Wenn die Grenzfläche zwischen einem SiC-Substrat und einem bestimmten High-k-Dielektrikum zum Beispiel eine schlechte Qualität (z. B. eine große Defektdichte) aufweist, mag die Durchbruchspannung eines verbundenen SiC-Leistungselements nicht wesentlich höher sein als die eines vergleichbaren Elements, welches eine thermisch gewachsene SiO2-Schicht als Gate-Dielektrikum aufweist, weil thermisch gewachsenes SiO2 gewöhnlich eine Grenzfläche hoher Qualität mit dem SiC-Substrat bildet (z. B. weist sie eine relativ niedrige Defektdichte auf).
  • Des Weiteren können High-k-Dielektrika, die eine Grenzfläche hoher Qualität bilden, nicht über elektrische Eigenschaften verfügen (z. B. eine ausreichend hohe Dielektrizitätskonstante), die zum Erreichen der erwünschten Betriebseigenschaften für ein entsprechendes SiC-Leistungselement notwendig sind. Natürlich können noch andere Überlegungen in Bezug auf Material und elektrische Eigenschaften eines bestimmten Dielektrikums berücksichtigt werden, wenn es um die Auswahl eines High-k-Dielektrikums zur Verwendung in einem Herstellungsverfahren für ein bestimmtes Bauelement und/oder einen Halbleiter (z. B. SiC) geht.
  • Wie weiter unten noch ausführlicher erörtert, können hybride High-k-Dielektrika als Gate-Dielektrika in SiC-Leistungselementen verwendet werden, um zumindest teilweise die oben erwähnten Probleme hinsichtlich der Grenzflächenqualität zwischen Dielektrikum und Substrat zu überwinden und die erwünschten Bauelement-Betriebseigenschaften zu erreichen. Kurz gesagt, können solche hybriden High-k-Dielektrika Materialien mit Zweifachschicht, Dreifachschicht sowie Verbund-Dielektrika einschließen. Die Zusammensetzung eines bestimmten hybriden High-k-Gate-Dielektrikums kann von einer Reihe von Faktoren abhängen, wie einer erwünschten Haltespannung eines zugehörigen SiC-Leistungselements, erwünschter Bauelement-Leistungseigenschaften im Vorwärtsbetrieb und Rückwärtsbetrieb und so weiter. Des Weiteren kann die bestimmte Anordnung (z. B. Zweifachschicht, Dreifachschicht, Verbundmaterial usw.) und Materialzusammensetzung eines bestimmten hybriden High-k-Gate-Dielektrikums von solchen Faktoren abhängen, wie auch das einzelne Bauelement, in dem das hybride Dielektrikum umgesetzt ist.
  • Die 1 und 2 veranschaulichen Beispiele von SiC-Leistungselementen, die hybride High-k-Gate-Dielektrika einschließen, gemäß zwei Umsetzungen. 1 veranschaulicht einen SiC-Gategraben-Feldeffekttransistor (FET) 100 und 2 veranschaulicht einen seitlichen SiC-FET mit Planargate 200. Der FET 100 und der FET 200 werden zu Veranschaulichungszwecken als Beispiele angeführt. Die hybriden High-k-Dielektrika in den FETs 100 und 200 können andere Formen annehmen (z. B. ein hybrides High-k-Verbund-Dielektrikum, wie hierin beschrieben). Des Weiteren können hybride High-k-Gate-Dielektrika, wie hierin beschrieben, auch in anderen SiC-Leistungselementen verwendet werden, wie beispielsweise in Bipolartransistoren mit isolierter Gateelektrode (IGBT – Insulated Gate Bipolar Transistor), in Superjunction-Bausteinen, um nur einige SiC-Leistungselemente mit einem Gate-Dielektrikum zu nennen. Darüber hinaus können die FETs 100 und 200 unter Verwendung anderer Anordnungen der Elemente dieser Bausteine umgesetzt werden, und die spezifischen, in den 1 und 2 gezeigten Konfigurationen dienen nur als Beispiel.
  • Wie in 1 dargestellt, umfasst der FET 100 ein SiC-Substrat 110, welches ein stark dotiertes SiC-Substrat sein kann (z. B. mit einer Dotierungskonzentration im Bereich von 1e18 cm–3 bis 1e20 cm–3). Das SiC-Substrat 110 kann einem ersten Leitfähigkeitstyp angehören. Zum Beispiel kann das Substrat 110 ein n-dotiertes Substrat oder ein p-dotiertes Substrat sein, in Abhängigkeit von dem bestimmten Leitfähigkeitstyp des FET 100 (z. B. N-Kanal FET oder P-Kanal FET). Zum Zwecke der Klarheit der nachstehenden Erörterung wird die spezifische Leitfähigkeit der einzelnen Elemente der FETs 100 und 200 nicht spezifiziert. Die Leitfähigkeit jener Elemente wird vom bestimmten Bauelementtyp abhängen, der umgesetzt wird (z. B. N-dotiert oder P-dotiert). Stattdessen wird auf die Leitfähigkeit der Elemente zu Illustrationszwecken mit den Worten erster Leitfähigkeitstyp und zweiter Leitfähigkeitstyp Bezug genommen (z.B., dass das Substrat 110 dem ersten Leitfähigkeitstyp angehört), wobei die spezifischen Leitfähigkeiten jedes dieser Elemente von dem bestimmten umzusetzenden Bauelement abhängen werden.
  • Mit Bezug auf 1 umfasst der FET 100 des Weiteren eine SiC-Epi-Schicht 120, die auf dem SiC-Substrat 110 angeordnet ist. Die Epi-Schicht 120 kann eine niedrigere Dotierungskonzentration aufweisen als die Dotierungskonzentration des SiC-Substrats 110 (z. B. im Bereich von 1e14 cm–3 bis 1e16 cm–3). Wie in 1 veranschaulicht, umfasst der FET 100 auch einen Well-Bereich 130 eines zweiten Leitfähigkeitstyps, der dem ersten Leitfähigkeitstyp entgegengesetzt ist, wobei der Well-Bereich 130 in der Epi-Schicht 120 angeordnet ist und einen Body-Bereich des FET 100 definiert.
  • Des Weiteren umfasst der FET 100 eine Trench-Gate-Struktur 140, die Source-Bereiche 150 des ersten Leitfähigkeitstyps, die Heavy-Body-Bereiche 160 des zweiten Leitfähigkeitstyps und eine dielektrische Abdeckung 170, die auf (über) der Trench-Gate-Struktur 140 angeordnet ist. Die dielektrische Abdeckung 170 kann die Trench-Gate-Struktur 140 (z. B. die leitfähige Gateelektrode 148) von leitfähigen (z. B. metallischen) Schichten (in 1 nicht dargestellt) elektrisch isolieren, die auf der oberen Fläche des FET 100 angeordnet sein können, wie eine Metallschicht zur Bereitstellung elektrischer (z. B. zur Stromversorgung) Verbindungen zu den Source-Bereichen 150 und den Heavy-Body-Bereichen 160. Die dielektrische Abdeckungsschicht 170 kann unter Verwendung einer Anzahl geeigneter Materialien angeordnet werden (z. B. Borophosphosilikatglas (BPSG), Tetraethylorthosilicat (TEOS) usw.) und kann in anderen Ausführungsformen andere Formen annehmen, die sich beispielsweise über einen Teil der Source-Bereiche 150 erstrecken. Bei den hierin beschriebenen Bauelementen versteht es sich, dass die Source- und Drain-Bereiche in einem Element des entgegengesetzten Leitfähigkeitstyps umgekehrt werden können (z. B. ein p-dotierter FET verglichen mit einem n-dotierten FET).
  • Wie in 1 dargestellt, umfasst die Trench-Gate-Struktur 140 ein dreischichtiges hybrides High-k-Gate-Dielektrikum, einschließlich einer ersten high-k-dielektrischen Schicht 142, einer zweiten high-k-dielektrischen Schicht 144 und einer dritten high-k-dielektrischen Schicht 146, wobei die high-k-dielektrischen Schichten Materialien mit einer Dielektrizitätskonstante im Bereich von 10 bis 100 einschließen. Die Trench-Gate-Struktur 140 schließt auch eine leitfähige Gateelektrode 148 ein, die unter Verwendung von dotiertem Polysilizium, Metall und/oder einer Anzahl anderer geeigneter Materialien gebildet werden kann. In einer Ausführungsform können die erste dielektrische Schicht 142 und die dritte dielektrische Schicht 146 unter Verwendung eines ersten (selben) high-k-dielektrischen Materials gebildet werden, während die zweite dielektrische Schicht 144 unter Verwendung eines zweiten high-k-dielektrischen Materials gebildet werden kann, welches sich vom ersten high-k-dielektrischen Material unterscheidet.
  • In dem Bauelement 100 in 1 (und in anderen Bauelementen, die eine Mehrfachschicht einschließen, z. B. ein zweischichtiges oder dreischichtiges hybrides High-k-Gate-Dielektrikum) kann die erste dielektrische Schicht (z. B. die dielektrische Schicht 142), oder eine zusätzliche dielektrische Schicht oder eine andere Materialschicht (nicht dargestellt), die unter der ersten dielektrischen Schicht 142 angeordnet ist, eine Grenzflächenschicht sein, die zur Verbesserung der Grenzflächenqualität (z. B. Reduktion der Defektdichte) zwischen dem SiC-Substrat oder der SiC-Epi-Schicht und den abgeschiedenen high-k-dielektrischen Materialien dient, wie die hierin beschriebenen Grenzflächenschichten. Eine solche Grenzflächenschicht kann z. B. eine dünne SiO2-Schicht sein. Die Grenzflächenschicht kann unter Verwendung einer Anzahl von Ansätzen gebildet werden. In manchen Fällen kann die SiO2-Grenzflächenschicht dadurch gebildet werden, dass die SiC-Epi-Schicht 120 einer sauerstoffhaltigen Umgebung (z.B. Luft) ausgesetzt wird. In anderen Fällen kann die SiO2-Grenzflächenschicht eine thermisch gewachsene dielektrische Schicht sein. In anderen Umsetzungen können andere dielektrische Grenzflächenschichten verwendet werden. In einer Umsetzung kann die Dicke solcher dielektrischen Grenzflächenschichten im Bereich von 5–20 Angström (Å) liegen (z. B. einige SiO2 Einzelschichten).
  • Bei dem in 1 dargestellten FET 100 kann eine dreischichtige Struktur des hybriden High-k-Gate-Dielektrikums 140 aus Gründen der Symmetrie des Gate-Dielektrikums verwendet werden (z. B. um die erwünschten Bauelement-Leistungseigenschaften im Vorwärtsbetrieb und Rückwärtsbetrieb zu erreichen). Des Weiteren kann in einer solchen Struktur das für die erste dielektrische Schicht 142 (und die dritte dielektrische Schicht 146) verwendete high-k-dielektrische Material basierend auf der Qualität einer Grenzfläche ausgewählt werden, welche zwischen dem ausgewählten Material und der SiC-Epi-Schicht 120 (und dem Well-Bereich 130) und/oder einer dielektrische Grenzflächenschicht, falls vorhanden, gebildet wird. Weiterhin kann das für die zweite dielektrische Schicht 142 verwendete high-k-dielektrische Material basierend auf seiner Dielektrizitätskonstante und/oder seiner Grenzflächenqualität mit dem für die erste dielektrische Schicht 142 und die dritte dielektrische Schicht 146 verwendete Material ausgewählt werden. In anderen Umsetzungen können auch andere Faktoren bei der Auswahl dielektrischer Materialien zur Verwendung in dem FET 100 berücksichtigt werden. Je nach spezifischer Umsetzung kann das Material für die erste dielektrische Schicht 142, die zweite dielektrische Schicht 144 und die dritte dielektrische Schicht 146 aus high-k-dielektrischen Materialien ausgewählt werden, einschließlich Aluminiumoxid (AlOx), Titanoxid (TiOx), Magnesiumoxid (MgOx), Zirkonoxid (ZrOx), Hafnium-Siliziumoxid (HfSiOx) und Lanthan-Siliziumoxid (LaSiOx), oder Kombinationen daraus, sowie aus anderen high-k-dielektrischen Materialien.
  • Zum Beispiel können in einer Umsetzung die erste dielektrische Schicht 142 und die dritte dielektrische Schicht 146 aus AlOx gebildet werden, während die zweite dielektrische Schicht 144 aus TiOx gebildet werden kann. In einer anderen Umsetzung können die erste dielektrische Schicht 142 und die dritte dielektrische Schicht 146 aus TiOx gebildet werden, während die zweite dielektrische Schicht 144 aus AlOx gebildet werden kann. In anderen Umsetzungen können unterschiedliche high-k-dielektrische Materialien für die Schichten des dreischichtigen hybriden High-k-Gate-Dielektrikums des FET 100 ausgewählt werden. In wieder anderen Umsetzungen kann ein zweischichtiges oder ein aus Verbundmaterial gebildetes High-k-Gate-Dielektrikum (wie hierin beschrieben) im FET 100 verwendet werden.
  • Wie in 2 dargestellt, umfasst der seitliche FET 200 ein SiC-Substrat 210 (z. B. ein stark dotiertes SiC-Substrat) eines ersten Leitfähigkeitstyps und eine SiC-Epi-Schicht 220 des ersten Leitfähigkeitstyps, die auf dem SiC-Substrat 210 angeordnet ist, wobei eine Dotierungskonzentration der Epi-Schicht 220 geringer sein kann als die Dotierungskonzentration des SiC-Substrats 210. Der FET 200 umfasst des Weiteren auch einen Well-Bereich 230 eines zweiten Leitfähigkeitstyps (dem ersten Leitfähigkeitstyp entgegengesetzt), der in der SiC-Epi-Schicht 420 angeordnet ist, wo der Well-Bereich 230 einen Body-Bereich des FET 200 definiert. Der FET 200 schließt auch eine planare Gate-Struktur 240 sowie im Well-Bereich 230 angeordnete Source/Drain-Bereiche 250 des ersten Leitfähigkeitstyps ein.
  • Wie in 2 dargestellt, schließt die Gate-Struktur 240 ein zweischichtiges hybrides High-k-Gate-Dielektrikum ein, welches eine erste high-k-dielektrische Schicht 242 und eine zweite high-k-dielektrische Schicht 244 umfasst. Die Gate-Struktur 240 schließt auch eine leitfähige Gateelektrode 248 ein, die aus einer Anzahl geeigneter Materialien einschließlich Polysilizium (z. B. dotiertem Polysilizium), Metall oder Silicid gebildet werden kann. Für das zweischichtige hybride High-k-Gate-Dielektrikum der Gate-Struktur 240 kann die erste dielektrische Schicht 242 beispielsweise basierend auf ihren Grenzflächeneigenschaften (Qualität) mit der SiC-Epi-Schicht 220 (und dem Well-Bereich 230) ausgewählt werden. Im FET 200 kann die zweite dielektrische Schicht 244 beispielsweise basierend auf ihrer Dielektrizitätskonstante ausgewählt werden, um die erwünschten elektrischen Leistungseigenschaften zu erzielen. Des Weiteren kann das dielektrische Material für die zweite dielektrische Schicht 244 auch basierend auf seinen Grenzflächeneigenschaften hinsichtlich des für die erste dielektrische Schicht 242 verwendeten Materials und/oder auf seinen Grenzflächeneigenschaften hinsichtlich des zur Bildung der Gateelektrode 248 verwendeten Materials ausgewählt werden. Zu solchen Grenzflächeneigenschaften gehören Defektdichte, Bildung von Grenzflächenmaterial und dessen Kristallinität, Abhäsion, und ein Bandabstand zwischen der dielektrische Schicht 244 und der Gateelektrode 248. In anderen Umsetzungen können andere Faktoren bei der Auswahl dielektrischer Materialien für die dielektrischen Schichten 242 und 244 berücksichtigt werden.
  • In einem Umsetzungsbeispiel kann die erste dielektrische Schicht 242 aus TiOx gebildet werden, während die zweite dielektrische Schicht 244 aus AlOx gebildet werden kann. In einer anderen Umsetzung kann die erste dielektrische Schicht 242 aus AlOx und die zweite dielektrische Schicht 244 aus TiOx gebildet werden. In anderen Ausführungsformen können andere Materialien verwendet werde, um die dielektrischen Schichten 242 und 244 zu bilden, wobei die ausgewählten Materialien von der spezifischen Umsetzung abhängen.
  • Der FET 200 kann auch zusätzliche Elemente umfassen, wie beispielsweise eine oder mehrere dielektrische Schichten und eine oder mehrere leitfähige Materialschichten (Metall), um die elektrischen Kontakte mit dem Body-Bereich 230, der Source 250 und/oder der Drain 260 zu bilden. Diese leitfähigen Materialien können dazu verwendet werden, elektrische Signale zum/vom FET 200 zu senden und zu empfangen. Beispiele solcher Schichten sind z. B. in 5H dargestellt, die weiter unten im Einzelnen erörtert wird. Die elektrischen Verbindungen zur leitfähigen Gateelektrode 248 können auf ähnliche Weise hergestellt werden, oder auch auf andere Weise, wie z. B. unter Verwendung eines Gate-Läufers (gate runner), der die multiplen Gate-Segmente eines FET-Leistungselements elektrisch miteinander verbindet.
  • Die in den 1 und 2 dargestellten Strukturen für Gate-Dielektrika werden als Beispiele gezeigt, und es sind auch andere Ansätze möglich. So kann zum Beispiel der FET 100 ein zweischichtiges hybrides High-k-Gate-Dielektrikum einschließen, wie in Verbindung mit den 2 und 3A beschrieben, oder ein aus Verbundmaterial bestehendes hybrides High-k-Gate-Dielektrikum, wie in Verbindung mit 3C beschrieben. In gleicher Weise könnte der FET 200 ein dreischichtiges hybrides High-k-Gate-Dielektrikum einschließen, wie in Verbindung mit den 1 und 3B beschrieben, oder ein aus Verbundmaterial bestehendes, hybrides High-k-Gate-Dielektrikum, wie in Verbindung mit 3C beschrieben. Außerdem werden die in den 1 und 2 dargestellten Elemente des FET 100 und des FET 200 (sowie die dielektrischen Strukturen der 3A–3C) nur zu Illustrationszwecken dargestellt und sind daher nicht unbedingt maßstabsgetreu dargestellt. Darüber hinaus können solche Strukturen von hybriden High-k-Gate-Dielektrika, obwohl beim FET 100 und 200 (oder den Strukturen der Gate-Dielektrika in den 3A–3C) nicht spezifisch gezeigt, eine SiO2-Grenzflächenschicht zwischen der SiC-Epi-Schicht (oder dem SiC-Substrat) und dem hybriden High-k-Gate-Dielektrikum einschließen. Eine solche Grenzflächenschicht kann dabei eine natürlich gebildete SiO2-Schicht oder z. B. eine thermisch gewachsene SiO2-Schicht sein. Eine solche SiO2-Schicht kann die Qualität der Grenzfläche zwischen dem SiC-Substrat (z. B. Epi-Schicht) und einem hybriden High-k-Gate-Dielektrikum verbessern.
  • Die 3A, 3B und 3C veranschaulichen Umsetzungen von Strukturen hybrider High-k-Gate-Dielektrika 300, 330 und 350 in Form einer schematischen Darstellung. Solche Strukturen hybrider High-k-Gate-Dielektrika können in SiC-Leistungselementen wie den hierin beschriebenen oder auch in Leistungselementen mit anderen Konfigurationen verwendet werden. Die dielektrische Gate-Struktur 300 in 3A umfasst ein zweischichtiges Gate-Dielektrikum, wie oben in Verbindung mit 2 beschrieben. Die dielektrische Gate-Struktur 330 in 3B umfasst ein dreischichtiges Gate-Dielektrikum, wie oben in Verbindung mit 1 beschrieben. Die dielektrische Gate-Struktur 350 in 3C umfasst ein aus Verbundmaterial hergestelltes Gate-Dielektrikum, welches weiter unten beschrieben wird. Jedes Gate-Dielektrikum der dielektrischen Strukturen 300, 330 und 350 wird so veranschaulicht, dass es auf einem SiC-Substrat 310 gebildet ist, welches ein stark dotiertes SiC-Substrat oder eine SiC-Epi-Schicht mit einer geringeren Dotierungskonzentration sein kann.
  • Wie in 3A dargestellt, ist ein zweischichtiges Gate-Dielektrikum 320 auf dem SiC-Substrat 310 gebildet (z. B. abgeschieden) und umfasst eine erste dielektrische Schicht 322 und eine zweite dielektrische Schicht 324. Wie in 3B dargestellt, ist ein dreischichtiges Gate-Dielektrikum 340 auf dem SiC-Substrat 310 gebildet und umfasst eine erste dielektrische Schicht 342, eine zweite dielektrische Schicht 344 und eine dritte dielektrische Schicht 346. Einige Beispiele für High-k-Dielektrika, die in den hybriden (zweischichtigen und dreischichtigen) High-k-Gate-Dielektrika der 3A und 3B verwendet werden können, sind, wie oben dargelegt, AlOx, TiOx, MgOx, ZrOx, HfSiOx und/oder LaSiOx. Zum Beispiel können das zweischichtige Gate-Dielektrikum 320 und das dreischichtige Gate-Dielektrikum 340 in den 3A und 3B AlOx in Kombination mit TiOx, MgOx in Kombination mit TiOx, AlOx in Kombination mit ZrOx, HfSiOx in Kombination mit LaSiOx oder andere geeignete Kombinationen solcher Materialien einschließen. In solchen Anordnungen kann das für jede dielektrische Schicht verwendete Material von der einzelnen Umsetzung und den erwünschten Bauelementmerkmalen abhängen.
  • Wie oben angegeben, umfasst die dielektrische Gate-Struktur 350 in 3C ein aus Verbundmaterial gebildetes hybrides High-k-Gate-Dielektrikum 360. Das aus Verbundmaterial gebildete Gate-Dielektrikum 360 kann ein aus einer Vielzahl von high-k-dielektrischen Materialien gebildetes Verbundmaterial umfassen. Das aus Verbundmaterial gebildete hybride High-k-Gate-Dielektrikum 360 kann zum Beispiel aus AlxTiyOz, MgxTiyOz oder AlxZryOz gebildet sein, wobei x und y die relative Stöchiometrie der Metallelemente im Verbundmaterial repräsentieren und zwischen 0 und 1 (wobei deren Summe 1 entspricht) variieren können. In solchen Verbundmaterialien kann z die Stöchiometrie von Sauerstoff im Verbundmaterial repräsentieren. Des Weiteren können die Konzentrationen der unterschiedlichen Materialien (z. B. Metalle) über eine Dicke des aus Verbundmaterial gebildeten Gate-Dielektrikums 360 variieren. Zum Beispiel kann in einem Verbunddielektrikum von AlxTiyOz x gleich 1 (und y gleich 0) an der Grenzfläche zwischen dem Substrat 310 und dem Verbunddielektrikum 360 sein. Des Weiteren kann an der oberen Fläche des Verbunddielektrikums 360 x gleich Null (und y gleich 1) sein, wobei x abnimmt, während y über die Dicke der Gate-Dielektrikum-Struktur 350 (z. B. linear oder nicht-linear) zunimmt.
  • In anderen Umsetzungen kann das Verbund-Gate-Dielektrikum 360 aus HfxLaySizOm (oder einer anderen Materialkombination) gebildet sein, wobei x, y und z die relative Stöchiometrie der Metallelemente im Verbundmaterial repräsentieren und zwischen 0 und 1 (wobei ihre Summe 1 ist) variieren können, und m die Stöchiometrie von Sauerstoff im Verbundmaterial repräsentiert. Wie oben im Zusammenhang mit dem Beispiel AlxTiyOz erörtert, können die entsprechenden Konzentrationen von Hf, La und Si über die Dicke des Verbund-Gate-Dielektrikums 360 hinweg variieren.
  • Solche Materialzusammensetzungen des Verbund-Gate-Dielektrikums 360 können erreicht werden, indem zum Beispiel die Durchflussmengen von Vorläufern während der Ablagerung des Verbundmaterials für das hybride High-k-Gate-Dielektrikum 360 variiert werden. Wie oben erwähnt, kann das Verbund-Gate-Dielektrikum 360 anstelle des dreischichtigen Gate-Dielektrikums in 1 oder des zweischichtigen Gate-Dielektrikums in 2 oder in anderen SiC-Leistungselementen verwendet werden.
  • 4 ist ein Querschnittsdiagramm zur Veranschaulichung eines vertikalen SiC-FET 400 mit einer planaren Gate-Struktur, die ein hybrides Gate-Dielektrikum einschließt, gemäß einer Umsetzung. Wie in 4 veranschaulicht, umfasst der FET 400 ein SiC-Substrat 410 (z. B. ein stark dotiertes SiC-Substrat) eines ersten Leitfähigkeitstyps und eine SiC-Epi-Schicht 420 des ersten Leitfähigkeitstyps, die auf dem SiC-Substrat 410 angeordnet ist, wobei eine Dotierungskonzentration der Epi-Schicht 420 geringer sein kann als die Dotierungskonzentration des SiC-Substrats 410, wie hierin beschrieben. Der FET 400 umfasst des Weiteren auch mehrere Well-Bereiche 430a und 430b eines zweiten Leitfähigkeitstyps (dem ersten Leitfähigkeitstyp entgegengesetzt), angeordnet in der SiC-Epi-Schicht 420, worin die Well-Bereiche 430a und 430b entsprechende Body-Bereiche des FET 400 definieren. Der FET 400 schließt auch eine planare Gate-Struktur 440 sowie Source-Bereiche 450a und 450b des ersten Leitfähigkeitstyps ein, wobei jeder der Source-Bereiche 450a und 450b in einem der entsprechenden Well-Bereiche 430a und 430b angeordnet ist. Entsprechend kann der FET 400 als zwei separate FETs betrieben werden, die von einem einzigen Gate (z. B. der planaren Gate-Struktur 440) gesteuert werden.
  • Wie in 4 dargestellt, umfasst die planare Gate-Struktur 440 ein dreischichtiges hybrides High-k-Gate-Dielektrikum, wie das dreischichtige hybride High-k-Gate-Dielektrikum, das oben im Zusammenhang mit den 1 und 3B beschrieben wurde. Zum Beispiel kann die Gate-Struktur 440 eine erste high-k-dielektrische Schicht 442, eine zweite high-k-dielektrische Schicht 444 und eine dritte high-k-dielektrische Schicht 446 umfassen. Wie schon vorher im Zusammenhang mit 1 beschrieben, kann in manchen Umsetzungen des FET 400 die erste dielektrische Schicht 442 eine Grenzflächenschicht (eine dielektrische oder andere Schicht) sein, wie eine thermisch gewachsene (und/oder natürlich gebildete) SiO2-Schicht, mit einer Dicke der Größenordnung von 5–20 Å (z. B. einige Einzelschichten), wobei die Grenzflächenschicht die Grenzflächenqualität (z. B. Reduktion der Defektdichte) der Grenzfläche zwischen der SiC-Epi-Schicht 420 und dem Gate-Dielektrikum verbessert (z. B. im Vergleich zur direkten Ablagerung einer high-k-dielektrischen Schicht auf der SiC-Epi-Schicht 420).
  • Die in 4 dargestellte Gate-Struktur 440 schließt auch eine leitfähige Gateelektrode 448 ein, die aus einer Anzahl geeigneter Materialien einschließlich Polysilizium (z. B. dotiertem Polysilizium), Metall oder Silicid gebildet werden kann. In ähnlicher Weise wie oben im Zusammenhang mit 1 erörtert, kann in dem dreischichtigen hybriden High-k-Gate-Dielektrikum der Gate-Struktur 440 das für die erste dielektrische Schicht 442 (und die dritte dielektrische Schicht 446) verwendete high-k-dielektrische Material basierend auf der Qualität einer Grenzfläche ausgewählt werden, welche zwischen dem ausgewählten Material und der SiC-Epi-Schicht 420 (und den Well-Bereichen 430a und 430b) und/oder einer dielektrischen Grenzflächenschicht, falls vorhanden, gebildet wird. Weiterhin kann das für die zweite dielektrische Schicht 442 verwendete high-k-dielektrische Material basierend auf seiner Dielektrizitätskonstante und/oder seiner Grenzflächenqualität mit dem für die erste dielektrische Schicht 442 und die dritte dielektrische Schicht 446 verwendete Material ausgewählt werden. In anderen Umsetzungen können auch andere Faktoren bei der Auswahl dielektrischer Materialien zur Verwendung in dem FET 400 berücksichtigt werden. Je nach spezifischer Umsetzung können die Materialien für die erste dielektrische Schicht 442, die zweite dielektrische Schicht 444 und die dritte dielektrische Schicht 446 aus high-k-dielektrischen Materialien, einschließlich der hierin beschriebenen, ausgewählt werden, wobei die ausgewählten Materialien in einer beliebigen Anzahl geeigneter Anordnungen umgesetzt werden können.
  • Das in 4 gezeigte hybride Gate-Dielektrikum dient als Beispiel, und es sind auch andere Ansätze möglich. So kann zum Beispiel der FET 400 ein zweischichtiges hybrides High-k-Gate-Dielektrikum einschließen, wie in Verbindung mit den 2 und 3A beschrieben, oder ein aus Verbundmaterial bestehendes hybrides High-k-Gate-Dielektrikum, wie in Verbindung mit 3C beschrieben. Außerdem sind die Elemente des FET 400 zu Illustrationszwecken dargestellt und können daher möglicherweise nicht maßstabsgetreu abgebildet sein.
  • Ähnlich den FETs 100 und 200 kann auch der FET 400 zusätzliche Elemente (ähnlich den in 5 dargestellten) einschließen, wie eine oder mehrere dielektrische Schichten und eine oder mehrere leitfähige (Metall) Schichten, die verwendet werden, um elektrische Kontakte mit den Well-(Body-)Bereichen 430a und 430b und den Source-Bereichen 450a und 450b zu bilden (definieren). Im vertikalen FET 400 (und dem Trench-Gate FET 100) kann das SiC-Substrat 410 als Drain-Klemme fungieren (z. B. für ein n-leitendes Bauelement, wo Source und Drain für ein p-leitendes Bauelement vertauscht werden können). Diese leitfähigen Materialien können dazu verwendet werden, elektrische Signale zum/vom FET 400 zu senden und zu empfangen. Beispiele solcher Schichten sind z. B. in 5H dargestellt, die weiter unten im Einzelnen erörtert wird. Die elektrischen Verbindungen zur leitfähigen Gateelektrode 448 können auf ähnliche Weise hergestellt werden oder auch auf andere Weise, wie z. B. unter Verwendung eines Gate-Läufers (gate runner), der die multiplen Gate-Segmente eines FET-Leistungselements elektrisch miteinander verbindet.
  • Wie in 4 dargestellt, gibt der gestrichelte Pfeil 470 eine Richtung des Trägerflusses im FET 400 an (z. B. für ein n-leitendes Bauelement), wenn sich der FET 400 im leitenden (an) Zustand befindet. Wie in 4 dargestellt, fließen Träger sowohl seitlich (z. B. von den Source-Bereichen 450a und 450b zur Epi-Schicht 420, durch die Body-Bereiche 430a und 430b) als auch vertikal (z. B. zwischen der SiC-Epi-Schicht 420 und dem SiC-Substrat 410). Die spezifische Richtung des Trägerflusses und/oder Stromflusses kann von den Leitfähigkeitstypen der Elemente des FET 400 abhängen (z. B., ob der FET 400 ein n-dotierter FET oder ein p-dotierter FET ist).
  • 5A–5H sind Querschnittsdiagramme zur Veranschaulichung eines Halbleiterherstellungsverfahrens zur Herstellung eines SiC-FETs 500 mit einem hybriden High-k-Gate-Dielektrikum, gemäß einer Umsetzung. Der in den 5A–5H veranschaulichte Prozessablauf kann verwendet werden, um das FET-Bauelement 200 in 2 herzustellen, und ein gleicher Prozess könnte auch angewendet werden, um das FET-Bauelement 400 in 4 herzustellen (oder das FET-Bauelement 100 in 1). Leitfähigkeitstypen der spezifischen Elemente in den 5A–5H werden nicht erörtert, und der Leitfähigkeitstyp jedes Elements wird von der spezifischen Umsetzung abhängen, wie hierin beschrieben.
  • Des Weiteren können die vom Herstellungsprozess in den 5A–5H veranschaulichten Bearbeitungsabläufe in einer anderen als der gezeigten Reihenfolge ausgeführt werden, wo dies angemessen ist. Zum Beispiel könnte der in 5G veranschaulichte Vorgang zur Ausbildung des Well-Bereichs 530 vor der in 5C dargestellten Ausbildung des hybriden High-k-Gate-Dielektrikums erfolgen. In anderen Umsetzungen sind andere Reihenfolgen möglich. Es können überdies in anderen Umsetzungen manche Vorgänge entfallen, kombiniert und/oder ersetzt werden. Außerdem können zusätzliche Verarbeitungsabläufe ausgeführt werden, wie es für die spezifische Umsetzung geeignet ist. Auch sind die in den5A–5H dargestellten Elemente des FET 500 zu Illustrationszwecken dargestellt und können daher nicht maßstabsgetreu abgebildet sein.
  • In dem in 5A veranschaulichten Beispiel kann ein stark dotiertes SiC-Substrat 510 bereitgestellt werden. Wie in 5B dargestellt, kann eine SiC-Epi-Schicht 520 auf dem SiC-Substrat 510 gebildet werden (thermisch wachsen). Wie im Zusammenhang mit den SiC-Epi-Schichten der Bauelemente 100, 200 und 400 oben beschrieben, kann die SiC-Epi-Schicht 520 eine Dotierungskonzentration aufweisen, die geringer ist als eine Dotierungskonzentration des SiC-Substrats 510. Nach Ausbilden der SiC-Epi-Schicht 520 kann ein Reinigungsvorgang (z. B. Oberflächenreinigung) auf einer oberen Fläche der Epi-Schicht 520 durchgeführt werden. Ein solcher Reinigungsvorgang kann ein Nassätzverfahren oder ein Trockenätzverfahren einschließen. Zum Beispiel kann der Reinigungsvorgang einen RCA-Reinigungsprozess, ein Ätzen mit gepufferter HF-Lösung (buffered oxide etch) usw. einschließen. Ein solcher Reinigungsvorgang kann dazu verwendet werden, die Oberfläche der SiC-Epi-Schicht 520 für die Ausbildung eines hybriden High-k-Gate-Dielektrikums, wie in 5C dargestellt, vorzubereiten. Die Oberflächenvorbereitung der SiC-Epi-Schicht 520 kann auch das Ausbilden einer Grenzflächenschicht (nicht dargestellt) einschließen, wie einer sehr dünnen (5–10 Å) Schicht thermisch gewachsenen SiO2 hoher Qualität, oder eines anderen Grenzflächenmaterials, um die Grenzflächenqualität am Übergang zwischen der SiC-Epi-Schicht und dem hybriden High-k-Dielektrikum von 5C zu erhöhen (eine Defektdichte zu reduzieren).
  • Wie in 5C veranschaulicht, kann ein hybrides High-k-Gate-Dielektrikum, welches eine erste dielektrische Schicht 542, eine zweite dielektrische Schicht 544 und eine dritte dielektrische Schicht 546 einschließt, auf der vorher vorbereiteten Oberfläche der SiC-Epi-Schicht 520 (z. B. gereinigt mit oder ohne Ausbildung einer dielektrische Grenzflächenschicht oder einer anderen Grenzflächenschicht) gebildet werden. Während 5C und die nachfolgenden 5D–5H zur Veranschaulichung eines dreischichtigen Stapels eines hybriden High-k-Gate-Dielektrikums beschrieben wurden, sind in anderen Umsetzungen auch andere Anordnungen möglich. So kann zum Beispiel der Stapel des hybriden High-k-Gate-Dielektrikums in 5C auch ein zweischichtiger Stapel sein, oder das Gate-Dielektrikum könnte unter Verwendung eines aus Verbundmaterial gebildeten hybriden High-k-Gate-Dielektrikums, wie hierin beschrieben, gebildet sein (z. B. im Zusammenhang mit 3C). In wieder anderen Umsetzungen kann die dielektrische Schicht 542 eine dielektrische Grenzflächenschicht sein (z. B. eine thermisch gewachsene dielektrische Schicht).
  • Je nach spezifischer Umsetzung kann eine beliebige Anzahl von Ansätzen verwendet werden, um ein hybrides High-k-Gate-Dielektrikum zu bilden (z. B. abzuscheiden). In manchen Umsetzungen kann ein hybrides High-k-Gate-Dielektrikum unter Anwendung von Verfahren wie des sog. Sputtern (Kathodenzerstäubung) und/oder chemischer Gasphasenabscheidung (engl. chemical vapor deposition CVD) gebildet werden. Solche CVD-Prozesse können metallorganische CVD, plasmaunterstützte CVD usw. beinhalten. Hybride High-k-Gate-Dielektrika, wie hierin beschrieben, können bei Temperaturen im Bereich von 400–900 °C gebildet (abgeschieden) werden.
  • Der Stapel des hybriden High-k-Gate-Dielektrikums aus 5C kann „in situ“ gebildet werden. Anders gesagt kann ein hybrides High-k-Gate-Dielektrikum unter Anwendung eines oder mehrerer Abscheidungsverfahren gebildet werden, die in einer einzelnen Abscheidekammer durchgeführt werden. Zum Beispiel könnte die erste dielektrische Schicht 542 unter Anwendung eines ersten Abscheidungsverfahrens gebildet werden, die zweite dielektrische Schicht 544 könnte unter Anwendung eines zweiten Abscheidungsverfahrens gebildet werden, und die dritte dielektrische Schicht 546 könnte unter Anwendung eines dritten Abscheidungsverfahrens gebildet werden, wobei alle drei Abscheidungsverfahren nacheinander (oder in einem kontinuierlichen Abscheidungsverfahren) in derselben Abscheidekammer durchgeführt werden, ohne die entsprechende Abscheidekammer zu öffnen. Zweischichtige Stapel hybrider High-k-Gate-Dielektrika oder Stapel hybrider High-k-Dielektrika mit zusätzlichen dielektrischen Schichten könnten auf ähnliche Weise gebildet werden. Ebenso könnte ein aus Verbundmaterial bestehendes hybrides High-k-Gate-Dielektrikum (wie in 3C veranschaulicht und oben beschrieben) in einem einzigen Abscheidungsvorgang gebildet werden, wobei die Materialdurchflussmengen für jedes high-k-dielektrische Material des hybriden Verbund-High-k-Gate-Dielektrikums während des Abscheidungsverfahrens variiert werden, um die entsprechend erwünschten Konzentrationen jedes einzelnen high-k-dielektrischen Materials über eine Dicke des Verbund-High-k-Gate-Dielektrikums zu erreichen.
  • Für die hierin beschriebenen hybriden Gate-Dielektrika (z. B. in Bezug auf die 1–6) gilt, wie bereits oben erwähnt, dass eine dielektrische Grenzflächenschicht eingeschlossen werden kann, wobei der Teil der dielektrischen Grenzflächenschicht eine Dicke im Bereich von 5–20 Å aufweisen kann. Des Weiteren können solche hybriden Gate-Dielektrika einen high-k-dielektrischen (z. B. einen zweischichtigen, dreischichtigen, aus Verbundmaterial bestehenden usw.) Teil einschließen, welcher eine Dicke in der Größenordnung von 200–1000 Å aufweist, basierend auf der Bemessungsspannung eines entsprechenden Leistungshalbleiter-Bauelements.
  • Wie in 5D dargestellt, kann nach der Ausbildung eines hybriden High-k-Gate-Dielektrikums (z. B. wie in 5C dargestellt) eine leitfähige Gateelektrodenschicht 548 gebildet werden. Die leitfähige Gateelektrodenschicht 548 kann eine Polysiliziumschicht, eine Metallschicht und/oder eine Silicidschicht einschließen, um einige Beispiele zu nennen. Das in Schicht 548 verwendete Material für die Gateelektrode hängt von der spezifischen Umsetzung ab. In Umsetzungen, in denen Polysilizium als Material für die leitfähige Gateelektrodenschicht 548 verwendet wird, kann das Polysilizium dotiert oder undotiert sein, wenn es auf dem hybriden High-k-Gate-Dielektrikum abgeschieden wird. Im Prozessablauf der 5A–5H kann undotiertes Polysilizium verwendet werden, wobei dieses undotierte Polysilizium durch den Source/Drain-Implantationsvorgang von 5F dotiert werden kann (und durch den Well-Implantationsvorgang von 5G leicht gegendotiert). Je nach spezifischer Umsetzung kann die leitfähige Gateelektrodenschicht 548 eine Dicke in der Größenordnung von 1000 Å–1 µm aufweisen.
  • Wie in 5E gezeigt, kann Fotomasken-Lithographie angewendet werden, um eine Ätzmaske 570 zu bilden, und ein trockener (z. B. anisotroper) Ätzvorgang (z. B. reaktives Ionenätzen usw.) 575 kann durchgeführt werden, um die unmaskierten (z. B. nicht durch die Ätzmaske 570 geschützten) Teile der leitfähigen Gateelektrodenschicht 548 und des Stapels des hybriden High-k-Gate-Dielektrikums (z. B. der ersten dielektrischen Schicht 542, der zweiten dielektrischen Schicht 544 und der dritten dielektrischen Schicht 546) zu entfernen, um die in 5F gezeigte Gate-Struktur 540 zu definieren.
  • Nachdem der Ätzprozess 575 von 5E abgeschlossen ist, kann die Ätzmaske 570 entfernt werden und, wie in 5F gezeigt, kann ein Fotolithographieverfahren angewendet werden, um eine Implantationsmaske 580 zu bilden. Wie ebenfalls in 5F gezeigt, kann eine Source/Drain-Implantation 585 durchgeführt werden, um einen Source-Bereich 550 und einen Drain-Bereich 560 für das Bauelement 500 zu definieren (bilden). Da die Maske 580 und die Gate-Struktur die Source/Gate-Implantation 585 blockieren, kann die Implantation 585 als selbstausrichtende Source/Drain-Implantation bezeichnet werden, da Source 550 und Drain 560 in der Epi-Schicht 520 in einer Richtung mit der Implantationsmaske 580 und der Gate-Struktur 540 gebildet werden.
  • Nach Abschluss der Source/Drain-Implantation 585 kann die Implantationsmaske 580 entfernt werden und, wie in 5G gezeigt, eine andere Implantationsmaske 590 gebildet werden (z. B. unter Anwendung eines Fotolithographieverfahrens). Wie in 5G dargestellt, kann eine Well-Implantation 595 (sowie ein Well-Implantationsvorgang) ausgeführt werden, um einen Well-Bereich 530 zu definieren (bilden). Zusätzlich zur Implantationsmaske 590 kann auch die Gate-Struktur 540 die Well-Implantation 595 blockieren. Als Resultat kann eine Dotierungskonzentration des Well-Bereichs 530 über eine Breite des Well-Bereichs 530 (seitlich) hinweg variieren. In anderen Umsetzungen, wie oben erwähnt, könnte der Well-Implantationsvorgang von 5G durchgeführt werden, nachdem die Epi-Schicht 520 gewachsen ist, wie im Zusammenhang mit 5B beschrieben, was zu einer ausgeglicheneren Dotierungskonzentration des Well-Bereichs 530 führen kann.
  • Nach Abschluss der Well-Implantation 595 kann die Implantationsmaske 590 entfernt werden, und zusätzliche Halbleiter-Verarbeitungsvorgänge können ausgeführt werden, um elektrische Anschlüsse zur Source 550 und Drain 560 herzustellen, wie in 5H gezeigt. Wie oben erörtert, kann in bestimmten Umsetzungen ein Gate-Läufer (nicht dargestellt) zur Bereitstellung einer elektrischen Verbindung (z. B. eines Gate-Signals, einer Gate-Klemme usw.) zur leitfähigen Gateelektrode 558 verwendet werden. Wie in 5H dargestellt, können die zusätzlichen Verarbeitungsvorgänge genutzt werden, um die folgenden Elemente herzustellen: Abstandhalter 610 auf den Flanken der Gate-Struktur 540; eine dielektrische Schicht 620 zur Definition von Kontaktöffnungen zum Well-(Body)-Bereich 530, die Source 540 und die Drain 560; und eine leitfähige Schicht. Die leitfähige Schicht, wie in 5H gezeigt, kann einen ersten elektrischen Kontakt 630 mit dem Well-(Body)-Bereich 530 und der Source 550 des FET 500 und einen zweiten elektrischen Kontakt 640 mit der Drain 560 des FET 500 bilden (definieren).
  • 6 ist ein Flussdiagramm zur Veranschaulichung eines Halbleiterherstellungsverfahrens 600 zur Herstellung eines SiC-FETs mit einem Gategraben und mit einem hybriden Gate-Dielektrikum, wie des in 1 dargestellten SiC-FETs mit einem Gategraben, gemäß einer Umsetzung. Des Weiteren können zumindest einige der Abläufe des Verfahrens 600 in ähnlicher Weise durchgeführt werden wie die Halbleiterbearbeitungsvorgänge, die im Zusammenhang mit den 5A–5H veranschaulicht und beschrieben wurden. Zu Veranschaulichungszwecken wird das Verfahren 600 unter weiterer Bezugnahme auf den FET 100 mit Gategraben beschrieben, der in 1 dargestellt ist.
  • Das Verfahren 600 schließt die Bildung der SiC-Epi-Schicht 120 auf dem SiC-Substrat 110 in Block 610 ein. In Block 620 kann das Verfahren das Ausbilden des Well-(Body)-Bereichs 130 des FET 100 einschließen. Wie oben erwähnt, kann der Well-(Body)-Bereich 130 einem gegensätzlichen Leitfähigkeitstyp angehören als das SiC-Substrat 110 und die SiC-Epi-Schicht 120.
  • In Block 630 schließt das Verfahren 600 das Ausbilden (Ätzen) eines Gategrabens (für die Gate-Struktur) in der SiC-Epi-Schicht 120 ein. Der Gategraben kann gebildet werden, indem Fotolithographie zur Bildung einer Maske angewendet wird, welche die Gategrabenöffnung definiert, wonach die SiC-Epi-Schicht 120 geätzt wird (z. B. mit anisotropem Ätzen), um den Gategraben zu definieren (zu bilden usw.). In Block 640 schließt das Verfahren 600 das thermische Wachstum einer dielektrischen Grenzflächenschicht ein. Eine solche dielektrische Grenzflächenschicht kann beispielsweise eine thermisch gewachsene SiO2-Schicht sein. Im FET 100 der 1 kann die dielektrische Schicht 142 eine dielektrische Grenzflächenschicht sein. Die dielektrische Grenzflächenschicht kann sowohl im Gategraben als auch auf einer oberen Fläche der SiC-Epi-Schicht 120 (z. B. auf einer oberen Fläche des in der SiC-Epi-Schicht 120 gebildeten Well-Bereichs 130) gebildet werden.
  • In Block 650 schließt das Verfahren 600 das Abscheiden einer oder mehrerer high-k-dielektrischer Schichten ein (z. B. auf der dielektrischen Grenzflächenschicht sowohl im Gategraben als auch auf der oberen Fläche des Well-Bereichs 130), um ein hybrides Gate-Dielektrikum zu bilden (z. B. in Verbindung mit der dielektrische Grenzflächenschicht). Wie hierin beschrieben, können die eine oder die mehreren high-k-dielektrischen Schichten einen zweischichtigen Stapel eines High-k-Dielektrikums, einen dreischichtigen Stapel eines High-k-Dielektrikums, eine aus Verbundmaterial gebildete high-k-dielektrische Schicht usw. einschließen.
  • In Block 660 schließt das Verfahren 600 das Ausbilden der leitfähigen Gateelektrode 148 im Gategraben des FET 100 ein. In einer Umsetzung kann das Bilden der leitfähigen Gateelektrode in Block 660 auch das Bilden der dielektrischen Abdeckung 170 des FET 100 einschließen.
  • In Block 670 schließt das Verfahren 600 das Ätzen des überschüssigen hybriden dielektrischen Gate-Materials ein, wie das Ätzen des high-k-dielektrischen Materials und/oder des dielektrischen Grenzflächenmaterials von der oberen Fläche des Well-Bereichs 130. Wie im Zusammenhang mit anderen Vorgängen hierin beschrieben, kann der Ätzvorgang von Block 670 das Bilden einer Ätzmaske unter Anwendung eines oder mehrerer fotolithographischer Bearbeitungsabläufe sowie eines oder mehrerer Ätzabläufe einschließen. Im Block 680 schließt das Verfahren 600 die Durchführung einer Implantation ein, um die Source-Bereiche 150 des FET 100 zu bilden.
  • Des Weiteren kann das Verfahren 600, obwohl in 6 nicht spezifisch dargestellt, weitere Bearbeitungsabläufe einschließen. Zum Beispiel könnte das Verfahren 600 einen Implantationsvorgang zum Ausbilden von Heavy-Body-Bereichen 160 einschließen (z. B., um den Kontaktwiderstand zu reduzieren); das Ausbilden von metallischen Kontaktschichten, um Kontakt zu den Source-Bereichen 150, zum Body-Bereich 130 und/oder zu den Heavy-Body-Bereichen 160 herzustellen; einen rückseitigen Drain-Kontakt auf dem SiC-Substrat 110 zu bilden usw. Die spezifischen auszuführenden Halbleiter-Bearbeitungsabläufe hängen von dem bestimmten umzusetzenden Bauelement ab.
  • In einem generellen Aspekt kann ein Leistungshalbleiter-Bauelement ein Siliziumkarbidsubstrat (SiC-Substrat) eines ersten Leitfähigkeitstyps einschließen und eine auf dem SiC-Substrat angeordnete SiC-Epitaxialschicht des ersten Leitfähigkeitstyps. Die SiC-Epitaxialschicht kann eine Dotierungskonzentration aufweisen, die sich von der Dotierungskonzentration des SiC-Substrats unterscheidet. Das Leistungshalbleiter-Bauelement kann auch einen in der SiC-Epitaxialschicht angeordneten Well-Bereich eines zweiten Leitfähigkeitstyps einschließen, sowie einen im Well-Bereich angeordneten Source-Bereich des ersten Leitfähigkeitstyps und einen in der SiC-Epitaxialschicht angeordneten und an den Source-Bereich angrenzenden Gategraben (eng. gate trench). Der Gategraben kann eine Tiefe aufweisen, die tiefer als eine Tiefe des Well-Bereichs ist und die geringer als eine Tiefe der SiC-Epitaxialschicht ist. Das Leistungshalbleiter-Bauelement kann des Weiteren ein hybrides Gate-Dielektrikum einschließen, welches auf einer Flanke des Gategrabens und einer Bodenfläche des Gategrabens angeordnet ist. Das hybride Gate-Dielektrikum kann ein erstes high-k-dielektrisches Material und ein zweites high-k-dielektrisches Material einschließen, wobei sich das zweite high-k-dielektrisches Material vom ersten high-k-dielektrischen Material unterscheidet. Das Leistungshalbleiter-Bauelement kann noch weiterhin eine auf dem hybriden Gate-Dielektrikum angeordnete leitfähige Gateelektrode einschließen.
  • Umsetzungen können eine oder mehrere der folgenden Merkmale einschließen. Zum Beispiel kann das erste high-k-dielektrische Material in einer ersten Schicht des hybriden Gate-Dielektrikums enthalten sein, welche auf der Flanke des Gategrabens und der Bodenfläche des Gategrabens angeordnet ist. Das zweite high-k-dielektrische Material kann in einer zweiten Schicht des hybriden Gate-Dielektrikums enthalten sein, welche auf der ersten Schicht des hybriden Gate-Dielektrikums angeordnet ist.
  • Das hybride Gate-Dielektrikum kann eine dielektrische Grenzflächenschicht einschließen, die zwischen zumindest einem Teil des Gategrabens und dem ersten high-k-dielektrischen Material angeordnet ist. Die dielektrische Grenzflächenschicht kann eine thermisch gewachsene Siliziumdioxidschicht (SiO2) einschließen.
  • Das hybride Gate-Dielektrikum kann ein Verbundmaterial aus dem ersten high-k-dielektrischen Material und dem zweiten high-k-dielektrischen Material einschließen. Die entsprechenden Konzentrationen des ersten high-k-dielektrischen Materials und des zweiten high-k-dielektrischen Materials können über die Dicke des hybriden Gate-Dielektrikums variieren.
  • Das hybride Gate-Dielektrikum kann ein drittes high-k-dielektrisches Material einschließen. Das erste high-k-dielektrische Material kann in einer ersten Schicht des hybriden Gate-Dielektrikums enthalten sein, welche auf der Flanke des Gategrabens und der Bodenfläche des Gategrabens angeordnet ist. Das zweite high-k-dielektrische Material kann in einer zweiten Schicht des hybriden Gate-Dielektrikums enthalten sein, welche auf der ersten Schicht des hybriden Gate-Dielektrikums angeordnet ist. Das dritte high-k-dielektrische Material kann in einer dritten Schicht des hybriden Gate-Dielektrikums enthalten sein, welche auf der zweiten Schicht des hybriden Gate-Dielektrikums angeordnet ist. Das erste high-k-dielektrische Material und das dritte high-k-dielektrische Material können ein identisches high-k-dielektrisches Material sein.
  • Das hybride Gate-Dielektrikum kann ein drittes high-k-dielektrische Material einschließen, wobei das hybride Gate-Dielektrikum ein Verbundmaterial aus dem ersten high-k-dielektrischen Material, dem zweiten high-k-dielektrischen Material und dem dritten high-k-dielektrischen Material einschließt. Die entsprechenden Konzentrationen des ersten high-k-dielektrischen Materials, des zweiten high-k-dielektrischen Materials und des dritten high-k-dielektrischen Materials können über die Dicke des hybriden Gate-Dielektrikums hinweg variieren.
  • Die leitfähige Gateelektrode kann mindestens eines von einem dotierten Polysilizium, einem Metall und einem Silicid einschließen. Das Leistungshalbleiter-Bauelement kann eine dielektrische Abdeckung einschließen, die auf der leitfähigen Gateelektrode angeordnet ist.
  • Das Leistungshalbleiter-Bauelement kann einen Heavy-Body-Bereich des zweiten Leitfähigkeitstyps einschließen, der im Well-Bereich und angrenzend an den Source-Bereich angeordnet ist. Der Heavy-Body-Bereich kann eine Dotierungskonzentration aufweisen, die größer ist als die Dotierungskonzentration des Well-Bereichs.
  • In einem weiteren generellen Aspekt kann ein Leistungshalbleiter-Bauelement ein Siliziumkarbidsubstrat (SiC-Substrat) eines ersten Leitfähigkeitstyps einschließen und eine auf dem SiC-Substrat angeordnete SiC-Epitaxialschicht des ersten Leitfähigkeitstyps. Die SiC-Epitaxialschicht kann eine Dotierungskonzentration aufweisen, die sich von der Dotierungskonzentration des SiC-Substrats unterscheidet. Das Leistungshalbleiter-Bauelement kann auch einen in der SiC-Epitaxialschicht angeordneten Well-Bereich eines zweiten Leitfähigkeitstyps einschließen, sowie einen im Well-Bereich angeordneten Source-Bereich des ersten Leitfähigkeitstyps, einen im Well-Bereich angeordneten Drain-Bereich des ersten Leitfähigkeitstyps und eine Gate-Struktur, die auf der SiC-Epitaxialschicht angeordnet ist. Die Gate-Struktur kann sich zwischen dem Source-Bereich und dem Drain-Bereich erstrecken. Die Gate-Struktur kann auf einem Teil des Source-Bereichs und einem Teil des Drain-Bereichs angeordnet sein. Die Gate-Struktur kann ein auf der SiC-Epitaxialschicht angeordnetes hybrides Gate-Dielektrikum einschließen. Das hybride Gate-Dielektrikum kann ein erstes high-k-dielektrisches Material und ein zweites high-k-dielektrisches Material einschließen. Die Gate-Struktur kann weiterhin eine auf dem hybriden Gate-Dielektrikum angeordnete leitfähige Gateelektrode einschließen.
  • Umsetzungen können eine oder mehrere der folgenden Merkmale einschließen. Zum Beispiel kann das erste high-k-dielektrische Material in einer ersten Schicht des hybriden Gate-Dielektrikums eingeschlossen sein, welche auf der SiC-Epitaxialschicht angeordnet ist. Das zweite high-k-dielektrische Material kann in einer zweiten Schicht des hybriden Gate-Dielektrikums enthalten sein, welche auf der ersten Schicht des hybriden Gate-Dielektrikums angeordnet ist. Das hybride Gate-Dielektrikum kann ein Verbundmaterial aus dem ersten high-k-dielektrischen Material und dem zweiten high-k-dielektrischen Material einschließen.
  • Das hybride Gate-Dielektrikum kann ein drittes high-k-dielektrisches Material einschließen. Das erste high-k-dielektrische Material kann in einer ersten Schicht des hybriden Gate-Dielektrikums enthalten sein, welche auf der SiC-Epitaxialschicht angeordnet ist. Das zweite high-k-dielektrische Material kann in einer zweiten Schicht des hybriden Gate-Dielektrikums enthalten sein, welche auf der ersten Schicht des hybriden Gate-Dielektrikums angeordnet ist. Das dritte high-k-dielektrische Material kann in einer dritten Schicht des hybriden Gate-Dielektrikums enthalten sein, welche auf der zweiten Schicht des hybriden Gate-Dielektrikums angeordnet ist. Das hybride Gate-Dielektrikum kann ein Verbundmaterial aus dem ersten high-k-dielektrischen Material, dem zweiten high-k-dielektrischen Material und dem dritten high-k-dielektrischen Material einschließen.
  • In einem weiteren generellen Aspekt kann ein Leistungshalbleiter-Bauelement ein Siliziumkarbidsubstrat (SiC-Substrat) des ersten Leitfähigkeitstyps einschließen. Das SiC-Substrat kann einen Drain-Bereich des Leistungshalbleiter-Bauelements einschließen. Das Leistungshalbleiter-Bauelement kann auch eine auf dem SiC-Substrat angeordnete SiC-Epitaxialschicht des ersten Leitfähigkeitstyps einschließen. Die SiC-Epitaxialschicht kann eine Dotierungskonzentration aufweisen, die sich von der Dotierungskonzentration des SiC-Substrats unterscheidet. Das Leistungshalbleiter-Bauelement kann weiterhin einen ersten Well-Bereich eines zweiten Leitfähigkeitstyps einschließen, der auf der SiC-Epitaxialschicht angeordnet ist, und einen zweiten Well-Bereich des zweiten Leitfähigkeitstyps, der auf der SiC-Epitaxialschicht angeordnet ist. Das Leistungshalbleiter-Bauelement kann auch weiterhin einen ersten Source-Bereich des ersten Leitfähigkeitstyps einschließen, der im ersten Well-Bereich angeordnet ist, und einen zweiten Source-Bereich des ersten Leitfähigkeitstyps, der im zweiten Well-Bereich angeordnet ist. Das Leistungshalbleiter-Bauelement kann noch weiterhin eine auf der SiC-Epitaxialschicht angeordnete Gate-Struktur einschließen. Die Gate-Struktur kann sich zwischen dem ersten Source-Bereich und dem zweiten Bereich erstrecken. Die Gate-Struktur kann auf einem Teil des ersten Source-Bereichs und einem Teil des ersten Source-Bereichs angeordnet sein. Die Gate-Struktur kann ein auf der SiC-Epitaxialschicht angeordnetes hybrides Gate-Dielektrikum einschließen. Das hybride Gate-Dielektrikum kann weiterhin ein erstes high-k-dielektrisches Material und ein zweites high-k-dielektrisches Material einschließen. Die Gate-Struktur kann noch weiterhin eine auf dem hybriden Gate-Dielektrikum angeordnete leitfähige Gateelektrode einschließen.
  • Umsetzungen können eine oder mehrere der folgenden Merkmale einschließen. Zum Beispiel kann das erste high-k-dielektrische Material in einer ersten Schicht des hybriden Gate-Dielektrikums eingeschlossen sein, welche auf der SiC-Epitaxialschicht angeordnet ist. Das zweite high-k-dielektrische Material kann in einer zweiten Schicht des hybriden Gate-Dielektrikums enthalten sein, welche auf der ersten Schicht des hybriden Gate-Dielektrikums angeordnet ist. Das hybride Gate-Dielektrikum kann ein Verbundmaterial aus dem ersten high-k-dielektrischen Material und dem zweiten high-k-dielektrischen Material einschließen.
  • Das hybride Gate-Dielektrikum kann ein drittes high-k-dielektrisches Material einschließen. Das erste high-k-dielektrische Material kann in einer ersten Schicht des hybriden Gate-Dielektrikums enthalten sein, welche auf der SiC-Epitaxialschicht angeordnet ist. Das zweite high-k-dielektrische Material kann in einer zweiten Schicht des hybriden Gate-Dielektrikums enthalten sein, welche auf der ersten Schicht des hybriden Gate-Dielektrikums angeordnet ist. Das dritte high-k-dielektrische Material kann in einer dritten Schicht des hybriden Gate-Dielektrikums enthalten sein, welche auf der zweiten Schicht des hybriden Gate-Dielektrikums angeordnet ist. Das hybride Gate-Dielektrikum kann ein Verbundmaterial aus dem ersten high-k-dielektrischen Material, dem zweiten high-k-dielektrischen Material und dem dritten high-k-dielektrischen Material einschließen.
  • Die verschiedenen vorstehend beschriebenen Vorrichtungen und Techniken können unter Anwendung verschiedener Halbleiter-Verarbeitungs- oder Packungstechniken implementiert werden. Manche Ausführungsformen können umgesetzt werden, indem unterschiedliche Typen von Halbleiter-Bearbeitungsabläufen zum Einsatz kommen.
  • Während bestimmte Merkmale der beschriebenen Implementierungen veranschaulicht wurden, wie in diesem Schriftstück beschrieben, sind zahlreiche Modifikationen, Substitutionen, Änderungen und Äquivalente nun für Fachleute ersichtlich. Es versteht sich daher, dass die Ansprüche, wenn beigefügt, alle derartigen Modifikationen und Änderungen abdecken sollen, die in den Geltungsbereich der Ausführungsformen fallen. Es versteht sich, dass sie nur in Form von Beispielen vorgestellt wurden, ohne einschränkend zu sein, und es können verschiedene Änderungen in Form und Detail vorgenommen werden. Jeder Abschnitt der in diesem Schriftstück beschriebenen Vorrichtung und/oder Verfahren kann in jeder Kombination kombiniert werden, ausgenommen sich gegenseitig ausschließende Kombinationen. Die in diesem Schriftstück beschriebenen Patentansprüche können verschiedene Kombinationen und/oder Unterkombinationen der Funktionen, Komponenten und/oder Merkmale der verschiedenen beschriebenen Ausführungsformen beinhalten.

Claims (26)

  1. Leistungshalbleiter-Bauelement, das Folgendes umfasst: ein Siliziumkarbidsubstrat (SiC-Substrat) eines ersten Leitfähigkeitstyps; eine auf dem SiC-Substrat gebildete SiC-Epitaxialschicht des ersten Leitfähigkeitstyps, wobei die SiC-Epitaxialschicht eine Dotierungskonzentration aufweist, die sich von der Dotierungskonzentration des SiC-Substrats unterscheidet; einen auf der SiC-Epitaxialschicht angeordneten Well-Bereich eines zweiten Leitfähigkeitstyps; einen im Well-Bereich angeordneten Source-Bereich des ersten Leitfähigkeitstyps; einen in der SiC-Epitaxialschicht angeordneten und am Source-Bereich angrenzenden Gategraben, wobei der Gategraben eine Tiefe aufweist, die tiefer als eine Tiefe des Well-Bereichs ist und die weniger tief als eine Tiefe der SiC-Epitaxialschicht ist; ein an einer Flanke des Gategrabens und einer Bodenfläche des Gategrabens angeordnetes hybrides Gate-Dielektrikum, wobei das hybride Gate-Dielektrikum ein erstes high-k-dielektrisches Material und ein zweites high-k-dielektrisches Material einschließt, welches sich vom ersten high-k-dielektrischen Material unterscheidet; und eine auf dem hybriden Gate-Dielektrikum gebildete leitfähige Gateelektrode.
  2. Leistungshalbleiter-Bauelement nach Anspruch 1, wobei: das erste high-k-dielektrische Material in einer ersten Schicht des hybriden Gate-Dielektrikums enthalten ist, welche auf der Flanke des Gategrabens und der Bodenfläche des Gategrabens angeordnet ist; und das zweite high-k-dielektrische Material in einer zweiten Schicht des hybriden Gate-Dielektrikums enthalten ist, welche auf der ersten Schicht des hybriden Gate-Dielektrikums gebildet ist.
  3. Leistungshalbleiter-Bauelement nach Anspruch 1, wobei das hybride Gate-Dielektrikum des Weiteren eine dielektrische Grenzflächenschicht einschließt, die zwischen zumindest einem Teil des Gategrabens und dem ersten high-k-dielektrischen Material angeordnet ist.
  4. Leistungshalbleiter-Bauelement nach Anspruch 3, wobei die dielektrische Grenzflächenschicht eine thermisch gewachsene Siliziumdioxidschicht (SiO2) einschließt.
  5. Leistungshalbleiter-Bauelement nach Anspruch 1, wobei das hybride Gate-Dielektrikum ein Verbundmaterial aus dem ersten high-k-dielektrischen Material und dem zweiten high-k-dielektrischen Material einschließt.
  6. Leistungshalbleiter-Bauelement nach Anspruch 5, wobei die entsprechenden Konzentrationen des ersten high-k-dielektrischen Materials und des zweiten high-k-dielektrischen Materials über die Dicke des hybriden Gate-Dielektrikums hinweg variieren können.
  7. Leistungshalbleiter-Bauelement nach Anspruch 1, wobei das hybride Gate-Dielektrikum des Weiteren ein drittes high-k-dielektrisches Material einschließt.
  8. Leistungshalbleiter-Bauelement nach Anspruch 7, wobei: das erste high-k-dielektrische Material in einer ersten Schicht des hybriden Gate-Dielektrikums enthalten ist, welche auf der Flanke des Gategrabens und der Bodenfläche des Gategrabens angeordnet ist; das zweite high-k-dielektrische Material in einer zweiten Schicht des hybriden Gate-Dielektrikums enthalten ist, welche auf der ersten Schicht des hybriden Gate-Dielektrikums gebildet ist; und das dritte high-k-dielektrische Material in einer dritten Schicht des hybriden Gate-Dielektrikums enthalten ist, welche auf der zweiten Schicht des hybriden Gate-Dielektrikums gebildet ist.
  9. Leistungshalbleiter-Bauelement nach Anspruch 1, wobei das hybride Gate-Dielektrikum ein drittes high-k-dielektrisches Material einschließt und wobei das erste high-k-dielektrische Material und das dritte high-k-dielektrische Material dasselbe high-k-dielektrische Material sind.
  10. Leistungshalbleiter-Bauelement nach Anspruch 1, wobei das hybride Gate-Dielektrikum des Weiteren ein drittes high-k-dielektrisches Material einschließt, wobei das hybride Gate-Dielektrikum ein Verbundmaterial aus dem ersten high-k-dielektrischen Material, dem zweiten high-k-dielektrischen Material und dem dritten high-k-dielektrischen Material einschließt.
  11. Leistungshalbleiter-Bauelement nach Anspruch 10, wobei die entsprechenden Konzentrationen des ersten high-k-dielektrischen Materials, des zweiten high-k-dielektrischen Materials und des dritten high-k-dielektrischen Materials über die Dicke des hybriden Gate-Dielektrikums hinweg variieren.
  12. Leistungshalbleiter-Bauelement nach Anspruch 1, wobei die leitfähige Gateelektrode mindestens eines aus dotiertem Polysilizium, einem Metall und einem Silicid einschließt.
  13. Leistungshalbleiter-Bauelement nach Anspruch 1, das weiterhin eine dielektrische Abdeckung umfasst, die auf der leitfähigen Gateelektrode angeordnet ist.
  14. Leistungshalbleiter-Bauelement nach Anspruch 1, das weiterhin Folgendes umfasst: einen im Well-Bereich und angrenzend an den Source-Bereich angeordneten Heavy-Body-Bereich des zweiten Leitfähigkeitstyps, wobei der Heavy-Body-Bereich eine Dotierungskonzentration aufweist, die größer als die Dotierungskonzentration des Well-Bereichs ist.
  15. Leistungshalbleiter-Bauelement, das Folgendes umfasst: ein Siliziumkarbidsubstrat (SiC-Substrat) eines ersten Leitfähigkeitstyps; eine auf dem SiC-Substrat angeordnete SiC-Epitaxialschicht des ersten Leitfähigkeitstyps, wobei die SiC-Epitaxialschicht eine Dotierungskonzentration aufweist, die von der Dotierungskonzentration des SiC-Substrats verschieden ist; einen auf der SiC-Epitaxialschicht angeordneten Well-Bereich eines zweiten Leitfähigkeitstyps; einen im Well-Bereich angeordneten Source-Bereich des ersten Leitfähigkeitstyps; einen im Well-Bereich angeordneten Drain-Bereich des ersten Leitfähigkeitstyps; eine auf der SiC-Epitaxialschicht angeordnete Gate-Struktur, die sich zwischen dem Source-Bereich und dem Drain-Bereich erstreckt, wobei die Gate-Struktur auf einem Teil des Source-Bereichs und einem Teil des Drain-Bereichs angeordnet ist und die Gate-Struktur Folgendes umfasst: ein auf der SiC-Epitaxialschicht angeordnetes hybrides Gate-Dielektrikum, wobei das Gate-Dielektrikum ein erstes high-k-dielektrisches Material und ein zweiten high-k-dielektrisches Material umfasst; und eine auf dem hybriden Gate-Dielektrikum angeordnete leitfähige Gateelektrode.
  16. Leistungshalbleiter-Bauelement nach Anspruch 15, wobei: das erste high-k-dielektrische Material in einer ersten Schicht des hybriden Gate-Dielektrikums enthalten ist, welche auf der SiC-Epitaxialschicht gebildet ist; und das zweite high-k-dielektrische Material in einer zweiten Schicht des hybriden Gate-Dielektrikums enthalten ist, welche auf der ersten Schicht des hybriden Gate-Dielektrikums angeordnet ist.
  17. Leistungshalbleiter-Bauelement nach Anspruch 15, wobei das hybride Gate-Dielektrikum ein Verbundmaterial aus dem ersten high-k-dielektrischen Material und dem zweiten high-k-dielektrischen Material einschließt.
  18. Leistungshalbleiter-Bauelement nach Anspruch 15, wobei das hybride Gate-Dielektrikum des Weiteren ein drittes high-k-dielektrisches Material einschließt.
  19. Leistungshalbleiter-Bauelement nach Anspruch 18, wobei: das erste high-k-dielektrische Material in einer ersten Schicht des hybriden Gate-Dielektrikums enthalten ist, welche auf der SiC-Epitaxialschicht gebildet ist; das zweite high-k-dielektrische Material in einer zweiten Schicht des hybriden Gate-Dielektrikums enthalten ist, welche auf der ersten Schicht des hybriden Gate-Dielektrikums angeordnet ist; und das dritte high-k-dielektrische Material in einer dritten Schicht des hybriden Gate-Dielektrikums enthalten ist, welche auf der zweiten Schicht des hybriden Gate-Dielektrikums angeordnet ist.
  20. Leistungshalbleiter-Bauelement nach Anspruch 15, wobei das hybride Gate-Dielektrikum des Weiteren ein drittes high-k-dielektrisches Material einschließt, wobei das hybride Gate-Dielektrikum ein Verbundmaterial aus dem ersten high-k-dielektrischen Material, dem zweiten high-k-dielektrischen Material und dem dritten high-k-dielektrischen Material einschließt.
  21. Leistungshalbleiter-Bauelement, das Folgendes umfasst: Ein Siliziumkarbidsubstrat (SiC-Substrat) eines ersten Leitfähigkeitstyps, wobei das SiC-Substrat einen Drain-Bereich des Leistungshalbleiter-Bauelements einschließt; eine auf dem SiC-Substrat angeordnete SiC-Epitaxialschicht des ersten Leitfähigkeitstyps, wobei die SiC-Epitaxialschicht eine Dotierungskonzentration aufweist, die sich von der Dotierungskonzentration des SiC-Substrats unterscheidet; einen ersten auf der SiC-Epitaxialschicht gebildeten Well-Bereich eines zweiten Leitfähigkeitstyps; einen zweiten auf der SiC-Epitaxialschicht gebildeten Well-Bereich des zweiten Leitfähigkeitstyps; einen ersten im Well-Bereich gebildeten Source-Bereich des ersten Leitfähigkeitstyps; einen zweiten im zweiten Well-Bereich gebildeten Source-Bereich des ersten Leitfähigkeitstyps; eine auf der SiC-Epitaxialschicht angeordnete Gate-Struktur, wobei sich die Gate-Struktur zwischen dem ersten Source-Bereich und dem zweiten Bereich erstreckt, wobei die Gate-Struktur auf einem Teil des ersten Source-Bereichs und einem Teil des ersten Source-Bereichs angeordnet ist und die Gate-Struktur Folgendes umfasst: ein auf der SiC-Epitaxialschicht angeordnetes hybrides Gate-Dielektrikum, wobei das Gate-Dielektrikum ein erstes high-k-dielektrisches Material und ein zweiten high-k-dielektrisches Material umfasst; und eine auf dem hybriden Gate-Dielektrikum angeordnete leitfähige Gateelektrode.
  22. Leistungshalbleiter-Bauelement nach Anspruch 21, wobei: das erste high-k-dielektrische Material in einer ersten Schicht des hybriden Gate-Dielektrikums enthalten ist, welche auf der SiC-Epitaxialschicht angeordnet ist; und das zweite high-k-dielektrische Material in einer zweiten Schicht des hybriden Gate-Dielektrikums enthalten ist, welche auf der ersten Schicht des hybriden Gate-Dielektrikums angeordnet ist.
  23. Leistungshalbleiter-Bauelement nach Anspruch 21, wobei das hybride Gate-Dielektrikum ein Verbundmaterial aus dem ersten high-k-dielektrischen Material und dem zweiten high-k-dielektrischen Material einschließt.
  24. Leistungshalbleiter-Bauelement nach Anspruch 21, wobei das hybride Gate-Dielektrikum des Weiteren ein drittes high-k-dielektrisches Material einschließt.
  25. Leistungshalbleiter-Bauelement nach Anspruch 24, wobei: das erste high-k-dielektrische Material in einer ersten Schicht des hybriden Gate-Dielektrikums enthalten ist, welche auf der SiC-Epitaxialschicht angeordnet ist; das zweite high-k-dielektrische Material in einer zweiten Schicht des hybriden Gate-Dielektrikums enthalten ist, welche auf der ersten Schicht des hybriden Gate-Dielektrikums angeordnet ist; und das dritte high-k-dielektrische Material in einer dritten Schicht des hybriden Gate-Dielektrikums enthalten ist, welche auf der zweiten Schicht des hybriden Gate-Dielektrikums angeordnet ist.
  26. Leistungshalbleiter-Bauelement nach Anspruch 21, wobei das hybride Gate-Dielektrikum des Weiteren ein drittes high-k-dielektrisches Material einschließt, wobei das hybride Gate-Dielektrikum ein Verbundmaterial aus dem ersten high-k-dielektrischen Material, dem zweiten high-k-dielektrischen Material und dem dritten high-k-dielektrischen Material einschließt.
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