JP6255071B2 - チャンネル移動度を増加させた半導体デバイスを製造するためのドライ・ケミストリー・プロセス - Google Patents

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    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1608—Silicon carbide

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Description

政府の支援
[0001] 本発明は、米国陸軍から授与された契約番号Ｗ９１１ＮＦ−１０−２−００３８のもとで政府の資金を用いてなされた。米国政府は本発明の権利を有し得る。
関連する出願
[0002] 本出願は、２０１１年６月２７日に出願された米国仮特許出願第６１／５０１４６０号の利益を主張するものであり、この参照によりその出願の開示の全体がここに組み込まれる。
[0003] 本願は、 に出願され、「SEMICONDUCTOR DEVICE WITH INCREASED CHANNEL MOBILITY AND DRY CHEMISTRY PROCESSES FOR FABRICATION THEREOF（チャンネル移動度を増加させた半導体デバイスおよび製造するためのウェット・ケミストリー・プロセス）」と題された米国特許出願第 号と関連し、その出願は共通に所有され譲渡されており、この参照によりその出願の全体がここに組み込まれる。
開示の分野
[0004] 本開示は、半導体デバイスに関し、より詳細には、チャンネル移動度を増加した半導体デバイスに関する。
背景
[0005] 標準の炭化けい素（ＳｉＣ）金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）は、伝導損を大きくする原因である低いチャンネル移動度または高いチャンネル抵抗により、苦しめられている。チャンネル移動度を低くする原因の多くは、ゲート酸化膜と下にあるＳｉＣとの間に欠陥のある界面を形成するゲート酸化膜プロセスに起因する。ゲート酸化膜／ＳｉＣの界面に生じる欠陥は、電荷をトラップし、キャリアを散乱させ、それによりチャンネル移動度を低下させる。従って、ＳｉＣ ＭＯＳＦＥＴおよび同様の半導体デバイスのチャンネル移動度またはチャンネル抵抗を改善するゲート酸化膜プロセスが必要である。
概要
[0006] チャンネル移動度を増加させた半導体デバイスおよびその半導体デバイスの製造の方法の実施形態を開示する。１つの実施形態では、半導体デバイスは、チャンネル領域を含む基板と、基板のチャンネル領域上のゲート・スタックとを含み、ゲート・スタックは、アルカリ土類金属を含む。アルカリ土類金属は、例えば、バリウム（Ｂａ）やストロンチウム（Ｓｒ）とすることができる。アルカリ土類金属により、半導体デバイスのチャンネル移動度の実質的な改善がもたらされる。１つの実施形態では、基板は炭化けい素（ＳｉＣ）基板であり、半導体デバイスのチャンネル移動度は、アルカリ土類金属を用いない同じ半導体デバイスのチャンネル移動度の少なくとも２．５倍の大さとなる。別の実施形態では、基板はＳｉＣ基板であり、半導体デバイスのチャンネル移動度は、３ボルトより大きい制御電圧に対して、少なくとも５０ｃｍ２Ｖ−１Ｓ−１である。更に別の実施形態では、基板はＳｉＣ基板であり、半導体デバイスのチャンネル移動度は、３ボルトないし１５ボルトの範囲の制御電圧に対して、少なくとも５０ｃｍ２Ｖ−１Ｓ−１である。
[0007] １つの実施形態では、ゲート・スタックは、基板のチャンネル領域上にあり、アルカリ土類金属を含む中間膜と、中間膜の基板側とは反対の側の面上にある１以上の追加のゲート・スタック層とを含む。更に、１つの実施形態では、１以上の追加のゲート・スタック層は、中間膜の基板側とは反対の側の面上にあるゲート酸化物層と、ゲート酸化物層の中間膜側とは反対の側の面上にあるゲート・コンタクトとを含む。別の実施形態では、ゲート・スタックは、アルカリ土類金属を含むゲート酸化物層を含む。更に別の実施形態では、ゲート・スタックは、アルカリ土類金属−酸化物−アルカリ土類金属構造を含み、この構造は、第１アルカリ土類金属リッチ層と、第１アルカリ土類金属リッチ層の１つの面上の酸化物層と、酸化物層の第１アルカリ土類金属リッチ層側とは反対の側の面上の第２アルカリ土類金属リッチ層とを含む。
[0008] また、チャンネル移動度を増加させた金属酸化物半導体（ＭＯＳ）デバイスが開示される。１つの実施形態では、ＭＯＳデバイスはラテラルＭＯＳ電界効果トランジスタ（ＭＯＳＦＥＴ）であり、これは、基板と、基板に形成されるソース領域と、基板に形成されるドレイン領域と、基板上でソース領域とドレイン領域との間に形成されるゲート・スタックとを含む。ゲート・スタックはアルカリ土類金属を含む。アルカリ土類金属は、例えば、ＢａやＳｒとすることができる。アルカリ土類金属により、ＭＯＳＦＥＴのチャンネル移動度の実質的な改善がもたらされる。１つの実施形態では、基板はＳｉＣ基板であり、ＭＯＳＦＥＴのチャンネル移動度は、アルカリ土類金属を用いない同じＭＯＳＦＥＴのチャンネル移動度の少なくとも２．５倍の大さとなる。別の実施形態では、基板はＳｉＣ基板であり、ＭＯＳＦＥＴのチャンネル移動度は、３ボルトより大きい制御電圧に対して、少なくとも５０ｃｍ２Ｖ−１Ｓ−１である。更に別の実施形態では、基板はＳｉＣ基板であり、ＭＯＳＦＥＴのチャンネル移動度は、３ボルトないし１５ボルトの範囲の制御電圧に対して、少なくとも５０ｃｍ２Ｖ−１Ｓ−１である。
[0009] １つの実施形態では、ラテラルＭＯＳＦＥＴのゲート・スタックは、基板のソース領域とドレイン領域との間にあり、アルカリ土類金属を含む中間膜と、中間膜の基板側の反対の側の面上にある１以上の追加のゲート・スタック層とを含む。更に、１つの実施形態では、１以上の追加のゲート・スタック層は、中間膜の基板側とは反対の側の面上にあるゲート酸化物層と、ゲート酸化物層の中間膜側とは反対の側の面上にあるゲート・コンタクトとを含む。別の実施形態では、ラテラルＭＯＳＦＥＴのゲート・スタックは、アルカリ土類金属を含むゲート酸化物層を含む。更に別の実施形態では、ラテラルＭＯＳＦＥＴのゲート・スタックは、アルカリ土類金属−酸化物−アルカリ土類金属構造を含み、この構造は、第１アルカリ土類金属リッチ層と、第１アルカリ土類金属リッチ層の１つの面上の酸化物層と、酸化物層の第１アルカリ土類金属リッチ層側とは反対の側の面上の第２アルカリ土類金属リッチ層とを含む。
[0010] 別の実施形態では、ＭＯＳデバイスはバーティカルＭＯＳＦＥＴであり、これは、基板と、基板に形成されるソース領域と、基板のチャンネル領域上に形成されるゲート・スタックと、基板のゲート・スタック側と反対の側の面上のドレインとを含む。ゲート・スタックはアルカリ土類金属を含む。アルカリ土類金属は、例えば、ＢａやＳｒとすることができる。アルカリ土類金属により、ＭＯＳＦＥＴのチャンネル移動度の実質的な改善がもたらされる。１つの実施形態では、基板はＳｉＣ基板であり、ＭＯＳＦＥＴのチャンネル移動度は、アルカリ土類金属を用いない同じＭＯＳＦＥＴのチャンネル移動度の少なくとも２．５倍の大さとなる。別の実施形態では、基板はＳｉＣ基板であり、ＭＯＳＦＥＴのチャンネル移動度は、３ボルトより大きい制御電圧に対して、少なくとも５０ｃｍ２Ｖ−１Ｓ−１である。更に別の実施形態では、基板はＳｉＣ基板であり、ＭＯＳＦＥＴのチャンネル移動度は、３ボルトないし１５ボルトの範囲の制御電圧に対して、少なくとも５０ｃｍ２Ｖ−１Ｓ−１である。
[0011] １つの実施形態では、バーティカルＭＯＳＦＥＴのゲート・スタックは、基板上の、アルカリ土類金属を含む中間膜と、中間膜の基板側の反対の側の面上にある１以上の追加のゲート・スタック層とを含む。更に、１つの実施形態では、１以上の追加のゲート・スタック層は、中間膜の基板側とは反対の側の面上にあるゲート酸化物層と、ゲート酸化物層の中間膜側とは反対の側の面上にあるゲート・コンタクトとを含む。別の実施形態では、バーティカルＭＯＳＦＥＴのゲート・スタックは、アルカリ土類金属を含むゲート酸化物層を含む。更に別の実施形態では、バーティカルＭＯＳＦＥＴのゲート・スタックは、アルカリ土類金属−酸化物−アルカリ土類金属構造を含み、この構造は、第１アルカリ土類金属リッチ層と、第１アルカリ土類金属リッチ層の１つの面上の酸化物層と、酸化物層の第１アルカリ土類金属リッチ層側とは反対の側の面上の第２アルカリ土類金属リッチ層とを含む。
[0012] また、チャンネル移動度を増加させた絶縁ゲート・バイポーラ・トランジスタ（ＩＧＢＴ）が開示される。ＩＧＢＴは、基板と、基板に形成されるエミッタ領域と、基板のチャンネル領域上に形成されるゲート・スタックと、基板のゲート・スタック側とは反対の側の面上にあるコレクタとを含む。ゲート・スタックはアルカリ土類金属を含む。アルカリ土類金属は、例えば、ＢａやＳｒとすることができる。アルカリ土類金属により、ＩＧＢＴのチャンネル移動度の実質的な改善がもたらされる。１つの実施形態では、基板はＳｉＣ基板であり、ＩＧＢＴのチャンネル移動度は、アルカリ土類金属を用いない同じＩＧＢＴのチャンネル移動度の少なくとも２．５倍の大さとなる。別の実施形態では、基板はＳｉＣ基板であり、ＩＧＢＴのチャンネル移動度は、３ボルトより大きい制御電圧に対して、少なくとも５０ｃｍ２Ｖ−１Ｓ−１である。更に別の実施形態では、基板はＳｉＣ基板であり、ＩＧＢＴのチャンネル移動度は、３ボルトないし１５ボルトの範囲の制御電圧に対して、少なくとも５０ｃｍ２Ｖ−１Ｓ−１である。
[0013] １つの実施形態では、ＩＧＢＴのゲート・スタックは、基板上の、アルカリ土類金属を含む中間膜と、中間膜の基板側の反対の側の面上にある１以上の追加のゲート・スタック層とを含む。更に、１つの実施形態では、１以上の追加のゲート・スタック層は、中間膜の基板側とは反対の側の面上にあるゲート酸化物層と、ゲート酸化物層の中間膜側とは反対の側の面上にあるゲート・コンタクトとを含む。別の実施形態では、ＩＧＢＴのゲート・スタックは、アルカリ土類金属を含むゲート酸化物層を含む。更に別の実施形態では、ＩＧＢＴのゲート・スタックは、アルカリ土類金属−酸化物−アルカリ土類金属構造を含み、この構造は、第１アルカリ土類金属リッチ層と、第１アルカリ土類金属リッチ層の１つの面上の酸化物層と、酸化物層の第１アルカリ土類金属リッチ層側とは反対の側の面上の第２アルカリ土類金属リッチ層とを含む。
[0014] また、チャンネル移動度を増加させたＵ形状電界効果トランジスタ（ＦＥＴ）が開示される。トレンチＦＥＴは、第１導電型の第１半導体層と、第１半導体層の第１面上にある第１導電型のドリフト領域と、ドリフト領域の第１半導体層側と反対の側の面上にある第２導電型のウェルと、ウェルのドリフト領域側の反対の側の上または中にある第１導電型のソース領域と、ソース領域の面から、ウェルを通過して、ドリフト領域の第１半導体層側と反対の側の面へと延びるトレンチと、トレンチにおけるゲート・スタックとを含む。ゲート・スタックはアルカリ土類金属を含む。アルカリ土類金属は、例えば、ＢａやＳｒとすることができる。アルカリ土類金属により、トレンチＦＥＴのチャンネル移動度の実質的な改善がもたらされる。１つの実施形態では、基板はＳｉＣ基板であり、トレンチＦＥＴのチャンネル移動度は、アルカリ土類金属を用いない同じトレンチＦＥＴのチャンネル移動度の少なくとも２．５倍の大さとなる。別の実施形態では、基板はＳｉＣ基板であり、トレンチＦＥＴのチャンネル移動度は、３ボルトより大きい制御電圧に対して、少なくとも５０ｃｍ２Ｖ−１Ｓ−１である。更に別の実施形態では、基板はＳｉＣ基板であり、トレンチＦＥＴのチャンネル移動度は、３ボルトないし１５ボルトの範囲の制
御電圧に対して、少なくとも５０ｃｍ２Ｖ−１Ｓ−１である。
[0015] １つの実施形態では、トレンチＦＥＴのゲート・スタックは、ドリフト領域の第１半導体層側と反対の側の面上の、アルカリ土類金属を含む中間膜と、中間膜のドリフト領域側の反対の側の面上にある１以上の追加のゲート・スタック層とを含む。更に、１つの実施形態では、１以上の追加のゲート・スタック層は、中間膜のドリフト領域側とは反対の側の面上にあるゲート酸化物層と、ゲート酸化物層の中間膜側とは反対の側の面上にあるゲート・コンタクトとを含む。別の実施形態では、トレンチＦＥＴのゲート・スタックは、アルカリ土類金属を含むゲート酸化物層を含む。更に別の実施形態では、トレンチＦＥＴのゲート・スタックは、アルカリ土類金属−酸化物−アルカリ土類金属構造を含み、この構造は、第１アルカリ土類金属リッチ層と、第１アルカリ土類金属リッチ層の１つの面上の酸化物層と、酸化物層の第１アルカリ土類金属リッチ層側とは反対の側の面上の第２アルカリ土類金属リッチ層とを含む。
[0016] また、アルカリ土類金属を含み、パッシベーション構造を有する半導体デバイスが開示される。１つの実施形態では、パッシベーション構造は、基板の１つの面上の、アルカリ土類金属を含む中間膜と、中間膜の基板側の反対の側の面上にある誘電体層とを含む。別の実施形態では、パッシベーション構造は、アルカリ土類金属を含む誘電体層を含み、誘電体層は、基板の面上にある。更に別の実施形態では、パッシベーション構造はアルカリ土類金属−酸化物−アルカリ土類金属構造を含み、この構造は、基板の１つの面上の第１アルカリ土類金属リッチ層と、第１アルカリ土類金属リッチ層の基板側とは反対の側の面上の酸化物層と、酸化物層の第１アルカリ土類金属リッチ層側とは反対の側の面上の第２アルカリ土類金属リッチ層とを含む。
[0017] 当業者であれば、以下の好適な実施形態の詳細な説明を添付の図面と関連させて読んだ後に、ここで開示する範囲を理解でき、ここで開示されるものの更なる構成を認識できる。
[0018] ここでの詳述に含まれてその一部を形成する添付の図面は、ここで開示される幾つかの構成を示すものであり、以下の説明と共に、ここで開示する原理を説明するために用いる。
図１は、本開示の１つの実施形態に従った、アルカリ土類金属を含む中間膜を含むゲート・スタックを有するラテラル金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）を示す。 図２Ａないし図２Ｅは、本開示の１つの実施形態に従った、図１のＭＯＳＦＥＴを製造するための例示時なプロセスを図で示す。 図２Ａないし図２Ｅは、本開示の１つの実施形態に従った、図１のＭＯＳＦＥＴを製造するための例示時なプロセスを図で示す。 図２Ａないし図２Ｅは、本開示の１つの実施形態に従った、図１のＭＯＳＦＥＴを製造するための例示時なプロセスを図で示す。 図２Ａないし図２Ｅは、本開示の１つの実施形態に従った、図１のＭＯＳＦＥＴを製造するための例示時なプロセスを図で示す。 図２Ａないし図２Ｅは、本開示の１つの実施形態に従った、図１のＭＯＳＦＥＴを製造するための例示時なプロセスを図で示す。 図３は、従来のＭＯＳＦＥＴのチャンネル移動度と比較した図１のＭＯＳＦＥＴのチャンネル移動度の改善を図で示す。 図４は、図１のＭＯＳＦＥＴの１つの例示的な実施形態に関してのエレメンタル・デプス・プロファイルを図で示す。 図５は、本開示の１つの実施形態に従った、アルカリ土類金属を含む中間膜を含むゲート・スタックを有するダブル・インプランテッドＭＯＳＦＥＴ（ＤＭＯＳＦＥＴ）を示す。 図６は、本開示の１つの実施形態に従った、アルカリ土類金属を含む中間膜を含むゲート・スタックを有する絶縁ゲート・バイポーラ・トランジスタ（ＩＧＢＴ）を示す。 図７は、本開示の１つの実施形態に従った、アルカリ土類金属を含む中間膜を含むゲート・スタックを有するトレンチまたはＵ形状のＭＯＳＦＥＴを示す。 図８は、本開示の１つの実施形態に従った、誘電体層とアルカリ土類金属を含む中間膜とを含む、半導体デバイスのためのパッシベーション構造を示す。 図９は、本開示の１つの実施形態に従った、アルカリ土類金属を含むゲート酸化膜を含むゲート・スタックを有するラテラルＭＯＳＦＥＴを示す。 図１０は、本開示の１つの実施形態に従った、アルカリ土類金属を含むゲート酸化膜を含むゲート・スタックを有するＤＭＯＳＦＥＴを示す。 図１１は、本開示の１つの実施形態に従った、アルカリ土類金属を含むゲート酸化膜を含むゲート・スタックを有するＩＧＢＴを示す。 図１２は、本開示の１つの実施形態に従った、アルカリ土類金属を含むゲート酸化膜を含むゲート・スタックを有するトレンチまたはＵ形状のＭＯＳＦＥＴを示す。 図１３は、本開示の１つの実施形態に従った、アルカリ土類金属を含む誘電体層を含む、半導体デバイスのためのパッシベーション構造を示す。 図１４は、本開示の１つの実施形態に従った、アルカリ土類金属−酸化物−アルカリ土類金属構造を含むゲート・スタックを有するラテラルＭＯＳＦＥＴを示す。 図１５は、本開示の１つの実施形態に従った、アルカリ土類金属−酸化物−アルカリ土類金属構造を含むゲート・スタックを有するＤＭＯＳＦＥＴを示す。 図１６は、本開示の１つの実施形態に従った、アルカリ土類金属−酸化物−アルカリ土類金属構造を含むゲート・スタックを有するＩＧＢＴを示す。 図１７は、本開示の１つの実施形態に従った、アルカリ土類金属−酸化物−アルカリ土類金属構造を有するトレンチまたはＵ形状のＭＯＳＦＥＴを示す。 図１８は、本開示の１つの実施形態に従った、アルカリ土類金属−酸化物−アルカリ土類金属構造を含む、半導体デバイスのためのパッシベーション構造を示す。
詳細な説明
[0037] 以下で説明する実施形態は、当業者が実施形態を実施できるようにするために必要な情報であり、実施形態を実施する際の最適の態様を例示する。当業者であれば、添付の図面を参照して以下の説明を読むことにより、ここで開示するものの概念を理解し、それらの概念の、ここでは特定的に説明しない応用についても認識するであろう。それらの概念および応用は、ここでの開示および特許請求の範囲の範囲内にあることを理解すべきである。
[0038] ここでは、様々なエレメントを説明する際に、第１、第２などのような用語を用いるが、それらのエレメントをこれらの用語により限定すべきではないことは、理解されるであろう。これらの用語は、単に、或るエレメントを別のエレメントと区別するために用いられている。例えば、ここでの開示の範囲を超えることなく、第１のエレメントを第２のエレメントと名付けることができ、同様に、第２のエレメントを第１のエレメントと名付けることができる。ここで用いる「および／または」という用語は、１以上の関連して列挙された項目の何れかのものおよび全ての組み合わせを含ませるものである。
[0039] 層、領域、基板などのエレメントに関して、「上」、「別のエレメントの『上
』へ延び」などと記載されている場合、「直上」、「別のエレメントの『直上』へ延び」などを意味する場合もあれば、直接ではなくエレメント間に介在するエレメントが存在する場合もある。それに対して、エレメントに関して、「直上」、「別のエレメントの『直上』へ延び」などと記載されている場合、介在するエレメントは存在しない。また、エレメントに関して、別のエレメントへ「接続される」や「結合される」と記載されている場合、直接に接続または結合される場合もあれば、エレメント間に介在するエレメントが存在する場合もある。それに対して、エレメントに関して、別のエレメントへ「直接に接続される」や「直接に結合される」と記載されている場合、介在するエレメントは存在しない。
[0040] ここでは、「下」、「上」、「上側」、「下側」、「水平」、「垂直」などのような相対語は、図に示す１つのエレメントや層や領域と、別のエレメントや層や領域との関係を説明するために用いる。これらの用語や上記で説明したことは、図に示しているデバイスの方向に加えて、デバイスの別の方向に関しても適用されることを意図していることが、理解されるであろう。
[0041] ここで用いられる用語は、特定の実施形態の説明のみを目的としたものであり、ここでの開示を限定することを意図していない。ここで用いられる単数を表す形「１つ（a）」、「１つ（an）」、および「この（the）」は、単数であることを文脈が明らかに示さないかぎり、複数を含むことを意図している。更に、「備え」、「備える」、「含み」、および／または「含む」という用語は、ここで用いた場合には、説明した構成、数、ステップ、動作、エレメント、および／またはコンポーネントの存在を特定するが、１以上の他の構成、数、ステップ、動作、エレメント、コンポーネント、および／またはそれらのグループの存在および追加を除外するものではない。
[0042] 定義しない限り、全ての用語（技術用語および科学用語を含む）は、この開示の分野の当業者が一般に理解している意味と同じ意味を有する。更に、ここで用いる用語は、この明細書の内容および関連する分野における意味と矛盾しない意味を有すると解釈されるべきであることが理解でき、また、理想化した意味や過剰に形式的な意味に解釈することを明確に規定していないかぎり、そのように解釈されないことが理解できるであろう。
[0043] 図１は、本開示の１つの実施形態に従った、炭化けい素（ＳｉＣ）ラテラル金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）１０（以下「ＭＯＳＦＥＴ１０」）を示す。示されているように、ＭＯＳＦＥＴ１０は、Ｐ型ＳｉＣ基板１２と、ＭＯＳＦＥＴ１０のソース領域を形成する第１ｎ＋ウェル１４と、ＭＯＳＦＥＴ１０のドレイン領域を形成する第２ｎ＋ウェル１６と、ゲート・スタック１８とを含み、それらは示されたように配されている。Ｐ型ＳｉＣ基板１２は、４Ｈ、６Ｈ、３Ｃ、または１５Ｒのポリタイプとすることができる。ここで用いられる「基板」は、バルク基板、一連のエピタキシャル層（即ち、エピ層）、またはそれらの組み合わせ（即ち、バルク基板上に成長させた一連の１以上のエピ層）であり得ることに留意されたい。ゲート・スタック１８は、基板１２の面上のソース領域とドレイン領域との間に形成され、ゲート・スタック１８は、ＭＯＳＦＥＴ１０のチャンネル領域２０の上にデポジットされる。ゲート・スタック１８は、基板１２のチャンネル領域２０の面上に中間膜２２を含む。更に、ゲート・スタック１８は、中間膜２２の基板側の反対の側の面上においてゲート酸化膜２４と、ゲート酸化膜２４の中間膜２２側の反対の側の面上においてゲート・コンタクト２６とを含むことができる。
[0044] 中間膜２２はアルカリ土類金属を含む。アルカリ土類金属は、好適にはバリウム（Ｂａ）またはストロンチウム（Ｓｒ）である。しかし、他のアルカリ土類金属を用い
ることもできる。中間膜２２は、例えば、
・ １つのアルカリ土類金属の層（例えば、Ｂａの層またはＳｒの層）、
・ 同じまたは異なるアルカリ土類金属の複数の層（例えば、Ｂａの複数の層や、Ｂａの層にＳｒの層が続くもの）、
・ 同じまたは異なるアルカリ土類金属の１以上の層と、アルカリ土類金属の１以上の層の上または直上の同じまたは異なる酸化物の１以上の層、
・ アルカリ土類金属を含む１以上の酸化物層（例えば、酸化バリウム（ＢａＯ）やＢａＸＳｉＹＯＺ）、
・ １以上の第１アルカリ土類金属層と、１以上の第１アルカリ土類金属層の上または直上の１以上の酸化物層と、１以上の第１酸化物層における１以上の第１アルカリ土類金属層側と反対の側の上または直上の１以上の第２アルカリ土類金属層とを含むアルカリ土類金属−酸化物−アルカリ土類金属構造、または
・アルカリ土類金属を含む１以上の酸窒化物層（例えば、ＢａＯＸＮＹ）
とすることができる。１つの例示的な実施形態では、中間膜２２はＢａＸＳｉＹＯＺである。１つの実施形態では、中間膜２２は、２オングストロームないし１５オングストロームの範囲の厚さを有する。
[0045] アルカリ土類金属、例えば、アルカリ土類金属を含む中間膜２２、を含むゲート・スタック１８により、ＭＯＳＦＥＴ１０のチャンネル移動度は、ＭＯＳＦＥＴ１０のスレッショルド電圧を大きく低下させることなく、従来のＳｉＣ ＭＯＳＦＥＴ（例えば、中間膜２２の無い同様のＳｉＣ ＭＯＳＦＥＴ）のチャンネル移動度よりも実質的に大きくなる。１つの実施形態では、ＭＯＳＦＥＴ１０のチャンネル移動度は、アルカリ土類金属を含む中間膜２２を用いない同じＭＯＳＦＥＴのチャンネル移動度の少なくとも２．５倍の大さとなる。別の実施形態では、ＭＯＳＦＥＴ１０のチャンネル移動度は、３ボルトより大きい制御電圧に対して、少なくとも５０ｃｍ２Ｖ−１Ｓ−１である。別の実施形態では、ＭＯＳＦＥＴ１０のチャンネル移動度は、２．５ボルトより大きい制御電圧に対して、少なくとも４０ｃｍ２Ｖ−１Ｓ−１である。別の実施形態では、ＭＯＳＦＥＴ１０のチャンネル移動度は、４ボルトより大きい制御電圧に対して、少なくとも６０ｃｍ２Ｖ−１Ｓ−１である。別の実施形態では、ＭＯＳＦＥＴ１０のチャンネル移動度は、２．５ボルトより大きい制御電圧に対して、４０〜７５ｃｍ２Ｖ−１Ｓ−１の範囲である。別の実施形態では、ＭＯＳＦＥＴ１０のチャンネル移動度は、３ボルトより大きい制御電圧に対して、５０〜７５ｃｍ２Ｖ−１Ｓ−１の範囲である。更に別の実施形態では、ＭＯＳＦＥＴ１０のチャンネル移動度は、３ボルトないし１５ボルトの範囲の制御電圧に対して、少なくとも５０ｃｍ２Ｖ−１Ｓ−１である。同様に、別の実施形態では、ＭＯＳＦＥＴのチャンネル移動度は、２．５ボルトないし１５ボルトの範囲の制御電圧に対して、少なくとも４０ｃｍ２Ｖ−１Ｓ−１であり、４ボルトないし１５ボルトの範囲の制御電圧に対して、少なくとも６０ｃｍ２Ｖ−１Ｓ−１であり、２．５ボルトないし１５ボルトの範囲の制御電圧に対して、４０〜７５ｃｍ２Ｖ−１Ｓ−１の範囲であり、３ボルトないし１５ボルトの範囲の制御電圧に対して、５０〜７５ｃｍ２Ｖ−１Ｓ−１の範囲である。
[0046] ゲート酸化膜２４は、好適には、二酸化けい素（ＳｉＯ２）であるが、それに限定はされない。例えば、ゲート酸化膜２４は、代替的に、酸化アルミニウム（Ａｌ２Ｏ３）、酸化ハフニウム（ＨｆＯ２）、または類似の誘電材料で形成することができる。ゲート酸化膜２４の厚さは、特定の実施に応じて異なる。一例として、ゲート酸化膜２４の厚さは、３００オングストロームないし１０００オングストロームの範囲内である。ゲート・コンタクト２６は、好適にはポリシリコンであるが、これに限定はされない。ゲート・コンタクト２６は、代替的に、例えば、アルミニウム（Ａｌ）、プラチナ（Ｐｔ）、モリブデン（Ｍｏ）またはそれらと同様のものなどのような材料で、形成することができる。
[0047] 最後に、ＭＯＳＦＥＴ１０は、第１ｎ＋ウェル１４の上に形成される金属ソース・コンタクト２８を含み、これによりＭＯＳＦＥＴ１０のソース・コンタクトを提供する。同様に、第２ｎ＋ウェル１６の上に金属ドレイン・コンタクト３０が形成され、ＭＯＳＦＥＴ１０のドレイン・コンタクトを提供する。金属のソース・コンタクト２８およびドレイン・コンタクト３０は、例えば、ニッケル（Ｎｉ）、ケイ化ニッケル（ＮｉＳｉ）、二ケイ化タンタル（ＴａＳｉ２）、またはそれらと同様のものにより形成することができる。動作において、正のゲート電圧がゲート・コンタクト２６へ印加されると、ｎ型反転チャンネルが、ＭＯＳＦＥＴ１０のソース領域とドレイン領域とを形成するｎ＋ウェル１４とｎ＋ウェル１６との間に生成される。ゲート電圧がＭＯＳＦＥＴ１０のターンオン電圧、またはスレッショルド電圧よりも大きい場合、電流が、ＭＯＳＦＥＴ１０のソース領域からドレイン領域へ流れる。
[0048] 図２Ａないし図２Ｅは、本開示の１つの実施形態に従った、図１のＭＯＳＦＥＴ１０を製造するための例示的なプロセスを図で示す。図２Ａに示されるように、プロセスは、Ｐ型ＳｉＣ基板１２から開始される。重ねて述べるが、ここで用いられる「基板」は、バルク基板、一連のエピタキシャル層（即ち、エピ層）、またはそれらの組み合わせ（即ち、バルク基板上に形成された１以上のエピ層）であり得る。次に、図２Ｂに示すように、基板１２にｎ＋ウェル１４および１６が形成される。ｎ＋ウェル１４および１６は、イオン注入などのような従来の技術を用いて形成することができる。
[0049] 次に、図２Ｃに示すように、中間膜２２が、基板１２の表面の上、この特定の実施形態では表面の直上に形成される。１つの特定の実施形態では、中間膜２２として、ＢａまたはＢａＯの層が、基板１２の上、好適には基板１２の直上に、デポジットされる。重ねて述べるが、中間膜２２は他のアルカリ土類金属、例えばＳｒなどを含み得ることに留意されたい。ＢａまたはＢａＯは、任意の適切な技術、例えば、分子線エピタキシー（ＭＢＥ）、熱蒸着（thermal evaporation）、電子ビーム蒸着、スパッタリング、化学
蒸着（ＣＶＤ）、原子層堆積、スピン・コーティング、浸漬コーティング、インクジェット・プリンティング、またはそれらと同様のものなどを用いて、デポジットすることができる。中間膜２２の厚さは、好適には、２オングストロームないし１５オングストロームの範囲内である。より好適には、中間膜２２の厚さは、２オングストロームないし１０オングストロームの範囲内である。
[0050] より特定的には、中間膜２２は、ドライ・ケミストリーまたはウェット・ケミストリーを介して形成することができる。ドライ・ケミストリーに関しては、中間膜２２は、例えば、以下のドライ・ケミストリー・プロセス
・ 分子線デポジションまたは他の真空蒸着またはデポジション・プロセスを介して、中間膜２２をデポジットする、
・ アルカリ土類金属をデポジットし、次に、デポジットしたアルカリ土類金属を酸化する（熱アニール無し）、
・ アルカリ土類金属をデポジットし、デポジットしたアルカリ土類金属を酸化し、次に、熱アニールする、
・ アルカリ土類金属を含む酸化物をデポジットし、熱アニールを行わない、
・ アルカリ土類金属を含む酸化物をデポジットし、次に、デポジットした酸化物に対して熱アニールを行う、
・ アルカリ土類金属をデポジットし、デポジットしたアルカリ土類金属を酸化し（熱アニール無し）、次に、酸化したアルカリ土類金属を、ゲート酸化膜２４と中間膜２２の一部とのうちの何れかである酸化けい素（ＳｉＯＸ）で、インサイチュ（ｉｎ ｓｉｔｕ）でキャッピングする、
・ アルカリ土類金属をデポジットし、デポジットしたアルカリ土類金属を酸化し、熱アニールし、次に、酸化したアルカリ土類金属を、ゲート酸化膜２４と中間膜２２の一部
とのうちの何れかであるＳｉＯＸで、インサイチュでキャッピングする、
・ アルカリ土類金属を含む酸化物をデポジットし、熱アニールを行わず、次に、酸化物を、ゲート酸化膜２４と中間膜２２の一部とのうちの何れかであるＳｉＯＸで、インサイチュでキャッピングする、
・ アルカリ土類金属を含む酸化物をデポジットし、デポジットした酸化物に対して熱アニールを行い、次に、酸化物を、ゲート酸化膜２４と中間膜２２の一部とのうちの何れかであるＳｉＯＸで、インサイチュでキャッピングする、
・ アルカリ土類金属を、例えば、プラズマ浸漬イオン注入（即ち、基板１２の表面へのイオンの注入を生じさせる電圧バイアスを用いるプラズマ・プロセス）などのようなプラズマ・プロセスを用いて、基板１２の表面へ注入し、次に、酸化する、
・ アルカリ土類金属を、固体拡散（solid state diffusion）を介して基板１２の表
面内へ拡散する、
・ 中間膜２２を、原子層堆積を介してデポジットする、
・ アルカリ土類金属またはアルカリ土類金属を含む酸化物を、プラズマ強化化学蒸着（ＰＥＣＶＤ）を介してデポジットする、
・ アルカリ土類金属またはアルカリ土類金属を含む酸化物を、金属有機化学蒸着（Metallo-Organic Chemical Vapor Deposition）（ＭＯＣＶＤ）を介してデポジットする、
・ アルカリ土類金属またはアルカリ土類金属を含む酸化物を、基板１２の表面へプリントする、
のうちの１つを用いて形成することができる。
[0051] ウェット・ケミストリーに関しては、中間膜２２は、例えば、以下のウェット・ケミストリー・プロセス
・ 基板１２を、アルカリ土類金属を含む液体に浸漬し、スピン・ドライする（酸化無し）、
・ 基板１２をアルカリ土類金属を含む液体に浸漬し、基板１２をスピン・ドライし、次に、結果として基板１２の表面に残ったアルカリ土類金属を酸化する、
・ アルカリ土類金属を含む液体を基板１２の表面へ向けて吹き出し（spinning）、基板１２の表面を乾燥させる（酸化無し）、
・ アルカリ土類金属を含む液体を基板１２の表面へ向けて吹き出し（spinning）、基板１２の表面を乾燥させ、次に、乾燥後に結果として基板１２の表面に残ったアルカリ土類金属を酸化する、
・ 基板１２を、アルカリ土類金属を含む液体の中へ浸漬し、次に、酸素が豊富な環境で排出を行う、
・ 基板１２の表面へ、酸化物（例えば、ＳｉＯ２）を通して、アルカリ土類金属を含む液体をバブリング（bubbling）し、次に、炉で酸化する、
・ 温度管理された環境においての、基板１２の表面への、アルカリ土類金属を含む液体の気相成長（vapor phase deposition）、
・ アルカリ土類金属を含む液体を、基板１２の表面へスプレーする、
・ 基板の適切な（即ち、ゲートの）領域上への、液体のインクジェット・プリント、のうちの１つを用いて形成することができる。アルカリ土類金属を含む液体は、例えば、水性の溶液やアルコール・ベースの溶液など溶液の形になった酢酸バリウムや硝酸バリウムや他の溶性のバリウム（またはアルカリ土類）化合物とすることができる。更に、溶液は、アルカリ土類元素と、他の誘電体、例えば、前記のアルカリ土類溶液または溶性のアルカリ土類化合物と混合されるスピンオンガラス溶液（水性ＳｉＯ２プロセス用に市販されている溶液）などを、含むことができる。溶液の有効性は、ＳｉＣサンプルに対しての溶液の表面張力により、またはｐＨにより、または溶液とサンプルとの間で適用される電気化学的特性により、制御することができる。
[0052] 図２Ｄに示すように、次に、ゲート酸化膜２４が、中間膜２２の基板１２側と
は反対の側の面の上、この実施形態では面の直上に、形成される。この実施形態では、ゲート酸化膜２４はＳｉＯ２であり、約５００オングストロームの厚さを有する。しかし、重ねて述べるが、他の誘電体材料を用いることもできる。ゲート酸化膜２４は、任意の適切な技術、例えば、ＰＥＣＶＤ、スパッター・デポジション、電子ビーム・デポジションなどを用いて形成することができる。次に、中間膜２２およびゲート酸化膜２４は、酸素内でのアニールにより密度を高められる。１つの例示的な実施形態では、アニールは、摂氏９５０度の温度で１．５時間行われる。しかし、アニール・プロセスで用いる温度、時間、および環境は、特定の実施において望まれるデバイスの特性を最適化するためや、信頼性を向上させるために、異なるものとすることができる。顕著なこととして、アニールは、中間膜２２およびゲート酸化膜２４に存在する元素の化学結合を生じさせることができる。例えば、１つの特定的な実施形態では、中間膜２２は、最初にＢａまたはＢａＯの層をデポジットすることにより形成され、ゲート酸化膜２４はＳｉＯ２であり、アニールの後に、中間膜２２は、ＢａＸＳｉＹＯＺで形成されるか、または少なくともＢａＸＳｉＹＯＺを含むことになる。
[0053] 最後に、図２Ｅに示されるように、ゲート・コンタクト２６と、金属のソース・コンタクト２８およびドレイン・コンタクト３０とが形成される。一例として、ゲート・コンタクト２６は、モリブデン（Ｍｏ）で形成することができ、３５ナノメータの厚さを有する。しかし、他のゲート用の材料や厚さを用いることもできる。金属のソース・コンタクト２８およびドレイン・コンタクト３０は、オーミック・コンタクト（ohmic contact）であり、既知のオーミック・コンタクト形成技術を用いて形成される。より特定的
には、一例として、ゲート・コンタクト材料は、ゲート酸化膜２４の中間膜２２側とは反対の側の面の上、この実施形態では直上に、形成される。次に、ゲート材料、ゲート酸化膜２４、および中間膜２２はエッチングされ、ｎ＋ウェル１４とｎ＋ウェル１６との間にゲート・スタック１８が形成される。次に、ソース・コンタクト２８およびドレイン・コンタクト３０が、それぞれ、ｎ＋ウェル１４およびｎ＋ウェル１６の上に形成される。
[0054] 図３は、ＭＯＳＦＥＴ１０の例示的な実施形態のチャンネル移動度と、従来のＳｉＣ ＭＯＳＦＥＴのチャンネル移動度との比較を図で示す。示されているように、ＭＯＳＦＥＴのチャンネル移動度は、従来のＳｉＣ ＭＯＳＦＥＴの移動度の少なくとも約２．５倍である。更に、ＭＯＳＦＥＴのチャンネル移動度は、３ボルトより大きい制御電圧に対して、少なくとも５０ｃｍ２Ｖ−１Ｓ−１である。また、ＭＯＳＦＥＴ１０のチャンネル移動度は、２．５ボルトより大きい制御電圧に対して、少なくとも４０ｃｍ２Ｖ−１Ｓ−１であり、４ボルトより大きい制御電圧に対して、少なくとも６０ｃｍ２Ｖ−１Ｓ−１であり、２．５ボルトより大きい制御電圧に対して、４０〜７５ｃｍ２Ｖ−１Ｓ−１の範囲であり、３ボルトより大きい制御電圧に対して、５０〜７５ｃｍ２Ｖ−１Ｓ−１の範囲である。更に、ＭＯＳＦＥＴ１０のチャンネル移動度は、３ボルトないし１５ボルトの範囲の制御電圧に対して、少なくとも５０ｃｍ２Ｖ−１Ｓ−１である。同様に、ＭＯＳＦＥＴ１０のチャンネル移動度は、２．５ボルトないし１５ボルトの範囲の制御電圧に対して、少なくとも４０ｃｍ２Ｖ−１Ｓ−１であり、４ボルトないし１５ボルトの範囲の制御電圧に対して、少なくとも６０ｃｍ２Ｖ−１Ｓ−１であり、２．５ボルトないし１５ボルトの範囲の制御電圧に対して、４０〜７５ｃｍ２Ｖ−１Ｓ−１の範囲であり、３ボルトないし１５ボルトの範囲の制御電圧に対して、５０〜７５ｃｍ２Ｖ−１Ｓ−１の範囲である。
[0055] 図４は、図１のＭＯＳＦＥＴ１０の１つの例示的な実施形態に関してのエレメンタル・デプス・プロファイル（elemental depth profile）を図で示す。エレメンタル
・デプス・プロファイルは、より詳細には、ＭＯＳＦＥＴ１０のゲート・スタック１８の１つの実施形態における様々な元素の二次イオン質量分析（ＳＩＭＳ）プロファイルである。この実施形態では、中間膜２２は、Ｂａを含み、厚さは約６オングストロームであり
、ゲート酸化膜２４はＳｉＯ２であり、厚さは約５００オングストロームである。垂直の線は、基板１２と中間膜２２との界面と、中間膜２２とゲート酸化膜２４との界面とを概略的に示す。
[0056] ここまでの説明は、ラテラルＭＯＳＦＥＴであるＭＯＳＦＥＴ１０を中心にして行っているが、本開示は、それに限定はされない。ここで開示される概念は、他のタイプのＭＯＳデバイス（例えば、バーティカルＭＯＳＦＥＴや、例えばダブル・インプランテッドＭＯＳＦＥＴ（ＤＭＯＳＦＥＴ）やＵ形状またはトレンチ型のＭＯＳＦＥＴ（ＵＭＯＳＦＥＴ）などのようなパワーＭＯＳＦＥＴ）や、他の同様のデバイス）や、他のタイプの同様のデバイス、例えば、絶縁ゲート・バイポーラ・トランジスタ（ＩＧＢＴ）などにも、同等に適用できる。
[0057] 図５は、本開示の１つの実施形態に従ったＳｉＣ ＤＭＯＳＦＥＴ３２（以下「ＤＭＯＳＦＥＴ３２」）を示す。ＤＭＯＳＦＥＴ３２は例示的なバーティカルＭＯＳＦＥＴであることに留意されたい。示されているように、ＤＭＯＳＦＥＴ３２は、好適には４Ｈ−ＳｉＣであるＳｉＣ基板３４を含む。この実施形態では、ＳｉＣ基板３４は、低濃度にドープされた（lightly doped）ｎ型ドリフト層３６と、高濃度にドープされた（heavily doped）ｎ型層３８とを含む。ｎ型層３８は、ＤＭＯＳＦＥＴ３２のドレイン領域を形成する。また、ＤＭＯＳＦＥＴ３２は、ｐ型ウェル４２内に形成されたｎ＋ソース領域４０と、示されたように配されるゲート・スタック４４とを含む。ゲート・スタック４４は、示されているように、ＤＭＯＳＦＥＴ３２のチャンネル領域４６の上に形成される。ゲート・スタック４４は、図１のゲート・スタック１８と同じである。特定的には、ゲート・スタック４４は、基板３４の面のチャンネル領域４６の上または直上にある中間膜４８と、中間膜４８の基板３４側とは反対の側の面の上または直上にあるゲート酸化膜５０と、ゲート酸化膜５０の中間膜４８側とは反対の側の面の上または直上にあるゲート・コンタクト５２とを含む。
[0058] 中間膜４８はアルカリ土類金属を含む。アルカリ土類金属材料は、好適にはＢａまたはＳｒである。しかし、他のアルカリ土類金属材料を用いることもできる。中間膜４８は、例えば、
・ １つのアルカリ土類金属の層（例えば、ＢａまたはＳｒの層）、
・ 同じまたは異なるアルカリ土類金属の複数の層（例えば、Ｂａの複数の層や、Ｂａの層にＳｒの層が続くもの）、
・ 同じまたは異なるアルカリ土類金属の１以上の層と、アルカリ土類金属の１以上の層の上または直上の同じまたは異なる酸化物の１以上の層、
・ アルカリ土類金属を含む１以上の酸化物層（例えば、ＢａＯやＢａＸＳｉＹＯＺ）、
・ １以上の第１アルカリ土類金属層と、１以上の第１アルカリ土類金属層の上または直上の１以上の酸化物層と、１以上の第１酸化物層における１以上の第１アルカリ土類金属層側と反対の側の上または直上の１以上の第２アルカリ土類金属層とを含むアルカリ土類金属−酸化物−アルカリ土類金属構造、または
・アルカリ土類金属を含む１以上の酸窒化物層（例えば、ＢａＯＸＮＹ）
とすることができる。１つの例示的な実施形態では、中間膜４８はＢａＸＳｉＹＯＺである。１つの実施形態では、中間膜４８は、２オングストロームないし１５オングストロームの範囲の厚さを有する。顕著なこととして、中間膜４８は、例えば、中間膜２２と関連して上述したドライまたはウェットのケミストリー・プロセスの任意のものを用いて、形成することができる。
[0059] アルカリ土類金属、例えば、アルカリ土類金属を含む中間膜４８、を含むゲート・スタック４４により、ＤＭＯＳＦＥＴ３２のチャンネル移動度は、ＤＭＯＳＦＥＴ３
２のスレッショルド電圧を大きく低下させることなく、従来のＳｉＣ ＤＭＯＳＦＥＴ（例えば、中間膜４８の無い同様のＳｉＣ ＤＭＯＳＦＥＴ）のチャンネル移動度よりも実質的に大きくなる。１つの実施形態では、ＤＭＯＳＦＥＴ３２のチャンネル移動度は、アルカリ土類金属を含む中間膜４８を用いない同じＤＭＯＳＦＥＴのチャンネル移動度の少なくとも２．５倍の大さとなる。別の実施形態では、ＤＭＯＳＦＥＴ３２のチャンネル移動度は、３ボルトより大きい制御電圧に対して、少なくとも５０ｃｍ２Ｖ−１Ｓ−１である。別の実施形態では、ＤＭＯＳＦＥＴ３２のチャンネル移動度は、２．５ボルトより大きい制御電圧に対して、少なくとも４０ｃｍ２Ｖ−１Ｓ−１である。別の実施形態では、ＤＭＯＳＦＥＴ３２のチャンネル移動度は、４ボルトより大きい制御電圧に対して、少なくとも６０ｃｍ２Ｖ−１Ｓ−１である。別の実施形態では、ＤＭＯＳＦＥＴ３２のチャンネル移動度は、２．５ボルトより大きい制御電圧に対して、４０〜７５ｃｍ２Ｖ−１Ｓ−１の範囲である。別の実施形態では、ＤＭＯＳＦＥＴ３２のチャンネル移動度は、３ボルトより大きい制御電圧に対して、５０〜７５ｃｍ２Ｖ−１Ｓ−１の範囲である。更に別の実施形態では、ＤＭＯＳＦＥＴ３２のチャンネル移動度は、３ボルトないし１５ボルトの範囲の制御電圧に対して、少なくとも５０ｃｍ２Ｖ−１Ｓ−１である。同様に、別の実施形態では、ＤＭＯＳＦＥＴ３２のチャンネル移動度は、２．５ボルトないし１５ボルトの範囲の制御電圧に対して、少なくとも４０ｃｍ２Ｖ−１Ｓ−１であり、４ボルトないし１５ボルトの範囲の制御電圧に対して、少なくとも６０ｃｍ２Ｖ−１Ｓ−１であり、２．５ボルトないし１５ボルトの範囲の制御電圧に対して、４０〜７５ｃｍ２Ｖ−１Ｓ−１の範囲であり、３ボルトないし１５ボルトの範囲の制御電圧に対して、５０〜７５ｃｍ２Ｖ−１Ｓ−１の範囲である。
[0060] ゲート酸化膜５０は、好適にはＳｉＯ２であるが、それに限定はされない。例えば、ゲート酸化膜５０は、代替的に、Ａｌ２Ｏ３、ＨｆＯ、または類似の誘電材料で形成することができる。ゲート酸化膜５０の厚さは、特定の実施に応じて異なる。一例として、ゲート酸化膜５０の厚さは、３００オングストロームないし１０００オングストロームの範囲内である。ゲート・コンタクト５２は、好適にはポリシリコンであるが、これに限定はされない。ゲート・コンタクト５２は、代替的に、例えばＡｌなどのような材料で形成することができる。最後に、ＤＭＯＳＦＥＴ３２は、示されているようにソース領域の上に形成される金属ソース・コンタクト５４を含む。同様に、ドレイン領域のドリフト層３６側とは反対の側の面の上に金属ドレイン・コンタクト５６が形成され、ＤＭＯＳＦＥＴ３２のドレイン・コンタクトを提供する。
[0061] 図６は、本開示の別の実施形態に従ったＩＧＢＴ５８を示す。示されているように、ＩＧＢＴ５８は、好適には４Ｈ−ＳｉＣであるＳｉＣ基板６０を含む。この実施形態では、ＳｉＣ基板６０は、低濃度にドープされたｎ型ドリフト層６２と、高濃度にドープされたＰ型インジェクタ層６４とを含む。ここでは、インジェクタ層６４はまた、ＩＧＢＴ５８のコレクタ領域と呼ばれ得る。また、ＩＧＢＴ５８は、ｐ型ウェル６８内に形成されたｎ＋ソース領域６６と、示されたように配されるゲート・スタック７０とを含む。ゲート・スタック７０は、示されているように、ＩＧＢＴ５８のチャンネル領域７２の上に形成される。ゲート・スタック７０は、図１のゲート・スタック１８と同じである。特定的には、ゲート・スタック７０は、基板６０の面のチャンネル領域７２の上または直上にある中間膜７４と、中間膜７４の基板６０側とは反対の側の面の上または直上にあるゲート酸化膜７６と、ゲート酸化膜７６の中間膜７４側とは反対の側の面の上または直上にあるゲート・コンタクト７８とを含む。
[0062] 中間膜７４はアルカリ土類金属を含む。アルカリ土類金属材料は、好適にはＢａまたはＳｒである。しかし、他のアルカリ土類金属材料を用いることもできる。中間膜７４は、例えば、
・ １つのアルカリ土類金属の層（例えば、ＢａまたはＳｒの層）、
・ 同じまたは異なるアルカリ土類金属の複数の層（例えば、Ｂａの複数の層や、Ｂａの層にＳｒの層が続くもの）、
・ 同じまたは異なるアルカリ土類金属の１以上の層と、アルカリ土類金属の１以上の層の上または直上の同じまたは異なる酸化物の１以上の層、
・ アルカリ土類金属を含む１以上の酸化物層（例えば、ＢａＯやＢａＸＳｉＹＯＺ）、
・ １以上の第１アルカリ土類金属層と、１以上の第１アルカリ土類金属層の上または直上の１以上の酸化物層と、１以上の第１酸化物層における１以上の第１アルカリ土類金属層側とは反対の側の上または直上の１以上の第２アルカリ土類金属層とを含むアルカリ土類金属−酸化物−アルカリ土類金属構造、または
・アルカリ土類金属を含む１以上の酸窒化物層（例えば、ＢａＯＸＮＹ）
とすることができる。１つの例示的な実施形態では、中間膜７４はＢａＸＳｉＹＯＺである。１つの実施形態では、中間膜７４は、２オングストロームないし１５オングストロームの範囲の厚さを有する。顕著なこととして、中間膜７４は、例えば、中間膜２２と関連して上述したドライまたはウェットのケミストリー・プロセスの任意のものを用いて、形成することができる。
[0063] アルカリ土類金属、例えば、アルカリ土類金属を含む中間膜７４、を含むゲート・スタック７０により、ＩＧＢＴ５８のチャンネル移動度は、ＩＧＢＴ５８のスレッショルド電圧を大きく低下させることなく、従来のＳｉＣ ＩＧＢＴ（例えば、中間膜７４の無い同様のＳｉＣ ＩＧＢＴ）のチャンネル移動度よりも実質的に大きくなる。１つの実施形態では、ＩＧＢＴ５８のチャンネル移動度は、アルカリ土類金属を含む中間膜７４を用いない同じＩＧＢＴのチャンネル移動度の少なくとも２．５倍の大さとなる。別の実施形態では、ＩＧＢＴ５８のチャンネル移動度は、３ボルトより大きい制御電圧に対して、少なくとも５０ｃｍ２Ｖ−１Ｓ−１である。別の実施形態では、ＩＧＢＴ５８のチャンネル移動度は、２．５ボルトより大きい制御電圧に対して、少なくとも４０ｃｍ２Ｖ−１Ｓ−１である。別の実施形態では、ＩＧＢＴ５８のチャンネル移動度は、４ボルトより大きい制御電圧に対して、少なくとも６０ｃｍ２Ｖ−１Ｓ−１である。別の実施形態では、ＩＧＢＴ５８のチャンネル移動度は、２．５ボルトより大きい制御電圧に対して、４０〜７５ｃｍ２Ｖ−１Ｓ−１の範囲である。別の実施形態では、ＩＧＢＴ５８のチャンネル移動度は、３ボルトより大きい制御電圧に対して、５０〜７５ｃｍ２Ｖ−１Ｓ−１の範囲である。更に別の実施形態では、ＩＧＢＴ５８のチャンネル移動度は、３ボルトないし１５ボルトの範囲の制御電圧に対して、少なくとも５０ｃｍ２Ｖ−１Ｓ−１である。同様に、別の実施形態では、ＩＧＢＴ５８のチャンネル移動度は、２．５ボルトないし１５ボルトの範囲の制御電圧に対して、少なくとも４０ｃｍ２Ｖ−１Ｓ−１であり、４ボルトないし１５ボルトの範囲の制御電圧に対して、少なくとも６０ｃｍ２Ｖ−１Ｓ−１であり、２．５ボルトないし１５ボルトの範囲の制御電圧に対して、４０〜７５ｃｍ２Ｖ−１Ｓ−１の範囲であり、３ボルトないし１５ボルトの範囲の制御電圧に対して、５０〜７５ｃｍ２Ｖ−１Ｓ−１の範囲である。
[0064] ゲート酸化膜７６は、好適にはＳｉＯ２であるが、それに限定はされない。例えば、ゲート酸化膜７６は、代替的に、Ａｌ２Ｏ３、ＨｆＯ、または類似の誘電材料で形成することができる。ゲート酸化膜７６の厚さは、特定の実施に応じて異なる。一例として、ゲート酸化膜７６の厚さは、３００オングストロームないし１０００オングストロームの範囲内である。ゲート・コンタクト７８は、好適にはポリシリコンであるが、これに限定はされない。ゲート・コンタクト７８は、代替的に、例えばＡｌなどのような材料で形成することができる。最後に、ＩＧＢＴ５８は、示されているようにｎ＋ソース領域６６の上に形成される金属エミッタ・コンタクト８０を含む。同様に、インジェクタ層６４のドリフト層６２側とは反対の側の面の上に金属コレクタ・コンタクト８２が形成され、ＩＧＢＴ５８のコレクタ・コンタクトを提供する。
[0065] 図７は、本開示の別の実施形態に従ったトレンチまたはＵ形状のＭＯＳＦＥＴ８４を示す。示されているように、ＭＯＳＦＥＴ８４は、好適には４Ｈ−ＳｉＣであるＳｉＣ基板８６を含む。この実施形態では、ＳｉＣ基板８６は、高濃度にドープされたｎ型層８８と、低濃度にドープされたｎ型ドリフト層９０と、ｐ型ウェル９４と、ｐ型ウェル９４の中または上に形成されるｎ＋ソース領域９２とを含む。ゲート・スタック９６は、ｎ＋ソース領域９２およびｐ型ウェル９４を通ってｎ型ドリフト層９０の面まで延びるトレンチ９８の中に、形成される。ゲート・スタック９６は、示されるように、ＭＯＳＦＥＴ８４のチャンネル領域１００の上または近傍に形成される。ゲート・スタック９６は、図１のゲート・スタック１８と同じである。特定的には、ゲート・スタック９６は、ｎ型ドリフト層９０の面の上または直上にあり、且つトレンチ９８の側壁の上または直上にあり、且つｎ＋ソース領域９２におけるチャンネル領域１００の上の面の一部またはチャンネル領域１００に隣接する面の一部の上または直上にある中間膜１０２と、中間膜１０２の面の上または直上にあるゲート酸化膜１０４と、ゲート酸化膜１０４の中間膜１０２側とは反対の側の面の上または直上にあるゲート・コンタクト１０６とを含む。
[0066] 中間膜１０２はアルカリ土類金属を含む。アルカリ土類金属材料は、好適にはＢａまたはＳｒである。しかし、他のアルカリ土類金属材料を用いることもできる。中間膜１０２は、例えば、
・ １つのアルカリ土類金属の層（例えば、ＢａまたはＳｒの層）、
・ 同じまたは異なるアルカリ土類金属の複数の層（例えば、Ｂａの複数の層や、Ｂａの層にＳｒの層が続くもの）、
・ 同じまたは異なるアルカリ土類金属の１以上の層と、アルカリ土類金属の１以上の層の上または直上の同じまたは異なる酸化物の１以上の層、
・ アルカリ土類金属を含む１以上の酸化物層（例えば、ＢａＯやＢａＸＳｉＹＯＺ）、
・ １以上の第１アルカリ土類金属層と、１以上の第１アルカリ土類金属層の上または直上の１以上の酸化物層と、１以上の第１酸化物層における１以上の第１アルカリ土類金属層側と反対の側の上または直上の１以上の第２アルカリ土類金属層とを含むアルカリ土類金属−酸化物−アルカリ土類金属構造、または
・アルカリ土類金属を含む１以上の酸窒化物層（例えば、ＢａＯＸＮＹ）
とすることができる。１つの例示的な実施形態では、中間膜１０２はＢａＸＳｉＹＯＺである。１つの実施形態では、中間膜１０２は、２オングストロームないし１５オングストロームの範囲の厚さを有する。顕著なこととして、中間膜１０２は、例えば、中間膜２２と関連して上述したドライまたはウェットのケミストリー・プロセスの任意のものを用いて、形成することができる。
[0067] アルカリ土類金属、例えば、アルカリ土類金属を含む中間膜１０２、を含むゲート・スタック９６により、ＭＯＳＦＥＴ８４のチャンネル移動度は、ＭＯＳＦＥＴ８４のスレッショルド電圧を大きく低下させることなく、従来のＳｉＣトレンチＭＯＳＦＥＴ（例えば、中間膜１０２の無い同様のＳｉＣトレンチＭＯＳＦＥＴ）のチャンネル移動度よりも実質的に大きくなる。１つの実施形態では、ＭＯＳＦＥＴ８４のチャンネル移動度は、アルカリ土類金属を含む中間膜１０２を用いない同じＭＯＳＦＥＴのチャンネル移動度の少なくとも２．５倍の大さとなる。別の実施形態では、ＭＯＳＦＥＴ８４のチャンネル移動度は、３ボルトより大きい制御電圧に対して、少なくとも５０ｃｍ２Ｖ−１Ｓ−１である。別の実施形態では、ＭＯＳＦＥＴ８４のチャンネル移動度は、２．５ボルトより大きい制御電圧に対して、少なくとも４０ｃｍ２Ｖ−１Ｓ−１である。別の実施形態では、ＭＯＳＦＥＴ８４のチャンネル移動度は、４ボルトより大きい制御電圧に対して、少なくとも６０ｃｍ２Ｖ−１Ｓ−１である。別の実施形態では、ＭＯＳＦＥＴ８４のチャンネル移動度は、２．５ボルトより大きい制御電圧に対して、４０〜７５ｃｍ２Ｖ−１Ｓ−１
の範囲である。別の実施形態では、ＭＯＳＦＥＴ８４のチャンネル移動度は、３ボルトより大きい制御電圧に対して、５０〜７５ｃｍ２Ｖ−１Ｓ−１の範囲である。更に別の実施形態では、ＭＯＳＦＥＴ８４のチャンネル移動度は、３ボルトないし１５ボルトの範囲の制御電圧に対して、少なくとも５０ｃｍ２Ｖ−１Ｓ−１である。同様に、別の実施形態では、ＭＯＳＦＥＴ８４のチャンネル移動度は、２．５ボルトないし１５ボルトの範囲の制御電圧に対して、少なくとも４０ｃｍ２Ｖ−１Ｓ−１であり、４ボルトないし１５ボルトの範囲の制御電圧に対して、少なくとも６０ｃｍ２Ｖ−１Ｓ−１であり、２．５ボルトないし１５ボルトの範囲の制御電圧に対して、４０〜７５ｃｍ２Ｖ−１Ｓ−１の範囲であり、３ボルトないし１５ボルトの範囲の制御電圧に対して、５０〜７５ｃｍ２Ｖ−１Ｓ−１の範囲である。
[0068] ゲート酸化膜１０４は、好適にはＳｉＯ２であるが、それに限定はされない。例えば、ゲート酸化膜１０４は、代替的に、Ａｌ２Ｏ３、ＨｆＯ、または類似の誘電材料で形成することができる。ゲート酸化膜１０４の厚さは、特定の実施に応じて異なる。一例として、ゲート酸化膜１０４の厚さは、３００オングストロームないし１０００オングストロームの範囲内である。ゲート・コンタクト１０６は、好適にはポリシリコンであるが、これに限定はされない。ゲート・コンタクト１０６は、代替的に、例えばＡｌなどのような材料で形成することができる。最後に、ＭＯＳＦＥＴ８４は、示されているようにｎ＋ソース領域９２の上に形成される金属ソース・コンタクト１０８を含む。同様に、ｎ型層８８のｎ型ドリフト層９０側とは反対の側の第２面の上に金属ドレイン・コンタクト１１０が形成され、ＭＯＳＦＥＴ８４のドレイン・コンタクトを提供する。
[0069] 図８は、本開示の別の実施形態に従った半導体デバイスのためのパッシベーション構造を示す。パッシベーション構造は、基板１１６（この特定の例ではｎ型ドリフト層）の上または直上にある中間膜１１４と、中間膜１１４の基板１１６側とは反対の側の面の上または直上にある誘電体層１１８とを含む。この特定の例では、パッシベーション構造１１２は、パッシベーション構造１１２は複数のガード・リング１２０の上に形成され、ガード・リング１２０は、当業者には理解できるように、基板１１６上に形成される１以上の半導体デバイスに対してのエッジ終端（edge termination）を提供する。しかし、パッシベーション構造１１２はそれに限られるものではない。中間膜１１４はアルカリ土類金属を含む。アルカリ土類金属材料は、好適にはＢａまたはＳｒである。しかし、他のアルカリ土類金属材料を用いることもできる。中間膜１１４は、例えば、
・ １つのアルカリ土類金属の層（例えば、ＢａまたはＳｒの層）、
・ 同じまたは異なるアルカリ土類金属の複数の層（例えば、Ｂａの複数の層や、Ｂａの層にＳｒの層が続くもの）、
・ 同じまたは異なるアルカリ土類金属の１以上の層と、アルカリ土類金属の１以上の層の上または直上の同じまたは異なる酸化物の１以上の層、
・ アルカリ土類金属を含む１以上の酸化物層（例えば、ＢａＯやＢａＸＳｉＹＯＺ）、
・ １以上の第１アルカリ土類金属層と、１以上の第１アルカリ土類金属層の上または直上の１以上の酸化物層と、１以上の第１酸化物層における１以上の第１アルカリ土類金属層側と反対の側の上または直上の１以上の第２アルカリ土類金属層とを含むアルカリ土類金属−酸化物−アルカリ土類金属構造、または
・アルカリ土類金属を含む１以上の酸窒化物層（例えば、ＢａＯＸＮＹ）
とすることができる。１つの例示的な実施形態では、中間膜１１４はＢａＸＳｉＹＯＺである。顕著なこととして、中間膜１１４は、例えば、中間膜２２と関連して上述したドライまたはウェットのケミストリー・プロセスの任意のものを用いて、形成することができる。アルカリ土類金属を含む中間膜１１４は、高品質の界面を提供し、それにより、界面の電荷のトラッピングが少なくなる。
[0070] 図９は、本開示の別の実施形態に従った図１のＭＯＳＦＥＴ１０を示す。示されているように、ＭＯＳＦＥＴ１０は、図１のＭＯＳＦＥＴと実質的に同じである。しかし、この実施形態では、中間膜２２とゲート酸化膜２４とが、アルカリ土類金属を含むゲート酸化膜１２２と置き換えられている。この実施形態では、アルカリ土類金属が、ゲート酸化膜１２２の全体にわたって含まれている。アルカリ土類金属材料は、好適にはＢａまたはＳｒである。しかし、他のアルカリ土類金属材料を用いることもできる。１つの例示的な実施形態では、ゲート酸化膜１２２はＢａＯである。別の例示的な実施形態では、ゲート酸化膜１２２はＢａＸＳｉＹＯＺである。更に別の実施形態では、ゲート酸化膜１２２は、アルカリ土類金属を含む酸窒化物とすることができる。顕著なこととして、アルカリ土類金属を含むゲート酸化膜１２２は、例えば、中間膜２２と関連して上述したドライまたはウェットのケミストリー・プロセスのうちのアルカリ土類金属を含む酸化物の形成に適する任意のものを用いて、形成することができる。
[0071] アルカリ土類金属、例えば、アルカリ土類金属を含むゲート酸化膜１２２、を含むゲート・スタック１８により、ＭＯＳＦＥＴ１０のチャンネル移動度は、ＭＯＳＦＥＴ１０のスレッショルド電圧を大きく低下させることなく、従来のＳｉＣ ＭＯＳＦＥＴ（例えば、ゲート酸化膜にアルカリ土類金属を含まない同様のＳｉＣ ＭＯＳＦＥＴ）のチャンネル移動度よりも実質的に大きくなる。１つの実施形態では、ＭＯＳＦＥＴ１０のチャンネル移動度は、アルカリ土類金属を含むゲート酸化膜１２２を用いない同じＭＯＳＦＥＴのチャンネル移動度の少なくとも２．５倍の大さとなる。別の実施形態では、ＭＯＳＦＥＴ１０のチャンネル移動度は、３ボルトより大きい制御電圧に対して、少なくとも５０ｃｍ２Ｖ−１Ｓ−１である。別の実施形態では、ＭＯＳＦＥＴ１０のチャンネル移動度は、２．５ボルトより大きい制御電圧に対して、少なくとも４０ｃｍ２Ｖ−１Ｓ−１である。別の実施形態では、ＭＯＳＦＥＴ１０のチャンネル移動度は、４ボルトより大きい制御電圧に対して、少なくとも６０ｃｍ２Ｖ−１Ｓ−１である。別の実施形態では、ＭＯＳＦＥＴ１０のチャンネル移動度は、２．５ボルトより大きい制御電圧に対して、４０〜７５ｃｍ２Ｖ−１Ｓ−１の範囲である。別の実施形態では、ＭＯＳＦＥＴ１０のチャンネル移動度は、３ボルトより大きい制御電圧に対して、５０〜７５ｃｍ２Ｖ−１Ｓ−１の範囲である。更に別の実施形態では、ＭＯＳＦＥＴ１０のチャンネル移動度は、３ボルトないし１５ボルトの範囲の制御電圧に対して、少なくとも５０ｃｍ２Ｖ−１Ｓ−１である。同様に、別の実施形態では、ＭＯＳＦＥＴ１０のチャンネル移動度は、２．５ボルトないし１５ボルトの範囲の制御電圧に対して、少なくとも４０ｃｍ２Ｖ−１Ｓ−１であり、４ボルトないし１５ボルトの範囲の制御電圧に対して、少なくとも６０ｃｍ２Ｖ−１Ｓ−１であり、２．５ボルトないし１５ボルトの範囲の制御電圧に対して、４０〜７５ｃｍ２Ｖ−１Ｓ−１の範囲であり、３ボルトないし１５ボルトの範囲の制御電圧に対して、５０〜７５ｃｍ２Ｖ−１Ｓ−１の範囲である。
[0072] 図１０は、本開示の別の実施形態に従った図５のＤＭＯＳＦＥＴ３２を示す。示されているように、ＤＭＯＳＦＥＴ３２は、図５のＤＭＯＳＦＥＴと実質的に同じである。しかし、この実施形態では、中間膜４８とゲート酸化膜５０とが、アルカリ土類金属を含むゲート酸化膜１２４と置き換えられている。この実施形態では、アルカリ土類金属が、ゲート酸化膜１２４の全体にわたって含まれている。アルカリ土類金属材料は、好適にはＢａまたはＳｒである。しかし、他のアルカリ土類金属材料を用いることもできる。１つの例示的な実施形態では、ゲート酸化膜１２４はＢａＯである。別の例示的な実施形態では、ゲート酸化膜１２４はＢａＸＳｉＹＯＺである。更に別の実施形態では、ゲート酸化膜１２４は、アルカリ土類金属を含む酸窒化物とすることができる。顕著なこととして、アルカリ土類金属を含むゲート酸化膜１２４は、例えば、中間膜２２と関連して上述したドライまたはウェットのケミストリー・プロセスのうちのアルカリ土類金属を含む酸化物の形成に適する任意のものを用いて、形成することができる。
[0073] アルカリ土類金属、例えば、アルカリ土類金属を含む中間膜１２４、を含むゲート・スタック４４により、ＤＭＯＳＦＥＴ３２のチャンネル移動度は、ＤＭＯＳＦＥＴ３２のスレッショルド電圧を大きく低下させることなく、従来のＳｉＣ ＤＭＯＳＦＥＴ（例えば、ゲート酸化膜にアルカリ土類金属を含まない同様のＳｉＣ ＤＭＯＳＦＥＴ）のチャンネル移動度よりも実質的に大きくなる。１つの実施形態では、ＤＭＯＳＦＥＴ３２のチャンネル移動度は、アルカリ土類金属を含むゲート酸化膜１２４を用いない同じＤＭＯＳＦＥＴのチャンネル移動度の少なくとも２．５倍の大さとなる。別の実施形態では、ＤＭＯＳＦＥＴ３２のチャンネル移動度は、３ボルトより大きい制御電圧に対して、少なくとも５０ｃｍ２Ｖ−１Ｓ−１である。別の実施形態では、ＤＭＯＳＦＥＴ３２のチャンネル移動度は、２．５ボルトより大きい制御電圧に対して、少なくとも４０ｃｍ２Ｖ−１Ｓ−１である。別の実施形態では、ＤＭＯＳＦＥＴ３２のチャンネル移動度は、４ボルトより大きい制御電圧に対して、少なくとも６０ｃｍ２Ｖ−１Ｓ−１である。別の実施形態では、ＤＭＯＳＦＥＴ３２のチャンネル移動度は、２．５ボルトより大きい制御電圧に対して、４０〜７５ｃｍ２Ｖ−１Ｓ−１の範囲である。別の実施形態では、ＤＭＯＳＦＥＴ３２のチャンネル移動度は、３ボルトより大きい制御電圧に対して、５０〜７５ｃｍ２Ｖ−１Ｓ−１の範囲である。更に別の実施形態では、ＤＭＯＳＦＥＴ３２のチャンネル移動度は、３ボルトないし１５ボルトの範囲の制御電圧に対して、少なくとも５０ｃｍ２Ｖ−１Ｓ−１である。同様に、別の実施形態では、ＤＭＯＳＦＥＴ３２のチャンネル移動度は、２．５ボルトないし１５ボルトの範囲の制御電圧に対して、少なくとも４０ｃｍ２Ｖ−１Ｓ−１であり、４ボルトないし１５ボルトの範囲の制御電圧に対して、少なくとも６０ｃｍ２Ｖ−１Ｓ−１であり、２．５ボルトないし１５ボルトの範囲の制御電圧に対して、４０〜７５ｃｍ２Ｖ−１Ｓ−１の範囲であり、３ボルトないし１５ボルトの範囲の制御電圧に対して、５０〜７５ｃｍ２Ｖ−１Ｓ−１の範囲である。
[0074] 図１１は、本開示の別の実施形態に従った図６のＩＧＢＴ５８を示す。示されているように、ＩＧＢＴ５８は、図６のＩＧＢＴと実質的に同じである。しかし、この実施形態では、中間膜７４とゲート酸化膜７６とが、アルカリ土類金属を含むゲート酸化膜１２６と置き換えられている。この実施形態では、アルカリ土類金属が、ゲート酸化膜１２６の全体にわたって含まれている。アルカリ土類金属材料は、好適にはＢａまたはＳｒである。しかし、他のアルカリ土類金属材料を用いることもできる。１つの例示的な実施形態では、ゲート酸化膜１２６はＢａＯである。別の例示的な実施形態では、ゲート酸化膜１２６はＢａＸＳｉＹＯＺである。更に別の実施形態では、ゲート酸化膜１２６は、アルカリ土類金属を含む酸窒化物とすることができる。顕著なこととして、アルカリ土類金属を含むゲート酸化膜１２６は、例えば、中間膜２２と関連して上述したドライまたはウェットのケミストリー・プロセスのうちのアルカリ土類金属を含む酸化物の形成に適する任意のものを用いて、形成することができる。
[0075] アルカリ土類金属、例えば、アルカリ土類金属を含むゲート酸化膜１２６、を含むゲート・スタック７０により、ＩＧＢＴ５８のチャンネル移動度は、ＩＧＢＴ５８のスレッショルド電圧を大きく低下させることなく、従来のＳｉＣ ＩＧＢＴ（例えば、ゲート酸化膜にアルカリ土類金属を含まない同様のＳｉＣ ＩＧＢＴ）のチャンネル移動度よりも実質的に大きくなる。１つの実施形態では、ＩＧＢＴ５８のチャンネル移動度は、アルカリ土類金属を含むゲート酸化膜１２６を用いない同じＩＧＢＴのチャンネル移動度の少なくとも２．５倍の大さとなる。別の実施形態では、ＩＧＢＴ５８のチャンネル移動度は、３ボルトより大きい制御電圧に対して、少なくとも５０ｃｍ２Ｖ−１Ｓ−１である。別の実施形態では、ＩＧＢＴ５８のチャンネル移動度は、２．５ボルトより大きい制御電圧に対して、少なくとも４０ｃｍ２Ｖ−１Ｓ−１である。別の実施形態では、ＩＧＢＴ５８のチャンネル移動度は、４ボルトより大きい制御電圧に対して、少なくとも６０ｃｍ２Ｖ−１Ｓ−１である。別の実施形態では、ＩＧＢＴ５８のチャンネル移動度は、２．５ボルトより大きい制御電圧に対して、４０〜７５ｃｍ２Ｖ−１Ｓ−１の範囲である。別の
実施形態では、ＩＧＢＴ５８のチャンネル移動度は、３ボルトより大きい制御電圧に対して、５０〜７５ｃｍ２Ｖ−１Ｓ−１の範囲である。更に別の実施形態では、ＩＧＢＴ５８のチャンネル移動度は、３ボルトないし１５ボルトの範囲の制御電圧に対して、少なくとも５０ｃｍ２Ｖ−１Ｓ−１である。同様に、別の実施形態では、ＩＧＢＴ５８のチャンネル移動度は、２．５ボルトないし１５ボルトの範囲の制御電圧に対して、少なくとも４０ｃｍ２Ｖ−１Ｓ−１であり、４ボルトないし１５ボルトの範囲の制御電圧に対して、少なくとも６０ｃｍ２Ｖ−１Ｓ−１であり、２．５ボルトないし１５ボルトの範囲の制御電圧に対して、４０〜７５ｃｍ２Ｖ−１Ｓ−１の範囲であり、３ボルトないし１５ボルトの範囲の制御電圧に対して、５０〜７５ｃｍ２Ｖ−１Ｓ−１の範囲である。
[0076] 図１２は、本開示の別の実施形態に従った図７のトレンチまたはＵ形状のＭＯＳＦＥＴ８４を示す。示されているように、ＭＯＳＦＥＴ８４は、図７のＭＯＳＦＥＴと実質的に同じである。しかし、この実施形態では、中間膜１０２とゲート酸化膜１０４とが、アルカリ土類金属を含むゲート酸化膜１２８と置き換えられている。この実施形態では、アルカリ土類金属が、ゲート酸化膜１２８の全体にわたって含まれている。アルカリ土類金属材料は、好適にはＢａまたはＳｒである。しかし、他のアルカリ土類金属材料を用いることもできる。１つの例示的な実施形態では、ゲート酸化膜１２８はＢａＯである。別の例示的な実施形態では、ゲート酸化膜１２８はＢａＸＳｉＹＯＺである。更に別の実施形態では、ゲート酸化膜１２８は、アルカリ土類金属を含む酸窒化物とすることができる。顕著なこととして、アルカリ土類金属を含むゲート酸化膜１２８は、例えば、中間膜２２と関連して上述したドライまたはウェットのケミストリー・プロセスのうちのアルカリ土類金属を含む酸化物の形成に適する任意のものを用いて、形成することができる。
[0077] アルカリ土類金属、例えば、アルカリ土類金属を含むゲート酸化膜１２８、を含むゲート・スタック９６により、ＭＯＳＦＥＴ８４のチャンネル移動度は、ＭＯＳＦＥＴ８４のスレッショルド電圧を大きく低下させることなく、従来のＳｉＣトレンチＭＯＳＦＥＴ（例えば、ゲート酸化膜にアルカリ土類金属を含まない同様のＳｉＣトレンチＭＯＳＦＥＴ）のチャンネル移動度よりも実質的に大きくなる。１つの実施形態では、ＭＯＳＦＥＴ８４のチャンネル移動度は、アルカリ土類金属を含むゲート酸化膜１２８を用いない同じＭＯＳＦＥＴのチャンネル移動度の少なくとも２．５倍の大さとなる。別の実施形態では、ＭＯＳＦＥＴ８４のチャンネル移動度は、３ボルトより大きい制御電圧に対して、少なくとも５０ｃｍ２Ｖ−１Ｓ−１である。別の実施形態では、ＭＯＳＦＥＴ８４のチャンネル移動度は、２．５ボルトより大きい制御電圧に対して、少なくとも４０ｃｍ２Ｖ−１Ｓ−１である。別の実施形態では、ＭＯＳＦＥＴ８４のチャンネル移動度は、４ボルトより大きい制御電圧に対して、少なくとも６０ｃｍ２Ｖ−１Ｓ−１である。別の実施形態では、ＭＯＳＦＥＴ８４のチャンネル移動度は、２．５ボルトより大きい制御電圧に対して、４０〜７５ｃｍ２Ｖ−１Ｓ−１の範囲である。別の実施形態では、ＭＯＳＦＥＴ８４のチャンネル移動度は、３ボルトより大きい制御電圧に対して、５０〜７５ｃｍ２Ｖ−１Ｓ−１の範囲である。更に別の実施形態では、ＭＯＳＦＥＴ８４のチャンネル移動度は、３ボルトないし１５ボルトの範囲の制御電圧に対して、少なくとも５０ｃｍ２Ｖ−１Ｓ−１である。同様に、別の実施形態では、ＭＯＳＦＥＴ８４のチャンネル移動度は、２．５ボルトないし１５ボルトの範囲の制御電圧に対して、少なくとも４０ｃｍ２Ｖ−１Ｓ−１であり、４ボルトないし１５ボルトの範囲の制御電圧に対して、少なくとも６０ｃｍ２Ｖ−１Ｓ−１であり、２．５ボルトないし１５ボルトの範囲の制御電圧に対して、４０〜７５ｃｍ２Ｖ−１Ｓ−１の範囲であり、３ボルトないし１５ボルトの範囲の制御電圧に対して、５０〜７５ｃｍ２Ｖ−１Ｓ−１の範囲である。
[0078] 図１３は、本開示の別の実施形態に従った図８のパッシベーション構造１１２を示す。この実施形態では、パッシベーション構造１１２は、中間膜１１４および誘電体層１１８（図８）を含むのではなく、アルカリ土類金属を含む誘電体層１３０を含む。ア
ルカリ土類金属材料は、好適にはＢａまたはＳｒである。しかし、他のアルカリ土類金属材料を用いることもできる。１つの例示的な実施形態では、誘電体層１３０はＢａＸＳｉＹＯＺである。別の実施形態では、誘電体層１３０は、例えばＢａＸＳｉＹＯＺなどのようなアルカリ土類金属を含む酸窒化物とすることができる。顕著なこととして、アルカリ土類金属を含む誘電体層１３０は、例えば、中間膜２２と関連して上述したドライまたはウェットのケミストリー・プロセスのうちのアルカリ土類金属を含む誘電体層の形成に適する任意のものを用いて、形成することができる。アルカリ土類金属を含む誘電体層１３０は、高品質の界面を提供し、それにより、界面の電荷のトラッピングが少なくなる。
[0079] 図１４は、本開示の更に別の実施形態に従った図１のＭＯＳＦＥＴ１０を示す。示されているように、ＭＯＳＦＥＴ１０は、図１のＭＯＳＦＥＴと実質的に同じである。しかし、この実施形態では、中間膜２２およびゲート酸化膜２４が、アルカリ土類金属−酸化物−アルカリ土類金属構造と置き換えられており、このアルカリ土類金属−酸化物−アルカリ土類金属構造は、基板１２のチャンネル領域２０の上または直上にある第１アルカリ土類金属（ＡＥＭ）リッチ層１３２と、第１ＡＥＭリッチ層１３２の基板１２側とは反対の側の上または直上にある酸化物層１３４と、酸化物層１３４の第１ＡＥＭリッチ層１３２側とは反対の側の面の上にある第２ＡＥＭリッチ層１３６とにより形成される。ＡＥＭリッチ層１３２および１３６は、同じまたは異なるアルカリ土類金属を含み、それらは、好適にはＢａやＳｒである。しかし、他のアルカリ土類金属を用いることもできる。ＡＥＭリッチ層１３２および１３６のそれぞれは、例えば、
・ １つのアルカリ土類金属の層（例えば、ＢａまたはＳｒの層）、
・ 同じまたは異なるアルカリ土類金属の複数の層（例えば、Ｂａの複数の層や、Ｂａの層にＳｒの層が続くもの）、
・ 同じまたは異なるアルカリ土類金属の１以上の層と、アルカリ土類金属の１以上の層の上または直上の同じまたは異なる酸化物の１以上の層、
・ アルカリ土類金属を含む１以上の酸化物層（例えば、ＢａＯやＢａＸＳｉＹＯＺ）、または
・アルカリ土類金属を含む１以上の酸窒化物層（例えば、ＢａＯＸＮＹ）
とすることができる。
[0080] １つの例示的な実施形態では、ＡＥＭリッチ層１３２および１３６のそれぞれはＢａＯである。別の例示的な実施形態では、ＡＥＭリッチ層１３２および１３６のそれぞれはＢａＸＳｉＹＯＺである。顕著なこととして、第１ＡＥＭリッチ層１３２および第２ＡＥＭリッチ層１３６は、例えば、中間膜２２と関連して上述したドライまたはウェットのケミストリー・プロセスのうちのＡＥＭリッチ層１３２および１３６の形成に適する任意のものを用いて、形成することができる。
[0081] アルカリ土類金属、例えば、第１ＡＥＭ層１３２および第２ＡＥＭ層１３６を含むアルカリ土類金属−酸化物−アルカリ土類金属構造、を含むゲート・スタック１８により、ＭＯＳＦＥＴ１０のチャンネル移動度は、ＭＯＳＦＥＴ１０のスレッショルド電圧を大きく低下させることなく、従来のＳｉＣ ＭＯＳＦＥＴ（例えば、アルカリ土類金属−酸化物−アルカリ土類金属構造を含まない同様のＳｉＣ ＭＯＳＦＥＴ）のチャンネル移動度よりも実質的に大きくなる。１つの実施形態では、ＭＯＳＦＥＴ１０のチャンネル移動度は、アルカリ土類金属−酸化物−アルカリ土類金属構造を用いない同じＭＯＳＦＥＴのチャンネル移動度の少なくとも２．５倍の大さとなる。別の実施形態では、ＭＯＳＦＥＴ１０のチャンネル移動度は、３ボルトより大きい制御電圧に対して、少なくとも５０ｃｍ２Ｖ−１Ｓ−１である。別の実施形態では、ＭＯＳＦＥＴ１０のチャンネル移動度は、２．５ボルトより大きい制御電圧に対して、少なくとも４０ｃｍ２Ｖ−１Ｓ−１である。別の実施形態では、ＭＯＳＦＥＴ１０のチャンネル移動度は、４ボルトより大きい制御電圧に対して、少なくとも６０ｃｍ２Ｖ−１Ｓ−１である。別の実施形態では、ＭＯＳＦ
ＥＴ１０のチャンネル移動度は、２．５ボルトより大きい制御電圧に対して、４０〜７５ｃｍ２Ｖ−１Ｓ−１の範囲である。別の実施形態では、ＭＯＳＦＥＴ１０のチャンネル移動度は、３ボルトより大きい制御電圧に対して、５０〜７５ｃｍ２Ｖ−１Ｓ−１の範囲である。更に別の実施形態では、ＭＯＳＦＥＴ１０のチャンネル移動度は、３ボルトないし１５ボルトの範囲の制御電圧に対して、少なくとも５０ｃｍ２Ｖ−１Ｓ−１である。同様に、別の実施形態では、ＭＯＳＦＥＴ１０のチャンネル移動度は、２．５ボルトないし１５ボルトの範囲の制御電圧に対して、少なくとも４０ｃｍ２Ｖ−１Ｓ−１であり、４ボルトないし１５ボルトの範囲の制御電圧に対して、少なくとも６０ｃｍ２Ｖ−１Ｓ−１であり、２．５ボルトないし１５ボルトの範囲の制御電圧に対して、４０〜７５ｃｍ２Ｖ−１Ｓ−１の範囲であり、３ボルトないし１５ボルトの範囲の制御電圧に対して、５０〜７５ｃｍ２Ｖ−１Ｓ−１の範囲である。
[0082] 図１５は、本開示の更に別の実施形態に従った図５のＤＭＯＳＦＥＴ３２を示す。示されているように、ＤＭＯＳＦＥＴ３２は、図５のＤＭＯＳＦＥＴと実質的に同じである。しかし、この実施形態では、中間膜４８とゲート酸化膜５０とが、アルカリ土類金属−酸化物−アルカリ土類金属構造と置き換えられており、このアルカリ土類金属−酸化物−アルカリ土類金属構造は、基板３４のチャンネル領域４６の上または直上にある第１ＡＥＭリッチ層１３８と、第１ＡＥＭリッチ層１３８の基板３４側とは反対の側の上または直上にある酸化物層１４０と、酸化物層１４０の第１ＡＥＭリッチ層１３８側とは反対の側の面の上にある第２ＡＥＭリッチ層１４２とにより形成される。ＡＥＭリッチ層１３８および１４２は、同じまたは異なるアルカリ土類金属を含み、それらは、好適にはＢａやＳｒである。しかし、他のアルカリ土類金属を用いることもできる。ＡＥＭリッチ層１３８および１４２のそれぞれは、例えば、
・ １つのアルカリ土類金属の層（例えば、ＢａまたはＳｒの層）、
・ 同じまたは異なるアルカリ土類金属の複数の層（例えば、Ｂａの複数の層や、Ｂａの層にＳｒの層が続くもの）、
・ 同じまたは異なるアルカリ土類金属の１以上の層と、アルカリ土類金属の１以上の層の上または直上の同じまたは異なる酸化物の１以上の層、
・ アルカリ土類金属を含む１以上の酸化物層（例えば、ＢａＯやＢａＸＳｉＹＯＺ）、または
・アルカリ土類金属を含む１以上の酸窒化物層（例えば、ＢａＯＸＮＹ）
とすることができる。
[0083] １つの例示的な実施形態では、ＡＥＭリッチ層１３８および１４２のそれぞれはＢａＯである。別の例示的な実施形態では、ＡＥＭリッチ層１３８および１４２のそれぞれはＢａＸＳｉＹＯＺである。顕著なこととして、第１ＡＥＭリッチ層１３８および第２ＡＥＭリッチ層１４２は、例えば、中間膜２２と関連して上述したドライまたはウェットのケミストリー・プロセスのうちのＡＥＭリッチ層１３８および１４２の形成に適する任意のものを用いて、形成することができる。
[0084] アルカリ土類金属、例えば、第１ＡＥＭ層１３８および第２ＡＥＭ層１４２を含むアルカリ土類金属−酸化物−アルカリ土類金属構造、を含むゲート・スタック４４により、ＤＭＯＳＦＥＴ３２のチャンネル移動度は、ＤＭＯＳＦＥＴ３２のスレッショルド電圧を大きく低下させることなく、従来のＳｉＣ ＤＭＯＳＦＥＴ（例えば、アルカリ土類金属−酸化物−アルカリ土類金属構造を含まない同様のＳｉＣ ＤＭＯＳＦＥＴ）のチャンネル移動度よりも実質的に大きくなる。１つの実施形態では、ＤＭＯＳＦＥＴ３２のチャンネル移動度は、アルカリ土類金属−酸化物−アルカリ土類金属構造を用いない同じＤＭＯＳＦＥＴのチャンネル移動度の少なくとも２．５倍の大さとなる。別の実施形態では、ＤＭＯＳＦＥＴ３２のチャンネル移動度は、３ボルトより大きい制御電圧に対して、少なくとも５０ｃｍ２Ｖ−１Ｓ−１である。別の実施形態では、ＤＭＯＳＦＥＴ３２のチ
ャンネル移動度は、２．５ボルトより大きい制御電圧に対して、少なくとも４０ｃｍ２Ｖ−１Ｓ−１である。別の実施形態では、ＤＭＯＳＦＥＴ３２のチャンネル移動度は、４ボルトより大きい制御電圧に対して、少なくとも６０ｃｍ２Ｖ−１Ｓ−１である。別の実施形態では、ＤＭＯＳＦＥＴ３２のチャンネル移動度は、２．５ボルトより大きい制御電圧に対して、４０〜７５ｃｍ２Ｖ−１Ｓ−１の範囲である。別の実施形態では、ＤＭＯＳＦＥＴ３２のチャンネル移動度は、３ボルトより大きい制御電圧に対して、５０〜７５ｃｍ２Ｖ−１Ｓ−１の範囲である。更に別の実施形態では、ＤＭＯＳＦＥＴ３２のチャンネル移動度は、３ボルトないし１５ボルトの範囲の制御電圧に対して、少なくとも５０ｃｍ２Ｖ−１Ｓ−１である。同様に、別の実施形態では、ＤＭＯＳＦＥＴ３２のチャンネル移動度は、２．５ボルトないし１５ボルトの範囲の制御電圧に対して、少なくとも４０ｃｍ２Ｖ−１Ｓ−１であり、４ボルトないし１５ボルトの範囲の制御電圧に対して、少なくとも６０ｃｍ２Ｖ−１Ｓ−１であり、２．５ボルトないし１５ボルトの範囲の制御電圧に対して、４０〜７５ｃｍ２Ｖ−１Ｓ−１の範囲であり、３ボルトないし１５ボルトの範囲の制御電圧に対して、５０〜７５ｃｍ２Ｖ−１Ｓ−１の範囲である。
[0085] 図１６は、本開示の更に別の実施形態に従った図６のＩＧＢＴ５８を示す。示されているように、ＩＧＢＴ５８は、図６のＩＧＢＴと実質的に同じである。しかし、この実施形態では、中間膜７４とゲート酸化膜７６とが、アルカリ土類金属−酸化物−アルカリ土類金属構造と置き換えられており、このアルカリ土類金属−酸化物−アルカリ土類金属構造は、基板６０のチャンネル領域７２の上または直上にある第１ＡＥＭリッチ層１４４と、第１ＡＥＭリッチ層１４４の基板６０側とは反対の側の上または直上にある酸化物層１４６と、酸化物層１４６の第１ＡＥＭリッチ層１４４側とは反対の側の面の上にある第２ＡＥＭリッチ層１４８とにより形成される。ＡＥＭリッチ層１４４および１４８は、同じまたは異なるアルカリ土類金属を含み、それらは、好適にはＢａやＳｒである。しかし、他のアルカリ土類金属を用いることもできる。ＡＥＭリッチ層１４４および１４８のそれぞれは、例えば、
・ １つのアルカリ土類金属の層（例えば、ＢａまたはＳｒの層）、
・ 同じまたは異なるアルカリ土類金属の複数の層（例えば、Ｂａの複数の層や、Ｂａの層にＳｒの層が続くもの）、
・ 同じまたは異なるアルカリ土類金属の１以上の層と、アルカリ土類金属の１以上の層の上または直上の同じまたは異なる酸化物の１以上の層、
・ アルカリ土類金属を含む１以上の酸化物層（例えば、ＢａＯやＢａＸＳｉＹＯＺ）、または
・アルカリ土類金属を含む１以上の酸窒化物層（例えば、ＢａＯＸＮＹ）
とすることができる。
[0086] １つの例示的な実施形態では、ＡＥＭリッチ層１４４および１４８のそれぞれはＢａＯである。別の例示的な実施形態では、ＡＥＭリッチ層１４４および１４８のそれぞれはＢａＸＳｉＹＯＺである。顕著なこととして、第１ＡＥＭリッチ層１４４および第２ＡＥＭリッチ層１４８は、例えば、中間膜２２と関連して上述したドライまたはウェットのケミストリー・プロセスのうちのＡＥＭリッチ層１４４および１４８の形成に適する任意のものを用いて、形成することができる。
[0087] アルカリ土類金属、例えば、第１ＡＥＭ層１４４および第２ＡＥＭ層１４８を含むアルカリ土類金属−酸化物−アルカリ土類金属構造、を含むゲート・スタック７０により、ＩＧＢＴ５８のチャンネル移動度は、ＩＧＢＴ５８のスレッショルド電圧を大きく低下させることなく、従来のＳｉＣ ＩＧＢＴ（例えば、アルカリ土類金属−酸化物−アルカリ土類金属構造を含まない同様のＳｉＣ ＩＧＢＴ）のチャンネル移動度よりも実質的に大きくなる。１つの実施形態では、ＩＧＢＴ５８のチャンネル移動度は、アルカリ土類金属−酸化物−アルカリ土類金属構造を用いない同じＩＧＢＴのチャンネル移動度の少
なくとも２．５倍の大さとなる。別の実施形態では、ＩＧＢＴ５８のチャンネル移動度は、３ボルトより大きい制御電圧に対して、少なくとも５０ｃｍ２Ｖ−１Ｓ−１である。別の実施形態では、ＩＧＢＴ５８のチャンネル移動度は、２．５ボルトより大きい制御電圧に対して、少なくとも４０ｃｍ２Ｖ−１Ｓ−１である。別の実施形態では、ＩＧＢＴ５８のチャンネル移動度は、４ボルトより大きい制御電圧に対して、少なくとも６０ｃｍ２Ｖ−１Ｓ−１である。別の実施形態では、ＩＧＢＴ５８のチャンネル移動度は、２．５ボルトより大きい制御電圧に対して、４０〜７５ｃｍ２Ｖ−１Ｓ−１の範囲である。別の実施形態では、ＩＧＢＴ５８のチャンネル移動度は、３ボルトより大きい制御電圧に対して、５０〜７５ｃｍ２Ｖ−１Ｓ−１の範囲である。更に別の実施形態では、ＩＧＢＴ５８のチャンネル移動度は、３ボルトないし１５ボルトの範囲の制御電圧に対して、少なくとも５０ｃｍ２Ｖ−１Ｓ−１である。同様に、別の実施形態では、ＩＧＢＴ５８のチャンネル移動度は、２．５ボルトないし１５ボルトの範囲の制御電圧に対して、少なくとも４０ｃｍ２Ｖ−１Ｓ−１であり、４ボルトないし１５ボルトの範囲の制御電圧に対して、少なくとも６０ｃｍ２Ｖ−１Ｓ−１であり、２．５ボルトないし１５ボルトの範囲の制御電圧に対して、４０〜７５ｃｍ２Ｖ−１Ｓ−１の範囲であり、３ボルトないし１５ボルトの範囲の制御電圧に対して、５０〜７５ｃｍ２Ｖ−１Ｓ−１の範囲である。
[0088] 図１７は、本開示の更に別の実施形態に従った図７のトレンチまたはＵ形状のＭＯＳＦＥＴ８４を示す。示されているように、ＭＯＳＦＥＴ８４は、図７のＭＯＳＦＥＴと実質的に同じである。しかし、この実施形態では、中間膜１０２とゲート酸化膜１０４とが、アルカリ土類金属−酸化物−アルカリ土類金属構造と置き換えられており、このアルカリ土類金属−酸化物−アルカリ土類金属構造は、基板８６におけるトレンチ９８内の上または直上にある第１ＡＥＭリッチ層１５０と、第１ＡＥＭリッチ層１５０の基板８６側とは反対の側の上または直上にある酸化物層１５２と、酸化物層１５２の第１ＡＥＭリッチ層１５０側とは反対の側の面の上にある第２ＡＥＭリッチ層１５４とにより形成される。ＡＥＭリッチ層１５０および１５４は、同じまたは異なるアルカリ土類金属を含み、それらは、好適にはＢａやＳｒである。しかし、他のアルカリ土類金属を用いることもできる。ＡＥＭリッチ層１５０および１５４のそれぞれは、例えば、
・ １つのアルカリ土類金属の層（例えば、ＢａまたはＳｒの層）、
・ 同じまたは異なるアルカリ土類金属の複数の層（例えば、Ｂａの複数の層や、Ｂａの層にＳｒの層が続くもの）、
・ 同じまたは異なるアルカリ土類金属の１以上の層と、アルカリ土類金属の１以上の層の上または直上の同じまたは異なる酸化物の１以上の層、
・ アルカリ土類金属を含む１以上の酸化物層（例えば、ＢａＯやＢａＸＳｉＹＯＺ）、または
・アルカリ土類金属を含む１以上の酸窒化物層（例えば、ＢａＯＸＮＹ）
とすることができる。
[0089] １つの例示的な実施形態では、ＡＥＭリッチ層１５０および１５４のそれぞれはＢａＯである。別の例示的な実施形態では、ＡＥＭリッチ層１５０および１５４のそれぞれはＢａＸＳｉＹＯＺである。顕著なこととして、第１ＡＥＭリッチ層１５０および第２ＡＥＭリッチ層１５４は、例えば、中間膜２２と関連して上述したドライまたはウェットのケミストリー・プロセスのうちのＡＥＭリッチ層１５０および１５４の形成に適する任意のものを用いて、形成することができる。
[0090] アルカリ土類金属、例えば、第１ＡＥＭ層１５０および第２ＡＥＭ層１５４を含むアルカリ土類金属−酸化物−アルカリ土類金属構造、を含むゲート・スタック９６により、ＭＯＳＦＥＴ８４のチャンネル移動度は、ＭＯＳＦＥＴ８４のスレッショルド電圧を大きく低下させることなく、従来のＳｉＣトレンチＭＯＳＦＥＴ（例えば、アルカリ土類金属−酸化物−アルカリ土類金属構造を含まない同様のＳｉＣトレンチＭＯＳＦＥＴ）
のチャンネル移動度よりも実質的に大きくなる。１つの実施形態では、ＭＯＳＦＥＴ８４のチャンネル移動度は、アルカリ土類金属−酸化物−アルカリ土類金属構造を用いない同じＭＯＳＦＥＴのチャンネル移動度の少なくとも２．５倍の大さとなる。別の実施形態では、ＭＯＳＦＥＴ８４のチャンネル移動度は、３ボルトより大きい制御電圧に対して、少なくとも５０ｃｍ２Ｖ−１Ｓ−１である。別の実施形態では、ＭＯＳＦＥＴ８４のチャンネル移動度は、２．５ボルトより大きい制御電圧に対して、少なくとも４０ｃｍ２Ｖ−１Ｓ−１である。別の実施形態では、ＭＯＳＦＥＴ８４のチャンネル移動度は、４ボルトより大きい制御電圧に対して、少なくとも６０ｃｍ２Ｖ−１Ｓ−１である。別の実施形態では、ＭＯＳＦＥＴ８４のチャンネル移動度は、２．５ボルトより大きい制御電圧に対して、４０〜７５ｃｍ２Ｖ−１Ｓ−１の範囲である。別の実施形態では、ＭＯＳＦＥＴ８４のチャンネル移動度は、３ボルトより大きい制御電圧に対して、５０〜７５ｃｍ２Ｖ−１Ｓ−１の範囲である。更に別の実施形態では、ＭＯＳＦＥＴ８４のチャンネル移動度は、３ボルトないし１５ボルトの範囲の制御電圧に対して、少なくとも５０ｃｍ２Ｖ−１Ｓ−１である。同様に、別の実施形態では、ＭＯＳＦＥＴ８４のチャンネル移動度は、２．５ボルトないし１５ボルトの範囲の制御電圧に対して、少なくとも４０ｃｍ２Ｖ−１Ｓ−１であり、４ボルトないし１５ボルトの範囲の制御電圧に対して、少なくとも６０ｃｍ２Ｖ−１Ｓ−１であり、２．５ボルトないし１５ボルトの範囲の制御電圧に対して、４０〜７５ｃｍ２Ｖ−１Ｓ−１の範囲であり、３ボルトないし１５ボルトの範囲の制御電圧に対して、５０〜７５ｃｍ２Ｖ−１Ｓ−１の範囲である。
[0091] 図１８は、本開示の更に別の実施形態に従った図８のパッシベーション構造１１２を示す。この実施形態では、パッシベーション構造１１２は、中間膜１１４および誘電体層１１８（図８）を含むのではなく、アルカリ土類金属−酸化物−アルカリ土類金属構造を含み、このアルカリ土類金属−酸化物−アルカリ土類金属構造は、基板１１６の上または直上にある第１ＡＥＭリッチ層１５６と、第１ＡＥＭリッチ層１５６の基板１１６側とは反対の側の上または直上にある酸化物層１５８と、酸化物層１５８の第１ＡＥＭリッチ層１５６側とは反対の側の面の上にある第２ＡＥＭリッチ層１６０とにより形成される。ＡＥＭリッチ層１５６および１６０は、同じまたは異なるアルカリ土類金属を含み、それらは、好適にはＢａやＳｒである。しかし、他のアルカリ土類金属を用いることもできる。ＡＥＭリッチ層１５６および１６０のそれぞれは、例えば、
・ １つのアルカリ土類金属の層（例えば、ＢａまたはＳｒの層）、
・ 同じまたは異なるアルカリ土類金属の複数の層（例えば、Ｂａの複数の層や、Ｂａの層にＳｒの層が続くもの）、
・ 同じまたは異なるアルカリ土類金属の１以上の層と、アルカリ土類金属の１以上の層の上または直上の同じまたは異なる酸化物の１以上の層、
・ アルカリ土類金属を含む１以上の酸化物層（例えば、ＢａＯやＢａＸＳｉＹＯＺ）、または
・アルカリ土類金属を含む１以上の酸窒化物層（例えば、ＢａＯＸＮＹ）
とすることができる。１つの例示的な実施形態では、ＡＥＭリッチ層１５６および１６０のそれぞれはＢａＯである。別の例示的な実施形態では、ＡＥＭリッチ層１５６および１６０のそれぞれはＢａＸＳｉＹＯＺである。顕著なこととして、第１ＡＥＭリッチ層１５６および第２ＡＥＭリッチ層１６０は、例えば、中間膜２２と関連して上述したドライまたはウェットのケミストリー・プロセスのうちのＡＥＭリッチ層１５６および１６０の形成に適する任意のものを用いて、形成することができる。アルカリ土類金属を含むパッシベーション構造１１２は、高品質の界面を提供し、それにより、界面の電荷のトラッピングが少なくなる。
[0092] ここで説明した概念は、本開示の精神および範囲から外れない変形のための実質的な機会を提供する。例えば、ここで特定的に示し説明した半導体デバイスは例示である。当業者であれば、開示したゲートや制御用コンタクトやスタックが適用可能である例
示した半導体デバイスおよび他のタイプの半導体デバイスに対しての様々な変形を、理解するであろう。それらの変形や追加の半導体デバイスは、本開示の範囲内にあると考えられる。別の例として、ここで例示した特定のデバイスはｎチャンネル・デバイスであるが、ここで説明した概念はｐチャンネル・デバイスに対しても同等に適用可能である。また、同様のｐチャンネル・デバイス（例えば、ｐチャンネルＭＯＳＦＥＴやｐチャンネルＩＧＢＴ）とともに、開示したゲートや制御用コンタクトやスタックを用いることができる。最後の例として、本開示はＳｉＣ基板の使用に焦点を合わせているが、他のタイプの基板を用いることもできる。
[0093] 当業者は、ここで開示した好適な実施形態についての改善および変更について理解するであろう。そのような改善および変更の全ては、ここで開示した概念および特許請求の範囲の範囲内にあると考えられる。

Claims (51)

  1. 半導体デバイスであって、
    チャンネル領域を有する炭化けい素基板と、
    前記炭化けい素基板の前記チャンネル領域の上のゲート・スタックと
    を備え、前記ゲート・スタックは
    ケイ酸バリウムおよび酸化バリウムのうち少なくとも一方を有する第１のアルカリ土類金属層と、
    前記第１のアルカリ土類金属層の上にある誘電体層と、および
    前記誘電体層の上にあるコンタクト層を備える
    半導体デバイス。
  2. 前記ゲート・スタックは、前記誘電体層上の第２のアルカリ土類金属層をさらに備える、請求項１に記載の半導体デバイス。
  3. 前記ゲート・スタックは、前記第２のアルカリ土類金属層における前記誘電体層の側とは反対の側のゲート金属層をさらに備える、請求項２に記載の半導体デバイス。
  4. 前記半導体デバイスのチャンネル移動度は、アルカリ土類金属を用いない同じ半導体デバイスのチャンネル移動度の少なくとも２．５倍である、請求項１に記載の半導体デバイス。
  5. 前記半導体デバイスのチャンネル移動度は、３ボルトより大きい制御電圧に対して、少なくとも５０ｃｍ２Ｖ−１Ｓ−１である、請求項１に記載の半導体デバイス。
  6. 前記半導体デバイスのチャンネル移動度は３ボルトないし１５ボルトの範囲の制御電圧に対して、少なくとも５０ｃｍ２Ｖ−１Ｓ−１である、請求項１に記載の半導体デバイス。
  7. 前記半導体デバイスのチャンネル移動度は、２．５ボルトより大きい制御電圧に対して、少なくとも４０ｃｍ２Ｖ−１Ｓ−１である、請求項１に記載の半導体デバイス。
  8. 前記半導体デバイスのチャンネル移動度は、２．５ボルトないし１５ボルトの範囲の制御電圧に対して、少なくとも４０ｃｍ２Ｖ−１Ｓ−１である、請求項１に記載の半導体デバイス。
  9. 前記半導体デバイスのチャンネル移動度は、４ボルトより大きい制御電圧に対して、少なくとも６０ｃｍ２Ｖ−１Ｓ−１である、請求項１に記載の半導体デバイス。
  10. 前記半導体デバイスのチャンネル移動度は、４ボルトないし１５ボルトの範囲の制御電圧に対して、少なくとも６０ｃｍ２Ｖ−１Ｓ−１である、請求項１に記載の半導体デバイス。
  11. 前記半導体デバイスのチャンネル移動度は、２．５ボルトより大きい制御電圧に対して、４０〜７５ｃｍ２Ｖ−１Ｓ−１の範囲である、請求項１に記載の半導体デバイス。
  12. 前記半導体デバイスのチャンネル移動度は、３ボルトないし１５ボルトの範囲の制御電圧に対して、５０〜７５ｃｍ２Ｖ−１Ｓ−１の範囲である、請求項１に記載の半導体デバイス。
  13. 前記第１のアルカリ土類金属層は、アルカリ土類金属を含む酸化物である、請求項１に記載の半導体デバイス。
  14. 前記誘電体層は、二酸化ケイ素（ＳｉＯ２）、酸化アルミニウム（Ａｌ２Ｏ３）、酸化ハフニウム（ＨｆＯ２）からなる群のうち１つで形成された酸化物層を備える、請求項１に記載の半導体デバイス。
  15. 前記第１のアルカリ土類金属層は、前記炭化けい素基板の前記チャンネル領域の表面の直上にある、請求項１に記載の半導体デバイス。
  16. 前記炭化けい素基板は、４Ｈ炭化けい素（ＳｉＣ）基板、６Ｈ ＳｉＣ基板、３Ｃ ＳｉＣ基板、および１５Ｒ ＳｉＣ基板からなる群のうちの１つのものである、請求項１に記載の半導体デバイス。
  17. 前記半導体デバイスはラテラル金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）であり、
    前記炭化けい素基板に形成されたソース領域と、
    前記炭化けい素基板に形成されたドレイン領域と、をさらに備え、
    前記ゲート・スタックは、前記ソース領域と前記ドレイン領域の間の前記炭化けい素基板上に形成されている、請求項１に記載の半導体デバイス。
  18. 前記炭化けい素基板は、４Ｈ炭化けい素（ＳｉＣ）基板、６Ｈ ＳｉＣ基板、３Ｃ ＳｉＣ基板、および１５Ｒ ＳｉＣ基板からなる群のうちの１つのものである、請求項１７に記載の半導体デバイス。
  19. 前記半導体デバイスはバーティカル金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）であり、
    第２導電型の前記炭化けい素基板に形成された第１導電型のウェルと、
    前記ウェル内に形成された第２導電型のソース領域であって、前記ゲート・スタックは前記炭化けい素基板上にあり、前記ウェル及び前記ソース領域の少なくとも一部分に延びている、ソース領域と、
    前記炭化けい素基板における前記ゲート・スタックの側とは反対の側の面上のドレイン・コンタクトと
    をさらに備える、請求項１に記載の半導体デバイス。
  20. 前記炭化けい素基板は、４Ｈ炭化けい素（ＳｉＣ）基板、６Ｈ ＳｉＣ基板、３Ｃ ＳｉＣ基板、および１５Ｒ ＳｉＣ基板からなる群のうちの１つのものである、請求項１９に記載の半導体デバイス。
  21. 前記半導体デバイスは絶縁ゲート・バイポーラ・トランジスタ（ＩＧＢＴ）であり、
    前記炭化けい素基板に形成されるエミッタ領域であって、前記ゲート・スタックは前記炭化けい素基板上にあり、前記エミッタ領域の少なくとも一部分上へ延びている、エミッタ領域と、
    前記炭化けい素基板における前記ゲート・スタックの側とは反対の側の面上にあるコレクタ・コンタクトと
    をさらに備える、請求項１に記載の半導体デバイス。
  22. 前記炭化けい素基板は、４Ｈ炭化けい素（ＳｉＣ）基板、６Ｈ ＳｉＣ基板、３Ｃ ＳｉＣ基板、および１５Ｒ ＳｉＣ基板からなる群のうちの１つのものである、請求項２１に記載の半導体デバイス。
  23. 前記半導体デバイスはトレンチ電界効果トランジスタであり、
    前記炭化けい素基板は、
    第１導電型の第１層と、
    前記第１導電型の前記第１層の第１面上にある前記第１導電型のドリフト層と、
    前記ドリフト層における前記第１層の側とは反対の側の面上にある第２導電型のウェルと、
    前記ウェルの中または上にある前記第１導電型のソース領域と、
    前記ソース領域における前記ウェルの側とは反対の側の面上にあるソース・コンタクトと、
    前記第１層における前記ドリフト層の側とは反対の側の第２面上にあるドレイン・コンタクトと、
    前記ソース領域の面から、前記ウェルを通り、前記ドリフト層の面へと延びるトレンチであって、前記トレンチの中に前記ゲート・スタックが形成される、トレンチと
    を備える、
    請求項１に記載の半導体デバイス。
  24. 前記炭化けい素基板は、４Ｈ炭化けい素（ＳｉＣ）基板、６Ｈ ＳｉＣ基板、３Ｃ ＳｉＣ基板、および１５Ｒ ＳｉＣ基板からなる群のうちの１つのものである、請求項２３に記載の半導体デバイス。
  25. 前記誘電体層の厚さは、３００オングストロームないし１０００オングストロームの範囲内である、請求項１に記載の半導体デバイス。
  26. 前記誘電体層は、二酸化ケイ素（ＳｉＯ２）、酸化アルミニウム（Ａｌ２Ｏ３）、酸化ハフニウム（ＨｆＯ２）からなる群から選択された酸化物層を備える、請求項１に記載の半導体デバイス。
  27. 前記半導体デバイスはパワーデバイスである、請求項１に記載の半導体デバイス。
  28. 半導体デバイスであって、 チャンネル領域を備える炭化けい素基板と、
    前記炭化けい素基板の前記チャンネル領域の上のゲート・スタックと
    を備え、前記ゲート・スタックは
    前記炭化けい素基板の前記チャンネル領域の直上の中間膜であって、該中間膜はケイ酸バリウム及び酸化バリウムのうち少なくとも一方を備える、中間膜と、
    前記中間膜の前記炭化けい素基板の側とは反対の側の誘電体層と、
    前記誘電体層の前記中間膜の側とは反対の側のコンタクト層と
    を備える、半導体デバイス。
  29. 半導体デバイスを製造する方法であって、
    チャンネル領域を備える炭化けい素基板を提供するステップと、
    前記炭化けい素基板のチャンネル領域上にアルカリ土類金属を提供するステップと、
    前記アルカリ土類金属を酸化するステップと、
    前記アルカリ土類金属を酸化した後に前記アルカリ土類金属をアニールし、それによってアルカリ土類金属層を形成するステップと、
    前記アルカリ土類金属層上に誘電体層を提供するステップと、
    前記誘電体層上にコンタクト層を提供するステップと
    を備える、製造方法。
  30. 前記アルカリ土類金属層は前記炭化けい素基板の前記チャンネル領域上の面の直上にある、請求項２９に記載の製造方法。
  31. 前記誘電体層は、二酸化ケイ素（ＳｉＯ２）、酸化アルミニウム（Ａｌ２Ｏ３）、酸化ハフニウム（ＨｆＯ２）からなる群のうち一つのもので形成される酸化物層を備える、請求項２９に記載の製造方法。
  32. チャンネル領域上に前記アルカリ土類金属を提供するステップは、前記炭化けい素基板の面の直上に第１のアルカリ土類金属を提供するステップを備える、請求項２９に記載の製造方法。
  33. 前記炭化けい素基板は、４Ｈ炭化けい素（ＳｉＣ）基板、６Ｈ ＳｉＣ基板、３Ｃ ＳｉＣ基板、および１５Ｒ ＳｉＣ基板からなる群のうちの１つのものである、請求項２９に記載の製造方法。
  34. 前記半導体デバイスは、ラテラル金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）であり、前記方法は、
    前記炭化けい素基板に形成されたソース領域を提供するステップと、
    前記炭化けい素基板に形成されたドレイン領域を提供するステップと、を含み、
    前記アルカリ土類金属を提供するステップは、前記ソース領域と前記ドレイン領域の間の前記炭化けい素基板上に前記アルカリ土類金属を提供するステップを備える、請求項２９に記載の製造方法。
  35. 前記炭化けい素基板は、４Ｈ炭化けい素（ＳｉＣ）基板、６Ｈ ＳｉＣ基板、３Ｃ ＳｉＣ基板、および１５Ｒ ＳｉＣ基板からなる群のうちの１つのものである、請求項３４に記載の製造方法。
  36. 前記半導体デバイスはバーティカル金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）であり、前記方法は、
    第２導電型の前記炭化けい素基板に形成された第１導電型のウェルを提供するステップと、
    前記炭化けい素基板内に形成された第２導電型のソース領域を提供するステップであって、前記アルカリ土類金属は、前記炭化けい素基板上にあり、前記ウェル及び前記ソース領域の少なくとも一部分へと延びている、ステップと、
    前記炭化けい素基板における前記アルカリ土類金属層の側とは反対の側の面上にドレイン・コンタクトを提供するステップと
    をさらに備える、請求項２９に記載の製造方法。
  37. 前記炭化けい素基板は、４Ｈ炭化けい素（ＳｉＣ）基板、６Ｈ ＳｉＣ基板、３Ｃ ＳｉＣ基板、および１５Ｒ ＳｉＣ基板からなる群のうちの１つのものである、請求項３６に記載の製造方法。
  38. 前記半導体デバイスは絶縁ゲート・バイポーラ・トランジスタ（ＩＧＢＴ）であり、前記方法は、
    前記炭化けい素基板に形成されるエミッタ領域を提供するステップであって、前記アルカリ土類金属は前記炭化けい素基板上にあり、前記エミッタ領域の少なくとも一部分へと延びる、ステップと、
    前記炭化けい素基板における前記アルカリ土類金属層の側とは反対の側の面上にあるコレクタ・コンタクトを提供するステップと、
    をさらに備える、請求項２９に記載の製造方法。
  39. 前記炭化けい素基板は、４Ｈ炭化けい素（ＳｉＣ）基板、６Ｈ ＳｉＣ基板、３Ｃ ＳｉＣ基板、および１５Ｒ ＳｉＣ基板からなる群のうちの１つのものである、請求項３８に記載の製造方法。
  40. 前記半導体デバイスはトレンチ電界効果トランジスタであり、
    前記炭化けい素基板は、
    第１導電型の第１層と、
    前記第１導電型の前記第１層の第１面上にある前記第１導電型のドリフト層と、
    前記ドリフト層における前記第１層の側とは反対の側の面上にある第２導電型のウェルと、
    前記ウェルの中または上にある前記第１導電型のソース領域と、
    前記ソース領域における前記ウェルの側とは反対の側の面上にあるソース・コンタクトと、
    前記第１層における前記ドリフト層の側とは反対の側の第２面上にあるドレイン・コンタクトと、
    前記ソース領域の面から、前記ウェルを通り、前記ドリフト層の面へと延びるトレンチであって、前記トレンチの中に前記アルカリ土類金属層が形成される、トレンチと
    を備える、
    請求項２９に記載の製造方法。
  41. 前記炭化けい素基板は、４Ｈ炭化けい素（ＳｉＣ）基板、６Ｈ ＳｉＣ基板、３Ｃ ＳｉＣ基板、および１５Ｒ ＳｉＣ基板からなる群のうちの１つのものである、請求項４０に記載の製造方法。
  42. 前記チャンネル領域上に前記アルカリ土類金属を提供するステップは、プラズマ処理を用いて前記炭化けい素基板の面へ第１アルカリ土類金属を注入するステップを備える、請求項２９に記載の製造方法。
  43. 前記チャンネル領域上に前記アルカリ土類金属を提供するステップは、固体拡散を介して前記炭化けい素基板の表面へ前記アルカリ土類金属を拡散するステップを備える、請求項２９に記載の製造方法。
  44. 前記チャンネル領域上に前記アルカリ土類金属を提供するステップは、原子層堆積を介して前記アルカリ土類金属をデポジットするステップを備える、請求項２９に記載の製造方法。
  45. 前記チャンネル領域上に前記アルカリ土類金属を提供するステップは、プラズマ強化化学蒸着を介して、前記アルカリ土類金属層をデポジットするステップを備える、請求項２９に記載の製造方法。
  46. 前記チャンネル領域上に前記アルカリ土類金属を提供するステップは、金属有機化学蒸着を介して前記アルカリ土類金属をデポジットするステップを備える、請求項２９に記載の製造方法。
  47. 前記チャンネル領域上に前記アルカリ土類金属を提供するステップは、前記炭化けい素基板の表面に前記アルカリ土類金属をプリントするステップを備える、請求項２９に記載の製造方法。
  48. 前記アルカリ土類金属はケイ酸バリウムである、請求項２９に記載の製造方法。
  49. 半導体デバイスを製造する方法であって、
    チャンネル領域を備える炭化けい素基板を提供するステップと、
    アルカリ土類金属を有する酸化物を前記炭化けい素基板のチャンネル領域上にデポジットするステップと、
    前記酸化物上に誘電体層を提供するステップと、
    前記誘電体層上にコンタクト層を提供するステップと
    を備える、製造方法。
  50. 前記アルカリ土類金属層は、ドライ・ケミストリー・プロセスにより提供される、請求項２９に記載の製造方法。
  51. 前記ドライ・ケミストリー・プロセスは、
    前記アルカリ土類金属をデポジットするステップと、
    デポジットされた前記アルカリ土類金属を酸化するステップと
    を備える、請求項５０に記載の製造方法。
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Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CA2884357A1 (en) 2012-09-07 2014-03-13 Avery Dennison Corporation Labels compatible with recycling
JP6168945B2 (ja) 2013-09-20 2017-07-26 株式会社東芝 半導体装置およびその製造方法
US9111919B2 (en) 2013-10-03 2015-08-18 Cree, Inc. Field effect device with enhanced gate dielectric structure
JP6189261B2 (ja) * 2014-07-07 2017-08-30 株式会社東芝 半導体装置およびその製造方法
US10910481B2 (en) * 2014-11-05 2021-02-02 Cree, Inc. Semiconductor device with improved insulated gate
JP6552950B2 (ja) * 2015-03-24 2019-07-31 株式会社東芝 半導体装置、半導体装置の製造方法、インバータ回路、駆動装置、車両、及び、昇降機
JP6526549B2 (ja) * 2015-03-24 2019-06-05 株式会社東芝 半導体装置、インバータ回路、駆動装置、車両、及び、昇降機
US9673315B2 (en) 2015-03-24 2017-06-06 Kabushiki Kaisha Toshiba Semiconductor device, inverter circuit, driving device, vehicle, and elevator
JP6667809B2 (ja) * 2016-05-30 2020-03-18 株式会社東芝 半導体装置、インバータ回路、駆動装置、車両、及び、昇降機
JP6606020B2 (ja) * 2016-06-15 2019-11-13 株式会社東芝 半導体装置、インバータ回路、駆動装置、車両、及び、昇降機
CN107863392A (zh) * 2016-09-22 2018-03-30 中兴通讯股份有限公司 一种SiC MOS电容及其制造方法
CN107871781A (zh) * 2016-09-27 2018-04-03 西安电子科技大学 一种碳化硅mosfet及其制造方法
JP6844228B2 (ja) * 2016-12-02 2021-03-17 富士電機株式会社 半導体装置および半導体装置の製造方法
CN109037332A (zh) * 2017-06-12 2018-12-18 中兴通讯股份有限公司 碳化硅金属氧化物半导体场效应晶体管及其制造方法
JP6367434B2 (ja) * 2017-06-21 2018-08-01 株式会社東芝 半導体装置およびその製造方法
US10497777B2 (en) 2017-09-08 2019-12-03 Hestia Power Inc. Semiconductor power device
US10276704B1 (en) * 2017-10-17 2019-04-30 Mitsubishi Electric Research Laboratiories, Inc. High electron mobility transistor with negative capacitor gate
JP7180667B2 (ja) * 2018-03-02 2022-11-30 三菱瓦斯化学株式会社 アルミナの保護液、保護方法及びこれを用いたアルミナ層を有する半導体基板の製造方法
CN110120425B (zh) * 2019-05-22 2020-08-11 西安电子科技大学 垂直型的高压mosfet器件及制作方法
JP7388020B2 (ja) * 2019-07-11 2023-11-29 富士電機株式会社 絶縁ゲート型半導体装置
CN112466756A (zh) * 2020-11-17 2021-03-09 深圳宝铭微电子有限公司 一种碳化硅mosfet制造方法
CN114551600A (zh) * 2022-02-22 2022-05-27 苏州龙驰半导体科技有限公司 半导体器件的制作方法和半导体器件
WO2024056193A1 (en) * 2022-09-16 2024-03-21 Hitachi Energy Ltd Method for improving the channel mobility in a sic mosfet

Family Cites Families (57)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4499147A (en) * 1981-12-28 1985-02-12 Ibiden Co., Ltd. Silicon carbide substrates and a method of producing the same
US5918132A (en) 1996-12-31 1999-06-29 Intel Corporation Method for narrow space formation and self-aligned channel implant
US6841439B1 (en) * 1997-07-24 2005-01-11 Texas Instruments Incorporated High permittivity silicate gate dielectric
JPH11135774A (ja) 1997-07-24 1999-05-21 Texas Instr Inc <Ti> 高誘電率シリケート・ゲート誘電体
US7115461B2 (en) 1997-07-24 2006-10-03 Texas Instruments Incorporated High permittivity silicate gate dielectric
US20010013629A1 (en) * 1998-06-30 2001-08-16 Gang Bai Multi-layer gate dielectric
US6246076B1 (en) * 1998-08-28 2001-06-12 Cree, Inc. Layered dielectric on silicon carbide semiconductor structures
US6972436B2 (en) * 1998-08-28 2005-12-06 Cree, Inc. High voltage, high temperature capacitor and interconnection structures
JP2000106428A (ja) 1998-09-28 2000-04-11 Toshiba Corp 半導体装置
JP2000150875A (ja) 1998-11-13 2000-05-30 Toshiba Corp 半導体装置及び薄膜形成方法
US6241821B1 (en) * 1999-03-22 2001-06-05 Motorola, Inc. Method for fabricating a semiconductor structure having a crystalline alkaline earth metal oxide interface with silicon
KR20000066800A (ko) * 1999-04-21 2000-11-15 김영환 정전기방전 보호소자가 구비된 반도체장치의 레이아웃
TW468212B (en) * 1999-10-25 2001-12-11 Motorola Inc Method for fabricating a semiconductor structure including a metal oxide interface with silicon
US6537613B1 (en) * 2000-04-10 2003-03-25 Air Products And Chemicals, Inc. Process for metal metalloid oxides and nitrides with compositional gradients
KR20030011083A (ko) * 2000-05-31 2003-02-06 모토로라 인코포레이티드 반도체 디바이스 및 이를 제조하기 위한 방법
KR100697714B1 (ko) 2000-07-11 2007-03-21 프리스케일 세미컨덕터, 인크. Ｓｉ 기판 위에 결정형 알칼리 토금속 산화물을 제조하는방법
US20020030181A1 (en) 2000-09-11 2002-03-14 Stroud Eric M. Chemical solvent for opaque coatings on scratch-off game tickets
CA2360312A1 (en) * 2000-10-30 2002-04-30 National Research Council Of Canada Novel gate dielectric
AU2002213173A1 (en) * 2000-11-14 2002-05-27 Motorola, Inc. Semiconductor structure having high dielectric constant material
JP2002184973A (ja) * 2000-12-11 2002-06-28 Hitachi Ltd 半導体装置及びその製造方法
US20020089023A1 (en) * 2001-01-05 2002-07-11 Motorola, Inc. Low leakage current metal oxide-nitrides and method of fabricating same
US6713846B1 (en) * 2001-01-26 2004-03-30 Aviza Technology, Inc. Multilayer high κ dielectric films
US7371633B2 (en) 2001-02-02 2008-05-13 Samsung Electronics Co., Ltd. Dielectric layer for semiconductor device and method of manufacturing the same
JP2002299338A (ja) 2001-04-03 2002-10-11 Matsushita Electric Ind Co Ltd 薄膜形成方法及び半導体装置の製造方法
JP3773448B2 (ja) * 2001-06-21 2006-05-10 松下電器産業株式会社 半導体装置
US6511876B2 (en) * 2001-06-25 2003-01-28 International Business Machines Corporation High mobility FETS using A1203 as a gate oxide
US20040012043A1 (en) * 2002-07-17 2004-01-22 Gealy F. Daniel Novel dielectric stack and method of making same
JP3845616B2 (ja) 2002-12-27 2006-11-15 株式会社東芝 電界効果トランジスタ及びその製造方法
US7183186B2 (en) 2003-04-22 2007-02-27 Micro Technology, Inc. Atomic layer deposited ZrTiO4 films
JP2005135974A (ja) 2003-10-28 2005-05-26 Seiko Epson Corp 絶縁膜の形成方法、並びに圧電体デバイス、強誘電体デバイス、及び電子機器
US7053425B2 (en) * 2003-11-12 2006-05-30 General Electric Company Gas sensor device
EP1687837A4 (en) 2003-11-18 2012-01-18 Halliburton Energy Serv Inc HIGH TEMPERATURE ELECTRONIC DEVICES
US7115959B2 (en) * 2004-06-22 2006-10-03 International Business Machines Corporation Method of forming metal/high-k gate stacks with high mobility
GB0423343D0 (en) * 2004-10-21 2004-11-24 Koninkl Philips Electronics Nv Metal-oxide-semiconductor device
US7667277B2 (en) * 2005-01-13 2010-02-23 International Business Machines Corporation TiC as a thermally stable p-metal carbide on high k SiO2 gate stacks
US7109079B2 (en) * 2005-01-26 2006-09-19 Freescale Semiconductor, Inc. Metal gate transistor CMOS process and method for making
US20070001231A1 (en) * 2005-06-29 2007-01-04 Amberwave Systems Corporation Material systems for dielectrics and metal electrodes
KR100650698B1 (ko) * 2005-08-02 2006-11-27 삼성전자주식회사 듀얼 게이트를 갖는 반도체 장치의 제조 방법
US7436018B2 (en) * 2005-08-11 2008-10-14 Micron Technology, Inc. Discrete trap non-volatile multi-functional memory device
US7727904B2 (en) * 2005-09-16 2010-06-01 Cree, Inc. Methods of forming SiC MOSFETs with high inversion layer mobility
US7521376B2 (en) * 2005-10-26 2009-04-21 International Business Machines Corporation Method of forming a semiconductor structure using a non-oxygen chalcogen passivation treatment
JP4868910B2 (ja) 2006-03-30 2012-02-01 株式会社東芝 半導体装置およびその製造方法
US20080017936A1 (en) * 2006-06-29 2008-01-24 International Business Machines Corporation Semiconductor device structures (gate stacks) with charge compositions
US8106381B2 (en) * 2006-10-18 2012-01-31 Translucent, Inc. Semiconductor structures with rare-earths
US7531452B2 (en) 2007-03-30 2009-05-12 Tokyo Electron Limited Strained metal silicon nitride films and method of forming
JP5280670B2 (ja) * 2007-12-07 2013-09-04 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP2009152392A (ja) 2007-12-20 2009-07-09 Fujitsu Microelectronics Ltd 半導体装置の製造方法及び半導体装置
US7947549B2 (en) 2008-02-26 2011-05-24 International Business Machines Corporation Gate effective-workfunction modification for CMOS
US7741202B2 (en) 2008-08-07 2010-06-22 Tokyo Electron Limited Method of controlling interface layer thickness in high dielectric constant film structures including growing and annealing a chemical oxide layer
JP4768788B2 (ja) * 2008-09-12 2011-09-07 株式会社東芝 半導体装置およびその製造方法
US8044469B2 (en) 2008-09-19 2011-10-25 Samsung Electronics Co., Ltd. Semiconductor device and associated methods
US7999332B2 (en) * 2009-05-14 2011-08-16 International Business Machines Corporation Asymmetric semiconductor devices and method of fabricating
JP5592083B2 (ja) * 2009-06-12 2014-09-17 アイメック 基板処理方法およびそれを用いた半導体装置の製造方法
US7989902B2 (en) * 2009-06-18 2011-08-02 International Business Machines Corporation Scavenging metal stack for a high-k gate dielectric
JP5721351B2 (ja) * 2009-07-21 2015-05-20 ローム株式会社 半導体装置
JP5568913B2 (ja) 2009-07-24 2014-08-13 株式会社ユーテック Ｐｚｔ膜の製造方法及び水蒸気加熱装置
US8232148B2 (en) * 2010-03-04 2012-07-31 International Business Machines Corporation Structure and method to make replacement metal gate and contact metal

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