KR20030011083A - 반도체 디바이스 및 이를 제조하기 위한 방법 - Google Patents

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Abstract

회로(10)는 반도체 기판(14) 위에 형성된 이중층 게이트 유전체(29)를 가진다. 게이트 유전체는 비정질층(40) 및 단결정층(42)을 포함한다. 단결정층은 전형적으로 비정질층보다 더 높은 유전 상수를 가진다.

Description

반도체 디바이스 및 이를 제조하기 위한 방법{Semiconductor device and method for manufacturing the same}
현재, 더 높은 밀도와 증대된 기능성을 가진 집적 회로들이 필요하다. 이러한 필요성을 충족시키기 위해, 집적 회로들의 트랜지스터들의 치수들을 감소시킬 필요가 있다. 예를 들면, 미래의 집적 회로 트랜지스터들은 100nm 또는 더 적은 채널 길이들로 효과적으로 제조될 것이 예상된다.
그러한 작은 트랜지스터들은 흔히, 프린징 필드들(fringing fields), 및 성능을 열화시키고 트랜지스터의 동작에 걸쳐 제어를 떨어뜨리는 다른 쇼트 채널 효과들(short channel effects)로부터 손상을 입는다. 이러한 쇼트 채널 효과들을 감소시키기 위해, 더 얇은 게이트 유전체가 흔히 이용된다. 그러나, 얇은 게이트 유전체는 전력 소비를 높이고 집적 회로의 성능을 저하시키는 과도한 게이트 누설 전류를 흔히 초래한다.
따라서, 작은 물리적 치수들을 가지지만 쇼트 채널 효과들 또는 과도한 게이트 누설 전류로부터 손상되지 않는 트랜지스터가 필요하다.
본 발명은 일반적으로 반도체 디바이스들에 관한 것이며, 특히 집적 회로들에서 고밀도로 제조된 트랜지스터들에 관한 것이다.
도 1은 집적 회로의 일부의 위에서 본 조망도.
도 2는 트랜지스터들 게이트 유전체가 제조되고 있는 처리 단계에서 집적 회로의 횡단면도.
도 3은 제조의 최종 스테이지에서 집적 회로의 횡단면도.
본 발명의 특정 목적들 및 장점들은 도면들과 관련하여 다음의 상세한 설명으로부터 본 기술 분야의 기술자들에게 쉽게 명확해질 것이다.
도면들에서 동일한 참조 번호들을 가진 요소들은 유사한 기능을 가진다.
도 1은 집적 회로(10)의 위에서 본 조망도이며, 반도체 기판(14) 위에 형성된 트랜지스터(12)를 도시한 것이다. 도 1의 구현에 있어서, 트랜지스터(12)는 N-채널 금속 산화 반도체 트랜지스터(N-channel metal-oxide semiconductor transistor)이다. 트랜지스터(12)는 드레인(16), 소스(18) 및 게이트(20)를 포함하며, 그것들은 상호 접속 라인들(22, 24 및 26)을 각각 가진 집적 회로(10)의 다른 디바이스들(도시되지 않음)에 결합되어 있다.
기판(14)은 전형적으로, 실리콘으로 형성되어 있다. 대안적으로, 갈륨 비화물, 게르마늄 등의 다른 반도체 재료가 이용될 수 있다.
도 2는 트랜지스터(12)의 채널 영역(30) 위에 이중층 게이트 유전체층(29)의 제조 단계 동안의 집적 회로(10)의 횡단면도이다. 기판(14)의 부분들은 도시된 드레인(16) 및 소스(18)를 형성하기 위해 인 또는 비소와 같은 N-형 불순물로 도핑된다. 드레인(16)에서 소스(18)까지의 거리는 전형적으로 100nm이거나 더 적다.
게이트 유전체(29)는 실리콘 이산화물을 전형적으로 포함하는 비정질층(40)을 포함한다. 게이트 유전체(29)는 스트론륨 티탄산염(SrTiO3)을 전형적으로 포함하는 결정층(42)을 더 포함한다. 여기에서, 결정층(42)이 일반적으로, 단일 결정(단결정)구조로 성장하지만, 비정질층(40)은 일반적으로, 단거리 또는 장거리 배열이 없는 층임을 주의해야 한다.
집적 회로(10)는 분자빔 에피택셜 성장법(MBE : molecular beam epitaxial) 리액터의 챔버 또는 유사한 장치에서 배치하는 것으로 도시되어 있다. 기체 상태의 티타늄(Ti) 원자들(32), 스트론륨(Sr) 원자들(34) 및 산소(O2) 분자들(36)의 분위기가 섭씨 400과 600도의 주위 온도와 10-9과 10-5밀리바 사이의 압력으로 MBE 리액터에서 형성된다. 티타늄 셀(도시되지 않음)은 티타늄 원자들(32)을 생성하기 위해 섭씨 약 1,750도의 온도로 국부적으로 가열되어 티타늄을 기화한다. 스트론륨 셀(도시되지 않음)은 스트론륨 원자들(34)을 생성하기 위해 섭씨 약 450도의 온도로 가열된다. 스트론륨 원자들(34) 및 티타늄 원자들(32)은 결정 스트론륨 티탄산염을 형성하기 위해 대략 화학량적 비율들(shoichiometric proportions)로 생성된다. 산소 분자들(36)은 대략 10-6밀리바의 과도한 압력으로 산소 소스(도시되지 않음)를 작동시킴으로써 화학량적 비율들을 초과하여 공급된다.
티타늄 원자들(32), 스트론륨 원자들(34) 및 산소 분자들(36)은 반응하여 스트론륨 티탄산염 분자들(46)을 형성한다. 설명된 조건들 하에, 스트론륨 티탄산염분자들은 결정 방식으로 성장하여 결정층(42)을 형성한다. 결정층(42)의 제 1 분자층이 결정화된 스트론륨 티탄산염 분자들(46) 및 그들의 분자 사이의 결합력들을 나타내는 라인들과 접속된 촘촘하지 않은 원들로서 도 2에 도시되어 있다. 또 다른 반응이 제 1 분자층 위에 결정화되는 또 다른 스트론륨 티탄산염의 분자층들을 가져온다.
산소 분자들(36)이 화학량적 비율들보다 더 크게 존재하여, 초과 산소는 기판(14)의 실리콘 원자들과 반응하기 위해 결정층(42)을 통해 확산할 수 있다. 그 반응은 기판(14)의 표면 위에 있는 사각형으로 도 2에 표현된 실리콘 이산화물 분자들(44)을 생성한다. 실리콘 이산화물 분자들(44)은 비-결정 방법으로 성장하여 비정질층(40)을 형성한다.
본 발명의 특징에 따라, 비정질층(40)은 결정층(42)이 성장하고 있는 동안 성장한다. 그러므로, 비정질층(40) 및 결정층(42) 모두를 형성하는 데에 단지 하나의 열 처리 단계만이 필요하며, 그에 의해 집적 회로(10)의 낮은 제조 비용을 성취한다. 그 외에도, 기판(14)과 결정층(42) 사이의 비정질층(40)의 형성은 기판(14)과 결정층(42) 사이의 격자 압박(lattice stress)을 경감시키는 전이 재료(transition material)로서 동작함으로써, 게이트 유전체(29)에 대해 고품질을 결과로서 가져온다.
도 3은 도 2에 기술된 단계보다 더 나중의 처리 단계에서 집적 회로(10)의 횡단면도를 도시한 것이다. 트랜지스터(12)는 기판(14)에 형성된 드레인(16) 및 소스(18)를 포함한다. 게이트 유전체(29)는 비정질층(40) 및 결정층(42)을 포함한다.게이트 전극(26)은 게이트 유전체(29) 위에 배치되어 게이트 전극(26)에 인가된 제어 신호 VIN에 의해 충전되는 게이트 전극(26)과 기판(14) 사이의 게이트 정전 용량을 생성한다.
비정질층(40)은 전형적으로, 10옹스트롬의 두께로 성장된 실리콘 이산화물을 포함한다. 응용에 따라, 비정질층(40)의 두께는 전형적으로 8과 30옹스트롬 사이의 범위이다. 비정질층(40)은 상대 유전율, 즉 대략 3.9의 유전 상수를 가진다. 대안적으로, 비정질층(40)은 실리콘 질화물, 스트론륨 규산염 등과 같은 다른 재료를 포함할 수 있다. 비정질층(40)은 바람직하게, 약 10보다 더 작은 유전 상수를 가진다.
결정층(42)은 대략 50옹스트롬의 두께로 전형적으로 성장한 스트론륨 티탄산염으로 형성된다. 응용에 따라, 결정층(42)의 두께는 전형적으로 50에서 100옹스트롬의 범위에 있다. 도 3의 실시예에서, 결정층(42)은 30과 300 사이의 범위에서, 대략 200의 유전 상수를 가진다. 결정층(42)의 유전 상수는 바람직하게 비정질층(40)의 유전 상수보다 더 크다.
결정층(42)이 스트론륨 티탄산염 이외의 재료들로 형성될 수 있음을 주의한다. 예를 들면 티타늄, 알루미늄, 또는 지르코늄 등과 같은 전이 금속들과, 예를 들면 란탄, 바륨, 스트론륨, 또는 마그네슘 등과 같은 알칼리 토금속들(alkaline earth metals)을 조합함으로써 형성된 페로브스카이트 재료들(Perovskite materials)이 결정층(42)을 형성하는데 이용될 수 있다.
동작에 있어서, 제어 신호 VIN은 게이트(26)에 인가되어, 트랜지스터(12)의 게이트 정전 용량을 충전한다. 전계(60)는, 기판(14)의 도전성을 변경하고 소스(18)와 드레인(16) 사이의 기판(14)에서 도전 채널(52)을 생성하는 게이트 유전체(29) 양단에 생성된다. 전계(60)에 응답하여 분극 전계(62)가 결정층(42)내에서 생성되고 분극 자계(64)가 비정질층(40)내에서 생성된다. 결정층(42)의 유전 상수가 비정질층(40)의 유전 상수보다 더 크기 때문에, 분극 전계(64)는 분극 자계(62)보다 더 크다.
트랜지스터(12)의 게이트 정전 용량은 게이트 유전체(29)의 두께 및 유효 유전율에 의존한다. 본 발명의 결과에 따라, 게이트 유전체(29)는 낮은 유전율 게이트 유전체들을 갖는 트랜지스터들 보다 더 두꺼운 두께로 성장할 수 있다. 증가된 두께는 트랜지스터(12)의 과도한 게이트 누설을 실질적으로 제거하여 집적 회로(10)의 성능을 개선시킨다. 그 외에도, 비정질층(40)의 낮은 상대 유전율은 제어 신호 VIN으로 인해 트랜지스터(12)의 프린징 필드들을 감소시키고, 그에 의해 쇼트 채널 효과들을 회피하고 트랜지스터(12)의 문턱 전압에 대한 제어를 개선시킨다.
그러므로, 본 발명은 높은 성능 동작 및 낮은 제조 비용을 유지하면서 100nm보다 적은 치수들로 스케일링될 수 있는 트랜지스터를 제공하는 것을 알아야 한다. 이중층 게이트 유전체는 반도체 기판 위에 형성되어 비정질 재료로 형성된 제 1 층 및 결정 재료로 형성된 제 2층을 포함한다. 비정질 재료는 기판과 단결정 재료 사이의 격자 부정합(lattice mismatch)에 대한 전이를 제공한다. 또한 프린징 필드들을 감소시키기 위해 낮은 유전 상수를 가진다. 단결정 재료는 부분적으로는 그것의 결정 성질로 인해 높은 유전 상수를 가진다. 또한 과도한 게이트 누설을 감소시키기 적당한 두께로 형성된다.
본 발명의 특정 실시예들이 도시되고 설명되었지만, 또 다른 변형들 및 개선들이 본 기술 분야의 숙련자에게 출현할 것이다. 따라서, 본 발명은 도시된 특정 형태들에 제한되지 않고 본 발명의 정신 및 범위로부터 벗어나지 않는 모든 변형들을 청구항에서 포함하고자 의도함이 바람직하다.

Claims (10)

  1. 반도체 디바이스에 있어서,
    반도체 기판, 및
    상기 반도체 기판 위에 형성되고, 비정질 재료로 형성된 제 1 부분 및 단결정 재료로 형성된 제 2 부분을 갖는 유전체층을 포함하고, 상기 유전체층에서의 전계는 상기 반도체 기판의 도전성을 제어하는, 반도체 디바이스.
  2. 제 1 항에 있어서,
    상기 유전체층 위에 있는 제어 전극을 더 포함하여, 상기 제어 전극과 반도체 기판 사이의 상기 전계를 확립하는, 반도체 디바이스.
  3. 제 2 항에 있어서,
    드레인, 및
    소스를 더 포함하며, 상기 전계는 상기 기판에 도전 채널을 생성하여 상기 드레인을 상기 소스에 결합하는, 반도체 디바이스.
  4. 제 1 항에 있어서,
    상기 유전체층의 제 1 부분은 상기 반도체 기판에 인접하여 형성되고, 상기 유전체층의 제 2 부분은 상기 제 1 부분과 제어 전극 사이에서 형성되는, 반도체디바이스.
  5. 제 1 항에 있어서,
    상기 비정질 재료는 실리콘 이산화물을 포함하는, 반도체 디바이스.
  6. 제 1 항에 있어서,
    상기 단결정 재료는 바륨, 스트론륨, 티타늄, 란탄, 지르코늄, 알루미늄 및 산소로 구성된 그룹으로부터 선택되는 재료를 포함하는, 반도체 디바이스.
  7. 제 1 항에 있어서,
    상기 유전체층의 제 1 부분은 10보다 더 작은 상대 유전율을 가지며 상기 유전체층의 제 2 부분은 30보다 더 큰 상대 유전율을 가지는, 반도체 디바이스.
  8. 제 7 항에 있어서, 상기 유전체층은 30옹스트롬보다 더 큰 두께로 형성되는, 반도체 디바이스.
  9. 트랜지스터에 있어서,
    기판,
    제어 신호에 응답하여 상기 기판에 도전 채널을 생성하기 위해 상기 기판 위에 배치된 게이트 전극, 및
    상기 도전 채널 위에 형성되고, 비정질 재료로 형성된 제 1 층, 상기 제 1 층과 게이트 전극 사이에 배치된 단결정 재료로 형성된 제 2 층을 포함하는 유전체를 포함하는, 트랜지스터.
  10. 제 9 항에 있어서, 상기 단결정 재료는 상기 비정질 재료보다 더 높은 유전율을 가지는, 트랜지스터.
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