KR100367789B1 - Ｍｏｓ전계효과 트랜지스터 - Google Patents

Abstract

본 발명은, 반도체 실리콘 기판과 상기 실리콘 기판 상에 배치되는 소스/드레인 영역과, 상기 소스/드레인 영역과 이격하여 상기 실리콘상에 배치하는 게이트 전극과, 상기 기판과 상기 게이트 전극사이에 개재하는 게이트절연막을 구비한 MOS 전계효과 트랜지스터에 관한 것으로서, 게이트절연막이 초격자 구조를 가진 고유전체막인 것을 특징으로 한다. 이에 의하여, 게이트절연막의 초박막화에 따른 물리적, 전기적 특성 한계를 극복하여, 차세대의 고집적화된 MOS 전계효과 트랜지스터를 제공할 수 있다.

Description

ＭＯＳ전계효과 트랜지스터 {MOS Field Effect Transistor}

본 발명은, 실리콘 기판과 상기 실리콘기판 상에 배치되는 소스/드레인 영역과, 상기 소스/드레인과 이격하여 상기 실리콘 상에 배치하는 게이트 전극과, 상기 기판과 상기 게이트 전극사이에 개재하는 게이트절연막을 구비한 MOS 전계효과 트랜지스터(Metal-Oxide-Semiconductor Field effect transistor)에 관한 것이다.

MOS 전계효과 트랜지스터는, 기본적으로 에미터와 컬렉터역할을 하는 소스/ 드레인과, 전하의 흐름을 조절하는 베이스역할을 하는 게이트전극으로 구성되어있다. 이 중 가장 중요한 부분으로, 선택적 스위치 역할을 하는 부분인 게이트전극(Metal)은 기지 실리콘(Semiconductor)과 사이에 게이트절연막(Oxide)이 개재되어 이격이 되어 있다. 게이트전극에 일정 전압이상을 가해주면, 게이트 절연막 하단부에 전계효과(Field effect)로 전하들이 집중되면서 소스와 드레인 사이에 전하채널을 형성되어 소스와 드레인 사이에 전류가 통하게 된다. 이와 같은 MOS 전계효과 트랜지스터는 반도체 메모리나 로직 디바이스에서는 기본 구성요소이다.

도 1은 종래의 MOS 전계효과 트랜지스터(MOS Field Effect Transistor)의 구조를 나타내는 단면도이다. 도시된 바와 같이, 기지 실리콘(1) 상에 소스/드레인(2)이 있고, 기지 실리콘(1)상에 게이트 전극(5)이 존재하고, 게이트 전극(5)과 기지 실리콘(1)사이에 게이트 절연막(4)으로 실리콘산화막이 개재하고,게이트 전극(5) 및 소스/드레인(2)은 금속배선(7)으로 연결되어 외부 단자와 연결이 되어 있고, 금속 배선(7)과 게이트 전극(5)사이에는 층간절연막(6)이 개재하여 게이트 전극(5)과 금속배선(7)층을 절연하고 있고, 상기 금속 배선(7)상에는 부동태 막(9)이 형성이 되어 있다.

상기와 같이, 실리콘산화막을 게이트절연막으로 이용한 기술은 메가(Mega)기술까지는 절연막으로서의 효과가 뛰어나고, 제조공정이 용이하여 메모리 및 비메모리(논리 회로)의 MOS 전계효과 트랜지스터에 주로 사용되어왔다. 그런데, 디바이스의 집적도가 기가(Giga)기술로 발전하면서, 메가(Mega)집적도 이상의 초고집적도를 요구함으로서, 게이트절연막의 두께가 얇아지면서 문제가 제기되고 있다.

제 2도는 최근의 반도체 공정기술의 경향을 나타낸 그래프이다. 이 그래프에서는 각 기술세대별로 요구되는 소자 설계 선 폭과 이에 상응하여 요구되는 MOS 전계효과 트랜지스터의 게이트 절연막의 두께를 나타내고 있다. 그래프에서 본 바와 같이, 현세대 기술에 속하는 0.18 um 기술에서는, LOGIC 디바이스의 선 폭이 계속 좁아지면서, 게이트 절연막의 두께가 게이트산화막(SiO2)의 두께가 40 Å까지 얇아졌다. 이와 같이, 게이트산화막이 초박막화됨에따라, 절연체로서의 실리콘산화막의 기능은 여러 가지 문제점들을 동반하고 있다. 즉 절연체로서의 항복전압(Vbd)과 게이트절연막의 항복전하밀도(Qbd)등에서 디바이스의 전기적 기준을 만족하지 못하고 있다. 특히, 더욱 고집적화 차세대 반도체 제품인 4 기가(4 Giga) 이상의 집적도를 가지는 DRAM 및 SRAM 제품 및 디자인룰이 0.15 um 이하인 비메모리제품에서 요구되는 게이트절연막의 두께는 기존의 실리콘산화막을 적용할 경우, 제 3 도에서 보는바와 같이 30 Å 이하의 두께로 극히 얇아지게 된다. 실리콘산화막이 30 Å 이하에서는 기지 실리콘에 있는 전자의 게이트산화막으로의 터널링(tunneling)에 의한 누설전류로 인해서 절연막으로서의 기능이 상실되고, 실리콘 산화막 두께가 20 Å 이하가 되면, 물리적인 특성 한계에 도달하여 더 이상 절연체로서 적용 할 수 없게 된다. 양산에 있어서도, 제조공정 상으로 두께가 너무 얇아지면 공정균일도 관리에 심각한 문제가 생겨 생산성(Yield)에도 난점으로 지적되고 있다. 근본적으로 기존의 실리콘산화막을 MOS 전계효과 트랜지스터에 적용하는 기술은 실리콘산화막의 초박막화로인해 MOS 전계효과 트랜지스터의 게이트절연막으로서의 기능을 할 수 없기 때문에, 기가(Giga)제품 양산 기술(선 폭 0.15 um 이하의 공정 및 게이트절연막 30 Å 이하)에는 더 이상 게이트 절연막으로서 적용할 수 없다는 문제점이 있다.

따라서, 게이트절연막으로서 30 Å이하의 실리콘산화막 두께를 요구하는 0.15 um 이하의 기술에서는 새로운 막질을 적용하여야 하는데, 그 유력한 후보로 고유전체막이 고려되고 있다.

따라서, 본 발명의 목적은, 게이트절연막으로서 초격자구조를 가지는 고유전 체막을 사용하여 게이트절연막의 초박막화에의한 문제점을 극복하고, 차세대의 고집적회로에서 적용될 수 있는 공정을 제시하여, 기가(Giga)제품 이상(선 폭 0.15 um 이하)의 초고집적 제품에서 필요한 반도체 장치의 MOS 전계효과 트랜지스터를 제조할 수 있는 기술을 제공하고자 한다.

도 1 은 종래의 MOS 전계효과 트랜지스터(MOS Field Effect Transistor)의 단면도,

도 2 는 반도체 공정기술의 경향을 나타낸 그래프,

도 3 은 본 발명에 따른 MOS 전계효과 트랜지스터구조를 나타낸 단면도,

도 4 는 본 발명에 의한 게이트절연막 영역의 확대 단면도,

도 5 는 초격자 구조를 설명하기 위한 입체 격자도,

도 6 도 a) 내지 f)는 초격자구조를 가진 게이트절연막을 구성하는 원소의 구성도,

도 7 은 a) 내지 e)는 본 발명에 따른 MOS 전계효과 트랜지스터의 제반공정을 순차적으로 나타낸 단면도이다.

* 도면의 주요 부분에 대한 부호의 설명

1 : 반도체 기지 실리콘 2 : 소스/드레인 영역

3 : 필드산화막 4 : 게이트절연막

5 : 게이트 전극 6 : 층간 절연막

7 : 금속 배선 8 : 고유전체막

81 : 고유전막 SrTiO3 82 : " BaTiO3

9 : 부동태 보호막

상기 목적은, 본 발명에 따라, MOS 전계효과 트랜지스터에서 게이트절연막(4)으로 초격자구조를 가진 고유전체막을 형성함에 의해 달성된다.

여기서, 상기 고유전체막은, epitaxial 성장에 의해서 형성이 되고, 상기 고유전체막은 MBE 법(Molecular Beam Epitaxy), 화학기상증착법(Chemical Vapor Deposition) 및 물리기상증착법(Physical Vapor Deposition) 중 적어도 하나 이상에 의해서 형성되며, 상기 고유전체막은 복수의 층들로 이루어지며, 상기 복수의 층들은 층단을 이루어 서로 인접한 층단들은 상호 상이한 화학적 구성을 갖는 것이 바람직하며, 상기 고유전체막과 상기 기판 사이에 고유전체막을 epitaxial 성장시키기 위해서 완충막이 개재될 수 도 있다.

이하에서는 첨부도면을 참조하여 본 발명에 대해 상세히 설명한다.

도 3은 본 발명에 따른 MOS 전계효과 트랜지스터(MOS Field Effect Transistor)의 구성을 나타내는 단면도이다. 도시된 바와 같이, 실리콘 기판(1)상에 소스/드레인 영역(2)이 있고, 소스/드레인 영역 및 실리콘 기판(1)과 이격하여 게이트 전극(5)이 존재하며, 상기 실리콘 기판(1)과 게이트전극(5) 사이에 게이트절연막으로 초격자를 가진 고유전체막이 개재 되어있다. 게이트절연막으로 사용하는 초격자를 가진 고유전체막은 강유전성을 갖는 STO(SrTiO3), BTO(BaTiO3), PbTiO3, PbZrO3 등이고, 이러한 고유전체막은 MBE 법(Molecular Beam Epitaxy), 화학기상 증착법(MOCVD법 등) 및 물리증착법(sputtering, Evaporation 및 pulse laser 증착) 기법을 이용하여 epitaxial 성장으로 형성된다..

도 4는 게이트절연막의 초격자를 가진 고유전체막(8)을 확대한 단면도이다.도시된 바와 같이, 막질 81 은 복수의 층을 이루고 있는 SrTiO3 막층이고 막질 82는 복수의 층을 이루고 있는 BaTiO3 막층인데, 기지 실리콘(1)상에 복수의 층으로 고유전체막층 단들이 형성이 되고, 각 각의 인접한 층단들은 서로 다른 화학적 성분비를 가진다. 이때, 형성되는 고유전체는 기지 실리콘의 결정 방위에 따라 그 성장 면이 결정되는 것이 특징이다.

도 5는 도 4의 초격자를 가진 고유전막층의 구조를 나타낸 입체 격자도 이다. 도시된 바와 같이, 초격자구조는, 면심 입방체와 체심 입방체를 혼합 해 놓은 형태로 기본 결정 구조에서 벗어난 구조를 하고 있는데, 각 원자들의 배열이 단순 입방체, 면심 및 체심 입방체 구조의 특정 부분에 위치해 있는 것이 특징이다. 이와같은 구조를 perovskite 구조라 하며 강유전체 재료들이 이에 해당되는데, 구성원소에 따라 원소의 크기가 다르고 격자상수가 다르기 때문에, 막질의 기계적, 물리적 특성에 크게 영향을 미칠 수 있다.

도 6 a) 내지 f)는 도 4에서 도시된 초격자를 가진 게이트절연체들의 화학적 구성을 나타내는 원소의 구성도이다. 도 6 의 a) 내지 c)는 SrTiO3 막층단(81)의 단위 격자구조를 분해하여 도시한 것으로, Sr 원자가 단순 입방체의 꼭지점 부분에 위치하고, Ti 원자는 체심 입방체의 체심에 위치하고 있다. 또한, 산소(O)원자는 면심입방체의 면심 부분에 위치하고 있는데, 이들 각 원자들을 더해 보면, Sr 원자 하나, Ti 원자 하나, O 원자 3 개로 SrTiO3의 화학식을 나타낸다. 도 6의 d) 내지 f)는 또 다른 초격자 고유전체막인 BaTiO3(82)의 격자구조를 분해하여 도시한 것으로, 도 6 의 a) 내지 c) 의 SrTiO3와 기본 격자 구조는 같고, 입방체의 꼭지점 부분에 Sr 대신 Ba이 위치해 있다. 이와 같이, 금속 원자와 산소가 산화물을 형성하면서 비정질(armorphous)이 아닌 결정구조를 가지고 형성되는 물질은 보통 금속간 화합물과 같이 분류되어 특수한 조건 하에서 형성된다. 이들 막질의 특성은 구조에서 나타나듯이 금속에 산소 원자가 개재된 산화물처럼 전도성이 거의 없으며, 매우 단단한 특성이 있다. 또한, 격자상수가 서로 다른 물질이 서로 인접해 형성되기 때문에 두 막질의 계면에서의 격자 의곡에 의해서 높은 스트레인 구조를 갖는다. 이로인해, 계면에 높은 응력이 걸리므로 그 두께가 얇아도 고유전율을 유지할 수 있는 장점이 있다. 이와 같은 초격자를 가진 고유전체막은 PbTiO3 / PbZrO3 의 막 등에서도 나타날 수 있다. PbTiO3 / PbZrO3 막의 경우에는 상기의 Sr 이나 Ba 원소대신 납(Sr)과 지르코늄(Zr)이 격자구조에 들어가게 되는데, 이들 막질에서는 격자상에 위치가 STO 나 BTO 와는 상이하고, 막질 간의 격자상수 차이가 작으므로, 유전율에 있어서 적은 값을 보인다.

도 7은 본 발명에 따른 MOS 전계효과 트랜지스터의 제반공정을 순차적으로 나타낸 단면도이다. 도 7의 a)에 도시된 바와 같이, 기지 실리콘(1)에 이온주입과 열처리 공정에 의해 웰(Well)을 형성한다. 그런 다음, 도 7의 b)에 도시된 바와 같이 실리콘 기판(1)상에 필드산화막(3)이나 트렌치를 형성함으로써 주변의 트랜지스터들과의 영역구분을 하여 트랜지스터가 형성될 활성화(Active)영역을 형성하는 소자분리 공정을 진행한다. 그런 다음, 도 7의 c)에서 도시된 바와 같이, 실리콘 기판에 이온 주입(Ion Implant)을 하여, 트랜지스터 작동 시, 전하채널이 형성되는 부분의 MOS 트랜지스터 전기적 특성을 강화하고, 표준세정공정과 MBE 법을 이용하여 게이트절연막으로서 초격자구조를 가진 고유전체막(8)을 형성한다. 이때, 이 고유전체막(8)은 MBE 기법 외에도 물리기상증착법(Sputtering, evaporation 및 pulse laser 증착등)과 화학기상증착법(Chemical Vapor Deposition) 중 어느 하나를 이용하여 형성할 수 있다. 그런 다음, 게이트 전극으로 전도성을 가진 폴리실리콘이나 실리사이드막(5)을 형성하고, 패턴닝(Patterning)공정을 거쳐 게이트 전극(5)을 형성한다. 그리고 N+ 및 P+ 이온 주입과 열처리를 하여 MOS 트랜지스터의 소스/ 드레인영역(2)을 형성한다.

그런 다음, 도 7의 d)에 도시된 바와 같이, 게이트 전극(5)위에 층간 절연막(6)을 형성하고 금속배선(Metalization)공정을 거쳐 게이트전극과 소스/ 드레인을 반도체 소자칩 밖으로 연결시키는 금속배선단자(7)를 형성한다. 그런 다음, 도 7 의 e)에서 도시된 바와 같이, 금속배선단자(7)를 보호하고 패키지 공정을 진행하기 위해서 금속배선 위에 절연막(9)과 부동태막(9)을 형성하여 MOS 전계효과 트랜지스터를 완성한다.

이상의 공정을 통하여 형성된 초격자구조를 가진 고유전막질은 격자 구조에 의한 의곡현상으로 높은 응력을 받은 상태여서, 상대적으로 유전율이 기존의 실리콘 산화막에 비해서 약 3 ~ 100배 가까이 높다. 또한 막질의 두께가 낮아진다 할지라도 기존의 일반 고유전체막처럼 유전율이 낮아지지 않고, 높은 유전율을 유지하는 특성이 있다. 다음의 [수학식 1] 및 [수학식 2]에 의해서 ,

[수학식 1]

Cox= ε/ tox

[수학식 2]

teq= (εo/ εSiO2)/(C/A)ox

등가 두께를 계산해 보면, 기존 산화막의 두께보다 이론적으로 거의 3 ~ 100배정도 높은 값을 나타내게 된다. 이로 인하여 전기적특성(Vbd, Qbd, 및 Vth 등)을 확보 할 수 있으면서 막질 두께를 수백 Å까지 두껍게 형성할 수 있다.

따라서, 반도체 제조공정 시, 게이트절연막의 단점인 매우 얇은 게이트절연막으로 인한 터널링 누설전류(tunneling leakage current)를 방지 할 수 있다. 즉 등가 두께로 볼때, 기존의 산화막 등가두께 30 Å이하의 막질에서도 절연체로서의 기능을 가능하게 하고, 게이트절연막에서 필수적인 조건인 기준 항복전압(Vbd) 및 항복전하밀도(Qbd)를 유지할 수 있다. 따라서, 차세대의 고집적 회로공정에도 적용될 수 있는 게이트절연막 공정을 제시할 수 있고, 기가제품 양산시대 이상(선 폭 0.15 um 이하, 게이트절연막 두께 30 Å이하)의 초고집적제품에 적용 할 수 있는 기술을 제공할 수 있다.

또한 차세대 반도체 공정에서 요구하는 게이트 절연막의 두께에 비추어 볼 때 게이트절연막 공정의 용이성과 생산성이 크게 확보된다. 실제 0.15 um 이하의 디자인룰(design rule)에서 요구되는 절연막 두께 30 Å이하(등가두께, equivalent thickness)에서도 실제로는 수백 Å의 두께로 제조를 하면 되므로, 양산공정관리가 용이하게 되고, 초격자구조를 가진 고유전물질이 형성될 때, 서로 다른 구성비로 이루어진 epitaxial 층이 한 층씩 교대로 형성되는 특징을 이용하여, 그 형성되는 층의 수를 조절한다면, 유전율에 손상이 없이 더 얇은 두께로도 형성 가능하여 계속적인 고집적화가 가능하다.

이상 설명한 바와 같이, 본 발명에 따르면, MOS 전계효과 트랜지스터에 게이트 절연막으로서 초격자의 고유전체막을 사용함으로, 실리콘산화막 등가두께 30 Å이하의 두께에서 나타나는 단점을 극복할 수 있고, 차세대 기가 메모리(Giga Memory) 및 0.15 um 이하의 기술에 적용할 수 있는 MOS 전계효과 트랜지스터를 제공할 수 있다.

Claims (6)

1. 실리콘 기판과 상기 실리콘 기판상에 배치된 소스/드레인 영역과, 상기 소스/드레인 영역과 이격하여 상기 실리콘 기판상에 배치하는 게이트 전극과, 상기 기판과 상기 게이트 전극사이에 개재되는 게이트절연막을 구비한 MOS 전계효과 트랜지스터에 있어서,

   상기 게이트 절연막은 초격자구조를 가진 고유전체막인 것을 특징으로 하는 MOS 전계효과 트랜지스터.
2. 제 1항에 있어서,

   상기 고유전체막은 epitaxial 성장에 의해 형성되는 것을 특징으로 하는 MOS 전계효과 트랜지스터.
3. 제 1항에 있어서,

   상기 고유전막은 MBE 법(Molecular Beam Epitaxy), 화학기상증착법(CVD), 물리기상증착법(PVD) 중 적어도 하나에 의해서 형성되는 것을 특징으로 하는 MOS 전계효과 트랜지스터.
4. 제 1항 내지 3항중 어느 한 항에 있어서,

   상기의 고유전체막은 복수의 층으로 이루어지며, 상기 각 복수의 층은 복수의 막층 단으로 이루어져 있는 것을 특징으로 하는 MOS 전계효과 트랜지스터.
5. 제 4항에 있어서,

   상기 막층단들은 상호 인접한 막층단과 상호 상이한 화학적 구성을 갖는 것을 특징으로 하는 MOS 전계효과 트랜지스터.
6. 제 1항 또는 3항에 있어서,

   상기 고유전체막과 상기 기판사이에 완충막이 개재될 수 있는 것을 특징으로 하는 MOS 전계효과 트랜지스터.