JP2013232554A - 炭化珪素半導体装置の製造方法および炭化珪素半導体装置 - Google Patents

炭化珪素半導体装置の製造方法および炭化珪素半導体装置 Download PDF

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【課題】絶縁膜と炭化珪素の界面準位密度を大幅に増大させることなく、層間絶縁膜の表面を平坦化できること。
【解決手段】炭化珪素基板11の(000−1)面上に、熱酸化膜とゲート絶縁膜13を形成し、ゲート絶縁膜13上にゲート電極14を形成し、ゲート電極14の一部を除去し開口部を形成し、開口部の少なくとも一部に層間絶縁膜17を形成する。そして、リフロー処理により層間絶縁膜17の平坦化を実施する際、このリフロー処理を、水素または、不活性ガスと水素の混合ガスを用いた雰囲気中にて、この雰囲気を少なくとも400℃以上に加熱した状態を含み行う。
【選択図】図1

Description

この発明は、炭化珪素半導体装置の製造方法および炭化珪素半導体装置に関する。特に、リフロー処理による絶縁膜の平坦化を行う際に、界面準位密度の増大を防ぐことができる炭化珪素半導体装置の製造方法に関する。
近年、珪素(以下Siと記す)に代わる半導体材料の一つとして炭化珪素(以下SiCと記す)が注目されている。このSiCは、バンドギャップが4H−SiCでは3.25eVと、Siのバンドギャップ1.12eVに比べて3倍近く大きいため、動作上限温度を高くできる。また、絶縁破壊電界強度が4H−SiCで3.0MV/cmと、Siの絶縁破壊電界強度0.25MV/cmに比べて約1桁大きい。これにより、絶縁破壊電界強度の3乗の逆数で効くオン状態における素子の抵抗(オン抵抗)が低減され、定常状態での電力損失を低減できる。
さらに、熱伝導度についても、4H−SiCで4.9W/cm・Kと、Siの熱伝導度1.5W/cmKに比べて3倍以上高いので、熱冷却効果が高く冷却装置を小型化できるという利点も有している。飽和ドリフト速度も2×107cm/sと大きいため、高速動作にも優れている。このようなことから、SiCは、電力用半導体素子(以下パワーデバイスと呼ぶ)や高周波デバイス、高温動作デバイスなどへの応用が期待されている。
これまでのMOSFET開発は、結晶性が良く比較的安価なエピタキシャルウエハが存在していたことから(0001)面にて行われてきた。しかしながら、この(0001)面上ではMOS界面のチャネルの移動度が低く、低オン抵抗化が困難となっている。これに対して、(0001)面の裏面である(000−1)面ではMOS界面のチャネル移動度が、熱酸化の雰囲気に大きく影響され、ウェット雰囲気で酸化すると(0001)面よりも高い値を示すと報告されている。従って、この(000−1)面を用いれば低オン抵抗のMOSFETが実現できると期待されている。
半導体装置においては、金属配線の下層の層間絶縁膜として、熱処理(リフロー処理)により表面平坦化が可能なものが多く用いられる。このような層間絶縁膜の一種に、ホウ素リンシリケートガラス(Boro−Phosphosilicate Glass,BPSG)膜がある。このBPSG膜においては、リフロー性能の向上のために、B(Boron)およびP(Phosphorus)の濃度を高くすることがよく行われる。そして、半導体装置の製造においては、化学気相成長(Chemical Vapor Deposition,CVD)法により、このBPSG膜を基板上に形成した後、800〜900℃の高温でリフロー処理を行うことにより、このBPSG膜の表面平坦化を行う。
ここで、炭化珪素基板を用いてMOSキャパシタを作製し、不活性ガスのみを用いたリフロー処理の有無による、炭化珪素基板とゲート絶縁膜との界面の界面準位密度(Dit)特性を比較してみた。その結果、MOSキャパシタとして、炭化珪素のn型基板上に酸化膜(ゲート絶縁膜)を製膜したもの(リフロー処理なし)の特性に対し、リフロー処理を実施したものは、Dit特性が大幅に増大した。これは、不活性ガス中でリフロー処理すると界面より水素が離脱してしまうためと考えられる。このDit特性の増大は、チャネル移動度の減少を示唆していることから、不活性ガスのみを用いたリフロー処理は、炭化珪素半導体を用いたMOSFETの製造プロセスには適用できない。
炭化珪素基板上でのオーミックコンタクト形成のための熱処理について、ゲート絶縁膜形成後に不活性ガスを用いて熱処理する技術であり、オーミック抵抗を低減させ、低オン抵抗の炭化珪素半導体装置を製造する技術が開示されている(例えば、下記特許文献1参照。)。
特開2007−242744号公報
しかしながら、炭化珪素基板上へ形成した絶縁膜のリフロー工程を、上述した不活性ガス中で実施すると、界面準位密度が増大し、チャネル特性(チャネル移動度)が低下するという問題が生じる。また、層間絶縁膜を平坦化する際に、炭化珪素基板とゲート絶縁膜との界面における界面準位密度の増大を抑制するためには、層間絶縁膜のリフロー処理時の雰囲気と、層間絶縁膜のリフロー温度および時間の組み合わせを考慮して行わねばならない。
本発明は、上記課題に鑑み、絶縁膜と炭化珪素の界面準位密度を大幅に増大させることなく、層間絶縁膜の表面を平坦化でき、低オン抵抗の炭化珪素半導体装置を製造できる炭化珪素半導体装置の製造方法および炭化珪素半導体装置を提供することを目的とする。
上記目的を達成するため、本発明の炭化珪素半導体装置の製造方法は、炭化珪素半導体の(000−1)面上(好ましくは4H−SiC(000−1)面上)、または、(11−20)面上に接するように第1絶縁膜を形成する工程と、前記第1絶縁膜上にゲート電極を形成する工程と、該ゲート電極の一部を除去し開口部を形成する工程と、該開口部の少なくとも一部に第2絶縁膜を形成する工程と、リフロー処理により前記第2絶縁膜の平坦化を実施する工程と、を有する炭化珪素半導体装置の製造方法において、前記リフロー処理を、水素または、不活性ガスと水素の混合ガスを用いた雰囲気中にて、当該雰囲気を少なくとも400℃以上に加熱した状態を含み行うことを特徴とする。
また、前記リフロー処理の昇温時に、大気または不活性ガスの雰囲気から、前記水素または、不活性ガスと水素の混合ガスを用いた雰囲気に置換する際の温度は、400℃以下で行い、前記リフロー処理の降温時に、前記水素または、不活性ガスと水素の混合ガスを用いた雰囲気から、大気または不活性ガスの雰囲気に置換する際の温度は、400℃以下で行うことを特徴とする。
また、少なくとも酸素と水蒸気を含むガス中で熱酸化をし、前記炭化珪素半導体の(000−1)面上に接するように前記第1絶縁膜を形成する工程が、ゲート絶縁膜を形成する工程の少なくとも一部であることを特徴とする。
また、前記不活性ガスは、ヘリウム、アルゴン、窒素のいずれかを用いることを特徴とする。
また、前記リフロー処理における、処理最高温度が600℃以上1100℃以下の範囲であることを特徴とする。
また、前記不活性ガスと水素の混合ガス中の水素濃度が1%以上かつ4%以下の範囲であることを特徴とする。
また、本発明の炭化珪素半導体装置は、上記に記載の炭化珪素半導体装置の製造方法により製造された炭化珪素半導体装置であり、当該炭化珪素半導体装置は、前記第1絶縁膜中の水素濃度が5×1019cm-3以上1×1022cm-3以下の範囲であることを特徴とする。
上記構成によれば、(000−1)面上での炭化珪素半導体装置を、熱酸化またはCVD法等により第1絶縁膜を形成し、第1絶縁膜と炭化珪素基板の界面準位を水素で終端した後に、第2絶縁膜のリフロー処理を水素を含むガス中で行う。これにより、第1絶縁膜と炭化珪素基板との界面における炭化珪素基板表面の未結合手(ダングリングボンド)を終端している水素が第2絶縁膜のリフロー処理中に脱離するのを抑制できるため、低い界面準位密度を維持したまま、第2絶縁膜の平坦化を実現できるため、低オン抵抗の炭化珪素半導体装置の製造が可能となる。
本発明によれば、絶縁膜と炭化珪素との界面準位密度を維持したまま、リフロー処理による絶縁膜の平坦化を実現でき、低オン抵抗の炭化珪素半導体装置を製造できるという効果を奏する。
本発明の実施形態にかかる炭化珪素半導体装置としてのMOSキャパシタを示す断面図である。 本発明の第1実施形態によるリフロー処理の温度と、リフロー中のガスの交換の手順を示すタイミングチャートである。 MOSキャパシタの容量−電圧測定を行う構成図である。 MOSキャパシタの測定結果から得られた界面準位密度分布を示す図表である。 不活性ガス雰囲気中におけるリフロー処理温度別の界面準位密度を示す図表である。 本発明の第2実施形態による、リフロー処理の温度と、リフロー中のガスの交換の手順を示すタイミングチャートである。 本発明の第3実施形態による、リフロー処理の温度と、リフロー中のガスの交換の手順を示すタイミングチャートである。
以下に添付図面を参照して、この発明にかかる炭化珪素半導体装置の製造方法および炭化珪素半導体装置の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、nまたはpを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、nやpに付す+および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。また、本明細書では、ミラー指数の表記において、“−”はその直後の整数につくバーを意味しており、整数の前に“−”を付けることで負の指数を表している。
(第1実施形態)
図1は、本発明の実施形態にかかる炭化珪素半導体装置としてのMOSキャパシタを示す断面図である。このMOSキャパシタ1は、高濃度の窒素がドーピングされた厚さ300μmの(0001)面を有する第1導電型(n型)の高濃度の炭化珪素基板11表面上に、低濃度の窒素がドーピングされた第1導電型(n型)の半導体層からなる炭化珪素エピタキシャル層12が設けられる。
炭化珪素基板11は、n型の4H−SiC(000−1)半導体の(000−1)面から0〜8度オフ基板、好ましくは0〜1度オフ基板である。炭化珪素エピタキシャル層12は、ドナー密度1×1016cm-3のn型のエピタキシャル膜を成長して形成する。なお、4H−SiC基板単体、あるいは4H−SiC基板とエピタキシャル膜からなるものを、いずれも4H−SiC半導体と呼ぶ。
炭化珪素エピタキシャル層12上には、第1絶縁膜(ゲート絶縁膜)13が形成され、このゲート絶縁膜13上にはゲート電極14が形成される。ゲート絶縁膜13およびゲート電極14は、第2絶縁膜(層間絶縁膜)17により覆われる。ゲート絶縁膜13は、少なくとも酸素と水蒸気を含むガス中(ウェット雰囲気)で熱酸化をし、炭化珪素基板11の(000−1)面上に接するように形成する。
このほか、ゲート絶縁膜13は、CVD法などの成膜法により堆積してもよい。また、ゲート絶縁膜13は、n型の4H−SiC半導体の(11−20)面上に形成しても良い。このほか、図示しないが、4H−SiC半導体には、ソース領域およびドレイン領域が形成される。
図2は、本発明の第1実施形態によるリフロー処理の温度と、リフロー中のガスの交換の手順を示すタイミングチャートである。図中横軸は時間、縦軸にはリフロー炉内の温度を示している。また、リフロー処理中における雰囲気に用いる異なる種類のガスとして、図示の例では、フォーミングガスと、不活性ガスの置換タイミングを示している。以下の各手順は、4H−SiC半導体として、炭化珪素基板11表面上に炭化珪素エピタキシャル層12を形成した後に行う。
4H−SiC半導体を洗浄した後、1000℃のウェット酸化を30分間にわたり行い厚さ50nmのゲート絶縁膜13を形成し、室温まで冷却する。室温まで冷却した後、図2に示すリフロー処理を行う。はじめに、大気の状態から、時期t1に、フォーミングガス(N2+1〜20%H2、または好ましくはN2+1〜4%H2、または特に好ましくはN2+3.4%H2)へ雰囲気を置換する。このフォーミングガスは、水素または、窒素等の不活性ガスと水素の混合ガスを用いる。
この後、時期t2〜t3にかけて800℃まで昇温させる。この後、フォーミングガスの雰囲気中で800℃の温度を処理希望時間、例えば、10分間(期間T1)保持する。この後、時期t4〜t5にかけて降温させる。リフロー時の処理最高温度は、600℃以上1100℃以下の範囲とする。
その後、時期t6にフォーミングガスより大気または不活性ガスへと置換する。そして、ゲート絶縁膜13上にドット状のAl等によりゲート電極14を蒸着し、炭化珪素基板11の裏面には全面にAl等の蒸着により裏面電極15を形成してMOSキャパシタを作製する。
図3は、MOSキャパシタの容量−電圧測定を行う構成図である。MOSキャパシタ1は、表面と裏面の間に、C−Vメーター31を接続することにより、容量−電圧測定できる。
図4は、MOSキャパシタの測定結果から得られた界面準位密度分布を示す図表である。図中横軸は伝導体からのエネルギー、縦軸は界面準位密度である。図3に示したC−Vメーター31を用いてMOSキャパシタ1の容量−電圧測定を行い、ゲート絶縁膜13の界面準位密度に及ぼす上記リフロー処理による雰囲気の影響について調べた。
図4の(b)は、MOSキャパシタ1の作製をリフロー処理無しで行った状態であり、図4の(a)は、MOSキャパシタ1の作製を不活性ガス(N2ガス)中でリフロー処理を実施した場合である。図4の(a)に示すように、リフロー処理無しの場合に比べ、N2ガス中で熱処理したMOSキャパシタ1では界面準位密度が大幅に増加していることが分かる。
そして、この実施の形態1によれば、図4の(c)に示すように、フォーミングガス中でリフロー処理を実施することにより、界面準位密度の増大が抑制されていることが分かる。このように、ウェット酸化によってゲート絶縁膜13を形成した後、層間絶縁膜17のリフロー処理を水素を含む雰囲気で行うことにより、ウェット酸化によって得られたゲート絶縁膜13と炭化珪素エピタキシャル層12との界面における界面準位密度の増大を抑制できることが分かる。特に、ゲート絶縁膜13に好適な条件で、層間絶縁膜17をリフローすることにより、界面活性密度増大を防ぎ、かつ層間絶縁膜17を平坦化可能なことが検証できた。また、層間絶縁膜17のリフロー効果については、不活性ガスを用いたリフロー処理と、フォーミングガスを用いたリフロー処理とでは差異はみられなかった。
図5は、不活性ガス雰囲気中におけるリフロー処理温度別の界面準位密度を示す図表である。不活性ガス雰囲気でも400℃程度であれば、界面準位密度の増大はほとんどみられないことが分かる。以上のことから、ゲート絶縁膜13の界面からの水素の離脱と思われる界面準位密度の増大を防ぐためには、4H−SiC半導体が400℃以上に熱せられる時にフォーミングガス雰囲気に存在することが好ましい。これは、図2でみて、時期t2〜t3の期間中に相当する。
そして、本発明の製造方法によれば、ゲート絶縁膜13中(界面近傍)の水素濃度は、5×1019cm-3以上、1×1022cm-3以下の範囲となり、多量の水素を含ませることができる。これにより、層間絶縁膜17のリフロー後においてもゲート絶縁膜13と炭化珪素エピタキシャル層12との界面における炭化珪素エピタキシャル層12表面の未結合手を水素で終端させることができ、ゲート絶縁膜13と炭化珪素エピタキシャル層12との界面における界面準位密度の増大を回避することができる。
(第2実施形態)
次に、本発明の第2実施形態について説明する。図6は、本発明の第2実施形態による、リフロー処理の温度と、リフロー中のガスの交換の手順を示すタイミングチャートである。この第2実施形態では、4H−SiC半導体に対するリフロー処理として、室温より昇温を行うが(時期t1)、温度が400℃を超えるタイミングで不活性ガスよりフォーミングガスへ雰囲気を置換する(時期t2)。このガスの置換は、昇温と並行して実施しても構わない。
この後、処理希望温度(例えば、800℃)まで昇温し(時期t3)、処理希望時間、例えば10分間(期間T1)保持した後、時期t4〜t6の間、降温させる。降温の際にも、室温が400℃を下回るタイミング(時期t5)でフォーミングガスから不活性ガスまたは大気への置換を実施する。このガス置換は、降温と並行して実施しても構わない。
このように、第2実施形態によれば、フォーミングガスを使用する時間を短くすることで、フォーミングガスとして使用するガス量の低減ができ、生産コストを下げることができるようになる。
(第3実施形態)
次に、本発明の第3実施形態について説明する。図7は、本発明の第3実施形態による、リフロー処理の温度と、リフロー中のガスの交換の手順を示すタイミングチャートである。この第3実施形態では、4H−SiC半導体リフロー処理を行う際に、生産性に優れるリフロー炉(例えば、縦型アニール炉や、拡散炉等)に適用する例を説明する。第1実施形態および第2実施形態で説明したように、室温から希望処理温度(800℃)に昇温させる時間と、希望処理温度から室温まで降温させる時間は、いずれも長くなる。このことは、タクトタイムの増大につながり、生産性を下げることになる。本発明の第3実施形態は、このようなタクトタイムの増大を解消し、生産性を高めるものである。
図7に示すように、炉の温度は、400℃に保っておき、4H−SiC半導体は、この400℃の炉の中へ投入する(時期t0)。この時のガス雰囲気は不活性ガスでも構わない。その後、ガス雰囲気を不活性ガスからフォーミングガスへ雰囲気を置換する(時期t1)。フォーミングガスで炉の中が満たされた後、処理希望温度(例えば、800℃)まで昇温し(時期t2〜t3)、希望処理時間、例えば10分間(期間T1)を保持した後、400℃以下まで降温させる(時期t4〜t5)。この後、フォーミングガスから不活性ガスまたは大気への置換を実施し(時期t6)、炉の中から4H−SiC半導体を排出する。
このように、第3実施形態によれば、4H−SiC半導体の投入温度、排出温度を400℃程度に高めた状態で行う。これにより、4H−SiC半導体をリフロー炉に投入している期間を短時間にでき、生産性の高いリフロー炉を用いた製造が可能となる。
以上説明した各実施の形態によれば、(000−1)面上での炭化珪素半導体装置の製造過程において、熱酸化またはCVD法等によりゲート絶縁膜を形成し、ゲート絶縁膜と炭化珪素の界面準位を水素で終端した後に、層間絶縁膜のリフロー処理を水素を含むガス中で行う。これにより、絶縁膜と炭化珪素との界面準位を終端している水素がリフロー処理中に脱離するのを抑制できるため、低い界面準位密度を維持したまま、層間絶縁膜の平坦化を実現できるため、低オン抵抗の炭化珪素半導体装置の製造が可能となる。
特に、リフロー処理を、フォーミングガスとしての、水素または、不活性ガスと水素の混合ガス中にて400℃以上の処理を実施することとした。これにより、4H−SiC半導体が400℃以上に熱せられる時にフォーミングガス雰囲気に存在することとなり、界面近傍に多量の水素を含ませることができ、ゲート絶縁膜13の界面からの水素の離脱と思われる界面準位密度の増大を防ぐことができるようになる。
以上のように、本発明にかかる炭化珪素半導体装置の製造方法および炭化珪素半導体装置は、例えばパワーデバイス等の電力用半導体装置や、産業用あるいは自動車用のモーター制御やエンジン制御に使用されるパワー半導体装置に有用である。
1 MOSキャパシタ
11 炭化珪素基板(4H−SiC基板)
12 炭化珪素エピタキシャル層
13 ゲート絶縁膜
14 ゲート電極
15 裏面電極
17 層間絶縁膜
31 C−Vメーター

Claims (7)

  1. 炭化珪素半導体の(000−1)面上、または、(11−20)面上に接するように第1絶縁膜を形成する工程と、前記第1絶縁膜上にゲート電極を形成する工程と、該ゲート電極の一部を除去し開口部を形成する工程と、該開口部の少なくとも一部に第2絶縁膜を形成する工程と、リフロー処理により前記第2絶縁膜の平坦化を実施する工程と、を有する炭化珪素半導体装置の製造方法において、
    前記リフロー処理を、水素または、不活性ガスと水素の混合ガスを用いた雰囲気中にて、当該雰囲気を少なくとも400℃以上に加熱した状態を含み行うことを特徴とする炭化珪素半導体装置の製造方法。
  2. 前記リフロー処理の昇温時に、大気または不活性ガスの雰囲気から、前記水素または、不活性ガスと水素の混合ガスを用いた雰囲気に置換する際の温度は、400℃以下で行い、
    前記リフロー処理の降温時に、前記水素または、不活性ガスと水素の混合ガスを用いた雰囲気から、大気または不活性ガスの雰囲気に置換する際の温度は、400℃以下で行うことを特徴とする請求項1に記載の炭化珪素半導体装置の製造方法。
  3. 少なくとも酸素と水蒸気を含むガス中で熱酸化をし、前記炭化珪素半導体の(000−1)面上に接するように前記第1絶縁膜を形成する工程が、ゲート絶縁膜を形成する工程の少なくとも一部であることを特徴とする請求項1または2に記載の炭化珪素半導体装置の製造方法。
  4. 前記不活性ガスは、ヘリウム、アルゴン、窒素のいずれかを用いることを特徴とする請求項1〜3のいずれか一つに記載の炭化珪素半導体装置の製造方法。
  5. 前記リフロー処理における、処理最高温度が600℃以上1100℃以下の範囲であることを特徴とする請求項1〜4のいずれか一つに記載の炭化珪素半導体装置の製造方法。
  6. 前記不活性ガスと水素の混合ガス中の水素濃度が1%以上かつ4%以下の範囲であることを特徴とする請求項1〜5のいずれか一つに記載の炭化珪素半導体装置の製造方法。
  7. 請求項1〜6のいずれか一つに記載の炭化珪素半導体装置の製造方法により製造された炭化珪素半導体装置であり、当該炭化珪素半導体装置は、前記第1絶縁膜中の水素濃度が5×1019cm-3以上1×1022cm-3以下の範囲であることを特徴とする炭化珪素半導体装置。
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Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002075999A (ja) * 2000-08-31 2002-03-15 Ulvac Japan Ltd 銅配線パターンの形成方法
JP2007096263A (ja) * 2005-08-31 2007-04-12 Denso Corp 炭化珪素半導体装置およびその製造方法。
JP2007242744A (ja) * 2006-03-07 2007-09-20 National Institute Of Advanced Industrial & Technology 炭化ケイ素半導体装置の製造方法および炭化ケイ素半導体装置
JP2008244455A (ja) * 2007-02-28 2008-10-09 Denso Corp 炭化珪素半導体装置およびその製造方法
JP2008244456A (ja) * 2007-02-28 2008-10-09 Denso Corp 炭化珪素半導体装置およびその製造方法
WO2011027831A1 (ja) * 2009-09-07 2011-03-10 ローム株式会社 半導体装置およびその製造方法

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002075999A (ja) * 2000-08-31 2002-03-15 Ulvac Japan Ltd 銅配線パターンの形成方法
JP2007096263A (ja) * 2005-08-31 2007-04-12 Denso Corp 炭化珪素半導体装置およびその製造方法。
JP2007242744A (ja) * 2006-03-07 2007-09-20 National Institute Of Advanced Industrial & Technology 炭化ケイ素半導体装置の製造方法および炭化ケイ素半導体装置
JP2008244455A (ja) * 2007-02-28 2008-10-09 Denso Corp 炭化珪素半導体装置およびその製造方法
JP2008244456A (ja) * 2007-02-28 2008-10-09 Denso Corp 炭化珪素半導体装置およびその製造方法
JP2011211212A (ja) * 2007-02-28 2011-10-20 Denso Corp 炭化珪素半導体装置の製造方法
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