JPWO2010131571A1 - 半導体装置 - Google Patents

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Abstract

製造コストの低減が可能な半導体装置であるＪＦＥＴ（１００）は、炭化珪素基板（１）と、単結晶炭化珪素からなり、炭化珪素基板（１）の一方の主面上に配置された活性層（８）と、活性層（８）上に配置されたソース電極（９２）と、活性層（８）上においてソース電極（９２）とは離れて形成されたドレイン（９３）電極とを備え、炭化珪素基板（１）は、単結晶炭化珪素からなるベース層（１０）と、単結晶炭化珪素からなり、ベース層（１０）上に配置されたＳｉＣ層（２０）とを含み、ＳｉＣ層（２０）の欠陥密度はベース層（１０）の欠陥密度よりも小さい。

Description

本発明は半導体装置に関し、より特定的には、製造コストの低減が可能な半導体装置に関するものである。
近年、半導体装置の高耐圧化、低損失化、高温環境下での使用などを可能とするため、半導体装置を構成する材料として炭化珪素（ＳｉＣ）の採用が進められつつある。炭化珪素は、従来から半導体装置を構成する材料として広く使用されている珪素に比べてバンドギャップが大きいワイドバンドギャップ半導体である。そのため、半導体装置を構成する材料として炭化珪素を採用することにより、半導体装置の高耐圧化、オン抵抗の低減などを達成することができる。また、炭化珪素を材料として採用した半導体装置は、珪素を材料として採用した半導体装置に比べて、高温環境下で使用された場合の特性の低下が小さいという利点も有している。
このような状況の下、半導体装置の製造に用いられる炭化珪素結晶および炭化珪素基板の製造方法については、種々の検討がなされ、様々なアイデアが提案されている（たとえば、Ｍ．Ｎａｋａｂａｙａｓｈｉ， ｅｔ ａｌ．、“Ｇｒｏｗｔｈ ｏｆ Ｃｒａｃｋ‐ｆｒｅｅ １００ｍｍ−ｄｉａｍｅｔｅｒ ４Ｈ‐ＳｉＣ Ｃｒｙｓｔａｌｓ ｗｉｔｈ Ｌｏｗ Ｍｉｃｒｏｐｉｐｅ Ｄｅｎｓｉｔｉｅｓ、Ｍａｔｅｒ． Ｓｃｉ． Ｆｏｒｕｍ，ｖｏｌｓ．６００‐６０３、２００９年、ｐ．３−６（非特許文献１）参照）。
Ｍ．Ｎａｋａｂａｙａｓｈｉ， ｅｔ ａｌ．、"Ｇｒｏｗｔｈ ｏｆ Ｃｒａｃｋ‐ｆｒｅｅ １００ｍｍ−ｄｉａｍｅｔｅｒ ４Ｈ‐ＳｉＣ Ｃｒｙｓｔａｌｓ ｗｉｔｈ Ｌｏｗ Ｍｉｃｒｏｐｉｐｅ Ｄｅｎｓｉｔｉｅｓ、Ｍａｔｅｒ． Ｓｃｉ． Ｆｏｒｕｍ，ｖｏｌｓ．６００‐６０３、２００９年、ｐ．３−６
しかし、炭化珪素は常圧で液相を持たない。また、結晶成長温度が２０００℃以上と非常に高く、成長条件の制御や、その安定化が困難である。そのため、炭化珪素単結晶は、高品質を維持しつつ大口径化することが困難であり、大口径の高品質な炭化珪素基板を得ることは容易ではない。そして、大口径の炭化珪素基板の作製が困難であることに起因して、炭化珪素基板の製造コストが上昇するだけでなく、当該炭化珪素基板を用いて半導体装置を製造するに際しては、１バッチあたりの生産個数が少なくなり、半導体装置の製造コストが高くなるという問題があった。また、製造コストの高い炭化珪素単結晶を基板として有効に利用することにより、半導体装置の製造コストを低減できるものと考えられる。
そこで、本発明の目的は、上記問題に対応し、製造コストの低減が可能な半導体装置を提供することである。
本発明に従った半導体装置は、炭化珪素基板と、単結晶炭化珪素からなり、炭化珪素基板の一方の主面上に配置された活性層と、活性層上に配置された第１電極と、活性層上において第１電極とは離れて形成された第２電極とを備えている。炭化珪素基板は、単結晶炭化珪素からなるベース層と、単結晶炭化珪素からなり、ベース層上に配置されたＳｉＣ層とを含んでいる。そして、ＳｉＣ層の欠陥密度はベース層の欠陥密度よりも小さい。
上述のように、高品質な炭化珪素単結晶は、大口径化が困難である。一方、炭化珪素基板を用いた半導体装置の製造プロセスにおいて効率よく製造を行なうためには、所定の形状および大きさに統一された基板が必要である。そのため、高品質な炭化珪素単結晶（たとえば欠陥密度が小さい炭化珪素単結晶）が得られた場合でも、切断等によって所定の形状等に加工できない領域は、有効に利用されない可能性がある。
これに対し、本発明の半導体装置を構成する炭化珪素基板は、単結晶炭化珪素からなるベース層と、単結晶炭化珪素からなり、ベース層上に配置されたＳｉＣ層とを含んでおり、ＳｉＣ層の欠陥密度はベース層の欠陥密度よりも小さくなっている。そのため、欠陥密度が大きく、低品質な炭化珪素結晶からなるベース基板を上記所定の形状および大きさに加工してベース層とし、当該ベース層上に高品質であるものの所望の形状等が実現されていない炭化珪素単結晶をＳｉＣ層として配置することができる。このようにして得られた炭化珪素基板は、所定の形状および大きさに統一されているため半導体装置の製造を効率化できる。また、このようにして得られた炭化珪素基板は、高品質なＳｉＣ層を使用して半導体装置を製造することが可能であるため、炭化珪素単結晶を有効に利用することができる。その結果、本発明の半導体装置によれば、製造コストの低減が可能な半導体装置を提供することができる。
ここで、上記ベース層とＳｉＣ層とは、たとえば接合されている。このとき、ベース層とＳｉＣ層とは、直接接合されていてもよいし、中間層を介して接合されていてもよい。また、本願において、「欠陥」は、マイクロパイプ、転位、積層欠陥、点欠陥を含む。
上記半導体装置において好ましくは、ＳｉＣ層のマイクロパイプ密度はベース層のマイクロパイプ密度よりも小さい。
また、上記半導体装置において好ましくは、ＳｉＣ層の貫通らせん転位密度はベース層の貫通らせん転位密度よりも小さい。
また、上記半導体装置において好ましくは、ＳｉＣ層の貫通刃状転位密度はベース層の貫通刃状転位密度よりも小さい。
また、上記半導体装置において好ましくは、ＳｉＣ層の基底面転位密度はベース層の基底面転位密度よりも小さい。
また、上記半導体装置において好ましくは、ＳｉＣ層の混合転位密度はベース層の混合転位密度よりも小さい。
また、上記半導体装置において好ましくは、ＳｉＣ層の積層欠陥密度はベース層の積層欠陥密度よりも小さい。
また、上記半導体装置において好ましくは、ＳｉＣ層の点欠陥密度はベース層の点欠陥密度よりも小さい。
マイクロパイプ密度、貫通らせん転位密度、貫通刃状転位密度、基底面転位密度、混合転位密度、積層欠陥密度、点欠陥密度などの欠陥密度をベース層に比べて低減したＳｉＣ層を配置することにより、高品質な活性層をＳｉＣ層上に形成することができる。活性層は、たとえばエピタキシャル成長と不純物のイオン注入とを組み合わせることにより形成することができる。ここで、「不純物」とは、炭化珪素基板に多数キャリアを発生させるために導入される不純物をいう。
上記半導体装置において好ましくは、ＳｉＣ層のＸ線ロッキングカーブの半値幅は、ベース層のＸ線ロッキングカーブの半値幅よりも小さくなっている。このように、ベース層に比べてＸ線ロッキングカーブの半値幅が小さい、すなわち結晶性の高いＳｉＣ層をベース層上に配置することにより、高品質な活性層をＳｉＣ層上に形成することができる。
上記半導体装置においては、ベース層の抵抗率が１×１０５Ω・ｃｍ以上とされてもよい。これにより、ベース層の抵抗値が上昇し、高周波化に適した横型半導体装置（横型デバイス）を得ることができる。
上記半導体装置においては、ＳｉＣ層は複数層積層されていてもよい。これにより、目的の機能に応じた複数のＳｉＣ層を備えた半導体装置を得ることができる。
上記半導体装置においては、上記ＳｉＣ層の、ベース層とは反対側の主面は、｛０００１｝面に対するオフ角が８５°以上９５°以下となっていてもよい。これにより、本発明の半導体装置が横型ＦＥＴ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ；電界効果トランジスタ）などの横型パワーデバイスである場合、耐圧を向上させることができる。
上記半導体装置においては、上記ＳｉＣ層の、ベース層とは反対側の主面は｛１１−２０｝面であってもよい。また、上記半導体装置においては、上記ＳｉＣ層の、ベース層とは反対側の主面は｛１−１００｝面であってもよい。
｛１１−２０｝面および｛１−１００｝面は、上記｛０００１｝面に対するオフ角が８５°以上９５°以下である代表的な結晶面である。そのため、上記ＳｉＣ層の、ベース層とは反対側の主面を｛１１−２０｝面または｛１−１００｝面とすることにより、ＳｉＣ層上に良好な結晶性を有する活性層を容易に形成することができる。なお、ベース層とは反対側の主面が｛１１−２０｝面または｛１−１００｝面である状態とは、当該主面が厳密な意味で｛１１−２０｝面または｛１−１００｝面であることまでは必要なく、実質的に｛１１−２０｝面または｛１−１００｝面であればよい。そして、実質的に｛１１−２０｝面または｛１−１００｝面である状態とは、基板の加工精度などを考慮して実質的に面方位が｛１１−２０｝または｛１−１００｝とみなせるオフ角の範囲に上記主面の面方位が含まれていることを意味し、この場合のオフ角の範囲としてはたとえば｛１１−２０｝面または｛１−１００｝面に対してオフ角が±２°の範囲である。
上記半導体装置においては、第１電極と第２電極とは、ＳｉＣ層を構成する単結晶炭化珪素の＜０００１＞方向に並んでいてもよい。これにより、横型ＦＥＴなどの横型パワーデバイスの耐圧を向上させることができる。
上記半導体装置においては、上記活性層上において第１電極と第２電極との間に第１電極および第２電極とは離れて形成された第３電極をさらに備えており、第１電極はソース電極であり、第２電極はドレイン電極であり、第３電極はゲート電極であるものとすることができる。これにより、上記半導体装置を横型ＦＥＴとすることができる。
上記半導体装置においては、活性層は、炭化珪素基板上に配置された第１導電型のバッファ層と、バッファ層上に配置された第２導電型のチャネル層とを含んでいてもよい。これにより、上記半導体装置を横型ＪＦＥＴ（Ｊｕｎｃｔｉｏｎ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ；接合型電界効果トランジスタ）または横型ＭＥＳＦＥＴ（Ｍｅｔａｌ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ；金属半導体電界効果トランジスタ）とすることができる。
上記半導体装置においては、活性層は、第１電極に接触する位置からチャネル層にまで延在する第２導電型のソース領域と、第２電極に接触する位置からチャネル層にまで延在する第２導電型のドレイン領域と、第３電極に接触する位置からチャネル層にまで延在する第１導電型のゲート領域とをさらに含んでいてもよい。これにより、上記半導体装置を横型ＪＦＥＴとすることができる。
上記半導体装置においては、活性層は、チャネル層上に配置された第１導電型のリサーフ層をさらに含んでいてもよい。これにより、上記半導体装置を、表面電界緩和（ＲＥＳＵＲＦ）構造を有する横型ＪＦＥＴとし、高耐圧と低損失とを両立することができる。
上記半導体装置においては、炭化珪素基板は、ベース層とＳｉＣ層との間に配置された中間層をさらに含み、当該中間層は、ベース層とＳｉＣ層とを接合していてもよい。
このようにベース層とＳｉＣ層とが中間層により接合された構造を採用することにより、ベース層上に、ベース層よりも欠陥密度が小さいＳｉＣ層を配置した炭化珪素基板を容易に得ることができる。中間層を構成する材料としては、導電体や半導体を採用してもよい。
上記半導体装置においては、中間層は金属からなっていてもよい。また、上記半導体装置においては、中間層は炭素からなっていてもよい。また、上記半導体装置においては、中間層は非晶質炭化珪素からなっていてもよい。中間層を構成する材料として金属、炭素、非晶質炭化珪素などを採用することにより、ベース層とＳｉＣ層とを容易に接合することができる。
以上の説明から明らかなように、本発明の半導体装置によれば、製造コストの低減が可能な半導体装置を提供することができる。
ＲＥＳＵＲＦ−ＪＦＥＴの構造を示す概略断面図である。 炭化珪素基板の構造を示す概略断面図である。 炭化珪素基板の構造の変形例を示す概略断面図である。 ＲＥＳＵＲＦ−ＪＦＥＴの構造を示す概略平面図である。 ＲＥＳＵＲＦ−ＪＦＥＴの製造方法の概略を示すフローチャートである。 ＲＥＳＵＲＦ−ＪＦＥＴの製造方法を説明するための概略断面図である。 ＲＥＳＵＲＦ−ＪＦＥＴの製造方法を説明するための概略断面図である。 ＲＥＳＵＲＦ−ＪＦＥＴの製造方法を説明するための概略断面図である。 ＲＥＳＵＲＦ−ＪＦＥＴの製造方法を説明するための概略断面図である。 ＲＥＳＵＲＦ−ＪＦＥＴの製造方法を説明するための概略断面図である。 炭化珪素基板の製造方法の概略を示すフローチャートである。 実施の形態２における横型ＪＦＥＴの構造を示す概略断面図である。 実施の形態３における炭化珪素基板の製造方法の概略を示すフローチャートである。 実施の形態３における炭化珪素基板の製造方法を説明するための概略断面図である。 実施の形態３における炭化珪素基板の製造方法を説明するための概略断面図である。 実施の形態３における炭化珪素基板の製造方法を説明するための概略断面図である。 実施の形態４における炭化珪素基板の構造を示す概略断面図である。 実施の形態５における炭化珪素基板の構造を示す概略断面図である。 実施の形態５における炭化珪素基板の製造方法の概略を示すフローチャートである。 実施の形態６における炭化珪素基板の構造を示す概略断面図である。 実施の形態６における炭化珪素基板の製造方法の概略を示すフローチャートである。 実施の形態７における炭化珪素基板の構造を示す概略断面図である。 実施の形態７における炭化珪素基板の製造方法の概略を示すフローチャートである。 実施の形態７における炭化珪素基板の製造方法を説明するための概略断面図である。
以下、図面に基づいて本発明の実施の形態を説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付し、その説明は繰返さない。
（実施の形態１）
まず、本発明の一実施の形態である実施の形態１について説明する。図１を参照して、本実施の形態における接合型電界効果トランジスタ（Ｊｕｎｃｔｉｏｎ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ；ＪＦＥＴ）であるＪＦＥＴ１００は、導電型がｎ型である炭化珪素基板１と、炭化珪素基板１上に形成された第１のｐ型層２と、第１のｐ型層２上に形成されたｎ型層３と、ｎ型層３上に形成された第２のｐ型層４とを備えている。ここで、ｐ型層およびｎ型層は、それぞれ導電型がｐ型（第１導電型）およびｎ型（第２導電型）である炭化珪素からなる層である。
第２のｐ型層４およびｎ型層３には、ｎ型層３よりも高濃度の導電型がｎ型である不純物（ｎ型不純物）を含む第１のｎ型領域５および第２のｎ型領域６が形成されるとともに、第１のｎ型領域５および第２のｎ型領域６に挟まれるように、第１のｐ型層２および第２のｐ型層４よりも高濃度の導電型がｐ型である不純物（ｐ型不純物）を含むｐ型領域７が形成されている。すなわち、第１のｎ型領域５、ｐ型領域７および第２のｎ型領域６は、それぞれ第２のｐ型層４を貫通してｎ型層３に至るように形成されている。また、第１のｎ型領域５、ｐ型領域７および第２のｎ型領域６の底部は、第１のｐ型層２の上部表面（第１のｐ型層２とｎ型層３との境界部）から間隔を隔てて配置されている。
ここで、第１のｎ型領域５、ｐ型領域７および第２のｎ型領域６は、イオン注入を実施することにより形成されたイオン注入領域である。また、第１のｐ型層２、ｎ型層３、第２のｐ型層４、第１のｎ型領域５、第２のｎ型領域６およびｐ型領域７は、活性層８を構成する。
さらに、第１のｎ型領域５、ｐ型領域７および第２のｎ型領域６の上部表面に接触するように、それぞれソース電極９２、ゲート電極９４およびドレイン電極９３が形成されている。ソース電極９２、ゲート電極９４およびドレイン電極９３は、それぞれ第１のｎ型領域５、ｐ型領域７および第２のｎ型領域６とオーミック接触可能な材料、たとえばＮｉＳｉ（ニッケルシリサイド）からなっている。
そして、電極であるソース電極９２、ゲート電極９４およびドレイン電極９３のそれぞれと隣接する他の電極との間には、酸化膜９１が形成されている。より具体的には、絶縁膜としての酸化膜９１が、第２のｐ型層４の上部表面４Ａにおいて、ソース電極９２、ゲート電極９４およびドレイン電極９３が形成されている領域以外の領域全体を覆うように形成されている。これにより、隣り合う電極の間が絶縁されている。
さらに、ソース電極９２、ゲート電極９４およびドレイン電極９３の上部表面に接触するように、ソース配線９５、ゲート配線９７およびドレイン配線９６がそれぞれ形成され、各電極と電気的に接続されている。ソース配線９５、ゲート配線９７およびドレイン配線９６は、たとえばアルミニウム（Ａｌ）などの導電体から構成されている。
すなわち、本実施の形態における半導体装置としてのＪＦＥＴ１００は、炭化珪素基板１と、単結晶炭化珪素からなり、炭化珪素基板１の一方の主面上に配置された活性層８と、活性層８上に配置された第１電極としてのソース電極９２と、活性層８上においてソース電極９２とは離れて形成された第２電極としてのドレイン電極９３と、活性層８上においてソース電極９２とドレイン電極９３との間にソース電極９２およびドレイン電極９３とは離れて形成された第３電極としてのゲート電極９４とを備えている。
また、活性層８は、炭化珪素基板１上に配置された第１導電型（ｐ型）のバッファ層としての第１のｐ型層２と、第１のｐ型層２上に配置された第２導電型（ｎ型）のチャネル層としてのｎ型層３と、ｎ型層３上に配置された第１導電型（ｐ型）のリサーフ層としての第２のｐ型層４とを含んでいる。さらに、活性層８は、ソース電極９２に接触する位置から、ｎ型層３にまで延在するソース領域としての第１のｎ型領域５と、ドレイン電極９３に接触する位置から、ｎ型層３にまで延在するドレイン領域としての第２のｎ型領域６と、ゲート電極９４に接触する位置から、ｎ型層３にまで延在するゲート領域としてのｐ型領域７とを含んでいる。
次に、ＪＦＥＴ１００が、たとえばノーマリーオフ型である場合について、その動作を説明する。図１を参照して、ゲート電極９４の電位が０Ｖの状態では、ｎ型層３において、第２のｎ型領域６とｐ型領域７とで挟まれた領域および当該挟まれた領域と第１のｐ型層２とで挟まれた領域、ならびにｐ型領域７と第１のｐ型層２とで挟まれた領域は空乏化されておらず、第１のｎ型領域５と第２のｎ型領域６とはｎ型層３を介して電気的に接続された状態となっている。そのため、ソース電極９２とドレイン電極９３との間に電界が印加されると、第１のｎ型領域５と第２のｎ型領域６との間を電子が移動することにより、ソース電極９２とドレイン電極９３との間に電流が流れる（オン状態）。
一方、ゲート電極９４に負の電圧を印加していくと、上記電子が移動すべきドリフト領域の空乏化が進行し、第１のｎ型領域５と第２のｎ型領域６とは電気的に遮断された状態となる。そのため、第１のｎ型領域５と第２のｎ型領域６との間を電子が移動することができず、電流は流れない（オフ状態）。ここで、本実施の形態におけるＪＦＥＴ１００は、ｎ型層３上に接するように第２のｐ型層４（リサーフ層）が形成されたＲＥＳＵＲＦ型ＪＦＥＴとなっている。そのため、上記オフ状態においては、ドリフト領域内の空乏層がｎ型層３と第２のｐ型層４との界面から上下方向（厚み方向）に伸張する。その結果、ドリフト領域内の電界分布が均一となり、ゲート電極９４付近の電界集中が緩和され、耐圧が向上している。
さらに、本実施の形態におけるＪＦＥＴ１００を構成する炭化珪素基板１は、図１および図２を参照して、単結晶炭化珪素からなるベース層１０と、単結晶炭化珪素からなり、ベース層１０上に配置されたＳｉＣ層２０とを含んでいる。そして、ＳｉＣ層２０の欠陥密度はベース層１０の欠陥密度よりも小さくなっている。そのため、欠陥密度が大きく、低品質な炭化珪素結晶からなるベース基板を適切な形状および大きさに加工してベース層１０とし、当該ベース層１０上に高品質であるものの所望の形状等が実現されていない炭化珪素単結晶をＳｉＣ層２０として配置することができる。このようにして得られた炭化珪素基板１は、適切な形状および大きさに統一されているため半導体装置（ＪＦＥＴ１００）の製造を効率化できる。また、このようにして得られた炭化珪素基板１は、高品質なＳｉＣ層２０を使用して半導体装置（ＪＦＥＴ１００）を製造することが可能であるため、炭化珪素単結晶を有効に利用することができる。その結果、本発明のＪＦＥＴ１００は、製造コストの低減が可能な半導体装置となっている。なお、ベース層１０とＳｉＣ層２０との間には境界が存在し、当該境界において欠陥密度が不連続となっていてもよい。
ここで、ＪＦＥＴ１００においては、ＳｉＣ層２０のマイクロパイプ密度はベース層１０のマイクロパイプ密度よりも小さいことが好ましい。また、ＪＦＥＴ１００においては、ＳｉＣ層２０の貫通らせん転位密度はベース層１０の貫通らせん転位密度よりも小さいことが好ましい。また、ＪＦＥＴ１００においては、ＳｉＣ層２０の貫通刃状転位密度はベース層１０の貫通刃状転位密度よりも小さいことが好ましい。また、ＪＦＥＴ１００においては、ＳｉＣ層２０の基底面転位密度はベース層１０の基底面転位密度よりも小さいことが好ましい。また、ＪＦＥＴ１００においては、ＳｉＣ層２０の混合転位密度はベース層１０の混合転位密度よりも小さいことが好ましい。また、ＪＦＥＴ１００においては、ＳｉＣ層２０の積層欠陥密度はベース層１０の積層欠陥密度よりも小さいことが好ましい。また、ＪＦＥＴ１００においては、ＳｉＣ層２０の点欠陥密度はベース層１０の点欠陥密度よりも小さいことが好ましい。
このように、マイクロパイプ密度、貫通らせん転位密度、貫通刃状転位密度、基底面転位密度、混合転位密度、積層欠陥密度、点欠陥密度などの欠陥密度をベース層１０に比べて低減したＳｉＣ層２０を配置することにより、高品質な活性層８をＳｉＣ層２０上に形成することができる。
また、ＪＦＥＴ１００においては、ＳｉＣ層２０のＸ線ロッキングカーブの半値幅は、ベース層１０のＸ線ロッキングカーブの半値幅よりも小さいことが好ましい。このように、ベース層１０に比べてＸ線ロッキングカーブの半値幅が小さい、すなわち結晶性の高いＳｉＣ層２０をベース層１０上に配置することにより、高品質な活性層８をＳｉＣ層２０上に形成することができる。
また、ＪＦＥＴ１００においては、ベース層１０の抵抗率を１×１０５Ω・ｃｍ以上としてもよい。これにより、ベース層１０の抵抗値が上昇し、高周波化に適したＪＦＥＴ１００を得ることができる。
また、本実施の形態におけるＪＦＥＴ１００においては、図３を参照して、炭化珪素基板１を構成するＳｉＣ層２０は複数層（図３では２層）積層されていてもよい。これにより、たとえば不純物濃度の異なったＳｉＣ層２０を積層することができる。
さらに、本実施の形態におけるＪＦＥＴ１００においては、ＳｉＣ層２０の、ベース層１０とは反対側の主面２０Ａは、｛０００１｝面に対するオフ角が８５°以上９５°以下となっていることが好ましい。これにより、第１のｐ型層２、ｎ型層３および第２のｐ型層４を当該主面２０Ａ上にエピタキシャル成長により形成した場合、ＪＦＥＴ１００の耐圧を向上させることができる。より具体的には、上記主面２０Ａは実質的に｛１１−２０｝面であってもよいし、実質的に｛１−１００｝面であってもよい。
また、図４を参照して、ＪＦＥＴ１００においては、ソース電極９２とドレイン電極９３とは、ＳｉＣ層２０、およびＳｉＣ層２０上にエピタキシャル成長により形成された第１のｐ型層２、ｎ型層３および第２のｐ型層４を構成する単結晶炭化珪素の＜０００１＞方向に並んでいてもよい。より具体的には、ソース電極９２、ゲート電極９４およびドレイン電極９３は、＜０００１＞方向である矢印αに沿った方向に並んでいてもよい。これにより、ＪＦＥＴ１００の耐圧を向上させることができる。なお、図１は、図４における線分Ｉ−Ｉに沿う断面図に相当する。
次に、実施の形態１におけるＪＦＥＴ１００の製造方法の一例について、図５〜図１０を参照して説明する。図５を参照して、本実施の形態におけるＪＦＥＴ１００の製造方法では、まず工程（Ｓ１１０）として炭化珪素基板準備工程が実施される。この工程（Ｓ１１０）では、図６を参照して、単結晶炭化珪素からなるベース層１０と、単結晶炭化珪素からなり、ベース層１０上に配置されたＳｉＣ層２０とを含み、ＳｉＣ層２０の欠陥密度がベース層１０の欠陥密度よりも小さい炭化珪素基板１が製造される。なお、この工程（Ｓ１１０）において製造される炭化珪素基板１においては、全体が単結晶炭化珪素からなるベース層１０に代えて、ＳｉＣ層２０に対向する側の主面１０Ａを含むように単結晶炭化珪素からなる単結晶層１０Ｂを含み、他の領域１０Ｃが多結晶炭化珪素、アモルファス炭化珪素、または炭化珪素焼結体からなるベース層１０が採用されてもよい。炭化珪素基板１の製造方法については、後述する。
次に、工程（Ｓ１２０）としてエピタキシャル成長工程が実施される。この工程（Ｓ１２０）では、図６を参照して、エピタキシャル成長により炭化珪素基板１の一方の主面上に炭化珪素からなる第１のｐ型層２、ｎ型層３および第２のｐ型層４が順次形成される。より具体的には、たとえばｐ型不純物を１．０×１０１６ｃｍ−３の密度で含み、厚さ１０μｍの第１のｐ型層２と、ｎ型不純物を２．０×１０１７ｃｍ−３の密度で含み、厚さ０．４μｍのｎ型層３と、ｐ型不純物を２．０×１０１７ｃｍ−３の密度で含み、厚さ０．２５μｍの第２のｐ型層４とが形成される。
次に、工程（Ｓ１３０）としてイオン注入工程が実施される。この工程（Ｓ１３０）では、図６および図７を参照して、まずソース領域およびドレイン領域を形成するためのイオン注入が実施される。具体的には、たとえばＰ（リン）イオンが１．０×１０１９ｃｍ−３の密度で０．５μｍの深さにまで注入されることにより、第１のｎ型領域５および第２のｎ型領域６が形成される。その後、図８に示すようにゲート領域を形成するためのイオン注入が実施される。具体的には、Ａｌ（アルミニウム）イオンが２．０×１０１８ｃｍ−３の密度で０．４μｍの深さにまで注入されることにより、ｐ型領域７が形成される。上記イオンは、たとえば第２のｐ型層４上に二酸化珪素（ＳｉＯ２）からなり、イオン注入を実施すべき所望の領域に開口を有するマスク層を形成して実施することができる。
次に、工程（Ｓ１４０）として活性化アニール工程が実施される。この工程（Ｓ１４０）では、たとえばアルゴンなどの不活性ガス雰囲気中において１７００℃に加熱し、３０分間保持する熱処理が実施される。これにより、上記工程（Ｓ１３０）において注入された不純物が活性化する。
次に、工程（Ｓ１５０）として酸化膜形成工程が実施される。この工程（Ｓ１５０）では、図８および図９を参照して、たとえば酸素雰囲気中において１３００℃に加熱して６０分間保持する熱処理が実施されることにより、酸化膜９１（フィールド酸化膜）が形成される。
次に、工程（Ｓ１６０）としてオーミック電極形成工程が実施される。この工程（Ｓ１６０）では、ソース電極、ゲート電極およびドレイン電極が形成される。具体的には、図９および図１０を参照して、まず工程（Ｓ１５０）において形成された酸化膜９１において、第１のｎ型領域５、第２のｎ型領域６およびｐ型領域７のそれぞれに対応する領域に開口が形成される。その後、当該開口から露出する第１のｎ型領域５、第２のｎ型領域６およびｐ型領域７のそれぞれに接触するように、たとえばＮｉ（ニッケル）を蒸着する。次に、たとえばＡｒ雰囲気中において９５０℃に加熱し、２分間保持する熱処理を実施することにより、蒸着されたＮｉの一部（第１のｎ型領域５、第２のｎ型領域６およびｐ型領域７のそれぞれに接触する領域）あるいは全部がシリサイド化させる。これにより、第１のｎ型領域５、第２のｎ型領域６およびｐ型領域７のそれぞれにオーミックコンタクト可能なソース電極９２、ドレイン電極９３およびゲート電極９４が形成される。
次に、工程（Ｓ１７０）として配線形成工程が実施される。この工程（Ｓ１７０）では、図１０および図１を参照して、工程（Ｓ１６０）において形成されたソース電極９２、ドレイン電極９３およびゲート電極９４上に接触するように、配線が形成される。具体的には、ソース電極９２、ドレイン電極９３およびゲート電極９４上にそれぞれ接触するように、たとえばＡｌが蒸着されることにより、ソース配線９５、ドレイン配線９６およびゲート配線９７が形成される。以上の手順により、本実施の形態におけるＪＦＥＴ１００が完成する。
なお、工程（Ｓ１１０）においてＳｉＣ層２０に対向する側の主面１０Ａを含むように単結晶炭化珪素からなる単結晶層１０Ｂを含み、他の領域１０Ｃが多結晶炭化珪素、アモルファス炭化珪素、または炭化珪素焼結体からなるベース層１０が採用される場合、上記他の領域１０Ｃが除去される工程が実施されてもよい。これにより、図１に示すＪＦＥＴ１を得ることができる。一方、上記領域１０Ｃを除去する工程は実施されなくてもよい。この場合、図１に示すＪＦＥＴ１のベース層１０のＳｉＣ層２０とは反対側の主面上に（すなわち図１においてベース層１０の下側の層として）多結晶炭化珪素、アモルファス炭化珪素、または炭化珪素焼結体からなる非単結晶層（上記領域１０Ｃに対応する）が形成される。横型デバイスであるＪＦＥＴ１００においては、当該非単結晶層がＪＦＥＴ１００の特性に及ぼす影響は小さい。そのため、このような製造プロセスを採用することにより、特性の低下を抑制しつつ、ＪＦＥＴ１００の製造コストを低減することができる。
次に、上記工程（Ｓ１１０）として実施される炭化珪素基板準備工程について説明する。図１１を参照して、本実施の形態における炭化珪素基板の製造においては、まず、工程（Ｓ１０）として基板準備工程が実施される。この工程（Ｓ１０）では、図２および図３を参照して、たとえば単結晶炭化珪素からなるベース基板１０および単結晶炭化珪素からなるＳｉＣ基板２０が準備される。
このとき、ＳｉＣ基板２０の主面２０Ａは、この製造方法により得られる炭化珪素基板の主面となることから、所望の主面の面方位に合わせてＳｉＣ基板２０の主面２０Ａの面方位を選択する。ここでは、たとえば主面が｛１１−２０｝面、あるいは｛１−１００｝面であるＳｉＣ基板２０が準備される。
次に、工程（Ｓ２０）として基板平坦化工程が実施される。この工程（Ｓ２０）は必須の工程ではないが、工程（Ｓ１０）において準備されたベース基板１０やＳｉＣ基板２０の平坦性が不十分な場合に実施することができる。具体的には、たとえばベース基板１０やＳｉＣ基板２０の主面に対して研磨が実施される。
一方、工程（Ｓ２０）を省略し、互いに接触すべきベース基板１０およびＳｉＣ基板２０の主面を研磨することなく工程（Ｓ３０）が実施されてもよい。これにより、炭化珪素基板１の製造コストを低減することができる。また、ベース基板１０およびＳｉＣ基板２０の作製時におけるスライスなどにより形成された表面付近のダメージ層を除去する観点から、たとえばエッチングによって当該ダメージ層が除去される工程が上記工程（Ｓ２０）に代えて、あるいは上記工程（Ｓ２０）の後に実施された上で、後述する工程（Ｓ３０）が実施されてもよい。
次に、工程（Ｓ３０）として、積層工程が実施される。この工程（Ｓ３０）では、図２を参照して、ベース基板１０とＳｉＣ基板２０とが、互いの主面１０Ａ，２０Ｂが接触するように積み重ねられ、積層基板が作製される。なお、ＳｉＣ層２０が複数層積層された炭化珪素基板１を作製する場合、図３に示すようにベース基板１０上に複数の（ここでは２枚の）ＳｉＣ基板２０が積層される。
次に、工程（Ｓ４０）として、接合工程が実施される。この工程（Ｓ４０）では、上記積層基板がたとえば炭化珪素の昇華温度以上の温度域に加熱されることにより、ベース基板１０とＳｉＣ基板２０とが接合される。これにより、図２および図３を参照して、ベース層１０とＳｉＣ層２０とを備えた炭化珪素基板１が完成する。また、昇華温度以上に加熱することにより、工程（Ｓ２０）を省略し、互いに接触すべきベース基板１０およびＳｉＣ基板２０の主面を研磨することなく工程（Ｓ３０）が実施された場合でも、ベース基板１０とＳｉＣ基板２０とを容易に接合することができる。なお、この工程（Ｓ４０）では、大気雰囲気を減圧することにより得られた雰囲気中において上記積層基板が加熱されてもよい。これにより、炭化珪素基板１の製造コストを低減することができる。
さらに、工程（Ｓ４０）における積層基板の加熱温度は１８００℃以上２５００℃以下であることが好ましい。加熱温度が１８００℃よりも低い場合、ベース基板１０とＳｉＣ基板２０との接合に長時間を要し、炭化珪素基板１の製造効率が低下する。一方、加熱温度が２５００℃を超えると、ベース基板１０およびＳｉＣ基板２０の表面が荒れ、作製される炭化珪素基板１における結晶欠陥の発生が多くなるおそれがある。炭化珪素基板１における欠陥の発生を一層抑制しつつ製造効率を向上させるためには、工程（Ｓ４０）における積層基板の加熱温度は１９００℃以上２１００℃以下であることが好ましい。また、この工程（Ｓ４０）では、１０−１Ｐａよりも高く１０４Ｐａよりも低い圧力下において上記積層基板が加熱されてもよい。これにより、簡素な装置により上記接合を実施することが可能になるとともに比較的短時間で接合を実施するための雰囲気を得ることが可能となり、炭化珪素基板１の製造コストを低減することができる。また、工程（Ｓ４０）における加熱時の雰囲気は、不活性ガス雰囲気であってもよい。そして、当該雰囲気に不活性ガス雰囲気を採用する場合、当該雰囲気は、アルゴン、ヘリウムおよび窒素からなる群から選択される少なくとも１つを含む不活性ガス雰囲気であることが好ましい。
そして、本実施の形態におけるＪＦＥＴ１００の製造方法では、このようにして得られた炭化珪素基板１が用いられ、ＪＦＥＴ１００が製造される。
（実施の形態２）
次に、本発明の他の実施の形態である実施の形態２について説明する。図１２を参照して、実施の形態２における半導体装置としてのＪＦＥＴ１００は、基本的には図１〜図４に基づいて説明した実施の形態１のＪＦＥＴ１００と同様の構造を有し、同様の効果を奏する。しかし、実施の形態２におけるＪＦＥＴ１００では、リサーフ層としての第２のｐ型層４が省略されている点において、実施の形態１の場合とは異なっている。すなわち、実施の形態１のＪＦＥＴ１００は、ＲＥＳＵＲＦ型のＪＦＥＴであるのに対し、本実施の形態におけるＪＦＥＴ１００は、炭化珪素基板１の構成を除き、一般的な横型ＪＦＥＴとなっている。そのため、本実施の形態におけるＪＦＥＴ１００は、オフ状態においてゲート領域であるｐ型領域７からドレイン領域である第２のｎ型領域６に向けて空乏層が伸張する点を除き、実施の形態１のＪＦＥＴ１００と同様に動作する。また、工程（Ｓ１２０）において第２のｐ型層４の形成が省略されることを除き、本実施の形態におけるＪＦＥＴ１００は実施の形態１の場合と同様に製造することができる。
（実施の形態３）
次に、実施の形態３として、本発明の半導体装置を構成する炭化珪素基板の他の製造方法について、図１３〜図１６を参照して説明する。実施の形態３における炭化珪素基板の製造方法は、基本的には上記実施の形態１の場合と同様に実施される。しかし、実施の形態３における炭化珪素基板の製造方法は、ベース層１０の形成プロセスにおいて実施の形態１の場合とは異なっている。
図１３を参照して、実施の形態３における炭化珪素基板の製造方法では、まず工程（Ｓ１０）として基板準備工程が実施される。この工程（Ｓ１０）では、図１４を参照して、実施の形態１の場合と同様にＳｉＣ基板２０が準備されるとともに、炭化珪素からなる原料基板１１が準備される。この原料基板１１は単結晶炭化珪素からなっていてもよいし、多結晶炭化珪素からなっていてもよく、炭化珪素の焼結体であってもよい。また、原料基板１１に代えて炭化珪素からなる原料粉末を採用することもできる。
次に、図４を参照して、工程（Ｓ５０）として近接配置工程が実施される。この工程（Ｓ５０）では、図５を参照して、互いに対向するように配置された第１ヒータ８１および第２ヒータ８２により、それぞれＳｉＣ基板２０および原料基板１１が保持される。ここで、ＳｉＣ基板２０と原料基板１１との間隔の適正な値は、後述する工程（Ｓ６０）における加熱時の昇華ガスの平均自由行程に関係していると考えられる。具体的には、ＳｉＣ基板２０と原料基板１１との間隔の平均値は、後述する工程（Ｓ６０）における加熱時の昇華ガスの平均自由行程よりも小さくなるように設定することができる。たとえば圧力１Ｐａ、温度２０００℃の下では、原子、分子の平均自由行程は、厳密には原子半径、分子半径に依存するが、おおよそ数〜数十ｃｍ程度であり、よって現実的には上記間隔を数ｃｍ以下とすることが好ましい。より具体的には、ＳｉＣ基板２０と原料基板１１とは、１μｍ以上１ｃｍ以下の間隔をおいて互いにその主面が対向するように近接して配置される。さらに、上記間隔の平均値が１ｃｍ以下とされることにより、後述する工程（Ｓ６０）において形成されるベース層１０の膜厚分布を小さくすることができる。さらに、上記間隔の平均値が１ｍｍ以下とされることにより、後述する工程（Ｓ６０）において形成されるベース層１０の膜厚分布を一層小さくすることができる。また、上記間隔の平均値が１μｍ以上とされることにより、炭化珪素が昇華する空間を十分に確保することができる。なお、上記昇華ガスは、固体炭化珪素が昇華することによって形成されるガスであって、たとえばＳｉ、Ｓｉ２ＣおよびＳｉＣ２を含む。
次に、工程（Ｓ６０）として昇華工程が実施される。この工程（Ｓ６０）では、第１ヒータ８１によってＳｉＣ基板２０が所定の基板温度まで加熱される。また、第２ヒータ８２によって原料基板１１が所定の原料温度まで加熱される。このとき、原料基板１１が原料温度まで加熱されることによって、原料基板の表面からＳｉＣが昇華する。一方、基板温度は原料温度よりも低く設定される。具体的には、たとえば基板温度は原料温度よりも１℃以上１００℃以下程度低く設定される。基板温度は、たとえば１８００℃以上２５００℃以下である。これにより、図１５に示すように、原料基板１１から昇華して気体となったＳｉＣは、ＳｉＣ基板２０の表面に到達して固体となり、ベース層１０を形成する。そして、この状態を維持することにより、図１６に示すように原料基板１１を構成するＳｉＣが全て昇華してＳｉＣ基板２０の表面上に移動する。これにより、工程（Ｓ６０）が完了し、図２に示す炭化珪素基板１が完成する。
（実施の形態４）
次に、本発明のさらに他の実施の形態である実施の形態４について説明する。実施の形態４における半導体装置は、基本的には実施の形態１と同様の構造を有している。しかし、実施の形態４の半導体装置は、その製造方法において実施の形態１の場合とは異なっている。
具体的には、実施の形態４における半導体装置（たとえばＪＦＥＴ）の製造方法においては、工程（Ｓ１１０）として実施される炭化珪素基板準備工程において、実施の形態１の場合とは構造の異なった炭化珪素基板が準備される。図１７を参照して、実施の形態４において準備される炭化珪素基板１では、ＳｉＣ層２０が、平面的に見て複数個並べて配置されている。すなわち、ＳｉＣ層２０は、ベース層１０の主面１０Ａに沿って複数並べて配置されている。より具体的には、複数のＳｉＣ層２０は、ベース層１０上において隣接するＳｉＣ層２０同士が互いに接触するように、マトリックス状に配置されている。これにより、本実施の形態における炭化珪素基板１は、高品質なＳｉＣ層２０を有する大口径な基板として取り扱うことが可能な炭化珪素基板１となっている。そして、この炭化珪素基板１を用いることにより、半導体装置の製造プロセスを効率化することができる。また、図１７を参照して、隣り合うＳｉＣ層２０の端面２０Ｃは、当該ＳｉＣ層２０の主面２０Ａに対し実質的に垂直となっている。これにより、本実施の形態の炭化珪素基板１は容易に製造可能となっている。ここで、たとえば端面２０Ｃと主面２０Ａとのなす角が８５°以上９５°以下であれば、上記端面２０Ｃと主面２０Ａとは実質的に垂直であると判断することができる。なお、実施の形態４における炭化珪素基板１は、実施の形態１における工程（Ｓ３０）において、端面２０Ｃが主面２０Ａに対して実質的に垂直な複数個のＳｉＣ基板２０をベース基板１０上に平面的に並べて配置することにより（図１１参照）、もしくは実施の形態３における工程（Ｓ５０）において、第１ヒータ８１に端面２０Ｃが主面２０Ａに対して実質的に垂直な複数個のＳｉＣ基板２０を平面的に並べた状態で保持させることにより（図１３参照）、実施の形態１もしくは実施の形態３の場合と同様に製造することができる。
そして、本実施の形態における半導体装置（ＪＦＥＴ１００）の製造方法では、この炭化珪素基板１が用いられ、ＪＦＥＴ１００が製造される。ここで、ＪＦＥＴ１００は、図１７に示す炭化珪素基板１のＳｉＣ層２０上に活性層８等を形成することにより、平面的に見て複数個並べて作製される。このとき、隣り合うＳｉＣ層２０同士の境界領域を跨ぐことがないように、各ＪＦＥＴ１００が作製される。
（実施の形態５）
次に、本発明のさらに他の実施の形態である実施の形態５について説明する。実施の形態５におけるＪＦＥＴ１００（半導体装置）は、基本的には実施の形態１におけるＪＦＥＴ１００と同様の構造を有し、同様の効果を奏する。しかし、実施の形態５のＪＦＥＴ１００は、炭化珪素基板１の構造において実施の形態１の場合とは異なっている。
すなわち、図１８を参照して、実施の形態５における炭化珪素基板１においては、ベース層１０とＳｉＣ層２０との間に、非晶質ＳｉＣからなる中間層としてのアモルファスＳｉＣ層４０が配置されている。そして、ベース層１０とＳｉＣ層２０とは、このアモルファスＳｉＣ層４０により接続されている。このアモルファスＳｉＣ層４０の存在により、ベース層１０とＳｉＣ層２０とを積層した炭化珪素基板１を容易に作製することができる。
次に、実施の形態５における炭化珪素基板１の製造方法について説明する。図１９を参照して、実施の形態５における炭化珪素基板１の製造方法では、まず、工程（Ｓ１０）として基板準備工程が実施の形態１の場合と同様に実施され、ベース基板１０とＳｉＣ基板２０とが準備される。
次に、工程（Ｓ１１）としてＳｉ層形成工程が実施される。この工程（Ｓ１１）では、工程（Ｓ１０）において準備されたベース基板１０の一方の主面上に、たとえば厚み１００ｎｍ程度のＳｉ層が形成される。このＳｉ層の形成は、たとえばスパッタリング法により実施することができる。
次に、工程（Ｓ３０）として積層工程が実施される。この工程（Ｓ３０）では、工程（Ｓ１１）において形成されたＳｉ層上に、工程（Ｓ１０）において準備されたＳｉＣ基板２０が載置される。これにより、ベース基板１０上にＳｉ層を挟んでＳｉＣ基板２０が積層された積層基板が得られる。
次に、工程（Ｓ７０）として加熱工程が実施される。この工程（Ｓ７０）では、工程（Ｓ３０）において作製された積層基板が、たとえば圧力１×１０３Ｐａの水素ガスとプロパンガスとの混合ガス雰囲気中で、１５００℃程度に加熱され、３時間程度保持される。これにより、上記Ｓｉ層に、主にベース基板１０およびＳｉＣ基板２０からの拡散によって炭素が供給され、図１８に示すようにアモルファスＳｉＣ層４０が形成される。これにより、ベース層１０とＳｉＣ層２０とをアモルファスＳｉＣ層４０により接続した実施の形態５における炭化珪素基板１を容易に製造することができる。
（実施の形態６）
次に、本発明のさらに他の実施の形態である実施の形態６について説明する。実施の形態６におけるＪＦＥＴ１００（半導体装置）は、基本的には実施の形態１におけるＪＦＥＴ１００と同様の構造を有し、同様の効果を奏する。しかし、実施の形態６のＪＦＥＴ１００は、炭化珪素基板１の構造において実施の形態１の場合とは異なっている。
すなわち、図２０を参照して、実施の形態６における炭化珪素基板１においては、ベース層１０とＳｉＣ層２０との間に中間層としての金属層５０が形成されている点において、実施の形態１の場合とは異なっている。そして、ベース層１０とＳｉＣ層２０とは、この金属層５０により接続されている。この金属層５０の存在により、ベース層１０とＳｉＣ層２０とを積層した炭化珪素基板１を容易に作製することができる。
次に、実施の形態６における炭化珪素基板１の製造方法について説明する。図２１を参照して、実施の形態６における炭化珪素基板１の製造方法では、まず、工程（Ｓ１０）として基板準備工程が実施の形態１の場合と同様に実施され、ベース基板１０とＳｉＣ基板２０とが準備される。
次に、工程（Ｓ１２）として金属層形成工程が実施される。この工程（Ｓ１２）では、工程（Ｓ１０）において準備されたベース基板１０の一方の主面上に、たとえば金属を蒸着することにより、金属層が形成される。この金属層は、たとえばニッケル、モリブデン、チタン、タングステンから選択される少なくとも１種以上を含むものとすることができる。
次に、工程（Ｓ３０）として積層工程が実施される。この工程（Ｓ３０）では、工程（Ｓ１２）において形成された金属層上に、工程（Ｓ１０）において準備されたＳｉＣ基板２０が載置される。これにより、ベース基板１０上に金属層を挟んでＳｉＣ基板２０が積層された積層基板が得られる。
次に、工程（Ｓ７０）として加熱工程が実施される。この工程（Ｓ７０）では、工程（Ｓ３０）において作製された積層基板が、たとえばアルゴンなどの不活性ガス雰囲気中において１０００℃程度に加熱される。これにより、ベース層１０とＳｉＣ層２０とを金属層５０により接続した実施の形態６における炭化珪素基板１を容易に製造することができる。
（実施の形態７）
次に、本発明のさらに他の実施の形態である実施の形態７について説明する。実施の形態７におけるＪＦＥＴ１００（半導体装置）は、基本的には実施の形態１におけるＪＦＥＴ１００と同様の構造を有し、同様の効果を奏する。しかし、実施の形態７のＪＦＥＴ１００は、炭化珪素基板１の構造において実施の形態１の場合とは異なっている。
すなわち、図２２を参照して、実施の形態７における炭化珪素基板１においては、ベース層１０とＳｉＣ層２０との間に中間層としてのカーボン層６０が形成されている点において、実施の形態１の場合とは異なっている。そして、ベース層１０とＳｉＣ層２０とは、このカーボン層６０により接続されている。このカーボン層６０の存在により、ベース層１０とＳｉＣ層２０とを積層した炭化珪素基板１を容易に作製することができる。
次に、実施の形態７における炭化珪素基板１の製造方法について説明する。図２３を参照して、まず工程（Ｓ１０）が実施の形態１と同様に実施された後、必要に応じて工程（Ｓ２０）が実施の形態１と同様に実施される。
次に、工程（Ｓ２５）として接着剤塗布工程が実施される。この工程（Ｓ２５）では、図２４を参照して、たとえばベース基板１０の主面上にカーボン接着剤が塗布されることにより、前駆体層６１が形成される。カーボン接着剤として、たとえば樹脂と、黒鉛微粒子と、溶剤とからなるものを採用することができる。ここで、樹脂としては、加熱されることにより難黒鉛化炭素となる樹脂、たとえばフェノール樹脂などを採用することができる。また、溶剤としては、たとえばフェノール、ホルムアルデヒド、エタノールなどを採用することができる。さらに、カーボン接着剤の塗布量は、１０ｍｇ／ｃｍ２以上４０ｍｇ／ｃｍ２以下とすることが好ましく、２０ｍｇ／ｃｍ２以上３０ｍｇ／ｃｍ２以下とすることがより好ましい。また、塗布されるカーボン接着剤の厚みは１００μｍ以下とすることが好ましく、５０μｍ以下とすることがより好ましい。
次に、工程（Ｓ３０）として、積層工程が実施される。この工程（Ｓ３０）では、図２４を参照して、ベース基板１０の主面上に接触して形成された前駆体層６１上に接触するようにＳｉＣ基板２０が載置されて、積層基板が作製される。
次に、工程（Ｓ８０）として、プリベーク工程が実施される。この工程（Ｓ８０）では、上記積層基板が加熱されることにより、前駆体層６１を構成するカーボン接着剤から溶剤成分が除去される。具体的には、たとえば上記積層基板に対して厚み方向に荷重を負荷しつつ、積層基板を溶剤成分の沸点を超える温度域まで徐々に加熱する。この加熱は、クランプなどを用いてベース基板１０とＳｉＣ基板２０とが圧着されつつ実施されることが好ましい。また、できるだけ時間をかけてプリベーク（加熱）が実施されることにより、接着剤からの脱ガスが進行し、接着の強度を向上させることができる。
次に、工程（Ｓ９０）として、焼成工程が実施される。この工程（Ｓ９０）では、工程（Ｓ８０）において加熱されて前駆体層６１がプリベークされた積層基板が高温、好ましくは９００℃以上１１００℃以下、たとえば１０００℃に加熱され、好ましくは１０分以上１０時間以下、たとえば１時間保持されることにより前駆体層６１が焼成される。焼成時の雰囲気としては、アルゴンなどの不活性ガス雰囲気が採用され、雰囲気の圧力はたとえば大気圧とすることができる。これにより、前駆体層６１が炭素からなるカーボン層６０となる。その結果、図２２を参照して、ベース基板（ベース層）１０とＳｉＣ基板（ＳｉＣ層）２０とがカーボン層６０により接合された実施の形態７における炭化珪素基板１が得られる。
なお、上記実施の形態においては、本発明の半導体装置の一例として横型ＪＦＥＴについて説明したが、本発明の半導体装置はこれに限られず、横型半導体装置に広く適用することができる。具体的には、本発明の半導体装置は、たとえばＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）、ＭＥＳＦＥＴ（Ｍｅｔａｌ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）などであってもよい。
また、上記炭化珪素基板１においては、ＳｉＣ層２０を構成する炭化珪素の結晶構造は六方晶系であることが好ましく、４Ｈ−ＳｉＣであることがより好ましい。また、ベース層１０とＳｉＣ層２０とは（複数のＳｉＣ層２０を有する場合、隣接するＳｉＣ層２０同士についても）、同一の結晶構造を有する炭化珪素単結晶からなっていることが好ましい。このように、同一の結晶構造の炭化珪素単結晶をベース層１０およびＳｉＣ層２０に採用することにより、熱膨張係数などの物理的性質が統一され、炭化珪素基板１および当該炭化珪素基板１を用いたＪＦＥＴ１００などの半導体装置の製造プロセスにおいて、炭化珪素基板１の反りや、ベース層１０とＳｉＣ層２０との分離、あるいはＳｉＣ層２０同士の分離の発生を抑制することができる。
さらに、ＳｉＣ層２０とベース層１０とは（複数のＳｉＣ層２０を有する場合、隣接するＳｉＣ層２０同士についても）、それぞれを構成する炭化珪素単結晶のｃ軸のなす角が１°未満であることが好ましく、０．１°未満であることがより好ましい。さらに、当該炭化珪素単結晶のｃ面が面内において回転していないことが好ましい。
また、ＪＦＥＴ１００などの半導体装置の製造に用いられる炭化珪素基板１のベース層（ベース基板）１０の口径は、２インチ以上であることが好ましく、６インチ以上であることがより好ましい。さらに、炭化珪素基板１の厚みは、２００μｍ以上１０００μｍ以下であることが好ましく、３００μｍ以上７００μｍ以下であることがより好ましい。
今回開示された実施の形態はすべての点で例示であって、制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味、および範囲内でのすべての変更が含まれることが意図される。
本発明の半導体装置は、製造コストの低減が求められる半導体装置に、特に有利に適用され得る。
１ 炭化珪素基板、２ 第１のｐ型層、３ ｎ型層、４ 第２のｐ型層、４Ａ 上部表面、５ 第１のｎ型領域、６ 第２のｎ型領域、７ ｐ型領域、８ 活性層、１０ ベース層（ベース基板）、１０Ａ 主面、１０Ｂ 単結晶層、１１ 原料基板、１１Ａ 主面、２０ ＳｉＣ層（ＳｉＣ基板）、２０Ａ，２０Ｂ 主面、２０Ｃ 端面、４０ アモルファスＳｉＣ層、５０ 金属層、６０ カーボン層、６１ 前駆体層、８１ 第１ヒータ、８２ 第２ヒータ、９１ 酸化膜、９２ ソース電極、９３ ドレイン電極、９４ ゲート電極、９５ ソース配線、９６ ドレイン配線、９７ ゲート配線。
【０００２】
ＳｉＣ Ｃｒｙｓｔａｌｓ ｗｉｔｈ Ｌｏｗ Ｍｉｃｒｏｐｉｐｅ Ｄｅｎｓｉｔｉｅｓ、Ｍａｔｅｒ．Ｓｃｉ．Ｆｏｒｕｍ，ｖｏｌｓ．６００−６０３、２００９年、ｐ．３−６
発明の概要
発明が解決しようとする課題
［０００５］
しかし、炭化珪素は常圧で液相を持たない。また、結晶成長温度が２０００℃以上と非常に高く、成長条件の制御や、その安定化が困難である。そのため、炭化珪素単結晶は、高品質を維持しつつ大口径化することが困難であり、大口径の高品質な炭化珪素基板を得ることは容易ではない。そして、大口径の炭化珪素基板の作製が困難であることに起因して、炭化珪素基板の製造コストが上昇するだけでなく、当該炭化珪素基板を用いて半導体装置を製造するに際しては、１バッチあたりの生産個数が少なくなり、半導体装置の製造コストが高くなるという問題があった。また、製造コストの高い炭化珪素単結晶を基板として有効に利用することにより、半導体装置の製造コストを低減できるものと考えられる。
［０００６］
そこで、本発明の目的は、上記問題に対応し、製造コストの低減が可能な半導体装置を提供することである。
課題を解決するための手段
［０００７］
本発明に従った半導体装置は、炭化珪素基板と、単結晶炭化珪素からなり、炭化珪素基板の一方の主面上に配置された活性層と、活性層上に配置された第１電極と、活性層上において第１電極とは離れて形成された第２電極とを備えている。炭化珪素基板は、単結晶炭化珪素からなるベース層と、単結晶炭化珪素からなり、ベース層上に配置されたＳｉＣ層とを含んでおり、ベース層とＳｉＣ層とは接合されている。そして、ＳｉＣ層の欠陥密度はベース層の欠陥密度よりも小さい。
［０００８］
上述のように、高品質な炭化珪素単結晶は、大口径化が困難である。一方、炭化珪素基板を用いた半導体装置の製造プロセスにおいて効率よく製造を行なうためには、所定の形状および大きさに統一された基板が必要である。そのため、高品質な炭化珪素単結晶（たとえば欠陥密度が小さい炭化珪素単

Claims (22)

  1. 炭化珪素基板（１）と、
    単結晶炭化珪素からなり、前記炭化珪素基板（１）の一方の主面上に配置された活性層（８）と、
    前記活性層（８）上に配置された第１電極（９２）と、
    前記活性層（８）上において前記第１電極（９２）とは離れて形成された第２電極（９３）とを備え、
    前記炭化珪素基板（１）は、
    単結晶炭化珪素からなるベース層（１０）と、
    単結晶炭化珪素からなり、前記ベース層（１０）上に配置されたＳｉＣ層（２０）とを含み、
    前記ＳｉＣ層（２０）の欠陥密度は前記ベース層（１０）の欠陥密度よりも小さい、半導体装置（１００）。
  2. 前記ＳｉＣ層（２０）のマイクロパイプ密度は前記ベース層（１０）のマイクロパイプ密度よりも小さい、請求の範囲第１項に記載の半導体装置（１００）。
  3. 前記ＳｉＣ層（２０）の貫通らせん転位密度は前記ベース層（１０）の貫通らせん転位密度よりも小さい、請求の範囲第１項に記載の半導体装置（１００）。
  4. 前記ＳｉＣ層（２０）の貫通刃状転位密度は前記ベース層（１０）の貫通刃状転位密度よりも小さい、請求の範囲第１項に記載の半導体装置（１００）。
  5. 前記ＳｉＣ層（２０）の基底面転位密度は前記ベース層（１０）の基底面転位密度よりも小さい、請求の範囲第１項に記載の半導体装置（１００）。
  6. 前記ＳｉＣ層（２０）の混合転位密度は前記ベース層（１０）の混合転位密度よりも小さい、請求の範囲第１項に記載の半導体装置（１００）。
  7. 前記ＳｉＣ層（２０）の積層欠陥密度は前記ベース層（１０）の積層欠陥密度よりも小さい、請求の範囲第１項に記載の半導体装置（１００）。
  8. 前記ＳｉＣ層（２０）の点欠陥密度は前記ベース層（１０）の点欠陥密度よりも小さい、請求の範囲第１項に記載の半導体装置（１００）。
  9. 前記ＳｉＣ層（２０）のＸ線ロッキングカーブの半値幅は、前記ベース層（１０）のＸ線ロッキングカーブの半値幅よりも小さくなっている、請求の範囲第１項に記載の半導体装置（１００）。
  10. 前記ＳｉＣ層（２０）は複数層積層されている、請求の範囲第１項に記載の半導体装置（１００）。
  11. 前記ＳｉＣ層（２０）の、前記ベース層（１０）とは反対側の主面（２０Ａ）は、｛０００１｝面に対するオフ角が８５°以上９５°以下となっている、請求の範囲第１項に記載の半導体装置（１００）。
  12. 前記ＳｉＣ層（２０）の、前記ベース層（１０）とは反対側の主面（２０Ａ）は｛１１−２０｝面である、請求の範囲第１１項に記載の半導体装置（１００）。
  13. 前記ＳｉＣ層（２０）の、前記ベース層（１０）とは反対側の主面（２０Ａ）は｛１−１００｝面である、請求の範囲第１１項に記載の半導体装置（１００）。
  14. 前記第１電極（９２）と前記第２電極（９３）とは、前記ＳｉＣ層（２０）を構成する単結晶炭化珪素の＜０００１＞方向に並んでいる、請求の範囲第１１項に記載の半導体装置（１００）。
  15. 前記活性層（８）上において前記第１電極（９２）と前記第２電極（９３）との間に前記第１電極（９２）および前記第２電極（９３）とは離れて形成された第３電極（９４）をさらに備え、
    前記第１電極（９２）はソース電極であり、
    前記第２電極（９３）はドレイン電極であり、
    前記第３電極（９４）はゲート電極である、請求の範囲第１項に記載の半導体装置（１００）。
  16. 前記活性層（８）は、
    前記炭化珪素基板（１）上に配置された第１導電型のバッファ層（２）と、
    前記バッファ層（２）上に配置された第２導電型のチャネル層（３）とを含んでいる、請求の範囲第１５項に記載の半導体装置（１００）。
  17. 前記活性層（８）は、
    前記第１電極（９２）に接触する位置から、前記チャネル層（３）にまで延在する第２導電型のソース領域（５）と、
    前記第２電極（９３）に接触する位置から、前記チャネル層（３）にまで延在する第２導電型のドレイン領域（６）と、
    前記第３電極（９４）に接触する位置から、前記チャネル層（３）にまで延在する第１導電型のゲート領域（７）とをさらに含んでいる、請求の範囲第１６項に記載の半導体装置（１００）。
  18. 前記活性層（８）は、前記チャネル層（３）上に配置された第１導電型のリサーフ層（４）をさらに含んでいる、請求の範囲第１７項に記載の半導体装置（１００）。
  19. 前記炭化珪素基板（１）は、前記ベース層（１０）と前記ＳｉＣ層（２０）との間に配置された中間層（４０，５０，６０）をさらに含み、
    前記中間層（４０，５０，６０）は、前記ベース層（１０）と前記ＳｉＣ層（２０）とを接合している、請求の範囲第１項に記載の半導体装置（１００）。
  20. 前記中間層（５０）は金属からなっている、請求の範囲第１９項に記載の半導体装置（１００）。
  21. 前記中間層（６０）は炭素からなっている、請求の範囲第１９項に記載の半導体装置（１００）。
  22. 前記中間層（４０）は非晶質炭化珪素からなっている、請求の範囲第１９項に記載の半導体装置（１００）。
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