CN102422402A - 半导体器件 - Google Patents

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CN102422402A CN2010800205016A CN201080020501A CN102422402A CN 102422402 A CN102422402 A CN 102422402A CN 2010800205016 A CN2010800205016 A CN 2010800205016A CN 201080020501 A CN201080020501 A CN 201080020501A CN 102422402 A CN102422402 A CN 102422402A
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原田真
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佐佐木信
并川靖生
藤原伸介
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Sumitomo Electric Industries Ltd
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Abstract

一种JFET(100)，该JFET是用于使能制造成本降低的半导体器件，该JFET包括：碳化硅衬底(1)；有源层(8)，其由单晶碳化硅制成并且设置在所述碳化硅衬底(1)的一个主表面上；源电极(92)，其设置在所述有源层(8)上；以及漏电极(93)，其形成在所述有源层(8)上并且与所述源电极(92)分隔开。所述碳化硅衬底(1)包括：基底层(10)，其由单晶碳化硅制成，以及SiC层(20)，其由单晶碳化硅制成并且设置在所述基底层(10)上。所述SiC层(20)具有的缺陷密度小于所述基底层(10)的缺陷密度。

Description

半导体器件
技术领域
本发明涉及一种半导体器件，更具体来讲，涉及使能降低制造成本的半导体器件。
背景技术
近年来，为了实现高击穿电压、低损耗并且在高温度环境下利用半导体器件，已经开始采用碳化硅(SiC)作为用于半导体器件的材料。碳化硅是一种具有的带隙比硅的带隙大的宽带隙半导体，其传统上广泛用作用于半导体器件的材料。因此，通过采用碳化硅作为用于半导体器件的材料，半导体器件可以具有高击穿电压、减小的导通电阻等。另外，因此有利地，与采用硅作为其材料的半导体器件的特性相比，如此采用碳化硅作为其材料的半导体器件即使在高温环境下也能够使得特性减少劣化。
在这类情形下，已对制造碳化硅晶体的方法和用于制造半导体器件的碳化硅衬底进行了各种研究，并且已提出了各种想法(例如，参见M.Nakabayashi等人的“Growth of Crack-free 100mm-diameter 4H-SiCCrystals with Low Micropipe Densities”，Mater.S ci.Forum，vols.600-603，2009，p.3-6(非专利文献1))。
引用列表
非专利文献
NPL 1：M.Nakabayashi等人的“Growth  of Crack-free100mm-diameter 4H-SiC Crystals with Low Micropipe Densities”，Mater.Sci.Forum，vols.600-603，2009，p.3-6
发明内容
技术问题
然而，碳化硅在大气压力下不具有液相。另外，其晶体生长温度为2000℃或更高，这是非常高的。这使得难以控制和稳定生长条件。因此，碳化硅单晶难以在保持其质量高的同时具有大的直径。因此，不容易得到具有大直径的高质量碳化硅衬底。在制造这种具有大直径的碳化硅衬底中的这种困难，导致不仅使碳化硅衬底的制造成本提高，而且使得在使用该碳化硅衬底时同一批所产生的半导体器件较少。因此，不利的是，半导体器件的制造成本增加。考虑到，通过有效地利用制造成本高的碳化硅单晶作为衬底，可以降低半导体器件的制造成本。
据此，为了解决上述问题，本发明的目标是提供一种允许制造成本降低的半导体器件。
问题的解决方法
根据本发明的一种半导体器件包括：碳化硅衬底；有源层，其由单晶碳化硅制成并且设置在碳化硅衬底的一个主表面上；第一电极，其设置在有源层上；以及第二电极，其形成在有源层上并且与第一电极分隔开。所述碳化硅衬底包括：基底层，其由单晶碳化硅制成；以及SiC层，其由单晶碳化硅制成并且设置在基底层上。SiC层具有的缺陷密度小于基底层的缺陷密度。
如上所述，高质量碳化硅单晶难以具有大直径。同时，为了在使用碳化硅衬底制造半导体器件的过程中进行有效的制造，需要提供有预定均匀形状和尺寸的衬底。因此，即使当获得高质量碳化硅单晶(例如，具有小缺陷密度的碳化硅单晶)时，也不能有效地使用通过切割等被加工成这种预定形状等的区域。
为了解决这个问题，构成本发明的半导体器件的碳化硅衬底包括由单晶碳化硅制成的基底层和由单晶碳化硅制成并且形成在基底层上的SiC层，其中，SiC层具有的缺陷密度小于基底层的缺陷密度。因此，由具有大缺陷密度的低质量碳化硅晶体形成的基底层被加工成具有预定形成和尺寸，以获得基底层。在这种基底层上，没有被成形为预定形状等的高质量碳化硅单晶被设置为SiC层。由此制造的碳化硅衬底具有预定的均匀形状和尺寸，从而实现半导体器件的有效制造。另外，由此制造的碳化硅衬底利用这种高质量SiC层来制造半导体器件，由此有效地利用碳化硅单晶。结果，根据本发明的半导体器件，可以提供允许降低制造成本的一种半导体器件。
在此，例如，基底层和SiC层彼此连接。在这种情形下，基底层和SiC层可以直接彼此连接，或者可以借助中间层彼此连接。另外，本专利申请中的术语“缺陷”包括微管、位错、层错和点缺陷。
优选地，在所述半导体器件中，所述SiC层具有的微管密度小于基底层的微管密度。
另外，优选地，在所述半导体器件中，所述SiC层具有的穿透螺旋位错密度小于所述基底层的穿透螺旋位错密度。
另外，优选地，在所述半导体器件中，所述SiC层具有的穿透刃型位错密度小于所述基底层的穿透刃型位错密度。
另外，优选地，在所述半导体器件中，所述SiC层具有的基面位错密度小于所述基底层的基面位错密度。
另外，优选地，在所述半导体器件中，所述SiC层具有的混合位错密度小于所述基底层的混合位错密度。
另外，优选地，在所述半导体器件中，所述SiC层具有的层错密度小于所述基底层的层错密度。
另外，优选地，在所述半导体器件中，所述SiC层具有的点缺陷密度小于所述基底层的点缺陷密度。
与所述基底层相比，SiC层适于具有减小的缺陷密度，诸如微管密度、穿透螺旋位错密度、穿透刃型位错密度、基面位错密度、混合位错密度、层错密度和点缺陷密度。这种SiC层允许在SiC层上形成高质量有源层。例如，可以通过组合外延生长和杂质的离子注入来形成有源层。在此，术语“杂质”是指引入以在碳化硅衬底中产生多数载流子的杂质。
优选地，在所述半导体器件中，所述SiC层的X射线摇摆曲线的半宽小于所述基底层的X射线摇摆曲线的半宽。这样，在基底层上提供这种比基底层的X射线摇摆曲线的半宽小的X射线摇摆曲线的半宽(即，较高的结晶度)的SiC层，由此允许在SiC层上形成高质量有源层。
在所述半导体器件中，基底层可以具有的电阻率为1×105Ω·m或更大。这增加了基底层的电阻值，由此得到适于操纵高频的横向型半导体器件(横向型器件)
在所述半导体器件中，可以堆叠多个SiC层。以此方式，可以得到包括与所需功能相对应的多个SiC层的半导体器件。
在所述半导体器件中，所述SiC层可以具有主表面，所述主表面与所述基底层相反并且相对于{0001}面具有的偏离角不小于85°且不大于95°。因此，在本发明的半导体器件是诸如横向型FET(场效应晶体管)的横向型功率器件的情况下，击穿电压可以提高。
在所述半导体器件中，所述SiC层的与所述基底层相反的主表面可以对应于{11-20}面。另外，在所述半导体器件中，所述SiC层的与所述基底层相反的所述主表面可以对应于{1-100}面。
{11-20}面和{1-100}面中的每个是相对于{0001}面具有的偏离角不小于85°且不大于95°的代表性晶面。因此，所述SiC层的与所述基底层相反的主表面因此适于对应于{11-20}面或{1-100}面，由此有助于在SiC层上具有良好结晶度的有源层的形成。应该注意，表述“与所述基底层相反的主表面对应于{11-20}面或{1-100}面”意图表示的是主表面并非必须严格对应于{11-20}面或{1-100}面，而是可以大致对应于{11-20}面或{1-100}面。考虑到衬底的加工精度，表述“主表面对应于大致{11-20}面或{1-100}面”意图涵盖其中主表面的面取向被包括在偏离角的范围内使得面取向可以基本上被当作{11-20}或{1-100}的情况。在这种情况下，例如，偏离角的范围是相对于{11-20}面或{1-100}面±2°的偏离角范围。
在所述半导体器件中，所述第一电极和所述第二电极在构成SiC层的单晶碳化硅的<0001>方向上布置。这致使诸如横向型FET的横向型功率器件的击穿电压升高。
所述半导体器件还可以包括第三电极，所述第三电极形成在第一电极和第二电极之间、在所述有源层上并且与第一电极和第二电极分隔开，其中，第一电极是源电极，第二电极是漏电极，并且第三电极是栅电极。以此方式，上述半导体器件可以是横向型FET。
在所述半导体器件中，所述有源层可以包括：缓冲层，其设置在碳化硅衬底上并且具有第一导电类型，以及沟道层，其设置在缓冲层上并且具有第二导电类型。因此，半导体器件可以是横向型JFET(结型场效应晶体管)或横向型MESFET(金属半导体场效应晶体管)。
在所述半导体器件中，有源层还可以包括：源区，其具有第二导电类型并且从其接触第一电极的位置延伸成进入到沟道层中；漏区，其具有第二导电类型并且从其接触第二电极的位置延伸成进入到沟道层中；以及栅区，其具有第一导电类型并且从其接触第三电极的位置延伸成进入到沟道层中。以此方式，半导体器件可以是横向型JFET。
在所述半导体器件中，有源层还可以包括具有第一导电类型并且设置在沟道层上的RESURF层。因此，半导体器件可以是减小表面场的(RESURF)结构的横向型JFET，由此实现高击穿电压和低损耗这两者。
在所述半导体器件中，碳化硅衬底还可以包括在基底层和SiC层之间设置的中间层，并且中间层可以将基底层和SiC层彼此连接。
因此，通过采用其中基底层和SiC层通过中间层彼此连接的结构，能够容易地得到其中在基底层上设置有缺陷密度小于基底层的缺陷密度的SiC层的碳化硅衬底。可以采用导体或半导体作为构成中间层的材料。
在所述半导体器件中，中间层可以由金属制成。在所述半导体器件中，中间层可以由碳制成。在半导体器件中，中间层可以由非晶碳化硅制成。通过采用金属、碳、非晶碳化硅等作为构成中间层的材料，基底层和SiC层能够容易地彼此连接。
本发明的有益效果
根据以上描述而清楚的是，根据本发明的半导体器件，可以提供允许制造成本降低的半导体器件。
附图说明
图1是示出RESURF-JFET的结构的示意性横截面图。
图2是示出碳化硅衬底的结构的示意性横截面图。
图3是示出碳化硅衬底的结构的变形的示意性横截面图。
图4是示出RESURF-JFET的结构的示意性平面图。
图5是示意性示出用于制造RESURF-JFET的方法的流程图。
图6是用于示出制造RESURF-JFET的方法的示意性横截面图。
图7是用于示出制造RESURF-JFET的方法的示意性横截面图。
图8是用于示出制造RESURF-JFET的方法的示意性横截面图。
图9是用于示出制造RESURF-JFET的方法的示意性横截面图。
图10是用于示出制造RESURF-JFET的方法的示意性横截面图。
图11是示意性示出用于制造碳化硅衬底的方法的流程图。
图12是示出第二实施例中的横向型JFET的结构的示意性横截面图。
图13是示意性示出第三实施例中的碳化硅衬底的制造方法的流程图。
图14是示出第三实施例中的碳化硅衬底的制造方法的示意性横截面图。
图15是示出第三实施例中的碳化硅衬底的制造方法的示意性横截面图。
图16是示出第三实施例中的碳化硅衬底的制造方法的示意性横截面图。
图17是示出第四实施例中的碳化硅衬底的结构的示意性横截面图。
图18是示出第五实施例中的碳化硅衬底的结构的示意性横截面图。
图19是示意性示出第五实施例中的碳化硅衬底的制造方法的流程图。
图20是示出第六实施例中的碳化硅衬底的结构的示意性横截面图。
图21是示意性示出第六实施例中的碳化硅衬底的制造方法的流程图。
图22是示出第七实施例中的碳化硅衬底的结构的示意性横截面图。
图23是示意性示出第七实施例中的碳化硅衬底的制造方法的流程图。
图24是示出第七实施例中的碳化硅衬底的制造方法的示意性横截面图。
具体实施方式
下面参照附图来描述本发明的实施例。应该注意到，在以下提及的附图中，相同或相应的部分被赋予相同的附图标记并且不再重复进行描述。
(第一实施例)
首先，将描述第一实施例，即，本发明的一个实施例。参照图1，JFET 100是本实施例中的结场效应晶体管(JFET)，其包括：碳化硅衬底1，其具有n型导电性；第一p型层2，其形成在碳化硅衬底1上；n型层3，其形成在第一p型层2上；以及第二p型层4，其形成在n型层3上。在此，p型层和n型层中的每个是由碳化硅制成并分别具有p型导电性(第一导电类型)和n型导电性(第二导电类型)的层。
第二p型层4和n型层3具有第一n型区5和第二n型区6，第一n型区5和第二n型区6中的每个包含具有n型导电性的、杂质浓度高于n型层3中的杂质浓度的杂质(n型杂质)。在第一n型区5和第二n型区6之间形成p型区7，所述p型区7包含具有p型导电性的、杂质浓度高于第一p型层2和第二p型层4中的杂质浓度的杂质(p型杂质)。即，第一n型区5、p型区7和第二n型区6被形成为通过第二p型层4接触n型层3。另外，第一n型区5、p型区7和第二n型区6中的每个具有与第一p型层2的上表面(第一p型层2和n型层3之间的边界)分隔开的底部。
在此，第一n型区5、p型区7和第二n型区6是通过将离子注入到其中形成的离子注入区。另外，第一p型区2、n型层3、第二p型层4、第一n型区5、第二n型区6和p型区7构成有源层8。
另外，源电极92、栅电极94和漏电极93被形成为分别接触第一n型区5、p型区7和第二n型区6的上表面。源电极92、栅电极94和漏电极93由允许与第一n型区5、p型区7和第二n型区6进行欧姆接触的材料制成。其示例性的材料是NiSi(硅化镍)。
在源电极92、栅电极94和漏电极93中的相邻电极之间形成氧化物膜91。更具体来讲，在第二p型层4的上表面4A上形成用作绝缘膜的氧化物膜91，以覆盖除了其中形成源电极92、栅电极94和漏电极93的区域之外的整个区域。以此方式，相邻的电极彼此绝缘。
另外，源布线95、栅布线97和漏布线96被形成为分别接触源电极92、栅电极94和漏电极93的上表面以便与它们电连接。源布线95、栅布线97和漏布线96中的每个由诸如铝(Al)的导体制成。
具体来讲，用作本发明的半导体器件的JEFT 100包括：碳化硅衬底1；有源层8，其由单晶碳化硅制成并且提供在碳化硅衬底1的一个主表面上；源电极92，其提供在有源层8上并且用作第一电极；漏电极93，其形成在有源层8上，与源电极92分隔开并且用作第二电极；以及栅电极94，其形成在源电极92和漏电极93之间、在有源层8上，与源电极92和漏电极93分离并且用作第三电极。
另外，有源层8包括：第一p型层2，其设置在碳化硅衬底1上并且用作第一导电类型(p型)的缓冲层；n型层3，其设置在第一p型层2上并且用作第二导电类型(n型)的沟道层；以及第二p型层4，其设置在n型层3上并且用作第一导电类型(p型)的RESURF层。有源层8还包括：第一n型区5，其用作源区，从其接触源电极92的位置延伸成进入到n型层3中；第二n型区6，其用作漏区，从其接触漏电极93的位置延伸成进入到n型层3中；以及p型区7，其用作栅区，从其接触栅电极94的位置延伸成进入到n型层3中。
下面描述JFET 100的操作，例如，假设JFET 100属于常闭型。参照图1，当栅电极94具有的电势为0V时，在n型层3中，夹在第二n型区6和p型区7之间的区域、夹在之前所夹区域和第一p型层2之间的区域以及夹在p型区7和第一p型层2之间的区域没有耗尽。因此，第一n型区5和第二n型区6经由n型层3彼此连接。因此，当在源电极92和漏电极93之间施加电场时，电子在第一n型区5和第二n型区6之间移动，由此电流在源电极92和漏电极93之间流动(导通状态)。
同时，当向栅电极94施加负电压时，在其中电子将发生移动的漂移区中出现耗尽，由此将第一n型区5和第二n型区6彼此电断开。因此，电子不能在第一n型区5和第二n型区6之间移动，结果是没有电流流动(截止状态)。在此，本实施例中的JFET 100是具有第二p型层4的RESURF型JFET，所述第二p型层4(RESURF层)形成在n型层3上并与之接触。因此，在截止状态下，漂移区中的耗尽层从n型层3和第二p型层4之间的界面、在向上/向下的方向上(在厚度方向上)延伸。因此，漂移区中的电场分布变得不均匀，以减少栅电极94附近的电场浓度降低，由此击穿电压提高。
参照图1和图2，在本实施例中，构成JFET 100的碳化硅衬底1包括：基底层10，其由单晶碳化硅制成；以及SiC层20，其由单晶碳化硅制成并且布置在基底层10上。SiC层20具有的缺陷密度小于基底层10的缺陷密度。因此，将具有大缺陷密度的低质量碳化硅晶体形成的基底衬底加工成具有合适的形状和尺寸，由此得到基底层10。在这种基底层10上，没有成形为所需形状等的高质量碳化硅单晶被设置为SiC层20。以该方式获得的碳化硅衬底1被均匀地成形且适当地按大小排列，由此实现半导体器件(JFET 100)的有效制造。另外，以此方式得到的碳化硅衬底1利用这种高质量SiC层20来制造半导体器件(JFET 100)，由此有效地利用碳化硅单晶。因此，本发明的JFET 100是以降低的成本而制造的半导体器件。应该注意，在基底层10和SiC层20之间存在边界，并且缺陷密度在这个边界上会是不连续的。
在此，在JFET 100中，SiC层20具有的微管密度优选地小于基底层10的微管密度。另外，在JFET 100中，SiC层20具有的穿透螺旋位错密度优选地小于基底层10的穿透螺旋位错密度。另外，在JFET 100中，SiC层20具有的穿透刃型位错密度优选地小于基底层10的穿透刃型位错密度。另外，在JFET 100中，SiC层20具有的基底面位错密度小于基底层10的基底面位错密度。此外，在JFET 100中，SiC层20具有的混合位错密度优选地小于基底层10的混合位错密度。此外，在JFET 100中，SiC层20具有的层错密度优选地小于基底层10的层错密度。此外，在JFET 100中，SiC层20具有的点缺陷密度优选地小于基底层10的点缺陷密度。
因此，与基底层10相比，SiC层20具有减小的缺陷密度，诸如微管密度、穿透螺旋位错密度、穿透刃型位错密度、基面位错密度、混合位错密度、层错密度和点缺陷密度。这种SiC层20使得在SiC层20上形成高质量有源层8。
另外，在JFET 100中，SiC层20的X射线摇摆曲线的半宽优选地小于基底层10的X射线摇摆曲线的半宽。如此，在基底层10上提供的SiC层20具有比基底层10的X射线摇摆曲线的半宽小的X射线摇摆曲线的半宽，即，具有比基底层10的结晶度高的结晶度，由此使得在SiC层20上形成高质量有源层8。
另外，在JFET 100中，基底层10具有的电阻率为1×105Ω·cm或更大。这使得基底层10的电阻值增大，由此得到适于处理高频率的JFET100。
另外，参照图3，在本实施例中的JFET 100中，可以堆叠构成碳化硅衬底1的多个SiC层20(图3中的两个SiC层20)。因此，例如，可以堆叠杂质浓度不同的SiC层20。
另外，在本实施例中的JFET 100中，SiC层20的与基底层10相反的主表面20A相对于{0001}面具有的偏离角优选地不小于85°且不大于95°。以此方式，当借助于外延生长在其这种主表面20A上形成第一p型层2、n型层3和第二p型层4时，JFET 100的击穿电压能够提高。更具体来讲，主表面20A可以对应于大致{11-20}或者大致{1-100}。
另外，参照图4，在JFET 100中，源电极92和漏电极93可以被布置在构成SiC层20的单晶碳化硅和构成均通过外延生长形成在SiC层20上的第一p型层2、n型层3和第二p型层4的单晶碳化硅中的每个的<0001>方向上。更具体来讲，源电极92、栅电极94和漏电极93可以被布置在沿着箭头α的方向上，所述箭头α代表<0001>方向。这实现了JFET 100的击穿电压提高。应该注意，图1对应于沿着图4中的线I-I截取的横截面。
下面参照图5至图10来描述制造第一实施例中的JFET 100的一个示例性方法。参照图5，在本实施例中的JFET 100的制造方法中，首先执行碳化硅衬底准备步骤作为步骤(S110)。在这个步骤(S110)中，参照图6，碳化硅衬底1被制造，所述碳化硅衬底1包括由单晶碳化硅制成的基底层10以及由单晶碳化硅制成并设置在基底层10上的SiC层20。SiC层20具有的缺陷密度小于基底层10的缺陷密度。在这个步骤(S110)制造的碳化硅衬底1中，可以采用下面的基底层10替代全部由单晶碳化硅形成的基底层10。也就是说，所采用的基底层10包括：单晶层10B，其由单晶碳化硅制成并且包括面对SiC层20的主表面10A；以及其他区域10C，其由多晶碳化硅、非晶碳化硅或碳化硅烧结体制成。以下将描述用于制造碳化硅衬底1的方法。
接着，执行外延生长步骤作为步骤(S120)。在这个步骤(S120)中，参照图6，通过外延生长，在碳化硅衬底1的一个主表面上，顺序形成均由碳化硅制成的第一p型层2、n型层3和第二p型层4。更具体来讲，例如，第一p型层2被形成为包含密度为1.0×1016cm-3的p型杂质并且具有10μm的厚度。n型层3被形成为包含密度为2.0×1017cm-3的p型杂质并且具有0.4μm的厚度。第二p型层4被形成为包含密度为2.0×1017cm-3的p型杂质并且具有0.25μm的厚度。
接着，执行离子注入步骤作为步骤(S130)。在这个步骤(S130)中，参照图6和图7，首先执行离子注入以形成源区和漏区。具体来讲，例如，将P(磷)离子以1.0×1019cm-3的密度注入到0.5μm的深度，由此形成第一n型区5和第二n型区6。此后，如图8中所示，执行离子注入以形成栅区。具体来讲，将Al(铝)离子以2.0×1018cm-3的密度注入到0.4μm的深度，由此形成p型区7。可以使用在第二p型层4上形成的掩模层来注入这些离子，所述掩模层例如由二氧化硅(SiO2)制成，并且在将经受离子注入的所需区域处具有开口。
接着，执行激活退火步骤作为步骤(S140)。在这个步骤(S140)中，例如，在诸如氩的惰性气体气氛中加热至1700℃，持续30分钟，来执行热处理。因此，在上述步骤(S130)中注入的杂质被激活。
接着，执行氧化物膜形成步骤作为步骤(S150)。在这个步骤(S150)中，参照图8和图9，例如，在氧气气氛中加热至1300℃，持续60分钟，来执行热处理，由此形成氧化物膜91(场氧化物膜)。
接着，执行欧姆电极形成步骤作为步骤(S160)。在这个步骤(S160)中，形成源电极、栅电极和漏电极。具体来讲，参照图9和图10，首先，在步骤(S150)中形成的氧化物膜91在与第一n型区5、第二n型区6和p型区7分别对应的区域处提供有开口。此后，沉积Ni(镍)，例如使其接触均通过开口暴露的第一n型区5、第二n型区6和p型区7。接着，例如，在Ar气氛中，提供加热至950℃，持续2分钟，来执行热处理，由此使所沉积的Ni的一部分(与第一n型区5、第二n型区6和p型区7接触的各个区域)或其整个部分成为硅化物。以此方式，形成能够分别与第一n型区5、第二n型区6和p型区7进行欧姆接触的源电极92、漏电极93和栅电极94。
接着，执行布线形成步骤作为步骤(S170)。在这个步骤(S170)中，参照图10和图1，在步骤(S160)中形成的源电极92、漏电极93和栅电极94上形成布线，并且使布线与源电极92、漏电极93和栅电极94接触。具体来讲，例如，通过将Al沉积在源电极92、漏电极93和栅电极94上来形成源布线95、漏布线96和栅布线97。利用上述工序，完成本实施例中的JFET 100。
去除其他区域10C的步骤可以在如下情况下执行：在步骤(S110)中采用包括单晶层10B并包括其他区域10C的基底层10，所述单晶层10B由单晶碳化硅制成并且包括面对SiC层20的主表面，所述其他区域10C由多晶碳化硅、非晶碳化硅或碳化硅烧结体制成。以此方式，可以得到图1所示的JFET 1。同时，可以不执行上述去除区域10C的步骤。在这种情况下，由多晶碳化硅、非晶碳化硅或碳化硅烧结体制成的非单晶层(对应于上述的区域10C)形成在图1所示的JFET1中基底层10的与SiC层20相反的主表面上(即，作为图1中的基底层10中的下层)。在作为横向型器件的JFET 100中，非单晶层相对于JFET100特性具有小影响。因此，当采用这种制造工艺时，在防止JFET 100的特性劣化的同时，可以降低JFET 100的制造成本。
下面描述上述作为步骤(S110)执行的碳化硅衬底准备步骤。参照图11，在本实施例中的碳化硅衬底的制造过程中，首先，执行衬底准备步骤作为步骤(S10)。在这个步骤(S10)中，参照图2和图3，准备由单晶碳化硅形成的基底衬底10和由单晶碳化硅形成的SiC衬底20。
SiC衬底20具有主表面20A，该主表面20A将作为通过这种制造方法而将得到的碳化硅衬底的主表面。因此，在这种情形下，根据主表面20A的所期望的面取向来选择SiC衬底20的主表面20A的面取向。在此，例如，准备具有与{11-20}面或{1-100}面相对应的主表面的SiC衬底20。
接着，执行衬底平滑步骤作为步骤(S20)。步骤(S20)不是必要的步骤，但是可以在步骤(S10)中准备的基底衬底10和/或SiC衬底20的平滑度不足够时执行。具体来讲，例如，将基底衬底10和/或SiC衬底20的主表面抛光。
同时，可以省略步骤(S20)，即，可以在不抛光将彼此接触的基底衬底10和SiC衬底20的主表面的情况下执行步骤(S30)。这使碳化硅衬底1的制造成本降低。另外，为了去除在制造基底衬底10和SiC衬底20时进行切片而在表面附近的受损层，可以通过例如替代步骤(S20)或在步骤(S20)之后进行蚀刻来执行去除受损层的步骤，然后可以执行下述的步骤(S30)。
接着，执行堆叠步骤作为步骤(S30)。在这个步骤(S30)中，参照图2，基底衬底10和SiC衬底20彼此堆叠，使它们的主表面10A、20B彼此接触，由此制造堆叠的衬底。应该注意，当制造其中堆叠多个SiC层20的碳化硅衬底1时，多个(这里是两个)SiC衬底20如图3中所示地堆叠在基底衬底10上。
接着，执行连接步骤作为步骤(S40)。在这个步骤(S40)中，通过加热堆叠衬底以落入例如等于或大于碳化硅的升华温度的温度范围内，基底衬底10和SiC衬底20彼此连接。以此方式，参照图2和图3，完成了包括基底层10和SiC层20的碳化硅衬底1。另外，甚至是在不执行步骤(S20)并且对彼此接触的基底衬底10和SiC衬底20的主表面不进行抛光的情况下执行步骤(S30)的情形中，通过加热至等于或大于所述升华温度的温度，基底衬底10和SiC衬底20能够容易地彼此连接。应该注意，在这个步骤(S40)中，可以在通过降低大气空气的压力得到的气氛中加热堆叠衬底。这使碳化硅衬底1的制造成本降低。
另外，步骤(S40)中堆叠衬底的加热温度优选地不低于1800℃且不高于2500℃。如果加热温度低于1800℃，则连接基底衬底10和SiC衬底20花费的时间长，这导致制造碳化硅衬底1的效率降低。另一方面，如果加热温度高于2500℃，则基底衬底10和SiC衬底20的表面变粗糙，这会导致在将制造的碳化硅衬底1中产生多个晶体缺陷。为了在限制碳化硅衬底1中产生缺陷的同时提高制造效率，步骤(S40)中的堆叠衬底的加热温度优选地被设定成不低于1900℃且不高于2100℃。另外，在这个步骤(S40)中，可以在高于10-1Pa且低于104Pa的压力下加热堆叠衬底。这能够使用简单的装置来完成上述连接，并且提供气氛用于在相对短的时间内完成连接，由此实现降低碳化硅衬底1的制造成本。另外，在步骤(S40)中进行加热时的气氛可以是惰性气体气氛。在气氛是惰性气体气氛的情况下，惰性气体气氛优选地包含选择由氩、氦和氮组成的组中选择的至少一种。
另外，在本实施例中的制造JFET 100的方法中，使用由此得到的碳化硅衬底1来制造JFET 100。
(第二实施例)
下面描述本发明的另一个实施例，即，第二实施例。参照图12，用作第二实施例中的半导体器件的JFET 100与参照图1至图4描述的第一实施例的JFET 100具有基本相同的结构并且提供基本相同的效果。然而，第二实施例中的JFET 100与第一实施例的JFET 100的不同之处在于，它不包括用作RESURF层的第二p型层4。具体来讲，虽然第一实施例的JFET 100是RESURF型的JFET，但是除了碳化硅衬底1的构造之外，本实施例中的JFET 100是横向型的一般JFET。因此，本实施例中的JFET 100的操作方式类似于第一实施例的JFET 100，不同之处在于，在截止状态下，耗尽层从用作栅区的p型区7延伸到用作漏区的第二n型区6。另外，除了省略在步骤(S120)中形成第二p型层4之外，可以采用与第一实施例的方式相类似的方式来制造本实施例中的JFET 100。
(第三实施例)
作为第三实施例，下面参照图13至图16来描述用于制造本发明中构成半导体器件的碳化硅衬底的另一方法。第三实施例中的碳化硅衬底的制造方法以与第一实施例基本类似的方式来执行。然而，第三实施例中的碳化硅衬底的制造方法与第一实施例的不同之处在于形成基底衬底10的过程。
参照图13，在第三实施例中的碳化硅衬底的制造方法中，首先执行衬底准备步骤作为步骤(S10)。在步骤(S10)中，参照图14，如同第一实施例一样准备SiC衬底20，并且准备由碳化硅制成的材料衬底11。材料衬底11可以由单晶碳化硅或多晶碳化硅制成，或者可以是碳化硅的烧结体。另外，可以采用由碳化硅制成的材料粉末来替代材料基板11。
接着，参照图4，执行紧密布置步骤作为步骤(S50)。在这个步骤(S50)中，参照图5，分别由彼此面对面设置的第一加热器81和第二加热器82来保持SiC衬底20和材料衬底11。在此，SiC衬底20和材料衬底11之间间隔的合适值被视为与下述步骤(S60)中进行加热时得到的升华气体的平均自由程相关联。具体来讲，SiC衬底20和材料衬底11之间间隔的平均值可以被设定成小于下述步骤(S60)中进行加热时得到的升华气体的平均自由程。例如，严格上讲，原子和分子的平均自由程取决于1Pa的压力和2000℃的温度下的原子半径和分子半径，但是大致为几厘米至几十厘米。因此，理想上，间隔优选地被设定成几厘米或更小。更具体来讲，SiC衬底20和材料衬底11被布置成彼此靠近，使得它们的主表面彼此面对且其间的间隔不小于1μm且不大于1cm。此外，当间隔的平均值为1cm或更小时，在下述步骤(S60)中将形成的基底层10的膜厚度分布可以减小。此外，当间隔的平均值为1mm或更小时，在下述步骤(S60)中将形成的基底层10的膜厚度分布可以进一步减小。同时，当间隔的平均值为1μm或更大时，可以确保用于升华碳化硅有足够的空间。应该注意，这种升华气体是通过升华固体碳化硅而形成的气体，并且包括例如Si、Si2C和SiC2。
接着，执行升华步骤作为步骤(S60)。在这个步骤(S60)中，通过第一加热器81将SiC衬底20加热至预定的衬底温度。另外，通过第二加热器82将材料衬底11加热至预定的材料温度。在这种情形下，加热材料衬底11以达到材料温度，由此从材料衬底的表面升华SiC。另一方面，衬底温度被设定成低于材料温度。具体来讲，例如，衬底温度被设定成比材料衬底低不少于1℃且不多于100℃。优选地，衬底温度为1800℃或更高且2500℃或更低。因此，如图15中所示，以气体形式从材料衬底11升华的SiC到达SiC衬底20的表面并因此在上面固化，由此形成基底层10。通过保持这种状态，如图16中所示，构成材料衬底11的所有SiC升华并且转移到SiC衬底20的表面上。因此，完成了步骤(S60)，由此完成图2所示的碳化硅衬底1。
(第四实施例)
下面描述本发明的又一个实施例，即，第四实施例。第四实施例中的半导体器件与第一实施例的半导体器件具有基本相同的结构。然而，第四实施例中的半导体器件与第一实施例的半导体器件的不同之处在于其制造方法。
具体来讲，在第四实施例中的半导体器件(例如，JFET)的制造方法中，被执行为步骤(S110)的碳化硅衬底准备步骤中，准备结构与第一实施例的结构不同的碳化硅衬底。参照图17，在第四实施例中准备的碳化硅衬底1中，当在平面图上观察时，多个SiC层20并排布置。换句话讲，多个SiC层20沿着基底层10的主表面10A布置。更具体来讲，多个SiC层20在基底层10上被布置成矩阵形式，使得相邻的SiC层20彼此接触。因此，本实施例的碳化硅衬底1可以处理为具有高质量SiC层20和大直径的衬底。利用这种碳化硅衬底1，允许半导体器件的有效制造过程。另外，参照图17，相邻的SiC层20均具有与SiC层20的主表面20A基本垂直的端面20C。以此方式，可以容易地制造本实施例的碳化硅衬底1。在此，例如，当端面20C和主表面20A形成不小于80°且不大于95°的角度时，可以确定端面20C和主表面20A基本上彼此垂直。应该注意，可以如下采用与第一实施例或第三实施例类似的方式来制造第四实施例中的碳化硅衬底1。也就是说，在第一实施例的步骤(S30)中，当在平面图中观察时，均具有基本上与其主表面20A垂直的端面20C的多个SiC衬底20并排布置(参见图11)。可替选地，在第三实施例的步骤(S50)中，均具有基本上与其主表面20A垂直的端面20C的多个SiC衬底20并排布置在第一加热器81上并且被第一加热器81保持(参见图13)。
另外，在本实施例中的半导体器件(JFET 100)的制造方法中，使用由此得到的碳化硅衬底1来制造JFET 100。在此，通过在图17所示的碳化硅衬底1的SiC层20上形成有源层8等，制造当在平面图中观察时并排布置的多个JFET 100。在这种情形下，每个JFET 100被制造成跨越相邻的SiC层20之间的边界区域而延伸。
(第五实施例)
下面描述本发明的又一个实施例，即，第五实施例。第五实施例中的JFET 100(半导体器件)与第一实施例中的JFET 100具有基本相同的结构并且提供基本相同的效果。然而，第五实施例中的JFET 100与第一实施例的JFET 100的不同之处在于碳化硅衬底1的结构。
即，参照图18，在第五实施例中的碳化硅衬底1中，非晶SiC层40设置在基底层10和SiC层20之间作为由非晶SiC制成的中间层。然后，通过这个非晶SiC层40，将基底层10和SiC层20彼此连接。由此存在的非晶SiC层40有助于其中基底层10和SiC层20彼此堆叠的碳化硅衬底1的制造。
下面描述第五实施例中的碳化硅衬底1的制造方法。参照图19，在第五实施例中的碳化硅衬底1的制造方法中，采用与第一实施例相同的方式，执行衬底准备步骤作为步骤(S10)，以便准备基底衬底10和SiC衬底20。
接着，执行Si层形成步骤作为步骤(S11)。在这个步骤(S11)中，例如，在步骤(S10)中准备的基底衬底10的一个主表面上，形成具有的厚度为100nm的Si层。例如，可以使用溅射法来形成这个Si层。
接着，执行堆叠步骤作为步骤(S30)。在这个步骤(S30)中，将步骤(S10)中准备的SiC衬底20放置在步骤(S11)中形成的Si层上。以此方式，得到其中SiC衬底20提供在基底衬底10上方且Si层被插入其间的堆叠衬底。
接着，执行加热步骤作为步骤(S70)。在这个步骤(S70)中，例如，在氢气和丙烷气体的混合气体气氛中，在1×103Pa的压力下，在大致1500℃下，将步骤(S30)中制造的堆叠衬底加热3小时。因此，作为主要从基底衬底10和SiC衬底20扩散的结果，Si层被供应有碳，由此如图18中所示，形成非晶SiC层40。因此，可以容易地制造第五实施例的碳化硅衬底1，其中，基底层10和SiC层20通过非晶SiC层40彼此连接。
(第六实施例)
下面描述本发明的又一个实施例，即，第六实施例。第六实施例中的JFET 100(半导体器件)与第一实施例中的JFET 100具有基本相同的结构并且提供基本相同的效果。然而，第六实施例中的JFET 100与第一实施例的JFET 100的不同之处在于碳化硅衬底1的结构。
即，参照图20，第六实施例中的碳化硅衬底1与第一实施例的碳化硅衬底的不同之处在于，在基底层10和SiC层20之间形成作为中间层的金属层50。另外，基底层10和SiC层20通过这个金属层50彼此连接。由此存在的金属层50有助于其中基底层10和SiC层20彼此堆叠的碳化硅衬底1的制造。
下面描述第六实施例中的碳化硅衬底1的制造方法。参照图21，在第六实施例中的碳化硅衬底1的制造方法中，采用与第一实施例相同的方式，执行衬底准备步骤作为步骤(S10)，以便准备基底衬底10和SiC衬底20。
接着，执行金属层形成步骤作为步骤(S12)。在这个步骤(S12)中，例如，通过将金属沉积在步骤(S10)中准备的基底衬底10的一个主表面上，来形成金属层。例如，这个金属层可以包含镍、钼、钛和钨中的至少一种或多种。
接着，执行堆叠步骤作为步骤(S30)。在这个步骤(S30)中，将步骤(S10)中准备的SiC衬底20放置在步骤(S12)中形成的金属层上。以此方式，得到其中SiC衬底20提供在基底衬底10上方且金属层被插入其间的堆叠衬底。
接着，执行加热步骤作为步骤(S70)。在这个步骤(S70)中，例如，在诸如氩的惰性气体气氛中，将步骤(S30)中制造的堆叠衬底加热至大致1000℃。因此，可以容易地制造第六实施例的碳化硅衬底1，其中，基底层10和SiC层20通过金属层50彼此连接。
(第七实施例)
下面描述本发明的又一个实施例，即，第七实施例。第七实施例中的JFET 100(半导体器件)与第一实施例中的JFET 100具有基本相同的结构并且提供基本相同的效果。然而，第七实施例中的JFET 100与第一实施例的JFET 100的不同之处在于碳化硅衬底1的结构。
具体来讲，参照图22，第七实施例的碳化硅衬底1与第一实施例的碳化硅衬底的不同之处在于，在基底层10和SiC层20之间形成作为中间层的碳层60。然后，基底层10和SiC层20通过这个碳层60彼此连接。由此存在的碳层60有助于其中基底层10和SiC层20彼此堆叠的碳化硅衬底1的制造。
下面描述第七实施例中的碳化硅衬底1的制造方法。参照图23，首先，采用与第一实施例相同的方式来执行步骤(S 10)，然后根据需要，采用与第一实施例相同的方式来执行步骤(S20)。
接着，执行粘合剂涂覆步骤作为步骤(S25)。在这个步骤(S25)中，参照图24，例如，将碳粘合剂涂覆于基底衬底10的主表面，由此形成前驱体层61。例如，碳粘合剂可以由树脂、石墨颗粒和溶剂来形成。在此，可使用的示例性树脂是通过加热被形成为非石墨化碳的树脂，诸如酚醛树脂。可使用的示例性溶剂是苯酚、甲醛、乙醇等。另外，碳粘合剂的涂覆量优选地不小于10mg/cm2且不大于40mg/cm2，更优选不小于20mg/cm2且不大于30mg/cm2的量。另外，所涂覆的碳粘合剂优选具有的厚度不大于100μm，更优选地不大于50μm。
接着，执行堆叠步骤作为步骤(S30)。在这个步骤(S30)中，参照图24，将SiC衬底20放置在前驱体膜61上并与之接触，所述前驱体膜61形成在基底衬底10的主表面上并与之接触，由此制造堆叠结构。
接着，执行预烘焙步骤作为步骤(S80)。在这个步骤(S80)中，加热堆叠衬底，由此从构成前驱体层61的碳粘合剂中去除溶剂成分。具体来讲，例如，在堆叠衬底的厚度方向上向堆叠衬底施加负载的同时，逐渐加热堆叠衬底，以落入在超过溶剂成分的沸点的温度范围内。优选地，执行该加热，并且使用夹具等将基底衬底10和SiC衬底20彼此按压。另外，通过尽可能长地执行预烘焙(加热)，粘合剂被脱气，以提高粘合强度。
接着，执行焙烧步骤作为步骤(S90)。在这个步骤(S90)中，将在步骤(S80)中被加热并因此被预烘焙的具有前驱体层61的堆叠衬底加热至高温，优选地，不低于900℃且不高于1100℃，例如1000℃，优选地持续不少于10分钟且不多于10小时，例如1小时，由此焙烧前驱体层61。在焙烧时采用的气氛可以是诸如氩的惰性气体气氛。例如，气氛的压力可以是大气压力。以此方式，前驱体层61被形成为由碳制成的碳层60。结果，参照图22，得到第七实施例的碳化硅衬底1，其中，基底衬底(基底层)10和SiC衬底(SiC层)20通过碳层60彼此连接。
应该注意，在以上实施例中的每个中，已将横向型JFET描述为本发明的一个示例性半导体器件，但是本发明的半导体器件不限于此并且可广泛应用于横向型半导体器件。具体来讲，本发明的半导体器件可以是例如MOSFET(金属氧化物半导体场效应晶体管)、MESFET(金属半导体场效应晶体管)、IGBT(绝缘栅双极晶体管)等。
另外，在碳化硅衬底1中，构成SiC层20的碳化硅的晶体结构优选地是六方晶系，更优选地是4H-SiC。另外，基底层10和SiC层20(以及在提供多个SiC层20的情况下相邻的SiC层20)优选地由具有相同晶体结构的碳化硅单晶制成。以此方式，通过采用相同晶体结构的碳化硅单晶作为基底层10和SiC层20，两者之间的诸如热膨胀系数的物理特性变得相同，由此防止在制造碳化硅衬底1的过程中以及使用碳化硅衬底1制造诸如JFET 100的半导体器件的过程中碳化硅衬底1翘曲、基底层10和SiC层20分隔开或者SiC层20的分离。
另外，分别构成基底层10和SiC层20的碳化硅单晶(以及在提供多个SiC层20的情况下相邻的SiC层20)优选地具有c轴，所述c轴形成的角度小于1°，更优选地小于0.1°。另外，优选的是，其各个碳化硅单晶的c面没有在面内彼此旋转。
另外，用于制造诸如JFET 100的半导体器件的碳化硅衬底1的基底层(基底衬底)10具有的直径优选地为2英寸或更大，更优选地为6英寸或更大。此外，碳化硅衬底1具有的厚度优选地不小于200μm且不大于1000μm，更优选地不小于300μm且不大于700μm。
本文公开的实施例就任何方面而言都是示例性和非限制性的。本发明的范围由权利要求书的各项而不是由上述实施例来限定，并且意图包括在等价于权利要求书的各项的范围和含义内的任何修改。
工业应用性
本发明的半导体器件可有利地应用于允许制造成本降低所需的半导体器件。
附图标记列表
1：碳化硅衬底；2：第一p型层；3：n型层；4：第二p型层；4A：上表面；5：第一n型区；6：第二n型区；7：p型区；8：有源层；10：基底层(基底衬底)；10A：主表面；10B：单晶层；11：材料衬底；11A：主表面；20：SiC层(SiC衬底)；20A、20B：主表面；20C：端面；40：非晶SiC层；50：金属层；60：碳层；61：前驱体层；81：第一加热器；82：第二加热器；91：氧化物膜；92：源电极；93：漏电极；94：栅电极；95：源布线；96：漏布线；97：栅布线。

Claims (22)

1.一种半导体器件(100)，包括：
碳化硅衬底(1)；
有源层(8)，所述有源层(8)由单晶碳化硅制成并且被设置在所述碳化硅衬底(1)的一个主表面上；
第一电极(92)，所述第一电极(92)设置在所述有源层(8)上；以及
第二电极(93)，所述第二电极(93)形成在所述有源层(8)上并且与所述第一电极(92)分隔开，
所述碳化硅衬底(1)包括：
基底层(10)，所述基底层(10)由单晶碳化硅制成，以及
SiC层(20)，所述SiC层(20)由单晶碳化硅制成并且设置在所述基底层(10)上，
所述SiC层(20)具有的缺陷密度小于所述基底层(10)的缺陷密度。
2.根据权利要求1所述的半导体器件(100)，其中，
所述SiC层(20)具有的微管密度小于所述基底层(10)的微管密度。
3.根据权利要求1所述的半导体器件(100)，其中，
所述SiC层(20)具有的穿透螺旋位错密度小于所述基底层(10)的穿透螺旋位错密度。
4.根据权利要求1所述的半导体器件(100)，其中，
所述SiC层(20)具有的穿透刃型位错密度小于所述基底层(10)的穿透刃型位错密度。
5.根据权利要求1所述的半导体器件(100)，其中，
所述SiC层(20)具有的基面位错密度小于所述基底层(10)的基面位错密度。
6.根据权利要求1所述的半导体器件(100)，其中，
所述SiC层(20)具有的混合位错密度小于所述基底层(10)的混合位错密度。
7.根据权利要求1所述的半导体器件(100)，其中，
所述SiC层(20)具有的层错密度小于所述基底层(10)的层错密度。
8.根据权利要求1所述的半导体器件(100)，其中，
所述SiC层(20)具有的点缺陷密度小于所述基底层(10)的点缺陷密度。
9.根据权利要求1所述的半导体器件(100)，其中，
所述SiC层(20)的X射线摇摆曲线的半宽小于所述基底层(10)的X射线摇摆曲线的半宽。
10.根据权利要求1所述的半导体器件(100)，其中，
堆叠多个所述SiC层(20)。
11.根据权利要求1所述的半导体器件(100)，其中，
所述SiC层(20)具有主表面(20A)，所述主表面(20A)与所述基底层(10)相反并且具有相对于{0001}面不小于85°且不大于95°的偏离角。
12.根据权利要求11所述的半导体器件(100)，其中，
所述SiC层(20)的与所述基底层(10)相反的所述主表面(20A)对应于{11-20}面。
13.根据权利要求11所述的半导体器件(100)，其中，
所述SiC层(20)的与所述基底层(10)相反的所述主表面(20A)对应于{1-100}面。
14.根据权利要求11所述的半导体器件(100)，其中，
在构成所述SiC层(20)的单晶碳化硅的<0001>方向上布置所述第一电极(92)和所述第二电极(93)。
15.根据权利要求1所述的半导体器件(100)，其中，还包括第三电极(94)，所述第三电极(94)形成在所述第一电极(92)和所述第二电极(93)之间的所述有源层(8)上并且与所述第一电极(92)和所述第二电极(93)分隔开，其中，
所述第一电极(92)是源电极，
所述第二电极(93)是漏电极，以及
所述第三电极(94)是栅电极。
16.根据权利要求15所述的半导体器件(100)，其中，所述有源层(8)包括：
缓冲层(2)，所述缓冲层(2)被设置在所述碳化硅衬底(1)上并且具有第一导电类型，以及
沟道层(3)，所述沟道层(3)被设置在所述缓冲层(2)上并且具有第二导电类型。
17.根据权利要求16所述的半导体器件(100)，其中，所述有源层(8)还包括：
源区(5)，所述源区(5)具有所述第二导电类型并且从其与所述第一电极(92)相接触的位置延伸以进入到所述沟道层(3)中，
漏区(6)，所述漏区(6)具有所述第二导电类型并且从其与所述第二电极(93)相接触的位置延伸以进入到所述沟道层(3)中，以及
栅区(7)，所述栅区(7)具有所述第一导电类型并且从其与所述第三电极(94)相接触的位置延伸以进入到所述沟道层(3)中。
18.根据权利要求17所述的半导体器件(100)，其中，
所述有源层(8)还包括RESURF层(4)，所述RESURF层(4)具有所述第一导电类型并且设置在所述沟道层(3)上。
19.根据权利要求1所述的半导体器件(100)，其中：
所述碳化硅衬底(1)还包括中间层(40，50，60)，所述中间层(40，50，60)设置在所述基底层(10)和所述SiC层(20)之间，并且
所述中间层(40，50，60)将所述基底层(10)和所述SiC层(20)彼此连接。
20.根据权利要求19所述的半导体器件(100)，其中，
所述中间层(50)由金属制成。
21.根据权利要求19所述的半导体器件(100)，其中，
所述中间层(60)由碳制成。
22.根据权利要求19所述的半导体器件(100)，其中，
所述中间层(14)由非晶碳化硅制成。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108138360A (zh) * 2015-10-07 2018-06-08 住友电气工业株式会社 碳化硅外延基板及用于制造碳化硅半导体装置的方法
CN109155239A (zh) * 2016-05-20 2019-01-04 三菱电机株式会社 碳化硅外延基板及碳化硅半导体装置

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102422388A (zh) 2009-05-11 2012-04-18 住友电气工业株式会社 碳化硅衬底和半导体器件
JP2012164790A (ja) * 2011-02-07 2012-08-30 Sumitomo Electric Ind Ltd 炭化珪素半導体装置およびその製造方法
JP2013080763A (ja) * 2011-10-03 2013-05-02 Sumitomo Electric Ind Ltd 炭化珪素半導体装置およびその製造方法
TWI515903B (zh) * 2013-09-30 2016-01-01 台達電子工業股份有限公司 半導體裝置
JP6119564B2 (ja) * 2013-11-08 2017-04-26 住友電気工業株式会社 炭化珪素半導体装置の製造方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000277405A (ja) * 1999-03-29 2000-10-06 Meidensha Corp 半導体素子の製造方法
US6734461B1 (en) * 1999-09-07 2004-05-11 Sixon Inc. SiC wafer, SiC semiconductor device, and production method of SiC wafer
CN1774815A (zh) * 2003-06-13 2006-05-17 住友电气工业株式会社 场效应晶体管
US20090072243A1 (en) * 2005-04-18 2009-03-19 Kyoto University Compound semiconductor device and method for fabricating compound semiconductor

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10223835A (ja) * 1997-02-05 1998-08-21 Hitachi Ltd 半導体装置とその製造方法
JP2961522B2 (ja) * 1997-06-11 1999-10-12 日本ピラー工業株式会社 半導体電子素子用基板およびその製造方法
JPH1187200A (ja) * 1997-09-05 1999-03-30 Toshiba Corp 半導体基板及び半導体装置の製造方法
JP4802380B2 (ja) * 2001-03-19 2011-10-26 株式会社デンソー 半導体基板の製造方法
JP4238357B2 (ja) * 2003-08-19 2009-03-18 独立行政法人産業技術総合研究所 炭化珪素エピタキシャルウエハ、同ウエハの製造方法及び同ウエハ上に作製された半導体装置
JP4874527B2 (ja) * 2004-04-01 2012-02-15 トヨタ自動車株式会社 炭化珪素半導体基板及びその製造方法
JP4442366B2 (ja) * 2004-08-27 2010-03-31 住友電気工業株式会社 エピタキシャルＳｉＣ膜とその製造方法およびＳｉＣ半導体デバイス
JP5458509B2 (ja) * 2008-06-04 2014-04-02 日立金属株式会社 炭化珪素半導体基板

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000277405A (ja) * 1999-03-29 2000-10-06 Meidensha Corp 半導体素子の製造方法
US6734461B1 (en) * 1999-09-07 2004-05-11 Sixon Inc. SiC wafer, SiC semiconductor device, and production method of SiC wafer
CN1774815A (zh) * 2003-06-13 2006-05-17 住友电气工业株式会社 场效应晶体管
US20090072243A1 (en) * 2005-04-18 2009-03-19 Kyoto University Compound semiconductor device and method for fabricating compound semiconductor

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108138360A (zh) * 2015-10-07 2018-06-08 住友电气工业株式会社 碳化硅外延基板及用于制造碳化硅半导体装置的方法
CN109155239A (zh) * 2016-05-20 2019-01-04 三菱电机株式会社 碳化硅外延基板及碳化硅半导体装置

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Publication number Publication date
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C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication

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