TW201104860A - Semiconductor device - Google Patents

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201104860 六、發明說明： 【發明所屬之技術領域】 本發明係有關於一種半導體裝置，更特定而言，係有關 於一種可降低製造成本之半導體裝置。 【先前技術】 :近年來，為了實現半導體裝置之高耐壓化.、低損失化、 高溫環境下之使用等，作為構成半導體裝置之材料，正逐 漸推進碳化矽（SiC)之採用。碳化矽係帶隙比先前以來作為 構成半導體裝置之材料而廣泛使用的石夕大之寬帶隙半導 體。因此’藉由採用碳化矽作為構成半導體裝置之材料， 可達成半導體裝置之高耐壓化、導通電阻之降低等。又， 採用碳化矽作為材料之半導體裝置與採用矽作為材料之半 導體裝置相比’還具有在高溫環境下使用時之特性下降較 小之優點。 此種狀況下，對於半導體裝置之製造中所用之碳化矽結 晶及碳化矽基板之製造方法，進行有各種研究，並提出有 各種意見（例如’參照 M· Nakabayashi，et al.， 「Growth of Crack-free 100 mm-diameter 4H-SiC Crystals with Low Micropipe Densities, Mater. Sci. Forum, vols. 600-603， 2009年，p.3-6(非專利文獻1))。 先前技術文獻 非專利文獻 非專利文獻 1 : M. Nakabayashi，et al.， 「Growth of

Crack-free 100 mm-diameter 4H-SiC Crystals with Low 147935.doc 201104860

Micropipe Densities，Mater. Sci. Forum，vols· 600-603， 2009年，p.3-6 【發明内容】 發明所欲解決之問題 然而，碳化矽在常壓下不具備液相。又，結晶成長溫度 非常高，為2000°C以上，難以實現成長條件之控制及其穩 定化。因此’碳化矽單晶難以在維持高品質的同時實現大 口徑化，因而不易獲得大口徑之高品質碳化矽基板。並 且’由於大口徑碳化矽基板之製作較為苦難，因而存在如 下問題’即：不僅會導致碳化矽基板之製造成本上升，而 且在使用該碳化矽基板製造半導體裝置時，每一批次之生 產個數較少’或半導體裝置之製造成本較高。又，考慮藉 由將製造成本較高之碳化矽單晶有效地用作基板，可降低 半導體裝置之製造成本。 因此，本發明之目的在於，對應於上述問題，提供一種 可降低製造成本之半導體裝置。 解決問題之技術手段 依據本發明之半導體裝置’其包含：碳化石夕基板；活性 層’其包含單晶碳化矽，且配置於碳化矽基板之其中一主 面上；第1電極，其配置於活性層上；以及第2電極，其於 活性層上與第丨電極隔開而形成。碳化矽基板包含：基底 層’其包含單晶碳化石夕；以及SiC層，其包含單晶碳化 石夕’且配置於基底層上。並且，SiC層之缺陷密度小於基 底層之缺陷密度。 147935.doc 201104860 如上所述，高品質之碳化矽單晶難以實現大口徑化。另 -方面，為了在使用碳切基板之半導體裝置製造程序中 效率良好地進行製造，必需被統一為特定形狀及大小之基 板。因此，即使獲得高品質之碳化石夕單晶（例如缺陷密度 較小之碳化矽單晶）之情形時，亦存在無法藉由切斷等而 加工成特定形狀等之區域得不到有效利用之可能性。 對此，構成本發明之半導體裝置之碳化矽基板包含：包 含單晶碳化矽之基底層、及包含單晶碳化矽且配置於基底 層上之SiC層，且Sic層之缺陷密度小於基底層之缺陷密 度。因此，可將缺陷密度較大且包含低品質碳化矽結晶之 基底基板加工成上述特定形狀及大小而作為基底層，並在 該基底層上配置雖為高品質但無法實現所需形狀等之碳化 矽單晶作為SiC層。以此方式獲得之碳化矽基板可被統一 成特定形狀及大小’因此可使半導體裝置之製造效率化。 又’以此方式獲得之碳化矽基板可使用高品質之Sic層製 造半導體裝置’因此可有效地利用碳化矽單晶。其結果， 稂據本發明之半導體裝置，可提供一種可降低製造成本之 半導體裝置。 此處’上述基底層與SiC層例如相接合。此時，基底層 與SiC層既可直接接合，亦可經由中間層而接合。又，於 本申請案中，「缺陷」包括微管、差排、積層缺陷、點缺 陷。 於上述半導體裝置中，較好的是，SiC層之微管密度小 於基底層之微管密度。 147935.doc 201104860 又，於上述半導體裝置中較好的是，SiC層之貫穿螺旋 差排密度小於基底層之貫穿螺旋差排密度。 又’於上述半導體裝置中較好的是，Sic層之貫穿刀狀 差排密度小於基底層之貫穿刀狀差排密度。 又’於上述半導體裝置中較好的是，Sic層之基底面差 排密度小於基底層之基底面差排密度。 又，於上述半導體裝置中較好的是，SiC層之混合差排 密度小於基底層之混合差排密度。 又’於上述半導體裝置中較好的是，SiC層之積層缺陷 密度小於基底層之積層缺陷密度。 又’於上述半導體裝置中較好的是，SiC層之點缺陷密 度小於基底層之點缺陷密度。 藉由配置微管密度、貫穿螺旋差排密度、貫穿刃狀差排 密度、基底面差排密度、混合差排密度、積層缺陷密度、 點缺陷密度等缺陷密度低於基底層之sic層，可將高品質 之活性層形成於Sic層上。活性層例如可藉由將磊晶成長 與雜質之離子注入組合起來而形成。此處’所謂「雜 質」，係指為使碳化矽基板產生多個載體而導入之雜質。 於上述半導體裝置中較好的是，Sic層之X射線搖擺曲線 之半高寬小於基底層之X射線搖擺曲線之半高寬。如此， 藉由將X射線搖擺曲線之半高寬小於基底層，亦即結晶性 向於基底層之SiC層配置於基底層上，可將高品質之活性 層形成於SiC層上》 於上述半導體裝置中，亦可將基底層之電阻率設為 147935.doc 201104860 lxio5 以上。藉此’基底層之電阻值上升，從而可獲 得適合於高頻化之橫型半導體裝置（橫型元件）。 於上述半導體裝置中，SiC層亦可積層複數層。藉此， 可獲得包含與目標功能相應之複數個SiC層之半導體裝 置。 於上述半導體裝置中’上述SiC層之與基底層為相反側 之主面相對於{0001}面之偏離角亦可為85。以上95。以下。 藉此’當本發明之半導體裝置為橫型FET(Field Effect Transistor ’場效電晶體）等橫型功率元件時，可提高耐 壓。 於上述半導體裝置中，上述SiC層之與基底層為相反側 之主面亦可為{11-20}面。又，於上述半導體裝置中，上 述SiC層之與基底層為相反側之主面亦可為面。 {11-20}面及{1-100}面係為相對於上述{〇〇〇1丨面之偏離 角為85。以上95。以下之代表性的結晶面。因此，藉由將上 述SiC層之與基底層為相反側之主面設為ρ uo)面或 100}面，可容易地在SiC層上形成具有良好的結晶性之活 性層。再者’與基底層為相反侧之主面為{丨idO}面或 100}面之狀態，無需該主面在嚴格的意義上為{11·20}面 或{1-100}面，只要實質上為μ丨-20}面或{^00}面即可。 並且，實質上為{11-20}面或{1-100}面之狀態，係指在考 慮到基板之加工精度等而在實質上面方位被視為{丨iQO} 或{1-100}之偏離角之純圍内包含上述主面之面方位，作 為此時之偏離角之範圍，例如係相對於{ 11 ·2〇丨面或{ 1 _ 147935.doc 201104860 100}面而偏離角為±2。之範圍。 可在構成 ’可提高 於上述半導體裝置中，第Ϊ電極與第2電極亦 SiC層之單晶碳化矽之<〇〇〇1>方向上並列。藉此 型FET等橫型功率元件之耐壓。 於上述半導體裝置中，亦可於上述活性層上，在第1電 極與第2電極之間’可更包含與第】電極及第。電極隔開而 形成之第3電極，第i電極為源極電極’第2電極為汲極電

極，第3電極為閘極電極。藉此，可將上述半導體裝置設 為橫型FET。 X 於上述半導體裝置中，活性層亦可包含：配置於碳化矽 基板上之第1導電型之緩衝層；以及配置於緩衝層上之第2 導電型之通道層。藉此，可將上述半導體裝置設為橫型 JFET(Junction Field Effect Transist〇r，接合型場效電晶體） 或検型 MESFET(Metal Semiconductor Field Effect Transistor， 金屬半導體場效電晶體）。 於上述半導體裝置中’活性層亦可更包含：第2導電型 之源極區域’其自接觸於第1電極之位置延伸至通道層為 止，第2導電型之沒極區域，其自接觸於第2電極之位置延 伸至通道層為止；以及第i導電型之閘極區域，其自接觸 於第3電極之位置延伸至通道層為止。藉此，可將上述半 導體裝置設為橫型JFET。 於上述半導體裝置中，活性層亦可更包含配置於通道層 上之第1導電型之低表面電場層。藉此，可將上述半導體 裝置設為具有低表面電場（recjuceci-surface Held，RESURF) 147935.doc 201104860 構造之橫型JFET，從而可兼顧高耐壓與低損失。 於上述半導體裝置中，碳化矽基板亦可更包含配置於基 底層與sic層之間之中間層，該中間層接合基底層與sic 層。 如此，藉由採用基底層與Sic層利用中間層而接合之構 造’可容易地獲得在基底層上配置有缺陷密度小於基底層 之SiC層之碳化矽基板。作為構成中間層之材料，亦可採 用導電體或半導體。 於上述半導體裝置中，中間層亦可包含金屬。又，於上 述半導體裝置中，中間層亦可包含碳。又，於上述半導體 裝置中，令間層亦可包含非晶質碳化矽。作為構成中間層 之材料，藉由採用金屬、碳、非晶質碳化矽等，可容易地 接合基底層與SiC層。 發明之效果 由以上之說明可明確，根據本發明之半導體裝置，可提 供一種可降低製造成本之半導體裝置。 【實施方式】 以下，根據圖式說明本發明之實施形態。再者，在以下 之圖式中’對於相同或相當之部分標註相同之參照符號， 其說明不再重複。 (實施形態1) 首先，對本發明之一實施形態之實施形態丨進行說明。 參照圖1 ’作為本實施形態之接合型場效電晶體（JUnoti〇n Field EffeCt Transistor ’ JFET)之JFET 100具備··導電型為 147935.doc 201104860 η型之碳化梦基板！；形成於碳化石夕基板^上之第㈣層2 ; 形成於第lp型層2上之η型層3 ;以及形成於η型層3上之第 2ρ里層4此處，ρ型層及η型層係分別為包含導電型為ρ型 (第1導電型）及η型（第2導電型）之碳化矽之層。 於第2ρ里層4及η型層3上，形成有包含比η型層3更高漠 度之導電型為η型之雜質（η型雜質）之第ln型區域5及第㈣ 區域6，並且以由第ln型區域5及第2η型區域6所夾持之方 式，形成有包含比第lp型層2及第2ρ型層4更高濃度之導電 型為Ρ型之雜質（Ρ型雜質）ip型區域7。亦即，第ΐη型區域 5、ρ型區域7及第2η型區域6係分別以貫穿第2ρ型層4並到 達η型層3之方式而形成。又，第ln型區域5、ρ型區域7及 第2η型區域6之底部係自第lp型層2之上部表面（第^型層2 與η型層3之邊界部）隔開間隔而配置。 此處，第In型區域5、ρ型區域7及第2η型區域6係藉由實 施離子注入而形成之離子注入區域。又，第ΐρ型層2、η型 層3第2Ρ型層4、第In型區域5、第2η型區域6及ρ型區域7 構成活性層8 〇 進而，以與第ln型區域5、ρ型區域7及第2η型區域6之上 邓表面接觸之方式，分別形成有源極電極92 '閘極電極94 及汲極電極93。源極電極92、閘極電極94及汲極電極93分 別包含可與第In型區域5、ρ型區域7及第2η型區域6歐姆接 觸之材料，例如NiSi(石夕化錄）。 並且，於作為電極之各源極電極92、閘極電極94及沒極 電極93與鄰接之其他電極之間，形成有氧化膜”。更具體 147935.doc 201104860

作為絕緣膜之氧化膜91在第2p型層4之上部表面4A 上，以覆蓋除形成有源極電極92 '閘極電極94及沒極電極 93之區域以外的整個區域之方式而形成。藉此，相鄰之電 極之間得到絕緣。 進而，以與源極電極92、閘極電極94及汲極電極93之上 部表面接觸之方式，分卿成有源極配線95、閘極配線97 及汲極配線96’並與各電極電性連接。源極配線％、間極 配線97及汲極配線96例如由鋁（A1)等導電體構成。 亦即，作為本實施形態中之半導體裝置之jfet ι〇〇包 含··碳化石夕基板i ;活性層8，其包含單晶碳化石夕，且配置 於碳切基板i之其中-主面上；作為第1極之源極電極 92 ’其配置於活性層8上；作為第2電極之沒極電極”，其 在活ί·生層8上與源極電極92隔開而形成；以及作為第3電極 之閘極電極94，其在活性層8上，在源極電極％與沒極電 極93之間與源極電極92及汲極電極％隔開而形成。 又活性層8包含：配置於碳化矽基板丨上之作為第i導 電型（P型）之、緩衝層之第lp型層2;酉己置於第ip型層2上之作 為第2導電型㈣）之通道層之n型層3;以及配置於^型層3 上之作為第1導電型(p型)之低表面電場層之第2p型層4。進 而，活性W包含：作為源極區域之第ln龍域5,宜自盘 源極電極92接觸之位置，延伸^型層3;作為沒㈣域^ 第2η型區域6’ #自與汲極電極％接觸之位置，延伸至" 層3;以及作為閘極區域之ρ型區域7,其自與閘極電㈣ 接觸之位置’延伸至η型層3。 147935.doc 201104860 其次，對於JFET 100為例如常關型之情形，對其動作進 行說明。參照圖1，在閘極電極94之電位為〇 V之狀態下， 在π型層3中，由第2n型區域6與p型區域7所包夹之區域、 由該包夾區域與第lp型層2所包夾之區域、以及由卩型區域 7與第lp型層2所包夾之區域未被空乏化，使第ln型區域$ 與第2n型區域6成為經由^型層3而電性連接之狀態。因 此，當源極電極92與汲極電極93之間被施加電場時，電子 會在第In型區域5與第2η型區域6之間移動，藉此，使電流 在源極電極92與汲極電極93之間流動（導通狀態）。 另一方面’當對閘極電極94施加負電壓時，會使上述電 子所應移動之漂移區域開始空乏化，第1 η型區域5與第2η 型區域6成為被電性阻斷之狀態。因此，電子無法在第ΐη 型區域5與第2η型區域6之間移動，從而無電流流動（斷開 狀態）。此處，本實施形態中之jFET 1〇〇係成為以接觸至η 型層3上之方式形成有第2ρ型層4(低表面電場層）的 RESURF型JFET。因此，在上述斷開狀態下，漂移區域内 之空乏層自η型層3與第2ρ型層4之界面沿上下方向（厚度方 向）延伸。其結果，漂移區域内之電場分佈變得均勻，閘 極電極94附近之電場集中得到緩和，耐壓得到提高9 進而’參照圖1及圖2，構成本實施形態中之JFET 1〇〇之 碳化矽基板1包含：含有單晶碳化矽之基底層丨〇 ;以及包 含單晶碳化石夕，且配置於基底層1〇上之Sic層20。並且， SiC層20之缺陷密度小於基底層1〇之缺陷密度。因此，可 將缺陷密度較大且包含低品質碳化矽結晶之基底基板加工 147935.doc •12· 201104860 成適當之形狀及大小而作為基底層10，並在該基底層10 上’將雖為向品質但無法實現所需形狀等之碳化矽單晶作 為SiC層20而予以配置。以此方式獲得之碳化矽基板1由於 被統一成適當之形狀及大小，因此可使半導體裝置（JFET 100)之製造效率化。又’以此方式獲得之碳化石夕基板1可 使用高品質之Sic層20製造半導體裝置（JFET 100)，因此可 有效地利用碳化矽單晶。其結果，本發明之JFET 1〇〇成為 可降低製造成本之半導體裝置。再者，亦可在基底層1〇與 SiC層20之間存在邊界，且缺陷密度在該邊界變得不連 續。 此處，較好的是’於JFET 100中，SiC層20之微管密度 小於基底層10之微管密度。又，較好的是，於jFET 1〇〇 中’ SiC層20之貫穿螺旋差排密度小於基底層1〇之貫穿螺 旋差排密度。又，較好的是，於JFET 100中，SiC層20之 貫穿刃狀差排密度小於基底層1〇之貫穿刃狀差排密度。 又，較好的是，於JFET 100中，SiC層20之基底面差排密 度小於基底層10之基底面差排密度。又，較好的是，於 JFET 100中’ SiC層20之混合差排密度小於基底層10之混 合差排密度。又，較好的是，於JFET 100中，SiC層20之 積層缺陷密度小於基底層10之積層缺陷密度。又，較好的 是，於JFET 100中’ SiC層20之點缺陷密度小於基底層1〇 之點缺陷密度。 如此’藉由配置微管密度、貫穿螺旋差排密度、貫穿刃 狀差排密度、基底面差排密度、混合差排密度、積層缺陷 147935.doc •13- 201104860 密度、點缺陷密度等缺陷密度低於基底層10之SiC層20， 可將高品質之活性層8形成於SiC層20上。 又’較好的是，於JFET 100中，SiC層20之X射線搖擺曲 線之半高寬小於基底層10之X射線搖擺曲線之半高寬。如 此’藉由將X射線搖擺曲線之半高寬小於基底層1 〇，亦即 結晶性高於基底層1〇之SiC層20配置於基底層10上，可將 高品質之活性層8形成於SiC層20上。 又’於JFET 100中，亦可使基底層1〇之電阻率為ixl〇5 Ω· cm以上。藉此，基底層1〇之電阻值上升，可獲得適合 於高頻化之JFET 100。 又’在本實施形態中之JFET 100中，參照圖3，構成碳 化石夕基板1之SiC層20亦可積層複數層（圖3中為2層）。藉 此’例如可積層雜質濃度不同之Sic層20。 進而’在本實施形態中之JFET 100中，較好的是， 層20之與基底層10為相反側之主面20A相對於{0001}面之 偏離角為85。以上95。以下。藉此，於將第lp型層2、n型層 3及第2ρ型層4藉由磊晶成長而形成於該主面2〇Α上之情形 時，可提高JFET 100之耐壓。更具體而言，上述主面2〇α 既可實質上為{11-20}面，亦可實質上為{1_1〇〇}面。 又，參照圖4,於JFET 100中，源極電極％與汲極電極 93亦可在構成SiC層20以及藉由磊晶成長而形成於層 上之第ip型層2、η型層3及第2ρ型層4之單晶碳化石^之 <〇〇〇1>方向上並列。更具體而言，源極電極92、閘極電極 94及汲極電極93亦可在<0001>方向即沿著箭頭〇1之方向上 147935.doc •14· 201104860 並列。藉此’可提高JFET 100之耐壓。再者，圖1相當於 沿著圖4中之線段I-Ι之剖面圖。 其次’對於貫施形態1中之JFET 1〇〇之製造方法之一 例’參照圖5〜圖10進行說明。參照圖5，於本實施形態中 之JFET 100之製造方法中，首先，作為步驟（s丨丨〇)，實施 碳化矽基板準備步驟。於該步驟（§丨丨〇)中，參照圖6，製 造碳化矽基板1 ’該碳化矽基板1包括含有單晶碳化矽之基 底層ίο及含有單晶碳化矽且配置於基底層1〇上之SiC層 20，且SiC層20之缺陷密度小於基底層1〇之缺陷密度。再 者’於該步驟（S 110)中製造之碳化矽基板1中，取代整體 包含單晶碳化矽之基底層丨〇，而採用如下所述之基底層 10其以包έ與Sic層20相向之一侧之主面1〇A之方式，包 括含有單晶碳化矽之單晶層1〇B，且另一區域1〇c包含多 晶碳化矽、非晶碳化矽或碳化矽燒結體。對於碳化矽基板 1之製造方法，將於後文進行敍述。 '、人作為步驟（s 120)，實施磊晶成長步驟。於該步驟 (S120)中， 中主面上，依序形成包含碳化矽之第i p型層2、n型層3

147935.doc 參照圖6 ’藉由磊晶成長’於碳化矽基板1之其 ’例如形成以1.0x1016 cm·3之密 質且厚度為10 μηα之第lp型層2、以2 〇χ1〇17 an型雜質且厚度為〇4卩出之η型層及以 之密度包含ρ型雜質且厚度為〇25 μηι之第2ρ 乍為步驟（S130)，實施離子注入步驟。於該步驟 ] -15- 201104860 (S130)中，參照圖6及圖7，首先實施用於形成源極區域及 汲極區域之離子注入。具體而言，例如將p(磷）離子以 1.0X1019 cm-3之密度注入至〇_5 μιη之深度為止，藉此形成 第In型區域5及第2η型區域6。隨後，如圖8所示，實施用 於形成閘極區域之離子注入。具體而言，將A1(鋁）離子以 2.0x10 8 cm 3之密度注入至〇 4 μιη之深度為止藉此形成p 型區域7。上述離子注入例如可在第2ρ型層4上形成包含二 氧化矽（Si〇2)並於欲實施離子注入之所需區域具有開口之 遮罩層而實施。 繼而，作為步驟（S 140) ’實施活化退火步驟◊於該步驟 (S140)中’例如實施於氬等情性氣體環境中加熱至I?⑼。^， 並保持30分鐘之熱處理。藉此，於上述步驟（sl3〇)中注入 之雜質得到活化。 繼而，作為步驟（S 150) ’實施氧化膜形成步驟。於該步 驟（S150)中’參照圖8及圖9，實施例如於氧氣體環境中加 熱至1300°C並保持60分鐘之熱處理，藉此形成氧化膜 91(場氧化膜）。 繼而，作為步驟（S 160) ’實施歐姆電極形成步驟。於該 步驟（S160)中，形成源極電極、閘極電極及汲極電極。具 體而言，參照圖9及圖10，首先，在步驟（S150)中所形成 之氧化膜91上，在分別與第in型區域5、第2n型區域6及p 型區域7對應之區域形成開口。隨後，以分別與自該開口 露出之第In型區域5、第2n型區域6及p型區域7接觸之方 式’蒸鑛例如Ni(鎳）。繼而，實施例如在Ar氣體環境中加 147935.doc -16- 201104860 熱至950°C並保持2分鐘之熱處理，藉此使得蒸鍍之Ni之一 部分（分別與第In型區域5、第2η型區域6及p型區域7接觸 之區域）或全部得到矽化物化。藉此，形成可分別與第ln 型區域5、第2η型區域6及ρ型區域7歐姆接觸之源極電極 92、汲極電極93及閘極電極94。 繼而，作為步驟（S 170)，實施配線形成步驟。於該步驟 (S170)中’參照圖1〇及圖i，以接觸至步驟（sl6〇)中所形成 之源極電極92、汲極電極93及閘極電極94上之方式形成配 線。具體而言，以分別接觸至源極電極92、汲極電極93及 閘極電極94上之方式’蒸鍍例如A1，藉此形成源極配線 9 5、没極配線9 6及閘極配線9 7。藉由以上之程序，本實施 形態中之JFET 100完成。 再者，當採用在步驟（S110)中以包含與SiC層20相向之 一側之主面10 A之方式包括含有單晶碳化矽之單晶層 10B，且另一區域l〇c包含多晶碳化矽、非晶碳化矽或碳 化矽燒結體之基底層10時，亦可實施去除上述另一區域 10C之步驟。藉此，可獲得圖！所示之jFET 1。另一方面， 亦可不實施去除上述區域10C之步驟。此時，在圖1所示之 JFET 1之基底層10之與SiC層20為相反側之主面上（亦即圖 1中作為基底層10之下側之層），形成包含多晶碳化石夕 '非 晶碳化矽或碳化矽燒結體之非單晶層（對應於上述區域 10C)。於作為橫型元件之JFET 100中，該非單晶層對JFET 100之特性造成之影響較小。因此，藉由採用此種製造程 序’既可抑制特性之下降，又可降低JFET 1〇〇之製造成 147935.doc 17 201104860 本0 其次，對作為上述步驟（S170)而實施之碳化矽基板準備 步驟進行說明。參照圖丨丨，在本實施形態中之碳化矽基板 之製造中’首先’作為步驟（S10)，實施基板準備步驟。 於該步驟（S10)中，參照圖2及圖3，準備例如包含單晶碳 化石夕之基底基板1〇及包含單晶碳化矽之Sic基板2〇。 此時’ SiC基板20之主面20A成為藉由該製造方法所獲得 之碳化石夕基板之主面’因而與所需主面之面方位一致地選 擇SiC基板20之主面20A之面方位。此處，準備例如主面為 {11-20}面或者{1_1〇0}面之Sic基板2〇。 繼而’作為步驟（S20)，實施基板平坦化步驟。該步驟 (S20)並非必需之步驟，可於在步驟（sl〇)中所準備之基底 基板10或SiC基板20之平坦性不夠時實施。具體而言，例 如對基底基板10或SiC基板20之主面實施研磨。 另一方面’亦可省略步驟（S20)，不對欲彼此接觸之基 底基板10及SiC基板20之主面進行研磨，而實施步驟 (S30)。藉此，可降低碳化矽基板丨之製造成本。又，就去 除因基底基板10及SiC基板20之製作時的切片等而形成之 表面附近的破損層之觀點而言，例如亦可取代上述步驟 (S20)或者在上述步驟（S20)之後實施藉由蝕刻去除該破損 層之步驟之後，再實施後述之步驟（S3 0)。 繼而，作為步驟（S30)，實施積層步驟。於該步驟（S30) 中’參照圖2，將基底基板10與SiC基板20以彼此之主面 10A、20B接觸之方式予以堆疊，以製作積層基板。再 147935.doc -18· 201104860 者’於製作積層有複數層SiC層20之碳化矽基板1之情形 時’以圖3所示之方式於基底基板10上積層複數個（此處為 2片）SiC基板20。 繼而’作為步驟（S40)，實施接合步驟。於該步驟（S40) 中’藉由將上述積層基板加熱至例如碳化矽之昇華溫度以 上之溫度區域，將基底基板10與SiC基板20予以接合。藉 此’參照圖2及圖3，包含基底層1〇及SiC層20之碳化矽基 板1完成。又’於藉由加熱至昇華溫度以上，而省略步驟 (S20)，不對欲彼此接觸之基底基板1〇及31(：基板2〇之主面 進行研磨而實施步驟（S3 0)之情形時，亦可容易地接合基 底基板10與SiC基板20。再者，於該步驟（S40)中，亦可在 藉由對大氣氣體環境進行減壓所獲得之氣體環境中對上述 積層基板進行加熱。藉此，可降低碳化矽基板1之製造成 〇 進而，較好的是，步驟（S40)中之積層基板之加熱溫度 為1800 C以上2500°C以下。當加熱溫度低於18〇〇。〇時，基 底基板10與SiC基板20之接合需要長時間，碳化矽基板1之 製造效率低下。另一方面，若加熱溫度超過25〇〇。匸，則基 底基板10及SiC基板20之表面會粗化，所製作之碳化叾夕基 板1的結晶缺陷之產生有可能會變多。為了進一步抑制碳 化石夕基板1之缺陷產生’並提高製造效率，較好的是，步 驟（S40)中之積層基板之加熱溫度為1900〇c以上21〇〇<>c以 下。又，於該步驟（S40)中，亦可在高於10-i Pa且低於1〇4 Pa之壓力下對上述積層基板進行加熱。藉此，可藉由簡易 147935.doc -19- 201104860 之裝置實施上述接合，並且能以相對較短之時間獲得用於 實施接合之氣體環境，從而可降低碳化矽基板1之製造成 本。又’步驟（S40)中之加熱時之氣體環境亦可為惰性氣 體環境。並且，當對於該氣體環境採用惰性氣體環境時， 較好的是’該氣體環境係為包含自由氬、氦及氮構成之群 中選擇之至少一者之惰性氣體環境。 繼而’於本實施形態中之jFET 1 00之製造方法中，使用 以此方式獲得之碳化矽基板1，製造JFET 1 00。 (實施形態2) 其次’對本發明之另一實施形態即實施形態2進行說 明。參照圖12，實施形態2中之作為半導體裝置之JFET 1 〇〇 ’具有基本上與根據圖1〜圖4所說明之實施形態1的 JFET 100同樣之構造，並發揮同樣之效果。然而，於實施 形態2中之JFET 1 00中，與實施形態1之情形之不同之處在 於，省略了作為低表面電場層之第2p型層4。亦即，實施 形態1之JFET 100係為RESURF型之JFET，與此相對，本實 施形態中之JFET 100除了碳化矽基板1之構成以外，係為 普通之橫型JFET。因此，本實施形態中之JFET 1〇〇，除了 在斷開狀態下空乏層自閘極區域即P型區域7朝向汲極區域 即第2n型區域6延伸該點以外，與實施形態1之JFET 100同 樣地動作。又，除了在步驟（S 120)中省略第2p型層4之形 成以外，本實施形態中之JFET 100可與實施形態1之情形 同樣地製造。 (實施形態3) 147935.doc -20· 201104860 其次，作為實施形態3，對於構成本發明的半導體褒置 之碳化矽基板之其他製造方法，參照圖13〜圖16進行說 明。實施形態3中之碳化矽基板之製造方法係基本上與上 述實施形態1之情形同樣地實施。然而，實施形態3中之碳 化矽基板之製造方法在基底層10之形成製程中與實施形態 1之情形不同。 參照圖13，在實施形態3中之碳化矽基板之製造方法 中，首先，作為步驟（S 10)，實施基板準備步驟。於該步 驟（S10)中’參照圖14，與實施形態1之情形同樣地準備 SiC基板20，並且準備包含碳化矽之原料基板丨丨。該原料 基板11既可包含單晶碳化矽，亦可包含多晶碳化矽，亦可 為碳化矽之燒結體。又，亦可取代原料基板丨i而採用包含 碳化矽之原料粉末。 繼而’參照圖4，作為步驟（S50)，實施鄰近配置步驟。 於該步驟（S50)中’參照圖5，藉由以彼此相向之方式配置 之第1加熱器81及第2加熱器82，分別保持SiC基板20及原 料基板11。此處，SiC基板20與原料基板u之間隔之適當 值被認為與後述之步驟（S60)中的加熱時之昇華氣體的平 均自由行程相關。具體而言，SiC基板20與原料基板^之 間隔之平均值可設定為小於後述之步驟（S6〇)中的加熱時 之昇華氣體的平均自由行程。例如在壓力丨Pa、溫度 2000°C之下，原子、分子之平均自由行程嚴格地依存於原 子半仏、分子半徑，約為數〜數十cm左右，因而，較好的 疋’現貫中將上述間隔設為數cm以下。更具體而言，sic } 147935.doc -21· 201104860 基板2 0與原料基板11係以其主面彼此隔開 1 μιη以上1 cm以 下之間隔而相向之方式而鄰近地配置。進而，II由使上述 隔之平均值為1⑽以下，可減小後述之步驟（㈣）中形 成之基底層10的膜厚分佈。進而藉由使上述間隔之平均 值為1 mm以下，可進一步減小後述之步驟（s6〇)中形成之

基底層1G之膜厚分佈。又，藉由使上述間隔之平均值W μιη以上，可充分確保碳化矽昇華之空間。再者，上述昇 華氣體係為藉由固體碳化矽昇華而形成之氣體，例如包含 Si、Si2C及 SiC2 〇 繼而，作為步驟（S60)，實施昇華步驟。於該步驟（S6〇) 中藉由第1加熱器81將SiC基板20加熱至特定之基板溫 度又藉由苐2加熱器82將原料基板11加熱至特定之原 料溫度。此時’由於原料基板丨丨被加熱至原料溫度，Sic 自原料基板之表面開始昇華。另一方面，基板溫度被設定 為低於原料溫度。具體而言，例如基板溫度被設定為比原 料溫度低1 C以上1 〇〇°C以下左右。基板溫度例如為】800。匚 以上2500C以下。藉此，如圖15所示，自原料基板丨1昇華 成氣體之SiC到達SiC基板20之表面而成為固體，形成基底 層10。並且，藉由維持該狀態’如圖16所示，構成原料基 板11之SiC全部昇華而移動至SiC基板20之表面上。藉此， 步驟（S60)完成，圖2所示之碳化矽基板1完成。 (實施形態4) 其次，對本發明之又一實施形態即實施形態4進行說 明。實施形態4中之半導體裝置具有基本上與實施形態1同 147935.doc -22· 201104860 樣之構造。然而，實施形態4之半導體裝置在其製造方法 上與實施形態1之情形不同。 具體而§，在實施形態4中之半導體裝置（例如jFET)之 製造方法中，在作為步驟（Sii〇)而實施之碳化石夕基板準備 步驟中，準備構造與實施形態丨之情形不同之碳化石夕基 板。參照圖17，在實施形態4中準備之碳化石夕基板丨中，平 面觀察，SiC層20並列配置有複數個》亦即，§1(：層2〇沿基 底層10之主面10A而並列配置有複數個。更具體而言，複 數個SiC層20在基底層1〇上以鄰接之81(：層2〇彼此接觸之方 式而配置成矩陣狀。藉此，本實施形態中之碳化矽基板j 成為可作為具有高品質SiC層20之大口徑基板而處理之碳 化石夕基板1。並且’藉由採用該礙化矽基板1，可使半導體 裝置之製造程序效率化。又，參照圖丨7，相鄰之SiC層2〇 之端面20C相對於該SiC層20之主面20A實質上成垂直。藉 此’本實施形態之碳化矽基板i可容易地製造。此處，例 如只要端面20C與主面20A所成之角為85。以上95。以下，便 可判斷為上述端面20C與主面20A實質上垂直。再者，實 把形態4中之碳化石夕基板丨’藉由在實施形態1中之步驟 (S30)中’將端面2〇c相對於主面20A實質上垂直之複數個 SiC基板20平面地並列配置於基底基板1〇上（參照圖u)，或 者藉由在實施形態3中之步驟（S5〇)中，使第1加熱器81將 端面20C相對於主面2〇A實質上垂直之複數個SiC基板20保 持為平面並列之狀態（參照圖13)，便能夠與實施形態1或實 施形態3之情形同樣地製造。 [S3 147935.doc -23- 201104860 並且，在本實施形態中之半導體裝置（JFET 100)之製造 方法中，使用該碳化矽基板1製造JFET 100。此處，藉由 在圖17所示之碳化矽基板1之SiC層20上形成活性層8等， 而製作平面觀察為複數個並列之JFET 100。此時，以不會 跨及相鄰之SiC層20彼此之邊界區域之方式，製作各JFET 100 〇 (實施形態5) 其次’對本發明之又一實施形態即實施形態5進行說 明。實施形態5中之JFET 100(半導體裝置）具有基本上與實 施形態1中之JFET 100同樣之構造，並發揮同樣之效果。 然而’實施形態5之JFET 100在碳化石夕基板1之構造上與實 施形態1之情形不同。 亦即’參照圖1 8 ’在實施形態5中之碳化矽基板1中，在 基底層10與SiC層20之間’配置有包含非晶質Sic之作為中 間層之非晶SiC層40。並且’基底層10與sic層20藉由該非 晶SiC層40而連接。藉由該非晶SiC層4〇之存在，可容易地 製作積層有基底層10與SiC層20之碳化矽基板1。 其次’對實施形態5中之碳化矽基板丨之製造方法進行說 明。參照圖19，在實施形態5中之碳化矽基板丨之製造方法 中，首先，作為步驟（S 1 〇) ’與實施形態i之情形同樣地實 施基板準備步驟’準備基底基板1〇&Sic基板2〇。 繼而，作為步驟（S11)，實施Si層形成步驟。在該步驟 (sn)中，在步驟（S10)中所準備之基底基板1〇之其中一主 面上，形成例如厚度100 nm左右之以層。該si層之形成例 147935.doc • 24 · 201104860 如可藉由濺鍍法而實施。 繼而’作為步驟（S3 0)，實施積層步驟。於該步驟（S3〇) 中，在步驟（Su)中所形成之Si層上，載置步驟（S10)中所 準備之SiC基板20。藉此，獲得在基底基板10上夾著以層 而積層有SiC基板20之積層基板。 繼而’作為步驟（S70)，實施加熱步驟。於該步驟（S7〇) 中’例如在壓力1x1 〇3 pa之氫氣體與丙烷氣體之混合氣體 環境中’將步驟（S30)中所製作之積層基板加熱至15〇〇°c 左右，並保持3小時左右。藉此，在上述si層上，主要藉 由來自基底基板10及SiC基板20之擴散而供給碳，如圖is 所示般形成非晶SiC層40。藉此，可容易地製造將基底層 10與SiC層20藉由非晶SiC層40而連接之實施形態5中之碳 化梦基板1。 (實施形態6) 其次’對本發明之又一實施形態即實施形態6進行說 明。實施形態6中之JFET 100(半導體裝置）具有基本上與實 施形態1中之JFET 100同樣之構造，並發揮同樣之效果。 然而’實施形態6之JFET 100在碳化矽基板1之構造上與實 施形態1之情形不同。 亦即，參照圖20，在實施形態6中之碳化矽基板1中，與 實施形態1之情形之不同之處在於，在基底層10與SiC層20 之間，形成有作為中間層之金屬層50。並且，基底層1〇與 SiC層20藉由該金屬層50而連接。藉由該金屬層50之存 在，可容易地製作積層有基底層10與SiC層20之碳化矽基 147935.doc -25· 201104860 板i。 其次，對實施形態6令之碳化矽基板丨之製造方法進行說 明。參照圖21，在實施形態ό中之碳化矽基板丨之製造方法 中’首先’作為步驟（S 10)，與實施形態1之情形同樣地實 施基板準備步驟，準備基底基板10及81(：基板20。 繼而，作為步驟（S12) ’實施金屬層形成步驟。在該步 驟（S12)中，藉由在步驟（S1〇)中所準備之基底基板1〇之其 中一主面上蒸鍍例如金屬’而形成金屬層。該金屬層可設 為包含例如自鎳、钥、鈦、鶴中選擇之至少1種以上者。 繼而，作為步驟（S3 0) ’實施積層步驟。在該步驟（S3〇) 中’在步驟（S 12)中所形成之金屬層上，載置在步驟（s丨〇) 中所準備之SiC基板20。藉此’獲得在基底基板1〇上夾著 金屬層而積層有SiC基板20之積層基板。 繼而’作為步驟（S70)，實施加熱步驟。於該步驟（s7〇) 中，例如在氬等惰性氣體環境中，將在步驟（S30)中所製 作之積層基板加熱至l〇〇〇°C左右。藉此，可容易地製造將 基底層10與SiC層20藉由金屬層50而連接之實施形態6中之 碳化矽基板1。 (實施形態7) 其次，對本發明之又一實施形態即實施形態7進行說 明。實施形態7中之JFET 100(半導體裝置）具有基本上與實 施形態1中之JFET 100同樣之構造，並發揮同樣之效果。 然而，實施形態7之JFET 100在碳化矽基板1之構造上與實 施形態1之情形不同。 147935.doc -26- 201104860 亦即，參照圖22,在實施形態7之碳化矽基板，與實 施形態1之情形之不同之處在於，在基底層H)與SiC層20之 間形成有作為中間層之碳層6〇。並且，基底層H)與SiC層 2〇藉由該碳層6㈣連接。藉由該碳層60之存在，可容易地 製作積層有基底層1〇與8乂層2〇之碳化矽基板j。 其次，對實施形態7中之碳化矽基板丨之製造方法進行說 月 > …、圖23，首先與實施形態1同樣地實施步驟（s 1 〇)之 後，視需要與實施形態2同樣地實施步驟（S2〇)。 繼而，作為步驟（S25) ’實施接著劑塗佈步驟。於該步 驟（S25)中，參照圖24，藉由例如在基底基板1()之主面上 塗佈碳接著劑，從而形成前驅物層61。作為碳接著劑，可 抓用例如包含樹脂、石墨微粒子及溶劑者。此處，作為樹 脂，可採用藉由加熱而成為難石墨化碳之樹脂，例如酚樹 脂等。又，作為溶劑’例如可採用酚、甲醛、乙醇等。進 而，碳接著劑之塗佈量較好的是設為1〇 mg/cm2以上4〇 mg/cm以下’更好的是設為2〇 mg/cm2以上30 mg/cm2以 下。又，所塗佈之碳接著劑之厚度較好的是設為1〇〇 μιηα 下’更好的是設為50 μηι以下。 繼而作為步轉（S30)，實施積層步驟。於該步驟（§3 〇) 中，參照圖24,以與接觸至基底基板1〇之主面上而形成之 前驅物層61上接觸之方式載置Sic基板2〇，製作積層基 板。 繼而，作為步驟（S80)，實施預烤步驟。於該步驟（S8〇) 中，藉由對上述積層基板進行加熱，自構成前驅物層61之 147935.doc -27- 201104860 碳接著劑去除溶劑成分。具體而言，例如在厚度方向上對 上述積層基板施加載荷，並將積層基板逐漸加熱至超過溶 劑成分之沸點之溫度區域為止。該加熱較好的是使用夾板 等一面Μ著基底基板H)與Sic基板2〇一面實施。又藉由 儘可能花時間實施預烤（加熱），可進行自接著劑之脫^， 提高接著之強度。 繼而作為步驟（S9〇)，實施锻燒步驟。於該步驟（S90) 中，將在步驟（S80)中進行加熱而前驅物層61受到預烤之 積層基板加熱至高溫，較好的是加熱至9〇〇七以上丨丨〇〇它 以下，例如加熱至100(TC，且較好的是保持1〇分鐘以上1〇 小時以下，例如保持丨小時，藉此對前驅物層6〖進行煅 燒。作為煅燒時之氣體環境，可採用氬等惰性氣體環境， 氣體環境之壓力例如可設為大氣壓。藉此，前驅物層61成 為包含碳之碳層60。其結果，參照圖22 ’獲得基底基板 (基底層）10與SiC基板（SiC層）20藉由碳層60而接合之實施 形態7中之碳化矽基板1。 再者，於上述實施形態中，作為本發明之半導體裝置之 一例’對橫型JFET進行了說明，但本發明之半導體裝置並 不限於此，可廣泛地適用於橫型半導體裝置。具體而言， 本發明之半導體裝置例如亦可為MOSFET(Metal Oxide Semiconductor Field Effect Transistor，金氧半導體場效電 晶體）、MESFET(Metal Semiconductor Field Effect Transistor， 金屬半導體場效電晶體）、IGBT(Insulated Gate Biporar Transistor，絕緣閘極雙極性電晶體）等。 147935.doc • 28- 201104860 又，於上述碳化矽基板1中’較好的是，構成SiC層20之 石厌化梦之結晶構造為六方晶系，更好的是4H-siC。又，較 好的是’基底層10與SiC層20(當具有複數個Sic層20時， 亦對於鄰接之SiC層20而言）包含具有相同結晶構造之碳化 石夕單晶。如此’藉由對基底層1〇及Sic層20採用相同結晶 構造之碳化矽單晶，熱膨脹係數等物理性質得到統一，在 奴化石夕基板1及使用該碳化石夕基板1之jFet 1 〇〇等半導體裝 置之製造程序中，可抑制碳化矽基板1之翹曲、基底層1〇 與SiC層20之分離、或者SiC層20彼此之分離之產生。 進而’較好的是，SiC層20與基底層10(當具有複數個 SiC層20時，亦對於鄰接之sic層20而言），構成各層之碳 化石夕單晶之c軸所成之角小於1。，更好的是小於〇丨。。進 而’較好的是，該碳化矽單晶之c面在面内不旋轉。 又’用於JFET 1〇〇等半導體裝置之製造中的碳化矽基板 1之基底層（基底基板）10之口徑較好的是2 α寸以上，更好的 是0对以上。進而，碳化矽基板1之厚度較好的是2〇〇 μιηα 上1000 μιη以下’更好的是3〇〇 μιη以上7〇〇 μιη以下。 應認為’本次所揭示之實施形態在所有方面係為例示， 並非用於限制者。本發明之範圍並非上述說明而由申請專 利範圍所示’包括與申請專利範圍均等之含義及範圍内之 所有變更。 產業上之可利用性 本發明之羊導體裝置可尤其有利地適用於要求降低製造 成本之半導體裝置。 [S3 147935.doc -29- 201104860 【圖式簡單說明】 圖1係表示RESURF-JFET之構造之概略剖面圖。 圖2係表示碳化矽基板之構造之概略剖面圖。 圖3係表示碳化矽基板之構造之變形例之概略剖面圖。 圖4係表示RESURF-JPET之構造之概略平面圖。 圖5係表示RESURF-JFET之製造方法之概略之流程圖。 圖6係用於說明RESURF-JFET之製造方法之概略剖面 圖。 圖7係用於說明RESURF-JFET之製造方法之概略剖面 圖。 圖8係用於說明RESURF-JFET之製造方法之概略剖面 圖。 圖9係用於說明RESURF-JFET之製造方法之概略剖面 圖。 圖10係用於說明RESURF-JFET之製造方法之概略剖面 圖。 圖11係表示碳化矽基板之製造方法之概略之流程圖。 圖12係表示實施形態2之橫型JFET之構造之概略剖面 圖。 圖13係表示實施形態3之碳化矽基板之製造方法之概略 之流程圖。 圖14係用於說明實施形態3之碳化矽基板之製造方法之 概略剖面圖。 圖15係用於說明實施形態3之碳化矽基板之製造方法之 147935.doc -30- 201104860 概略剖面圖。 圖16係用於說明實施形態3之碳化矽基板之製造方法之 概略剖面圖。 圖17係表示實施形態4之碳化矽基板之構造之概略剖面 圖。 圖18係表示實施形態5之碳化矽基板之構造之概略剖面 圖。 圖I9係表示實施形態5之碳化矽基板之製造方法之概略 之流程圖。 圖20係表示實施形態6之碳化石夕基板之構造之概略剖面 圖。 圖21係表示實施形態6之碳化矽基板之製造方法之概略 之流程圖。 圖22係表示實施形態7之碳化矽基板之構造之概略剖面 圖。 圖2 3係表示實施形態7之碳化紗基板之製造方法之概略 之流程圖。 圖24係用於說明實施形態7之碳化矽基板之製造方法之 概略剖面圖。 【主要元件符號說明】 1 碳化矽基板 2 第lp型層 3 η型層 4 第2ρ型層 [： 147935.doc 01 201104860 147935.doc 4A 上部表面 5 第In型區域 6 第2n型區域 7 p型區域 8 活性層 10 基底層（基底基板） 10A 主面 10B 單晶層 11 原料基板 11A 主面 20 SiC層（SiC基板） 20A、20B 主面 20C 端面 40 非晶SiC層 50 金屬層 60 竣層 61 前驅物層 81 第1加熱器 82 第2加熱器 91 氧化膜 92 源極電極 93 及極電極 94 閘極電極 95 源極配線 doc -32- 201104860 96 97 汲極配線 閘極配線 147935.doc •33-

Claims (1)

1. 201104860 七、申請專利範圍： 1. 一種半導體裝置（1〇〇)’其包含： 碳化矽基板（1); /舌性層⑻’其包含單晶碳化砂’且配置於上述碳化石夕 基板（1)之其中一主面上； 第1電極（92)，其配置於上述活性層（8)上；以及 第2電極（93)，其於上述活性層（8)上與上述第丨電極 (92)隔開而形成；且 上述碳化矽基板（1)包含： 基底層（10)，其包含單晶碳化石夕；以及 SiC層（20)，其包含單晶碳化矽，且配置於上述基底層 (10)上； 上述SiC層（20)之缺陷密度小於上述基底層（1〇)之缺陷 密度。 2·如請求項1之半導體裝置（1〇〇)，其中上述Sic層（2〇)之微 管密度小於上述基底層（10)之微管密度。 3. 如請求項1之半導體裝置（100)，其中上述SiC層（20)之貫 穿螺旋差排密度小於上述基底層（1〇)之貫穿螺旋差排密 度。 4. 如請求項1之半導體裝置（1〇〇)，其中上述sic層（2〇)之貫 穿刃狀差排密度小於上述基底層（10)之貫穿刃狀差排密 度。 5. 如請求項1之半導體裝置（100)，其中上述SiC層（20)之基 底面差排密度小於上述基底層（10)之基底面差排密度。 147935.doc 201104860 6·如請求項1之半導體裝置（loo)，其中上述siC層（20)之混 合差排密度小於上述基底層（10)之混合差排密度。 7. 如請求項1之半導體裝置（100)，其中上述Si(：層（2〇)之積 層缺陷密度小於上述基底層（1〇)之積層缺陷密度。 8. 如請求項1之半導體裝置（100)，其中上述sic層（20)之點 缺陷密度小於上述基底層（1 〇)之點缺陷密度。 9. 如請求項1之半導體裝置（1〇〇)，其中上述SiC層（2〇)之X 射線搖擺曲線之半高寬小於上述基底層（i 〇)之X射線搖擺 曲線之半高寬。 】〇·如請求項1之半導體裝置（100)，其中上述Sic層係積 層有複數層。 U.如請求項1之半導體裝置（100)，其中上述SiC層（20)之與 上述基底層（10)為相反側之主面（2〇A)相對於{〇〇〇1丨面之 偏離角為85。以上95。以下。 12.如π求項11之半導體裝置（1〇〇)，其中上述以匚層（2〇)之 與上述基底層（ίο)為相反側之主面（2〇A)係為{112〇} 面。 13·如請求項11之半導體裝置（100)，其中上述SiC層（20)之 與上述基底層⑽為相反側之主面（2GA)係為 面。 14.如β月求項11之半導體裝置（1 〇〇卜其中上述第1電極（92) 與上述第2電極（93)在構成上述Sic層（2〇)之單晶碳化石夕 之<0001>方向上並列。 15·如請求机半導體裝置⑽)’其中於上述活性層⑻ 147935.doc 201104860 上’在上述第1電極（92)與上述第2電極（93)之間，更包 含與上述第1電極（92)及上述第2電極（93)隔開而形成之 第3電極（94); 上述第1電極（92)為源極電極； 上述第2電極（93)為汲極電極；及 上述第3電極（94)為閘極電極。 16. 如請求項15之半導體裝置〇〇〇)，其中上述活性層（8)包 含： 第1導電型之缓衝層（2)，其配置於上述碳化矽基板（1) 上；以及 第2導電型之通道層（3)，其配置於上述緩衝層（2)上。 17. 如請求項16之半導體裝置（1〇〇)，其中上述活性層（8)更 包含： 第2導電型之源極區域（5)，其自接觸於上述第i電極 (92) 之位置，延伸至上述通道層（3); 第2導電型之汲極區域（6)，其自接觸於上述第2電極 (93) 之位置，延伸至上述通道層（3);以及 第1導電型之閘極區域（7)，其自接觸於上述第3電極 (94) 之位置，延伸至上述通道層（3)。 18. 如請求項17之半導體裝置（1〇〇)，其中上述活性層更 包含配置於上述通道層（3)上之第丨導電型之低表面電場 層（4)。 19. 如請求項1之半導體裝置（1〇〇)，其中上述碳化矽基板 更包含配置於上述基底層（10)與上述Sic層（2〇)之間之中 147935.doc 201104860 間層（40、50、60)， 上述中間層（40、50、60)接合上述基底層（1〇)與上述 SiC層（20)。 20. 21. 22. 如請求項19之半導體裝置〇〇〇)，其中上述中間層（5〇)包 含金屬。 如請求項19之半導體裝置（⑽），其中上述中間層（6〇)包 含碳。 如請求項19之半導體裝置（⑽），其中上述中間層（4〇)包 含非晶質碳化碎。 147935.doc