DE112020003654T5 - Halbleitersubstrat, Halbleitervorrichtung und Verfahren zur Herstellung - Google Patents

Halbleitersubstrat, Halbleitervorrichtung und Verfahren zur Herstellung Download PDF

Info

Publication number
DE112020003654T5
DE112020003654T5 DE112020003654.5T DE112020003654T DE112020003654T5 DE 112020003654 T5 DE112020003654 T5 DE 112020003654T5 DE 112020003654 T DE112020003654 T DE 112020003654T DE 112020003654 T5 DE112020003654 T5 DE 112020003654T5
Authority
DE
Germany
Prior art keywords
layer
substrate
sic
semiconductor substrate
semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
DE112020003654.5T
Other languages
English (en)
Inventor
Takuji Maekawa
Mitsuru Morimoto
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Rohm Co Ltd
Original Assignee
Rohm Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Rohm Co Ltd filed Critical Rohm Co Ltd
Publication of DE112020003654T5 publication Critical patent/DE112020003654T5/de
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/872—Schottky diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02529—Silicon carbide
    • C—CHEMISTRY; METALLURGY
    • C04—CEMENTS; CONCRETE; ARTIFICIAL STONE; CERAMICS; REFRACTORIES
    • C04B—LIME, MAGNESIA; SLAG; CEMENTS; COMPOSITIONS THEREOF, e.g. MORTARS, CONCRETE OR LIKE BUILDING MATERIALS; ARTIFICIAL STONE; CERAMICS; REFRACTORIES; TREATMENT OF NATURAL STONE
    • C04B35/00—Shaped ceramic products characterised by their composition; Ceramics compositions; Processing powders of inorganic compounds preparatory to the manufacturing of ceramic products
    • C04B35/515—Shaped ceramic products characterised by their composition; Ceramics compositions; Processing powders of inorganic compounds preparatory to the manufacturing of ceramic products based on non-oxide ceramics
    • C04B35/56—Shaped ceramic products characterised by their composition; Ceramics compositions; Processing powders of inorganic compounds preparatory to the manufacturing of ceramic products based on non-oxide ceramics based on carbides or oxycarbides
    • C04B35/565—Shaped ceramic products characterised by their composition; Ceramics compositions; Processing powders of inorganic compounds preparatory to the manufacturing of ceramic products based on non-oxide ceramics based on carbides or oxycarbides based on silicon carbide
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/22—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of inorganic material, other than metallic material
    • C23C16/30—Deposition of compounds, mixtures or solid solutions, e.g. borides, carbides, nitrides
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/22—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of inorganic material, other than metallic material
    • C23C16/30—Deposition of compounds, mixtures or solid solutions, e.g. borides, carbides, nitrides
    • C23C16/42—Silicides
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B25/00—Single-crystal growth by chemical reaction of reactive gases, e.g. chemical vapour-deposition growth
    • C30B25/02—Epitaxial-layer growth
    • C30B25/18—Epitaxial-layer growth characterised by the substrate
    • C30B25/20—Epitaxial-layer growth characterised by the substrate the substrate being of the same materials as the epitaxial layer
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B29/00—Single crystals or homogeneous polycrystalline material with defined structure characterised by the material or by their shape
    • C30B29/10—Inorganic compounds or compositions
    • C30B29/36—Carbides
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B30/00—Production of single crystals or homogeneous polycrystalline material with defined structure characterised by the action of electric or magnetic fields, wave energy or other specific physical conditions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02378—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/02433—Crystal orientation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02441—Group 14 semiconducting materials
    • H01L21/02444—Carbon, e.g. diamond-like carbon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02441—Group 14 semiconducting materials
    • H01L21/02447—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02494—Structure
    • H01L21/02496—Layer structure
    • H01L21/02505—Layer structure consisting of more than two layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02494—Structure
    • H01L21/02513—Microstructure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02516—Crystal orientation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02587—Structure
    • H01L21/0259—Microstructure
    • H01L21/02595—Microstructure polycrystalline
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02587—Structure
    • H01L21/0259—Microstructure
    • H01L21/02598—Microstructure monocrystalline
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02609—Crystal orientation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02664—Aftertreatments
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
    • H01L29/045—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes by their particular orientation of crystalline planes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H01L29/0623—Buried supplementary region, e.g. buried guard ring
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1608—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
    • H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Chemical & Material Sciences (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Ceramic Engineering (AREA)
  • Materials Engineering (AREA)
  • Organic Chemistry (AREA)
  • Metallurgy (AREA)
  • General Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Inorganic Chemistry (AREA)
  • Mechanical Engineering (AREA)
  • Structural Engineering (AREA)
  • Recrystallisation Techniques (AREA)

Abstract

Ein Halbleitersubstrat (10) weist eine Driftschicht (11) einer ersten Schicht auf, die aus einem einkristallinen SiC-Halbleiter und einer Pufferschicht (12a) sowie eine Substratschicht (12b) einer zweiten Schicht (12) gebildet ist, die aus einem SiC-Halbleiter besteht, die eine polykristalline Struktur aufweist und auf der Oberfläche der ersten Schicht gebildet ist, wobei die erste Schicht (12) auf der Oberfläche der Driftschicht (11) der ersten Schicht mit Hilfe von CVD-Wachstum gebildet ist, wobei die Driftschicht (11) der ersten Schicht mit Hilfe von epitaktischem Wachstum gebildet ist und demnach Defekte, die an einer Verbindungsfläche des Halbleitersubstrats mit der einkristallinen SiC-Schicht und der polykristallinen SiC-Schicht unterdrückt werden, und gleichfalls die Herstellkosten reduziert werden.

Description

  • TECHNISCHES GEBIET
  • Die gegenwärtige Erfindung betrifft ein Halbleitersubstrat und eine Halbleitervorrichtung unter Verwendung von SiC und Herstellungsverfahren dafür. Die gegenwärtige Erfindung betrifft auch ein polykristallines Siliziumcarbid-Substrat, einen polykristallinen Siliziumcarbid-Block, ein Herstellverfahren für ein polykristallines Siliziumcarbid-Substrat, eine Halbleitersubstratstruktur und eine Leistungshalbleitervorrichtung.
  • STAND DER TECHNIK
  • Für Leistungssteueranwendungen wurden in der Vergangenheit Vorrichtungen hergestellt, die mit SiC ausgestattet sind. Zu Beispielen solcher Vorrichtungen gehören eine Schottky-Sperrschichtdiode (SBD), ein MOSFET und ein IGBT (Bipolartransistor mit isoliertem Gate). Ein SiC-Halbleitersubstrat, das diese Arten von Vorrichtungen aus SiC bildet, wird manchmal hergestellt, indem ein einkristallines SiC-Halbleitersubstrat mit einem polykristallinen SiC-Halbleitersubstrat verbunden wird, um die Herstellkosten zu reduzieren und um die gewünschten physikalischen Eigenschaften bereitzustellen.
  • Die Patentliteratur 1 offenbart ein Verfahren zum Bonden eines einkristallinen SiC-Halbleitersubstrates, das mit Hilfe eines Sublimationsverfahrens hergestellt ist, mit einem polykristallinen SiC-Halbleitersubstrat, das durch chemische Dampfabscheidung (CVD) hergestellt ist. Bei dem Verfahren wird eine epitaxiale Schicht auf das einkristalline SiC-Halbleitersubstrat mit Hilfe von CVD aufgewachsen.
  • Die Patentliteratur 2 und 3 offenbaren ein Verfahren, das Fern-Epitaxie genannt wird, bei dem eine Graphitschicht auf einem einkristallinen Saat-SiC-Halbleitersubstrat gebildet wird, und wobei eine Epitaxieschicht auf dem einkristallinen Saat-SiC-Halbleitersubstrat mit der Graphitschicht dazwischen aufgewachsen wird. Bei dem Verfahren wird danach nur die SiC-Epitaxieschicht abgelöst und übertragen und mit einem SiC-Halbleitersubstrat an einem Übertragungsort verbunden. Graphit und SiC sind mittels Van der Waals gebondet. Deshalb kann die SiC-Epitaxieschicht leicht von dem einkristallinen Saat-SiC-Halbleitersubstrat abgelöst werden.
  • Für Leistungssteueranwendungen wird ein n-Kanal-IGBT (Bipolartransistor mit isoliertem Gate) bestehend aus SiC bereitgestellt. Bei dem n-Kanal-IGBT ist eine einkristalline n-Typ-Driftschicht auf einer einkristallinen p-Typ-Substratschicht gebildet. Die p-Typ-Substratschicht ist notwendig, um eine hohe Kristallqualität zu erhalten, da die n-Typ-Driftschicht epitaktisch auf der Oberfläche der p-Typ-Substratschicht aufgewachsen wird. Als ein Herstellverfahren eines p-Typ-SiC-Einkristalls sind ein Sublimationsverfahren und ein Lösungsverfahren bekannt (vgl. Patentliteratur 4 und 5).
  • 1 ist ein Flussdiagramm, das eine p-Typ-Substratschicht zeigt, die mit Hilfe eines anderen Herstellungsverfahrens hergestellt ist (Nicht-Patentliteratur 1). Eine n-Typ-Substratschicht 101 wird wie in 1(a) gezeigt hergestellt. Dann werden eine n-Typ-Driftschicht 102 und eine p-Typ-Schicht 103 in dieser Reihenfolge auf der n-Typ-Substratschicht 101 mit Hilfe von chemischer Dampfabscheidung (CVD) gebildet, wie in den 1(b) und 1(c) gezeigt. Wie in 1(d) gezeigt, sind die laminierte n-Typ-Substratschicht 101, die n-Typ-Driftschicht 102 und die p-Typ-Schicht 103 in Vertikalrichtung umgekehrt. Dann werden von der oberen Seite die n-Typ-Substratschicht 101 und ein Teil der n-Typ-Driftschicht 102 von der Oberseite der Driftschicht bis auf eine vorbestimmte Tiefe entfernt. Dies ermöglicht das Erhalten einer Struktur für einen n-Kanal-IGBT, wobei die n-Typ-Driftschicht 102 auf die p-Typ-Schicht 103 entsprechend einem p-Typ-Substrat laminiert ist.
  • Patentliteratur 6 offenbart ein Verfahren zum Bereitstellen eines Siliziumcarbid-Substrats, das ein gesinterter Pressling mit einer hohen relativen Dichte ist.
  • Man nehme an, dass ein polykristallines Siliziumcarbid-Substrat, wie etwa ein gesinterter Pressling zur Herstellung von verschiedenen Siliziumcarbid-Halbleiterelementen verwendet wird. Der obige Fall hat mehrere Vorteile, wie etwa eine Kostenreduzierung im Vergleich zu der Verwendung eines einkristallinen Siliziumcarbid-Substrats. Falls jedoch ein Siliziumcarbid-Substrat zur Herstellung von verschiedenen SiC-Halbleiterelementen verwendet wird, ist es erforderlich, den Widerstand des Siliziumcarbid-Substrats zu reduzieren.
  • Um den Widerstand eines polykristallinen Siliziumcarbid-Substrats zu reduzieren, ist ein Verfahren zum Dotieren eines Siliziumcarbid-Substrats mit einer hohen Konzentration einer Dotierung denkbar.
  • Patentliteratur 7 offenbart ein Verfahren zum Verwenden eines einkristallinen Substrats, das aus einem Einkristall besteht, als ein Substrat für eine Halbleitervorrichtung, wie etwa eine Next-Generation-LED-Vorrichtung, eine Leistungsvorrichtung oder eine Hochfrequenzvorrichtung.
  • ZITIERLISTE
  • PATENTLITERATUR
    • Patentliteratur 1: JP 6206786 B2
    • Patentliteratur 2: US. 8916451 B2
    • Patentliteratur 3: US 9666674 B2
    • Patentliteratur 4: JP 2017-065959 A
    • Patentliteratur 5: JP 2005-507360 A
    • Patentliteratur 6: JP 2006-232614 A
    • Patentliteratur 7: JP 2005-8472 A
  • NICHT-PATENT-LITERATUR
  • Nicht-Patentliteratur 1: Y. Yonezawa (AIST) et al., IEEE IEDM, S. 164, 2013
  • ZUSAMMENFASSUNG DER ERFINDUNG
  • PROBLEM, DAS DURCH DIE ERFINDUNG GELÖST WERDEN SOLL
  • Bei dem in Patentliteratur 1 offenbarten Verfahren wird eine Epitaxieschicht auf einem einkristallinen SiC-Halbleitersubstrat aufgewachsen, das auf ein polykristallines SiC-Halbleitersubstrat gebondet wurde. Deshalb war es notwendig, ein qualitativ hochwertiges einkristallines SiC-Halbleitersubstrat mit einem polykristallinen SiC-Halbleitersubstrat ohne Defekte zu bonden. Jedoch ist eine bestimmte Oberflächenrauigkeit notwendig, um ein einkristallines SiC-Halbleitersubstrat mit einem polykristallinen SiC-Halbleitersubstrat mit Hilfe einer Raumtemperatur-Verbindung oder einer Diffusionsverbindung zu verbinden. Die Polierbearbeitung zur Sicherstellung der Oberflächenrauigkeit verursacht hohe Kosten, und die Ausbeute kann infolge von Defekten, die an einer Verbindungsgrenzfläche auftreten, reduziert sein.
  • Bei einem SiC-Einkristall, der mit Hilfe eines Sublimationsverfahrens oder einem Lösungsverfahren hergestellt ist, wird die Dotiermenge von Verunreinigungen, die notwendig sind, um den Widerstand einer p-Typ-Substratschicht zu reduzieren, vergrößert. Dies reduziert die Mobilität und auch die Kristallinität. Ferner ist es schwierig, eine Epitaxieschicht mit einer hohen Kristallinität für eine n-Typ-Driftschicht auf einer p-Typ-Substratschicht aufzuwachsen. Bei einem anderen Herstellverfahren, das in dem Flussdiagramm gemäß 1 gezeigt ist, werden die n-Typ-Substratschicht 101, die n-Typ-Driftschicht 102 und die p-Typ-Schicht 103 in dieser Reihenfolge laminiert, sie sind vertikal umgekehrt, und ein Teil davon wird von der Oberseite entfernt. Dieses andere Verfahren ist im Hinblick auf das Herstellverfahren kompliziert, ist niedrig im Durchsatz und verursacht hohe Kosten.
  • Man nehme z.B. an, dass nur N (Stickstoff) als Dotiermittel hinzugefügt wird. Bei dem obigen Fall wird eine C-Seite (Kohlenstoff) als ein einkristallines Korn bei den Verfahren der Rekristallisierung des Siliziumcarbids während des Sinterns durch N ersetzt. Deshalb besteht ein Risiko, dass eine Fehlabstimmung der Gitterkonstante verursacht wird und dass einfach Locheffekte in den Kristallkörnern auftreten können.
  • Falls eine C-Seite in einem einkristallinen Korn durch N ersetzt wird, besteht deshalb ein Risiko von nicht notwendiger Mikrokristallisierung und der Amorphisierung. Insbesondere, falls die Konzentration eines Dotiermittels vergrößert wird, treten diese Phänomene zu einem bemerkenswerten Grad auf, und es besteht ein Risiko, dass die Dichte des gesamten gesinterten Presslings abnehmen kann.
  • Man nehme an, dass eine Epitaxie-Wachstumsschicht auf einem einkristallinen Substrat aufgewachsen wird. In dem obigen Fall ist das Material des einkristallinen Substrats auf ein Material beschränkt, das eine Gitterkonstante hat, die in der Nähe derjenigen der Epitaxie-Wachstumsschicht liegt, und mit einem thermischen Ausdehnungskoeffizienten, der in der Nähe der Epitaxie-Wachstumsschicht liegt. Es ist deshalb schwierig, eine Kombination eines einkristallinen Substrats und einer Epitaxie-Wachstumsschicht auszuwählen, die die gewünschten Eigenschaften aufweist.
  • Man nehme ferner an, dass ein einkristallines Substrat als ein Substrat für eine Halbleitervorrichtung verwendet wird. In dem obigen Fall besteht ein Problem, dass ein einkristallines Substrat, das eine gute Kristallqualität hat, teuer wird, infolge einer Vergrößerung der Komplexität usw. beim Herstellverfahren. Ferner nehme man an, dass ein polykristallines Substrat zur Kostenreduktion verwendet wird. In dem obigen Fall besteht ein Risiko, dass ein konkaver Bereich auf der Oberfläche nach dem Polieren vorhanden ist, und die Widerstandsfähigkeit gegen Spannungen von Vorrichtungen, die an Bereichen um den konkaven Bereich gebildet sind, kann abnehmen.
  • Die gegenwärtige Erfindung wurde im Hinblick auf die oben beschriebenen Probleme gemacht, und eine Aufgabe der gegenwärtigen Erfindung besteht darin, ein Halbleitersubstrat anzugeben, eine Halbleitervorrichtung, die unter Verwendung eines solchen Halbleitersubstrates hergestellt ist, sowie Herstellverfahren dafür. Das Halbleitersubstrat umfasst eine einkristalline SiC-Halbleiterschicht und eine polykristalline SiC-Halbleiterschicht, es unterdrückt Defekte, die an einer Verbindungsgrenzfläche auftreten, und es reduziert die Herstellungskosten.
  • Ferner ist eine Aufgabe der gegenwärtigen Erfindung, ein Halbleitersubstrat bereitzustellen, das für ein IGBT geeignet ist, sowie eine Halbleitervorrichtung mit einem solchen Halbleitersubstrat, sowie Herstellverfahren dafür. Das Halbleitersubstrat umfasst eine n-Typ-SiC-Halbleiterschicht mit einer hohen Kristallinität, die auf eine p-Typ-SiC-Halbleiterschicht laminiert ist und einen gesicherten Durchsatz und reduzierte Kosten hat.
  • Ferner ist es eine Aufgabe der gegenwärtigen Erfindung, ein polykristallines Siliziumcarbid-Substrat mit einem niedrigen Widerstand und mit reduzierten Gitterdefekten bereitzustellen, und einer erhöhten mechanischen Festigkeit, sowie einen polykristallinen Siliziumcarbid-Block, ein Herstellverfahren für ein polykristallines Siliziumcarbid-Substrat und für eine Leistungshalbleitervorrichtung.
  • Es ist ferner eine Aufgabe der gegenwärtigen Erfindung, eine Halbleitersubstratstruktur anzugeben, bei der die Kosten reduziert werden können und die Verlässlichkeit der Vorrichtung vergrößert werden kann, während die gewünschten physikalischen Eigenschaften erhalten werden, sowie eine Leistungshalbleitervorrichtung, die die Halbleitersubstratstruktur umfasst.
  • MITTEL ZUR LÖSUNG DES PROBLEMS
  • Um die oben beschriebenen Probleme zu lösen, umfasst ein Halbleitersubstrat eine erste Schicht, die aus einem einkristallinen SiC-Halbleiter gebildet ist, und eine zweite Schicht, die auf einer Oberfläche der ersten Schicht gebildet ist und auf einem SiC-Halbleiter gebildet ist, der eine polykristalline Struktur umfasst, wobei die zweite Schicht auf der Oberfläche der ersten Schicht mit Hilfe von CVD-Wachstum gebildet ist.
  • Die erste Schicht kann mit Hilfe von Epitaxie-Wachstum gebildet sein. Die Oberfläche der ersten Schicht kann eine [000-1]-orientierte C-Ebene oder eine [0001]-orientierte Si-Ebene von 4H-SiC sein.
  • Die zweite Schicht kann auf einem polykristallinen SiC-Halbleiter gebildet sein. Die zweite Schicht kann auch einen einkristallinen SiC-Halbleiter umfassen, wobei ein Teil der zweiten Schicht, der von der ersten Schicht bis zu einer vorbestimmten Höhe gebildet ist, aus einem einkristallinen SiC-Halbleiter gebildet ist, und ein Rest der zweiten Schicht, der ein Teil ist, der über die vorbestimmte Höhe hinaus von der ersten Schicht gebildet ist, aus einem polykristallinen SiC-Halbleiter gebildet ist.
  • Die erste Schicht kann eine Dicke von 1 µm oder mehr haben, der Teil der zweiten Schicht, der von der ersten Schicht bis zu der vorbestimmten Höhe gebildet ist, kann eine Dicke von 0,1 µm oder mehr haben, und der Rest der zweiten Schicht, der der Teil ist, der jenseits der vorbestimmten Höhe von der ersten Schicht gebildet ist, kann eine Dicke von 10 µm oder mehr haben.
  • Die erste Schicht und die zweite Schicht können miteinander verbunden sein, ohne eine Grenzfläche an einer Übergangsfläche zu haben. Ein Durchmesser kann 100 mm oder mehr betragen.
  • Eine Halbleitervorrichtung weist ein Halbleitersubstrat auf, wobei das Halbleitersubstrat eine erste Schicht aufweist, die aus einem einkristallinen SiC-Halbleiter gebildet ist, und eine zweite Schicht, die auf der ersten Schicht gebildet ist und aus einem SiC-Halbleiter gebildet ist, der eine polykristalline Struktur aufweist, wobei die zweite Schicht auf einer Oberfläche der ersten Schicht mittels CVD-Wachstum gebildet ist. Die erste Schicht ist als eine Driftschicht ausgebildet, ein Teil der zweiten Schicht, der von der ersten Schicht bis zu einer vorbestimmten Höhe ausgebildet ist, ist als eine Pufferschicht ausgebildet, und ein Rest der zweiten Schicht, der ein Teil ist, der jenseits der vorbestimmten Höhe von der ersten Schicht ausgebildet ist, ist als eine Substratschicht ausgebildet.
  • Die erste Schicht des Halbleitersubstrats kann durch epitaktisches Wachstum gebildet sein. Die Driftschicht kann eine Dicke von 1 µm oder mehr haben, die Pufferschicht kann eine Dicke von 0,1 µm oder mehr haben, und die Substratschicht kann eine Dicke von 10 µm oder mehr haben.
  • Die zweite Schicht des Halbleitersubstrats kann aus einem polykristallinen SiC-Halbleiter gebildet sein. Die zweite Schicht des Halbleitersubstrats kann ferner einen einkristallinen SiC-Halbleiter aufweisen, die Pufferschicht der zweiten Schicht kann eine einkristalline Schicht sein, und die Substratschicht der zweiten Schicht kann eine polykristalline Schicht sein.
  • Die Halbleitervorrichtung kann wenigstens eine Schottky-Sperrschichtdiode, einen MOSFET, einen IGBT und eine LED aufweisen. Die erste Schicht und die zweite Schicht können miteinander verbunden sein, ohne eine Grenzfläche an einer Übergangsfläche zu haben.
  • Ein Verfahren zum Herstellen eines Halbleitersubstrats weist die Schritte auf: epitaktisches Aufwachsen einer ersten Schicht aus einem einkristallinen SiC-Halbleiter auf einer Oberfläche eines Basis-Einkristallsubstrats, Aufwachsen einer zweiten Schicht aus einem SiC-Halbleiter, der eine polykristalline Struktur aufweist, auf der ersten Schicht mittels CVD, und Ablösen der ersten Schicht zusammen mit der zweiten Schicht von oberhalb des Basis-Einkristallsubstrats.
  • Der Schritt des epitaktischen Aufwachsens der ersten Schicht kann das Aufwachsen der ersten Schicht auf dem Basis-Einkristallsubstrat mit Hilfe von Fern-Epitaxie umfassen. Die Oberfläche der ersten Schicht kann eine [000-1]-orientierte C-Ebene oder eine [1000]-orientierte Si-Ebene aus 4H-SiC sein.
  • Der Schritt des Aufwachsens der zweiten Schicht mit Hilfe von CVD kann das Bilden einer zweiten Schicht umfassen, die auf einem polykristallinen SiC-Halbleiter gebildet ist. Der Schritt des Aufwachsens der zweiten Schicht mit Hilfe von CVD kann das Bilden der zweiten Schicht auf einem polykristallinen SiC-Halbleiter mit Hilfe von Hochgeschwindigkeits-CVD umfassen.
  • Der Schritt des Aufwachsens der zweiten Schicht mit Hilfe von CVD kann das Bilden eines Teils der zweiten Schicht, der von der ersten Schicht bis zu einer vorbestimmten Höhe gebildet ist, mit einem einkristallinen SiC-Halbleiter und das Bilden eines Rests der zweiten Schicht, der ein Teil ist, der jenseits der vorbestimmten Höhe von der ersten Schicht gebildet ist, mit einem polykristallinen SiC-Halbleiter umfassen.
  • Der Schritt des Aufwachsens der zweiten Schicht mittels CVD kann das Bilden des Rests der zweiten Schicht, der der Teil ist, der jenseits der vorbestimmten Höhe von der ersten Schicht gebildet ist, mit einem polykristallinen SiC-Halbleiter mittels Hochgeschwindigkeits-CVD umfassen.
  • Der Schritt des epitaktischen Aufwachsens der ersten Schicht kann das Aufwachsen der ersten Schicht auf eine Dicke von 1 µm oder mehr einschließen, und der Schritt des Aufwachsens der zweiten Schicht mittels CVD kann das Aufwachsen des Teils der zweiten Schicht, der aus der ersten Schicht bis zu einer vorbestimmten Höhe gebildet ist, auf eine Dicke von 0,1 µm oder mehr und das Aufwachsen des Rests der zweiten Schicht, der der Teil ist, der jenseits der vorbestimmten Höhe aus der ersten Schicht gebildet ist, auf eine Dicke von 10 µm oder mehr umfassen. Die erste Schicht und die zweite Schicht können miteinander verbunden sein, ohne eine Grenzfläche an einer Übergangsfläche einzuschließen.
  • Ein Verfahren zum Herstellen einer Halbleitervorrichtung weist die Schritte auf: Bereitstellen eines Halbleitersubstrats, wobei das Halbleitersubstrat eine erste Schicht enthält, die aus einem einkristallinen SiC-Halbleiter gebildet wird, und eine zweite Schicht, die auf der ersten Schicht gebildet wird und aus einem SiC-Halbleiter gebildet wird, der eine polykristalline Struktur aufweist, wobei die zweite Schicht auf einer Oberfläche der ersten Schicht mittels CVD-Wachstum gebildet wird, und Ausbilden einer Halbleitervorrichtung durch Ausbilden der ersten Schicht als eine Driftschicht, Ausbilden eines Teils der zweiten Schicht, der von der ersten Schicht bis zu einer vorbestimmten Höhe ausgebildet ist, als eine Pufferschicht, und Ausbilden eines Rests der zweiten Schicht, der ein Teil ist, der jenseits der vorbestimmten Höhe von der ersten Schicht ausgebildet wird, als eine Substratschicht.
  • Die erste Schicht des Halbleitersubstrats kann durch epitaktisches Wachstum gebildet werden. Die Driftschicht kann eine Dicke von 1 µm oder mehr haben, die Pufferschicht kann eine Dicke von 0,1 µm oder mehr haben, und die Substratschicht kann eine Dicke von 10 µm oder mehr haben.
  • Die zweite Schicht des Halbleitersubstrats kann aus einem polykristallinen SiC-Halbleiter gebildet werden. Die zweite Schicht des Halbleitersubstrats kann ebenfalls einen einkristallinen SiC-Halbleiter aufweisen, die Pufferschicht der zweiten Schicht kann eine einkristalline Schicht sein, und die Substratschicht der zweiten Schicht kann eine polykristalline Schicht sein. Die Halbleitervorrichtung kann mindestens eine Schottky-Sperrschichtdiode, einen MOSFET, einen IGBT und eine LED aufweisen.
  • Ein Halbleitersubstrat weist ein erstes Substrat auf, das als ein p-Typ-SiC-Halbleiter ausgebildet ist, und weist eine Oberfläche als eine Verbindungsfläche auf, und ein zweites Substrat, das als ein n-Typ-SiC-Halbleiter ausgebildet ist und eine Oberfläche als eine Verbindungsfläche aufweist, wobei die Verbindungsfläche mit einer dünnen Schicht eines p-Typ-SiC-Halbleiters beschichtet ist. Die Verbindungsfläche des ersten Substrats und die Verbindungsfläche des zweiten Substrats sind miteinander verbunden, wobei die dünne Schicht die Verbindungsfläche des zweiten Substrats dazwischen bedeckt.
  • Die dünne Schicht kann eine Dicke von 1 nm oder mehr haben. Das erste Substrat kann ein einkristallines Substrat oder ein polykristallines Substrat sein. Das zweite Substrat kann ein einkristallines Substrat sein.
  • Eine Halbleitervorrichtung kann das Halbleitersubstrat verwenden. Die Halbleitervorrichtung kann einen n-Kanal-IGBT aufweisen, der das erste Substrat als eine p-Typ-Substratschicht aufweist, sowie das zweite Substrat als eine n-Typ-Driftschicht.
  • Die Halbleitervorrichtung kann eine Pufferschicht aufweisen, die ein Teil der Verbindungsfläche des zweiten Substrats bis auf eine vorbestimmte Tiefe ist, und kann eine n-Typ-Verunreinigungskonzentration eines n-Typ-SiC-Halbleiters aufweisen, die größer ist als eine n-Typ-Verunreinigungskonzentration eines n-Typ-SiC-Halbleiters oder anderer Teile des zweiten Substrats. Der n-Kanal-IGBT kann ein Gate des Grabentyps aufweisen.
  • Ein Herstellverfahren für ein Halbleitersubstrat kann die Schritte aufweisen: Bereitstellen eines ersten Substrats, das als ein p-Typ-SiC-Halbleiter ausgebildet ist und eine Fläche mit einer Verbindungsfläche umfasst, Bereitstellen eines zweiten Substrats, das als ein n-Typ-SiC-Halbleiter ausgebildet ist und eine Fläche aufweist, die als eine Verbindungsfläche ausgebildet ist, wobei die Verbindungsfläche mit einer dünnen Schicht eines p-Typ-SiC-Halbleiters beschichtet ist, und Verbinden der Verbindungsfläche des ersten Substrats und der Verbindungsfläche des zweiten Substrats miteinander, wobei die dünne Schicht die Verbindungsfläche des zweiten Substrats dazwischen bedeckt.
  • Die dünne Schicht kann eine Dicke von 1 nm oder mehr haben. Das erste Substrat kann ein einkristallines Substrat sein. Der Schritt des Bereitstellens des ersten Substrats kann ferner einen Schritt des Herstellens eines einkristallinen p-Typ-SiC-Halbleitersubstrats mit Hilfe eines Epitaxieverfahrens aufweisen. Das Epitaxieverfahren kann ein Fern-Epitaxieverfahren sein. Der Schritt des Bereitstellens des ersten Substrats kann ferner einen Schritt des Sägens eines einkristallinen Kristallblocks aufweisen, um ein einkristallines p-Typ-SiC-Halbleitersubstrat herzustellen.
  • Das erste Substrat kann ein polykristallines Substrat sein. Der Schritt des Bereitstellens des ersten Substrats kann ferner einen Schritt des Herstellens eines polykristallinen p-Typ-SiC-Halbleitersubstrats mit Hilfe von CVD-Wachstum aufweisen.
  • Der Schritt des Bereitstellens des ersten Substrats kann ferner einen Schritt des Sinterns eines Pulvermaterials umfassen, um ein polykristallines p-Typ-SiC-Halbleitersubstrat herzustellen.
  • Das zweite Substrat kann ein einkristallines Substrat sein. Der Schritt des Bereitstellens des zweiten Substrats kann ferner ein Schritt des Herstellens eines einkristallinen n-Typ-SiC-Halbleitersubstrats mit Hilfe eines Epitaxieverfahrens aufweisen. Der Schritt des Herstellens des einkristallinen n-Typ-SiC-Halbleitersubstrats kann ferner einen Schritt des Formens einer Pufferschicht aufweisen, die ein Teil von der Verbindungsfläche des zweiten Substrats bis zu einer vorbestimmten Tiefe ist und eine n-Typ-Verunreinigungskonzentration aufweist, die größer ist als eine n-Typ-Verunreinigungskonzentration von anderen Bereichen eines Hauptteils des zweiten Substrats ist. Das Epitaxieverfahren kann ein Fern-Epitaxieverfahren sein. Der Schritt des Bereitstellens des zweiten Substrats kann ferner einen Schritt des Sägens eines einkristallinen Blocks aufweisen, um ein einkristallines n-Typ-SiC-Halbleitersubstrat herzustellen.
  • Der Schritt des Bereitstellens des zweiten Substrats kann ferner einen Schritt des Bildens einer dünnen Schicht eines einkristallinen n-Typ-SiC-Halbleiters mit Hilfe eines Epitaxieverfahrens aufweisen, um so die Verbindungsfläche des zweiten Substrats zu bedecken.
  • Der Schritt des Verbindens der Verbindungsfläche des ersten Substrats und der Verbindungsfläche des zweiten Substrats kann ein Verbinden zwischen dem ersten Substrat und dem zweiten Substrat mit Hilfe von einer Raumtemperatur-Verbindung sein. Der Schritt des Verbindens zwischen der Verbindungsfläche des ersten Substrats und der Verbindungsfläche des zweiten Substrats kann ein Verbinden des ersten Substrats und des zweiten Substrats mit Hilfe einer Diffusionsverbindung sein.
  • Ein Herstellungsverfahren einer Halbleitervorrichtung kann die Schritte des Bereitstellens eines Halbleitersubstrats durch Verwenden des Herstellungsverfahrens des Halbleitersubstrats aufweisen, und des Herstellens eines n-Kanal-IGBTs, das das erste Substrat des Halbleitersubstrats als eine p-Typ-Substratschicht und des Hauptteils des zweiten Substrats als eine n-Typ-Driftschicht umfasst.
  • Ein polykristallines Siliziumcarbid-Substrat kann wenigstens eines von Germanium und Zinn aufweisen und kann ferner ein Dotiermittel aufweisen, das wenigstens ein ausgewähltes ist aus Stickstoff, Phosphor und Bor. Die Größe eines Kristalliten, das in einem polykristallinen Siliziumcarbid-Kristallpartikel enthalten ist, kann 100 nm oder kleiner sein. Die relative Dichte kann 99 % oder größer sein.
  • Eine Leistungshalbleitervorrichtung, die das polykristalline Siliziumcarbid-Substrat enthält, kann bereitgestellt werden. Die Leistungshalbleitervorrichtung kann wenigstens eines oder mehrere der Art aufweisen, die aus der Gruppe ausgewählt ist, die aus einer SiC-Schottky-Sperrschichtdiode, einem SiC-MOSFET, einem SiC-Bipolartransistor, einer SiC-Diode, einem SiC-Thyristor oder einem SiC-Bipolartransistor mit isoliertem Gate besteht.
  • Ein polykristalliner Siliziumcarbid-Block kann wenigstens eines von Germanium und Zinn aufweisen und kann ferner ein Dotiermittel von wenigstens einem enthalten, das ausgewählt ist aus Stickstoff, Phosphor und Bor. Der Größe eines Kristalliten, der in einem polykristallinen Siliziumcarbid-Kristallpartikel enthalten ist, kann 100 nm oder kleiner sein. Die relative Dichte kann 99 % oder größer sein.
  • Ein Herstellverfahren für ein polykristallines Siliziumcarbid-Substrat kann die Schritte aufweisen: Mischen von wenigstens zwei Arten von entweder einem oder zwei einer Verbindung der Gruppe von IV-V-Elementen und eine Verbindung der Gruppe von III-IV-Elementen in ein Pulver aus Siliziumcarbid, das ein Hauptmaterial ist, und das Vorbereiten eines gemischten Pulvers, das einen mittleren Partikeldurchmesser von 100 nm oder kleiner hat, das Erhalten eines polykristallinen Siliziumcarbid-Blocks durch Spark-Plasma-Sintern des gemischten Pulvers, und das Erzeugen eines polykristallinen Siliziumcarbid-Substrats durch Sägen des polykristallinen Siliziumcarbid-Blocks. Die Verbindung der Gruppe-IV-V-Elemente kann ein Material sein, bei dem wenigstens eines oder mehrere aus der Gruppe ausgewählt sind, die aus Si3N4, Ge3N4 und Sn3N4 besteht. Die Verbindung der Gruppe-III-IV-Elemente kann ein Material sein, bei dem wenigstens eines oder mehrere aus der Gruppe ausgewählt ist, die aus B4C und SiB4 besteht.
  • Eine Halbleitersubstratstruktur weist ein polykristallines Substrat auf, eine erste Epitaxie-Wachstumsschicht, die mit dem polykristallinen Substrat einstückig ist, und eine zweite Epitaxie-Wachstumsschicht, die zwischen dem polykristallinen Substrat und der ersten Epitaxie-Wachstumsschicht angeordnet ist und sowohl mit dem polykristallinen Substrat und der ersten Epitaxie-Wachstumsschicht verbunden ist. Die erste Epitaxie-Wachstumsschicht weist ein erstes Dotiermittel auf, und die zweite Epitaxie-Wachstumsschicht weist ein zweites Dotiermittel desselben Leitfähigkeitstyps wie das erste Dotiermittel auf, und die Konzentration des zweiten Dotiermittels kann größer sein als die Konzentration des ersten Dotiermittels.
  • Die zweite Epitaxie-Wachstumsschicht und das polykristalline Substrat können miteinander mit Hilfe einer Raumtemperatur-Verbindung verbunden sein. Die zweite Epitaxie-Wachstumsschicht und die erste Epitaxie-Wachstumsschicht können miteinander mit Hilfe einer Raumtemperatur-Verbindung verbunden sein.
  • Die Konzentration des ersten Dotiermittels in der ersten Epitaxie-Wachstumsschicht kann 5 × 1014/cm3 oder größer sein und geringer als 2 × 1017/cm3, und die Konzentration des zweiten Dotiermittels in der zweiten Epitaxie-Wachstumsschicht kann 2 × 1017/cm3 oder größer sein und 5 × 1018/cm3 oder kleiner sein. Die Dicke der zweiten Epitaxie-Wachstumsschicht kann 0,1 µm oder größer und 10 µm oder kleiner sein.
  • Jede der ersten Epitaxie-Wachstumsschicht und der zweiten Epitaxie-Wachstumsschicht kann wenigstens ein oder mehrere Arten aufweisen, die aus der Gruppe ausgewählt sind, die aus einem Gruppe-IV-Element-Halbleiter und einer Gruppe-III-V-Halbleiterverbindung, und einer Gruppe-II-VI-Halbleiterverbindung besteht. Jede der ersten Epitaxie-Wachstumsschicht und der zweiten Epitaxie-Wachstumsschicht kann wenigstens eines oder mehrere enthalten, die aus der Gruppe ausgewählt sind, die aus Siliziumcarbid, Galliumnitrid, Silizium, Aluminiumnitrid und Galliumoxid besteht.
  • Das polykristalline Substrat kann wenigstens eines oder mehrere enthalten, die ausgewählt sind aus der Gruppe, die aus einem gesinterten Pressling, BN, AlN, Al2O3, Ga2O3, Diamant, Kohlenstoff und Graphit besteht. Der gesinterte Pressling kann einen gesinterten Pressling aufweisen, der wenigstens eines oder mehrere enthält, die aus der Gruppe ausgewählt sind, die aus einem Gruppe-IV-Element-Halbleiter, einer Gruppe-III-V-Halbleiterverbindung und einer Gruppe-II-VI-Halbleiterverbindung besteht. Der gesinterte Pressling kann einen gesinterten Pressling aufweisen, der wenigstens eines oder mehrere enthält, das ausgewählt ist aus der Gruppe, die aus Siliziumcarbid, Galliumnitrid, Silizium, Aluminiumnitrid und Galliumoxid besteht.
  • Das polykristalline Substrat kann ein Dotiermittel aufweisen mit einer Konzentration von 5 × 1018/cm3 oder größer und 2 × 1022/cm3 oder kleiner. Das polykristalline Substrat kann eine Dicke von 100 µm oder größer haben und 1000 µm oder kleiner. Das polykristalline Substrat und die zweite Epitaxie-Wachstumsschicht können eine Ohmsche Verbindung bilden.
  • Jede der ersten Epitaxie-Wachstumsschicht und der zweiten Epitaxie-Wachstumsschicht kann eine Epitaxie-Wachstumsschicht aus 4H-SiC aufweisen, und die Epitaxie-Wachstumsschicht, die aus 4H-SiC besteht, kann eine Oberfläche einer (000-1)-Ebene oder einer (0001)-Ebene enthalten. Das polykristalline Substrat kann einen Durchmesser von 100 mm oder größer haben.
  • Eine Leistungshalbleitervorrichtung, die die Halbleitersubstratstruktur enthält, kann bereitgestellt werden. Die Leistungshalbleiterstruktur kann wenigstens eines oder mehrere enthalten, das aus der Gruppe ausgewählt ist, die aus einer SiC-Schottky-Sperrschichtdiode, einem SiC-MOSFET, einem SiC-Bipolartransistor, einer SiC-Diode, einem SiC-Thyristor, einem SiC-Bipolartransistor mit isoliertem Gate und einer LED-Vorrichtung besteht.
  • Die Leistungshalbleiterstruktur kann ferner eine erste Metallelektrode aufweisen, die auf einer Oberfläche des polykristallinen Substrats angeordnet ist und die einer Verbindungsfläche zwischen dem polykristallinen Substrat und der zweiten Epitaxie-Wachstumsschicht zugewandt ist. Die Leistungshalbleitervorrichtung kann ferner eine zweite Metallelektrode aufweisen, die auf einer Oberfläche der ersten Epitaxie-Wachstumsschicht angeordnet ist, die einer Verbindungsschicht zwischen der zweiten Epitaxie-Wachstumsschicht und der ersten Epitaxie-Wachstumsschicht zugewandt ist. Die Leistungshalbleitervorrichtung kann eine zweite Metallelektrode aufweisen, die auf einer Oberfläche der ersten Epitaxie-Wachstumsschicht angeordnet ist, die einer Verbindungsfläche zwischen der zweiten Epitaxie-Wachstumsschicht und der ersten Epitaxie-Wachstumsschicht zugewandt ist.
  • VORTEILHAFTE AUSWIRKUNGEN DER ERFINDUNG
  • Gemäß der gegenwärtigen Erfindung sind eine Raumtemperatur-Verbindung und eine Diffusionsverbindung nicht erforderlich und deshalb ist kein Polieren notwendig, um die notwendige Oberflächenrauigkeit sicherzustellen, und die Herstellungskosten sind reduziert. Da ferner keine Verbindungsgrenzfläche vorhanden ist, werden Defekte, die von einer Verbindungsgrenzfläche herrühren, unterdrückt.
  • Ferner wird ein Halbleitersubstrat bereitgestellt, das eine n-Typ-Halbleiterschicht aufweist, die auf einer p-Typ-SiC-Halbleiterschicht laminiert ist und die bei einem IGBT verwendbar ist, das eine n-Typ-SiC-Halbleiterschicht mit einer hohen Kristallinität aufweisen kann. Ferner kann diese Art von Halbleitersubstrat mit hohem Durchsatz und reduzierten Kosten hergestellt werden.
  • Ferner wird ein polykristallines Siliziumcarbid-Substrat mit niedrigem Widerstand, reduzierten Gitterdefekten und vergrößerter Festigkeit bereitgestellt. Des Weiteren werden ein polykristalliner Siliziumcarbid-Block, ein Herstellverfahren für das polykristalline Siliziumcarbid-Substrat und eine Leistungshalbleitervorrichtung unter Verwendung des polykristallinen Siliziumcarbid-Substrats angegeben.
  • Eine Halbleitersubstratstruktur, durch die die Kosten reduziert werden und die Verlässlichkeit einer Vorrichtung vergrößert wird, kann angegeben werden, während die gewünschten physikalischen Eigenschaften erhalten werden. Ferner wird eine Leistungshalbleitervorrichtung bereitgestellt, die diese Art von Halbleitersubstratstruktur enthält.
  • Figurenliste
    • 1 ist ein Flussdiagramm, das ein anderes Herstellungsverfahren zum Herstellen einer p-Typ-Substratschicht zeigt.
    • 2 ist eine Querschnittsansicht, die eine schematische Darstellung eines Halbleitersubstrats gemäß einer ersten Ausführung zeigt.
    • 3 ist ein Flussdiagramm, das ein Herstellverfahren eines Halbleitersubstrats gemäß einer ersten Ausführung zeigt.
    • 4 ist ein Diagramm, um eine Kristallebene von SiC zu erläutern.
    • 5 zeigt TEM-EDX-Bilder einer Verbindungsfläche eines Halbleitersubstrats gemäß einer ersten Ausführung.
    • 6 ist eine Querschnittsdarstellung, die eine Konfiguration einer Schottky-Sperrschichtdiode zeigt.
    • 7 ist eine Querschnittsdarstellung, die eine Ausführung eines MOSFETs zeigt.
    • 8 ist ein Diagramm zur Erläuterung eines Herstellverfahrens eines Halbleitersubstrats eines Vergleichsbeispiels.
    • 9 zeigt TEM-EDX-Bilder einer Verbindungsfläche eines Halbleitersubstrats eines Vergleichsbeispiels.
    • 10 ist ein Flussdiagramm zur Erläuterung eines Herstellverfahrens eines Halbleitersubstrats gemäß einer zweiten Ausführung.
    • 11 ist ein Diagramm zur Erläuterung der Verbindung von Substraten mit Hilfe einer Raumtemperatur-Verbindung.
    • 12 ist eine Fotovergrößerung eines Querschnitts einer Verbindung eines Halbleitersubstrats.
    • 13 ist ein Diagramm zur Erläuterung der Verbindung von Halbleitersubstraten mit Hilfe einer Diffusionsverbindung.
    • 14 ist ein Diagramm zur weiteren Erläuterung der Verbindung von Halbleitersubstraten mit Hilfe einer Diffusionsverbindung.
    • 15 ist ein Diagramm zur Erläuterung der Verbindung von Halbleitersubstraten mit Hilfe einer Diffusionsverbindung unter Verwendung eines Einführmetalls.
    • 16 ist eine Querschnittsdarstellung zur Erläuterung der Stufenverarbeitung eines Halbleitersubstrats.
    • 17 ist eine Querschnittsdarstellung, die einen n-Kanal-IGBT zeigt, an dem ein Halbleitersubstrat einer zweiten Ausführung angewandt ist.
    • 18 ist eine Querschnittsdarstellung, die einen n-Kanal-IGBT des modifizierten Beispiels 1 zeigt.
    • 19 ist eine Querschnittsdarstellung, die ein n-Kanal-IGBT des modifizierten Beispiels 2 zeigt.
    • 20 ist ein Flussdiagramm, das ein Vergleichsbeispiel eines Herstellverfahrens eines Halbleitersubstrats gemäß Vergleichsbeispiel 1 zeigt.
    • 21 ist ein Flussdiagramm, das ein Vergleichsbeispiel eines Herstellverfahrens eines Halbleitersubstrats gemäß Vergleichsbeispiel 2 zeigt.
    • 22 ist ein Flussdiagramm, das ein Herstellverfahren zeigt, wenn ein polykristallines Siliziumcarbid-Substrat gemäß einer dritten Ausführung mit Hilfe eines Spark-Plasma-Sinterverfahrens hergestellt wird.
    • 23 ist eine schematische Ansicht aus der Vogelperspektive, die ein Verfahren zum Herstellen eines polykristallinen Siliziumcarbid-Substrats gemäß einer dritten Ausführung zeigt. 23(a) ist eine Verfahrensdarstellung, die zeigt, dass ein polykristalliner Siliziumcarbid-Block hergestellt, geschnitten und poliert wird, um eine Mehrzahl von polykristallinen Siliziumcarbid-Basis-Wafern zu bilden. 23(b) ist eine Verfahrensdarstellung, die zeigt, dass ein polykristallines Siliziumcarbid-Substrat gebildet wird, indem eine gesägte Fläche eines polykristallinen Siliziumcarbid-Basis-Wafers nach der Bearbeitung entfernt wird.
    • 24 ist eine schematische Darstellung, die ein Herstellverfahren zum Herstellen eines polykristallinen Körpers (SiC-gesinterter Pressling) zeigt, der ein polykristallines Siliziumcarbid-Substrat gemäß einer dritten Ausführung bildet.
    • 25(a) ist eine schematische Darstellung aus der Vogelperspektive, die eine Halbleitersubstratstruktur unter Verwendung eines polykristallinen Siliziumcarbid-Substrates gemäß einer dritten Ausführung zeigt. 25(b) ist eine schematische quer gesägte Strukturansicht der Halbleitersubstratstruktur gemäß 25(a).
    • 26 ist eine schematische quer gesägte strukturelle Ansicht einer Schottky-Sperrschichtdiode, die unter Verwendung einer Halbleitersubstratstruktur mit einem polykristallinen Siliziumcarbid-Substrat gemäß einer dritten Ausführung zeigt.
    • 27 ist eine schematische quer gesägte strukturelle Ansicht eines MOSFETs des Gate-Typs mit Graben, das unter Verwendung einer Halbleitersubstratstruktur hergestellt ist, mit einem polykristallinen Siliziumcarbid-Substrat gemäß einer dritten Ausführung.
    • 28 ist eine schematische quer gesägte strukturelle Ansicht, die ein ebenes MOSFET-Gate zeigt, das unter Verwendung einer Halbleitersubstratstruktur mit einem polykristallinen Siliziumcarbid-Substrat gemäß einer dritten Ausführung hergestellt ist.
    • 29 ist eine schematische quer gesägte strukturelle Ansicht, die eine Halbleitersubstratstruktur gemäß einer vierten Ausführung zeigt.
    • 30 ist ein Flussdiagramm, das ein Herstellverfahren einer Halbleitersubstratstruktur gemäß einer vierten Ausführung zeigt.
    • 31 ist eine Graphik, die Simulationsergebnisse von Spannungs-Strom-Dichtecharakteristiken eines Simulationsmodells einer Schottky-Sperrschichtdiode unter Verwendung einer Halbleitersubstratstruktur gemäß einer vierten Ausführung zeigt, wobei ein Simulationsmodell einer Schottky-Sperrschichtdiode kein Defekt an einer Grenzfläche zwischen einem Substrat und einer Epitaxie-Wachstumsschicht aufweist und keine Pufferschicht enthält, ferner ein Simulationsmodell einer Schottky-Sperrschichtdiode, die einen Defekt an einer Grenzschicht zwischen einem Substrat und einer Epitaxie-Wachstumsschicht aufweist, die keine Pufferschicht aufweist.
    • 32A ist ein Simulationsergebnis einer elektrischen Feldverteilung in einem Zustand, in dem eine Durchbruchsspannung auf jedes Simulationsmodell, das in 31 verwendet wird, angewandt ist, und ist ein Simulationsergebnis von jedem Modell von jeder Schottky-Sperrschichtdiode unter Verwendung einer Halbleitersubstratstruktur gemäß einer vierten Ausführung.
    • 32B ist ein Simulationsergebnis einer Verteilung eines elektrischen Feldes in einem Zustand, bei dem eine Durchbruchsspannung auf jedes Simulationsmodell, das in 31 verwendet wird, angewandt wird, und ist ein Simulationsergebnis eines Modells einer Schottky-Sperrschichtdiode, die keinen Defekt an einer Grenzfläche zwischen einem Substrat und einer Epitaxie-Wachstumsschicht hat und keine Pufferschicht aufweist.
    • 32C ist ein Simulationsergebnis einer Verteilung eines elektrischen Feldes in einem Zustand, bei dem eine Durchbruchsspannung auf jedes Simulationsmodell angewandt ist, das in 31 verwendet ist, und ist ein Simulationsergebnis eines Modells einer Schottky-Sperrschichtdiode, die einen Defekt an einer Grenzfläche zwischen einem Substrat und einer ersten Epitaxie-Wachstumsschicht hat und keine Pufferschicht aufweist.
    • 32D ist eine vergrößerte Ansicht eines Teils in der Nähe eines Defekts in einem Simulationsergebnis gemäß 32C.
    • 33 ist eine schematische Ansicht, die eine Herstellvorrichtung eines polykristallinen Körpers (SiC-gesinterter Pressling) unter Verwendung in einer Halbleitersubstratstruktur gemäß einer vierten Ausführung zeigt.
    • 34 ist eine schematische strukturelle Querschnittsansicht, die eine Schottky-Sperrschichtdiode zeigt, die unter Verwendung einer Halbleitersubstratstruktur gemäß einer vierten Ausführung hergestellt wurde.
    • 35 ist eine schematische strukturelle Querschnittsansicht, die ein MOSFET mit Gate-Typ Trenngraben zeigt, die unter Verwendung einer Halbleitersubstratstruktur gemäß einer vierten Ausführung zeigt.
    • 36 ist eine schematische strukturelle Querschnittsansicht, die ein MOSFET mit ebenem Gate zeigt, das unter Verwendung einer Halbleitersubstratstruktur gemäß einer vierten Ausführung hergestellt wurde.
    • 37 ist eine schematische Ansicht aus der Vogelperspektive, die eine Halbleitersubstratstruktur (Wafer) gemäß einer vierten Ausführung zeigt.
    • 38(a) ist eine schematische Ansicht der aus der Vogelperspektive einer Einheitszelle eines 4H-SiC-Kristalls zeigt, angewandt auf ein SiC-Epitaxiesubstrat einer Halbleitersubstratstruktur gemäß einer vierten Ausführung. 38(b) ist ein Diagramm, das eine schematische Konfiguration eines zweischichtigen Teils eines 4H-SiC-Kristalls zeigt. 38(c) ist ein Diagramm, das eine schematische Konfiguration eines vierschichtigen Teils eines 4H-SiC-Kristalls zeigt.
    • 39 ist ein Diagramm, das eine schematische Konfiguration zeigt, in der eine Einheitszelle eines 4H-SiC-Kristalls gemäß 38(a) aus der Sicht direkt oberhalb einer (0001)-Ebene zeigt.
  • AUSFÜHRUNGEN DER ERFINDUNG
  • ERSTE AUSFÜHRUNG
  • Ein Halbleitersubstrat, eine Halbleitervorrichtung und Verfahren zur Herstellung derselben in einer ersten Ausführung werden unter Bezugnahme auf die Zeichnungen im Detail beschrieben. 2 ist eine Querschnittsansicht, die eine schematische Konfiguration eines Halbleitersubstrats der ersten Ausführung zeigt.
  • Ein Halbleitersubstrat 10 der ersten Ausführung weist eine Driftschicht 11 einer ersten Schicht auf, die als eine einkristalline SiC-Halbleiterschicht ausgebildet ist. Die Halbleiterschicht 10 schließt ferner eine Pufferschicht 12a und eine Substratschicht 12b einer zweiten Schicht 12 ein, die eine einkristalline oder polykristalline SiC-Halbleiterschicht ist. Die Pufferschicht 12a der zweiten Schicht 12 ist von der Oberfläche der Driftschicht 11 bis zu einer vorbestimmten Höhe in der Richtung der zweiten Schicht 12 gebildet. Der Rest der zweiten Schicht 12 auf der Pufferschicht 12a ist ein Schichtteil, der über die vorbestimmte Höhe von der Oberfläche der Driftschicht 11 die Substratschicht 12b der zweiten Schicht 12 bildet. In dem Halbleitersubstrat 10 der ersten Ausführung sind die Driftschicht 11 der ersten Schicht und die Pufferschicht 12a der zweiten Schicht 12 miteinander verbunden, ohne eine Grenzfläche an der Verbindungsfläche dazwischen aufzuweisen.
  • In dem Halbleitersubstrat 10 kann die Driftschicht 11 der ersten Schicht eine Dicke von 1 µm oder mehr haben. Die Pufferschicht 12a der zweiten Schicht 12 kann eine Dicke von 0,1 µm oder mehr haben. Die Substratschicht 12b kann eine Dicke von 10 µm oder mehr haben. Das Halbleitersubstrat 10 kann einen Durchmesser von 100 mm oder mehr haben.
  • In dem Halbleitersubstrat 10 ist die Driftschicht 11 der ersten Schicht, die ein einkristalliner SiC-Halbleiter ist, mit Hilfe von Epitaxiewachstum unter Verwendung von chemischer Dampfabscheidung (CVD) gebildet. Die Pufferschicht 12a der zweiten Schicht 12 ist ein einkristalliner oder ein polykristalliner SiC-Halbleiter, und die Substratschicht 12b ist ein polykristalliner SiC-Halbleiter. Die Pufferschicht 12a und die Substratschicht 12b der zweiten Schicht 12 sind auf der Oberfläche der Driftschicht 11 der ersten Schicht mit Hilfe von CVD gebildet. Die polykristalline Pufferschicht 12a und die Substratschicht 12b können mit Hilfe von Hochgeschwindigkeits-CVD gebildet sein.
  • Das Halbleitersubstrat 10 der ersten Ausführung ist durch Bilden der Pufferschicht 12a und der Substratschicht 12b der zweiten Schicht 12 in dieser Reihenfolge auf einer Epitaxieschicht der Driftschicht 11 der ersten Schicht mit Hilfe von CVD ausgebildet. Dies verbindet die Driftschicht 11 der ersten Schicht und die Pufferschicht 12a der zweiten Schicht 12 miteinander, ohne eine Grenzfläche an der Verbindungsfläche dazwischen aufzuweisen. Deshalb kann die Verbindungsfläche zwischen der ersten Schicht und der zweiten Schicht 12 eine hohe Qualität und eine hohe Grenzflächenfestigkeit haben. Ferner ist es nicht notwendig, Defekte in Betracht zu ziehen, die an einer Verbindungsgrenzfläche auftreten, und die Herstellungsausbeute kann sichergestellt werden. Ferner ist das Halbleitersubstrat 10 durch Formen der Pufferschicht 12a und der Substratschicht 12b der zweiten Schicht 12 in dieser Reihenfolge auf der Driftschicht 11 der ersten Schicht mit Hilfe von CVD gebildet werden. Deshalb ist das Polierbearbeiten, das für eine Raumtemperatur-Verbindung und eine Diffusionsverbindung notwendig ist, nicht erforderlich, und es können Mannstunden gespart werden, um Kosten zu reduzieren.
  • 3 ist ein Flussdiagramm, das ein Herstellverfahren des Halbleitersubstrats 10 der ersten Ausführung zeigt. Wie in 3(a) gezeigt, wird ein einkristallines Saat-SiC-Halbleitersubstrat 21 als eine Basis für epitaktisches Wachstum vorbereitet. Bei dem Herstellverfahren der ersten Ausführung ist das Saat-SiC-Halbleitersubstrat 21 4H-SiC. Die Oberfläche des Saat-SiC-Halbleitersubstrats 21, das für epitaktisches Wachstum verwendet wird, kann entweder eine [0001]-orientierte Si-Ebene oder eine [000-1]-orientierte C-Ebene sein. Bei der ersten Ausführung wird für das epitaktische Wachstum Fern-Epitaxie verwendet.
  • 4 ist ein Diagramm, das eine Kristallebene von SiC erläutert. Die ebene Darstellung von 4(a) zeigt eine Si-Ebene 121 eines SiC-Wafers 200, worauf eine Hauptorientierungsebene 111 und eine sekundäre Orientierungsebene 112 gebildet sind. In der Seitenansicht gemäß 4(b), die durch Betrachten des SiC-Wafers 200 gemäß 4(a) aus der Orientierung von [-1100] erhalten wird, ist die Si-Ebene 121 mit einer Orientierung von [0001] auf der oberen Fläche gebildet. Die C-Ebene 1222 mit einer Orientierung von [000-1] ist auf der unteren Fläche gebildet.
  • In 3(b) wird das Saat-SiC-Halbleitersubstrat 21 des 4H-SiC mit der Oberfläche, die eine Si-Ebene oder eine C-Ebene ist und gemäß 3(a) vorbereitet wurde, verwendet. In 3(b) ist eine Graphitschicht 22 gebildet, um die Oberfläche des Saat-SiC-Halbleitersubstrats 21 abzudecken, um Fern-Epitaxie anzuwenden. Die Graphitschicht 22 kann z.B. mit Hilfe von CVD gebildet werden.
  • In 3(c) ist die Driftschicht 11 der ersten Schicht auf der Oberfläche des Saat-SiC-Halbleitersubstrats 21 gebildet, auf der die Graphitschicht 22 gemäß 3(b) gebildet ist, wobei die Graphitschicht 22 zwischen der Driftschicht 11 und dem SiC-Halbleitersubstrat 21 angeordnet ist. Die Driftschicht 11 ist durch epitaktisches Wachsen eines Einkristalls auf der Oberfläche einer Si-Ebene oder einer C-Ebene des Saat-SiC-Halbleitersubstrats 21 mit Hilfe von CVD gebildet.
  • Nachfolgend auf die Bildung der Driftschicht 11 wird die zweite Schicht 12 auf der Driftschicht 11 der ersten Schicht mit Hilfe von CVD gebildet. Die einkristalline oder polykristalline Pufferschicht 12a der zweiten Schicht 12 wird bis zu einer vorbestimmten Höhe von der Oberfläche der Driftschicht 11 gebildet. Der Rest der zweiten Schicht 12 auf der Pufferschicht 12a, der ein Schichtteil ist, der über die vorbestimmte Höhe von der Oberfläche der Driftschicht 11 hinaus gebildet ist, bildet die polykristalline Substratschicht 12b der zweiten Schicht 12. Die polykristalline Pufferschicht 12a und die Substratschicht 12b können mit Hilfe von Hochgeschwindigkeits-CVD gebildet werden.
  • Tabelle 1 zeigt die Wachstumsrate einer SiC-Schicht auf der Basis jedes Verfahrens. Gemäß Tabelle 1 wird das epitaktische CVD verwendet, um die Driftschicht 11 der ersten Schicht zu bilden, die eine niedrige Wachstumsrate von 50 µm/h aufweist. Mittlerweile hat das besonders schnelle CVD, das verwendet werden kann, um die polykristalline Pufferschicht 12a und die Substratschicht 12b der zweiten Schicht 12 zu bilden, eine hohe Wachstumsrate von 450 bis 1700 µm/h haben. Bei beiden CVD-Verfahren sind die Gasspezies SiCl4 und CH4. Obwohl Tabelle 1 auch zum Vergleich Sublimationswachstum zeigt, ist die Wachstumsrate so niedrig wie bei epitaktischem CVD. TABELLE 1
    Verfahren Ziel Wachstumsrate (µ m/h) Bemerkungen
    SiC epitaxisches CVD einkristallin 50 Literaturwert
    Ultraschnelles SiC-CVD polykristallin 450-1700 Literaturwert
    Sublimationswachstum einkristallin 60 2 mm/2 Wochen
  • Die Verwendung von Hochgeschwindigkeits-CVD kann die polykristalline Pufferschicht 12a und die Substratschicht 12b mit einer hohen Wachstumsrate bilden. Die polykristalline Pufferschicht 12a, die mit Hilfe von Hochgeschwindigkeits-CVD aufgewachsen wird, wird zu einem kubischen, hochorientierten Polykristall oberhalb einer Si-Ebene oder einem C-ebenen Saat-SiC-Halbleitersubstrat 21. Falls die Schicht mit einer noch höheren Geschwindigkeit aufgewachsen wird, erhält die Schicht eine kubische Struktur oder eine polykristalline Struktur mit einer Random-Orientierung.
  • Bei der Bildung der Driftschicht 11 der ersten Schicht und der Pufferschicht 12a und der Substratschicht 12b der zweiten Schicht 12 mit Hilfe von CVD gemäß 3(c) können das epitaktische Wachstum der Driftschicht 11 der ersten Schicht mit Hilfe von CVD und die Bildung der Pufferschicht 12a der zweiten Schicht 12 mit Hilfe von CVD kontinuierlich durchgeführt werden. Die Driftschicht 11 der ersten Schicht und die Pufferschicht 12a der zweiten Schicht 12 werden miteinander verbunden, ohne dass an der Verbindungsfläche dazwischen eine Grenzfläche gebildet wird.
  • Die Bildung der Pufferschicht 12a und der Substratschicht 12b der zweiten Schicht 12 aus der Bildung der Driftschicht 11 der ersten Schicht kann als eine Folge von CVD-Schritten durchgeführt werden, während die Bedingungen, wie etwa die Abscheidungsrate und die Konzentration von Additiven, angepasst werden. Zum Beispiel kann die Driftschicht 11 gebildet werden und eine Dicke von 7 µm oder mehr haben, indem ein Dotiermittel mit einer Trägerkonzentration Nd von 1016/cm3 hinzugefügt wird. Die Pufferschicht 12a kann gebildet werden und eine Dicke von 1 µm haben, indem ein Dotiermittel bei einer Trägerkonzentration Nd von 1018/cm3 hinzugefügt wird. Die Substratschicht 12b kann gebildet werden und eine Dicke von 350 µm haben, indem ein Dotiermittel einer Trägerkonzentration Nd von 1019/cm3 hinzugefügt wird. Das Dotiermittel kann eine n-Typ-Verunreinigung wie etwa Stickstoff oder Phosphor oder eine p-Typ-Verunreinigung wie etwa Bor oder Aluminium sein.
  • In 3(d) werden die Driftschicht 11 der ersten Schicht und die Pufferschicht 12a und die Substratschicht 12b der zweiten Schicht 12 auf der Oberfläche des Saat-SiC-Halbleitersubstrats 21 in 3(c) von der Oberfläche des Saat-SiC-Halbleitersubstrats 21 abgelöst. Die Graphitschicht 22 wird auf der Oberfläche des Saat-SiC-Halbleitersubstrats 21 gebildet. Die Driftschicht 11 der ersten Schicht und die Pufferschicht 12a und die Substratschicht 12b der zweiten Schicht werden auf die Graphitschicht 22 laminiert. Das Graphit und das SiC sind mittels Van der Waals gebondet. Deshalb können die Driftschicht 11 der ersten Schicht und die Pufferschicht 12a und die Substratschicht 12b der zweiten Schicht 12, die auf das Saat-SiC-Halbleitersubstrat 21 mit der Graphitschicht 22 dazwischen laminiert sind, von dem Saat-SiC-Halbleitersubstrat 21 einfach abgelöst werden.
  • In 3(e) sind die Driftschicht 11 der ersten Schicht und die Pufferschicht 12a und die Substratschicht 12b der zweiten Schicht 12, die von dem Saat-SiC-Halbleitersubstrat 21 abgelöst werden, in einer vertikal umgekehrten Reihenfolge angeordnet. Infolge der vertikalen Umkehr wird die unterste Schicht die Substratschicht 12b, und die Pufferschicht 12a und die Driftschicht 11 werden in dieser Reihenfolge auf der Substratschicht 12b laminiert. Dies ermöglicht es, dass das Halbleitersubstrat 10 der ersten Ausführung die in 2 gezeigte Konfiguration aufweist.
  • Gemäß einem Herstellverfahren des Halbleitersubstrats der ersten Ausführung werden die Driftschicht 11 der ersten Schicht und die Pufferschicht 12a und die Substratschicht 12b der zweiten Schicht 12 mit Hilfe von CVD gebildet. Dies verbindet die Driftschicht 11 und die Pufferschicht 12a miteinander, ohne dass eine Grenzfläche an der Verbindungsfläche dazwischen besteht. Deshalb kann die Verbindungsfläche zwischen der ersten Schicht und der zweiten Schicht 12 eine hohe Qualität aufweisen, sowie eine hohe Grenzflächenfestigkeit. Ferner ist es nicht notwendig, Defekte in Betracht zu ziehen, die an der Verbindungsgrenzfläche auftreten, und die Herstellungsausbeute kann sichergestellt werden. Da ferner die Driftschicht 11 der ersten Schicht und die Pufferschicht 12a und die Substratschicht 12b der zweiten Schicht mit Hilfe von CVD gebildet werden, ist ein Schritt der Polierbearbeitung, der bei einer Raumtemperatur-Verbindung und bei einer Diffusionsverbindung notwendig ist, nicht erforderlich, und es können Mannstunden gespart werden, um Kosten zu reduzieren.
  • Bei dem Herstellungsverfahren des Halbleitersubstrats der ersten Ausführung werden die Driftschicht 11 der ersten Schicht und die Pufferschicht 12a und die Substratschicht 12b der zweiten Schicht 12 auf dem Saat-SiC-Halbleitersubstrat 21 mit der Graphitschicht 22 dazwischen mittels Fern-Epitaxie gebildet. Die Driftschicht 11 der ersten Schicht und die Pufferschicht 12a und die Substratschicht 12b der zweiten Schicht 12, die über der Graphitschicht 22 gebildet werden, können leicht von dem Saat-SiC-Halbleitersubstrat 21 abgelöst werden. Deshalb ist es zur Zeit der Ablösung möglich, die Driftschicht 11 der ersten Schicht und die Pufferschicht 12a und die Substratschicht 12b der zweiten Schicht 12, die auf das Substrat laminiert sind, verlässlich abzulösen, ohne diese zu brechen oder zu beschädigen.
  • Bei dem Herstellverfahren des Halbleitersubstrats der ersten Ausführung können die Pufferschicht 12a und die Substratschicht 12b der zweiten Schicht 12 in einer kurzen Zeit mit Hilfe von Hochgeschwindigkeits-CVD gebildet werden. Deshalb kann der Durchsatz für die Herstellung des Halbleitersubstrats 10 vergrößert werden.
  • Bei dem Herstellverfahren des Halbleiters der ersten Ausführung wird die Graphitschicht 22 auf der Oberfläche des Saat-SiC-Halbleitersubstrats 21 in 3(b) durch Verwendung von Fern-Epitaxie gebildet. Die Driftschicht 11 des ersten Substrats und die Pufferschicht 12a der Substratschicht 12b der zweiten Schicht 12, die auf die Oberfläche des Saat-SiC-Halbleitersubstrats 21 laminiert sind, werden an der Verbindungsfläche zwischen der Driftschicht 11 und der Graphitschicht 22, die zwischen dem Saat-SiC-Halbleitersubstrat 21 und der Driftschicht 11 vorgesehen ist, abgelöst, jedoch können sie auf der Basis von anderen Verfahren als Fern-Epitaxie abgelöst werden. Alternativ können die Driftschicht des ersten Substrats und die Pufferschicht 12a und die Substratschicht 12b der zweiten Schicht 12 auf die Oberfläche des Saat-SiC-Halbleitersubstrats 21 ohne die Bildung der Graphitschicht 22 z.B. laminiert werden. Die Driftschicht, die Pufferschicht 12a und die Substratschicht 12b können durch Polieren oder Sägen des Saat-SiC-Halbleitersubstrats 21 abgelöst werden.
  • 5 zeigt Bilder, die durch Beobachten eines Querschnitts an der Verbindungsfläche zwischen der Driftschicht 11 der ersten Schicht und der Pufferschicht 12a der zweiten Schicht 12 unter Verwendung eines Transmissionselektronenmikroskops (TEM) und mit Hilfe von energiedispersiver Röntgenspektroskopie (EDX) erhalten wurden. 5(a) ist ein Transmissionselektronenmikroskopbild, 5(b) ist ein K-Linienbild von C, 5(c) ist ein K-Linienbild von O, und 5(d) ist ein K-Linienbild von Si. Die linke Seite jedes Bildes in der Figur ist die Driftschicht 11 der ersten Schicht, und die rechte Seite jedes Bildes in der Figur ist die Pufferschicht 12a der zweiten Schicht 12. Es ist zu sehen, dass keine Grenzfläche mit einer amorphen Struktur an der Verbindungsfläche zwischen der Driftschicht 11 der ersten Schicht und der Pufferschicht 12a der zweiten Schicht 12 existiert.
  • 6 ist eine Querschnittsansicht, die eine Schottky-Sperrschichtdiode 30 zeigt, auf die das Halbleitersubstrat 10 der ersten Ausführung angewandt wurde. Das Halbleitersubstrat 10 ist als ein n-Typ-SiC-Halbleiter gebildet, bei dem eine n-Typ-Verunreinigung, wie etwa Stickstoff oder Phosphor, in das SiC dotiert wurde. Die Trägerkonzentration Nd der n-Typ-Verunreinigung wird derart eingestellt, dass die Substratschicht 12b eine höhere Konzentration und die Driftschicht 11 eine niedrigere Konzentration als die Pufferschicht 12a haben.
  • Bei der Schottky-Sperrschichtdiode 30 entspricht die Driftschicht 11 der ersten Schicht des Halbleitersubstrats 10 einer (n-)-Typ-Driftschicht 31, die Pufferschicht 12a der zweiten Schicht 12 entspricht einer n-Typ-Pufferschicht 32, und die Substratschicht 12b der zweiten Schicht 12 entspricht einer (n+)-Typ-Substratschicht 33. Der „(n-)-Typ“ und der „(n+)-Typ“ der (n-)-Typ-Driftschicht 31 und die (n+)-Typ-Substratschicht 33 zeigen, dass die (n-)-Typ-Driftschicht 31 und die (n+)-Typ-Substratschicht 33 niedrigere und höhere Trägerkonzentrationen Nd der n-Typ-Verunreinigung bzw. als die der n-Typ-Pufferschicht 32 aufweisen.
  • In der Schottky-Sperrschichtdiode 30 werden eine Kathodenelektrode 35, ein Metallsilicid 34, eine (n+)-Typ-Substratschicht 33, eine n-Typ-Pufferschicht 32 und eine (n-)-Typ-Driftschicht 31 in dieser Reihenfolge laminiert. Auf die Oberfläche der (n-)-Typ-Driftschicht 31 wird eine Metallschicht 39 durch eine Isolierschicht 37 gebildet, an der eine Öffnung ausgebildet ist. Die Metallschicht 39 kontaktiert die (n-)-Typ-Driftschicht 31 durch die Öffnung in der Isolierschicht 37, um eine Schottky-Sperrschicht zu bilden.
  • Die Schottky-Sperrschichtdiode 30 der ersten Ausführung verwendet das Halbleitersubstrat 10 der ersten Ausführung gemäß 3, wobei das Halbleitersubstrat 10 durch Laminieren der ersten Driftschicht 11 der ersten Schicht und der Pufferschicht 12a und der Substratschicht 12b der zweiten Schicht 12 mit Hilfe von CVD erhalten wurde. Deshalb kann jede der (n+)-Typ-Substratschicht 33, die der Substratschicht 12b entspricht, die n-Typ-Pufferschicht 32, die der Pufferschicht 12a entspricht, und die (n-)-Typ-Driftschicht 31, die der Driftschicht 11 der ersten Schicht entspricht, auf Charakteristiken eingestellt werden, wie etwa eine gewünschte Kristallinität und ein gewünschter Widerstand.
  • In der in 6 gezeigten Schottky-Sperrschichtdiode kontaktiert ein n-Typ-Halbleiter mit Metall, j edoch ist die gegenwärtige Erfindung nicht darauf beschränkt. Ein p-Typ-Halbleiter kann anstelle eines n-Typ-Halbleiters verwendet werden. In diesem Fall kann bei dem Herstellverfahren des Halbleitersubstrats gemäß 3 eine p-Typ-Verunreinigung, wie etwa Bor oder Aluminium, dotiert werden.
  • 7 ist eine Querschnittsansicht, die ein MOSFET 40 zeigt, bei dem das Halbleitersubstrat 10 der ersten Ausführung angewendet wurde. Bei dem MOSFET 40 entspricht die Driftschicht 11 der ersten Schicht des Halbleitersubstrats 10 einer (n-)-Typ-Driftschicht 41, die Pufferschicht 12a der zweiten Schicht 12 entspricht einer n-Typ-Pufferschicht 42, und die Substratschicht 12b der zweiten Schicht 12 entspricht einer (n+)-Typ-Substratschicht 43. Der „(n-)-Typ“ und „(n+)-Typ“ der (n-)-Typ-Driftschicht 41 und die (n+)-Typ-Substratschicht 43 zeigen an, dass die (n-)-Typ-Driftschicht 41 und die (n+)-Typ-Substratschicht 43 niedrigere und höhere Trägerkonzentrationen Nd der n-Typ-Verunreinigung bzw. als die n-Typ-Pufferschicht 42 haben.
  • Bei dem MOSFET 40 werden eine Drain-Elektrode 45, ein Metall-Silicid 44, eine (n+)-Typ-Substratschicht 43, eine n-Typ-Pufferschicht 42 und eine (n-)-Typ-Driftschicht 41 in dieser Reihenfolge laminiert. Ein Wannen-p-Typ-Kanalbereich 51, (n+)-Typ-Source-Bereich 52 und ein (p+)-Typ-Kanalverbindungsbereich 53 werden auf der Oberfläche der (n-)-Typ-Driftschicht 41 gebildet. Gate-Elektroden 47, die mit Gate-Isolierschichten 48 versehen sind, werden angeordnet, um so die (n+)-Typ-Source-Bereiche 52 an einem Bereich zu spreizen, an dem die (n-)-Typ-Driftschicht 41 die Fläche erreicht. Eine Zwischenschicht-Isolierschicht 49 wird laminiert, um die (n+)-Typ-Source-Bereiche 52 und den (p+)-Typ-Kanalverbindungsbereich 53 auf der Oberfläche der (n-)-Typ-Driftschicht 41 und die Gate-Elektrode 47 abzudecken.
  • Bei dem MOSFET 40 der ersten Ausführung werden die Driftschicht 11 der ersten Schicht und die Pufferschicht 12a und die Substratschicht 12b der zweiten Schicht mit Hilfe von CVD wie in 3 gezeigt gebildet. Deshalb entsprechen ähnlich wie bei der Schottky-Sperrschichtdiode 30, die in 6 gezeigt ist, die (n+)-Typ-Substratschicht 43 der Substratschicht 12b, die n-Typ-Pufferschicht 42 entspricht der Pufferschicht 12a, und die (n-)-Typ-Driftschicht 41 entspricht der Driftschicht 11 der ersten Schicht, die jeweils bezüglich ihrer Charakteristiken eingestellt werden können, wie etwa eine gewünschte Kristallinität und ein gewünschter Widerstand.
  • Der MOSFET 40 der ersten Ausführung hat die n-Typ-Pufferschicht 42 zwischen der (n+)-Typ-Substratschicht 43 und der (n-)-Typ-Driftschicht 41. In ähnlicher Weise hat die Schottky-Sperrschichtdiode 30 der ersten Ausführung auch die n-Typ-Pufferschicht 32 zwischen der (n+)-Typ-Substratschicht 33 und der (n-)-Typ-Driftschicht 31. Eine Halbleitervorrichtung, welche den MOSFET 40 und die Schottky-Sperrschichtdiode 30 einschließt, wird eingestellt, um eine Ohmsche Verbindung aufzuweisen, in der die Verunreinigungskonzentration mit Hilfe von CVD eingestellt wird, sowie eine Pufferschicht mit einer hohen Dotierkonzentration. Dies stellt die Ausdehnung einer Verarmungsschicht ein, um eine Basisebenenverschiebung (BPD) zu unterdrücken, die von einem Liniendefekt zu einem Stapeldefekt wächst, der ein Oberflächendefekt ist. Ferner können die Zunahme des Widerstands infolge des Wachstums des Stapeldefektes und die Vergrößerung in einer Vorwärtsspannung Vf einer Körperdiode unterdrückt werden.
  • Der in 7 gezeigte MOSFET 40 ist ein n-Kanal-MOSFET, jedoch ist die Art des MOSFETs nicht darauf beschränkt. Bei dem Herstellverfahren des Halbleitersubstrats, das in 3 gezeigt ist, kann ein p-Kanal-MOSFET unter Verwendung eines p-Typ-SiC-Halbleitersubstrats hergestellt werden, das durch Dotieren mit einer p-Typ-Verunreinigung, wie etwa Bor oder Aluminium, gebildet wird.
  • In der ersten Ausführung ist die Schottky-Sperrschichtdiode gemäß 6 und der MOSFET gemäß 7 als Beispiel angegeben, jedoch ist die erste Ausführung nicht darauf beschränkt. Das Halbleitersubstrat 10 der ersten Ausführung kann auch mit anderen Arten von Vorrichtungen verwendet werden, wie z.B. etwa LEDs (Licht emittierende Dioden).
  • 8 ist ein Diagramm zur Erläuterung eines Herstellverfahrens eines Halbleitersubstrats als ein Vergleichsbeispiel. In dem ersten Beispiel, das in 8(a) gezeigt ist, wird ein einkristallines SiC-Halbleitersubstrat 132 auf der Basis eines Sublimationsverfahrens auf die Oberfläche eines polykristallinen SiC-Halbleitersubstrats 131 gebondet, das mit Hilfe von CVD unter Verwendung einer Raumtemperatur-Verbindung oder einer Diffusionsverbindung gebildet wird. Wie in 8(b) gezeigt, wird eine einkristalline Epitaxieschicht 133 epitaktisch auf der Oberfläche des einkristallinen SiC-Halbleitersubstrats 132 mit Hilfe von CVD aufgewachsen.
  • Bei dem ersten Vergleichsbeispiel ist die einkristalline Epitaxieschicht 133 auf dem einkristallinen SiC-Halbleitersubstrat 132 epitaktisch aufgewachsen und auf die Oberfläche des polykristallinen SiC-Halbleitersubstrats 131 gebondet. Um das Obige zu erreichen, hat es sich als notwendig erwiesen, das qualitative hochwertige einkristalline SiC-Halbleitersubstrat 132 auf das polykristalline SiC-Halbleitersubstrat 131 ohne Defekte zu bonden. Ferner sind bestimmte Kosten für den Poliervorgang erforderlich, um die notwendige Oberflächenrauigkeit für die Raumtemperatur-Verbindung und die Diffusionsverbindung zu gewährleisten. Ferner kann die Ausbeute infolge von Defekten vermindert sein, die an der Verbindungsgrenzfläche zwischen dem polykristallinen SiC-Halbleitersubstrat 131 und dem einkristallinen SiC-Halbleitersubstrat 132 auftreten.
  • 9 zeigt TEM-EDX-Bilder, die durch Beobachten der Verbindungsgrenzfläche des Vergleichsbeispiels 1 erhalten wurden, indem ein Transmissionselektronenmikroskop und energiedispersive Röntgenspektroskopie (TEM-EDX) verwendet wurde. 9(a) zeigt ein Transmissionselektronenmikroskopbild, 9(b) ist ein K-Linienbild von C, 9(c) ist ein K-Linienbild von O, und 9(d) ist ein K-Linienbild von Si. Die linke Seite jedes Bildes in der Darstellung zeigt das polykristalline SiC-Halbleitersubstrat 131, das mit Hilfe von CVD gebildet ist, und die rechte Seite jedes Bildes in der Darstellung zeigt das einkristalline SiC-Halbleitersubstrat 132, das auf der Basis eines Sublimationsverfahrens gebildet ist. Es ist zu erkennen, dass eine Grenzfläche mit einer amorphen Struktur an der Verbindungsfläche zwischen dem polykristallinen SiC-Halbleitersubstrat 131 und dem einkristallinen SiC-Halbleitersubstrat 132 besteht.
  • Nunmehr wieder Bezug nehmend auf 8 ist bei einem zweiten Vergleichsbeispiel, wie in 8(c) dargestellt, ein epitaktisch gewachsenes, einkristallines SiC-Halbleitersubstrat 135 auf die Oberfläche eines polykristallinen SiC-Halbleitersubstrats 134 mit Hilfe einer Raumtemperatur-Verbindung oder einer Diffusionsverbindung gebondet, wobei das polykristalline SiC-Halbleitersubstrat 134 mit Hilfe von Sintern, wie etwa Spark-Plasma-Sintern (SPS), hergestellt ist. Bei dem zweiten Vergleichsbeispiel besteht auch eine Grenzfläche mit einer amorphen Struktur an der Verbindungsfläche zwischen dem polykristallinen SiC-Halbleitersubstrat 134 und dem einkristallinen SiC-Halbleitersubstrat 135.
  • Bei dem zweiten Vergleichsbeispiel ist das qualitativ hochwertige einkristalline SiC-Halbleitersubstrat 135 direkt mit dem qualitativ niederwertigen polykristallinen SiC-Halbleitersubstrat 134 verbunden. Dies eliminiert Materialbeschränkungen und ermöglicht eine Kostenreduktion und das Einhalten von gewünschten physikalischen Eigenschaften. Mittlerweile sind bestimmte Kosten für die Polierverarbeitung notwendig, um die Oberflächenrauigkeit sicherzustellen, die für eine Raumtemperatur-Verbindung und eine Diffusionsverbindung notwendig ist. Ferner kann die Ausbeute infolge von Defekten abfallen, die an der Verbindungsgrenzfläche zwischen dem polykristallinen SiC-Halbleitersubstrat 134 und dem einkristallinen SiC-Halbleitersubstrat 135 auftreten.
  • ZWEITE AUSFÜHRUNG
  • Es werden ein Halbleitersubstrat, eine Halbleitervorrichtung und Herstellungsverfahren dafür gemäß einer zweiten Ausführung beschrieben. 10 ist ein Flussdiagramm, das ein Herstellverfahren für ein Halbleitersubstrat der zweiten Ausführung zeigt. Wie in 10(a) gezeigt, wird ein p-Typ-SiC-Halbleitersubstrat 211 bereitgestellt, und ein n-Typ-SiC-Halbleitersubstrat 212 wird bereitgestellt.
  • Das p-Typ-SiC-Halbleitersubstrat 211, das ein erstes Substrat ist, weist eine vorbestimmte Dicke und eine Oberfläche als eine Verbindungsfläche auf. Das p-Typ-SiC-Halbleitersubstrat 211 ist ein p-Typ-SiC-Halbleiter, das mit einer p-Typ-Verunreinigung, wie etwa Bor oder Aluminium, in SiC dotiert ist, und kann ein einkristallines oder ein polykristallines Halbleitersubstrat sein. Das einkristalline p-Typ-SiC-Halbleitersubstrat 211 kann auf der Basis eines Epitaxieverfahrens gebildet sein, bei dem eine einkristalline Epitaxieschicht auf einem Basiskristall aufgewachsen wird. Ferner kann ein Fern-Epitaxieverfahren verwendet werden, bei dem Graphit auf einem Basissubstrat gebildet wird, und eine einkristalline Epitaxieschicht mit dem Graphit dazwischen aufgewachsen wird. Bei dem Fern-Epitaxieverfahren werden das SiC und das Graphit durch Van der Waals gebondet. Deshalb kann die Epitaxieschicht leicht von dem Basiskristall entfernt werden. Ferner kann das einkristalline p-Typ-SiC-Halbleitersubstrat 211 gebildet werden, indem ein Block eines einkristallinen p-Typ-SiC-Halbleiters mit einer Drahtsäge oder dergleichen gesägt wird, um eine vorbestimmte Dicke zu haben. Das polykristalline p-Typ-SiC-Halbleitersubstrat 211 kann mit Hilfe von CVD gebildet werden oder kann als ein Pulvermaterial mit Hilfe eines Sinterverfahrens, wie etwa SPS (Spark-Plasma-Sintern) gebildet werden.
  • Das n-Typ-SiC-Halbleitersubstrat 212, das ein zweites Substrat ist, hat eine vorbestimmte Dicke und eine Oberfläche als eine Verbindungsfläche. Das n-Typ-SiC-Halbleitersubstrat 212 ist einkristallin aus einem n-Typ-SiC-Halbleiter gebildet, bei dem eine n-Typ-Verunreinigung, wie etwa Stickstoff oder Phosphor, in das SiC dotiert ist. Das einkristalline n-Typ-SiC-Halbleitersubstrat 212 kann auf der Basis eines Epitaxieverfahrens gebildet werden. Ferner kann ein Fern-Epitaxieverfahren verwendet werden, bei dem Graphit auf einem Basissubstrat gebildet wird und eine einkristalline Epitaxieschicht mit dem Graphit dazwischen aufgewachsen wird. Das einkristalline n-Typ-SiC-Halbleitersubstrat 212 wird durch Sägen eines Blocks aus einem einkristallinen n-Typ-SiC-Halbleiter mit einer Drahtsäge oder dergleichen gebildet, um eine vorbestimmte Dicke aufzuweisen.
  • Auf dem n-Typ-SiC-Halbleitersubstrat 212 wird eine dünne p-Typ-SiC-Halbleiterschicht 212a gebildet, wobei die dünne p-Typ-SiC-Halbleiterschicht 212a eine vorbestimmte Dicke hat und die Verbindungsfläche des n-Typ-SiC-Halbleitersubstrats 212 bedeckt. Die dünne p-Typ-SiC-Halbleiterschicht 212a kann eine Dicke von z.B. 10 nm oder mehr haben. Wie das p-Typ-SiC-Halbleitersubstrat 211 kann die dünne p-Typ-SiC-Halbleiterschicht 212a eine einkristalline Dünnschicht oder eine polykristalline Dünnschicht sein.
  • Wie in 10(b) gezeigt, ist das n-Typ-SiC-Halbleitersubstrat 212 auf das p-Typ-SiC-Halbleitersubstrat 211 derart aufgestapelt, dass die Verbindungsfläche des p-Typ-SiC-Halbleitersubstrats 211 der Verbindungsfläche des n-Typ-SiC-Halbleitersubstrats 212 zugewandt ist und diese kontaktiert. Dann werden die Verbindungsfläche des p-Typ-SiC-Halbleitersubstrats 211 und die Verbindungsfläche des n-Typ-SiC-Halbleitersubstrats 212 mit der dünnen p-Typ-SiC-Halbleiterschicht 212a dazwischen verbunden, wobei die dünne p-Typ-SiC-Halbleiterschicht 212a die Verbindungsfläche des n-Typ-SiC-Halbleitersubstrats 212 bedeckt. Die Verbindung zwischen dem p-Typ-SiC-Halbleitersubstrat 211 und dem n-Typ-SiC-Halbleitersubstrat 212 kann mit Hilfe von verschiedenen Verfahren erreicht werden, wie etwa einer Raumtemperatur-Verbindung oder einer Diffusionsverbindung.
  • 11 ist eine Darstellung zur Erläuterung der Verbindung eines Substrats mit Hilfe von Raumtemperatur-Verbindung. Wie in 11(a) gezeigt, ist eine Kontaminationsschicht 261 auf der Verbindungsfläche des p-Typ-SiC-Halbleitersubstrats 211 abgeschieden. Ferner ist eine Kontaminationsschicht 262 auf der Verbindungsfläche des n-Typ-SiC-Halbleitersubstrats 212 abgeschieden. Wie in 11(b) gezeigt, werden sowohl die Verbindungsfläche des p-Typ-SiC-Halbleitersubstrats 211, auf dem die Kontaminationsschicht 261 abgeschieden ist, als auch die Verbindungsfläche des n-Typ-SiC-Halbleitersubstrats 212, auf der die Kontaminationsschicht 262 abgeschieden ist, mit Ionenstrahlen bestrahlt, die aus Ionenstrahlgeneratoren 263 emittiert werden, um ein Ätzen durchzuführen. Wie in 11(c) gezeigt, werden sowohl die Kontaminationsschicht 261, die auf der Verbindungsfläche des p-Typ-SiC-Halbleitersubstrats 211 abgeschieden ist, als auch die Kontaminationsschicht 262, die auf der Verbindungsfläche des n-Typ-SiC-Halbleitersubstrats 212 abgeschieden ist, mit Hilfe von Ätzen entfernt, und die Verbindungsfläche des p-Typ-SiC-Halbleitersubstrats 211 und die Verbindungsfläche des n-Typ-SiC-Halbleitersubstrats 212 werden auf einem atomaren Level gereinigt und geglättet. Sowohl die Verbindungsfläche des p-Typ-SiC-Halbleitersubstrats 211 als auch die Verbindungsfläche des n-Typ-SiC-Halbleitersubstrats 212 werden aktiviert. Atome, die Bindungen 211b vom p-Typ SiC aufweisen, sind von der Verbindungsfläche des p-Typ-SiC-Halbleitersubstrats 211 exponiert. Atome, die Bindungen 212b des p-Typs SiC von der p-Typ-SiC-Halbleiterdünnschicht 212a aufweisen, die die Verbindungsfläche des n-Typ-SiC-Halbleitersubstrats 212 bedeckt, sind von der Verbindungsfläche des n-Typ-SiC-Halbleitersubstrats 212 exponiert. Wie in 11(d) gezeigt, nehme man an, dass die Verbindungsfläche des p-Typ-SiC-Halbleitersubstrats 211 und die Verbindungsfläche des n-Typ-SiC-Halbleitersubstrats 212, die wie in 11(c) aktiviert wurde, bei Raumtemperatur in Kontakt gebracht werden. In dem obigen Fall werden das p-Typ-SiC-Halbleitersubstrat 211 und das n-Typ-SiC-Halbleitersubstrat 212 miteinander verbunden und integriert.
  • Bei einer Raumtemperatur-Verbindung, wie in 11 gezeigt, können das p-Typ-SiC-Halbleitersubstrat 211 und das n-Typ-SiC-Halbleitersubstrat 212 ohne Erhöhung der Temperatur verbunden werden. Deshalb werden das p-Typ-SiC-Halbleitersubstrat 211 und das n-Typ-SiC-Halbleitersubstrat 212 nicht durch Wärme verschlechtert, und es kann ein Halbleitersubstrat mit einer hohen Kristallinität und einem niedrigen Widerstand gebildet werden.
  • 12 ist eine Mikroskopaufnahme, die eine Verbindung eines Substrats zeigt. Bei der Darstellung ist es zu sehen, dass das p-Typ-SiC-Halbleitersubstrat 211 auf der linken Seite und das n-Typ-SiC-Halbleitersubstrat 212 auf der rechten Seite miteinander verbunden sind, mit der p-Typ-SiC-Halbleiterdünnschicht 212a in der Mitte dazwischen. Eine solche Struktur einer Verbindung kann in ähnlicher Weise mit Hilfe von Verbinden auf der Basis der folgenden oder anderer Verfahren erhalten werden.
  • 13 ist eine Darstellung, die eine Diffusionsverbindung erläutert. Das n-Typ-SiC-Halbleitersubstrat 212 ist auf das p-Typ-SiC-Halbleitersubstrat 211 derart aufgestapelt, dass die Verbindungsfläche des n-Typ-SiC-Halbleitersubstrats 212 in Kontakt mit der Verbindungsfläche des p-Typ-SiC-Halbleitersubstrats 211 gebracht wird. Die Verbindungsfläche des p-Typ-SiC-Halbleitersubstrats 211 ist in Kontakt mit der Verbindungsfläche des n-Typ-SiC-Halbleitersubstrats 212 mit der p-Typ-SiC-Halbleiterdünnschicht 212a dazwischen, wobei die p-Typ-SiC-Halbleiterdünnschicht 212a die Verbindungsfläche des n-Typ-SiC-Halbleitersubstrats 212 abdeckt. Die Verbindungsfläche des p-Typ-SiC-Halbleitersubstrats 211 hat Poren 211d. Das p-Typ-SiC-Halbleitersubstrat 211 und das n-Typ-SiC-Halbleitersubstrat 212, die auf diese Weise gestapelt wurden, werden erhitzt und unter Druck gesetzt, um durch Diffusion verbunden zu werden. In der Zeichnung ist die Richtung des Aufheizens durch Pfeile TH angezeigt, und die Richtung des Druckes ist durch Pfeile P angezeigt.
  • 14 ist eine Darstellung, um die Diffusionsverbindung weiter zu erläutern. 14 zeigt eine Veränderung in der Nähe einer Grenzfläche, wo die Verbindungsfläche des p-Typ-SiC-Halbleitersubstrats 211 und die Verbindungsfläche des n-Typ-SiC-Halbleitersubstrats 212 in der Diffusionsverbindung gemäß 13 einander kontaktieren. Wie in 14(a) gezeigt, ist die Verbindungsfläche des p-Typ-SiC-Halbleitersubstrats 211 in Kontakt mit der Verbindungsfläche des n-Typ-SiC-Halbleitersubstrats 212 mit der p-Typ-SiC-Halbleiterdünnschicht 212a dazwischen, wobei die p-Typ-SiC-Halbleiterdünnschicht 212a die Verbindungsfläche des n-Typ-SiC-Halbleitersubstrats 212 abdeckt. Die Poren 211d sind zwischen der Verbindungsfläche des p-Typ-SiC-Halbleitersubstrats 211 und des p-Typ-SiC-Halbleiterdünnschicht 212a gebildet, die die Verbindungsfläche des n-Typ-SiC-Halbleitersubstrats 212 abdeckt. Wie in 14(b) gezeigt, werden die Poren 211d allmählich in der Größe durch Heizen und Druckbeaufschlagung reduziert. Wie in 14(c) gezeigt, tritt atomare Diffusion an der Grenzfläche zwischen der Verbindungsfläche des p-Typ-SiC-Halbleitersubstrats 211 und der p-Typ-SiC-Halbleiterdünnschicht 212a auf, was die Verbindungsfläche des n-Typ-SiC-Halbleitersubstrats 212 abdeckt. Infolge von atomarer Diffusion werden das p-Typ-SiC-Halbleitersubstrat 211 und das n-Typ-SiC-Halbleitersubstrat 212 verbunden und miteinander integriert, und die Poren 211d verschwinden gleichfalls.
  • Bei der Diffusion gemäß 14 werden das p-Typ-SiC-Halbleitersubstrat 211 und das n-Typ-SiC-Halbleitersubstrat 212 durch Druck und Heizen verbunden, um Atome in die Verbindungsfläche zu diffundieren. Bei der Diffusionsverbindung verschwinden die Poren 211d der Verbindungsfläche, während die Verbindung weitergeht. Die Verbindungsflächen des p-Typ-SiC-Halbleitersubstrats 211 und des n-Typ-SiC-Halbleitersubstrats 212 werden verlässlich miteinander durch die Diffusion von Atomen verbunden.
  • 15 ist eine Darstellung zur Erläuterung einer Diffusionsverbindung unter Verwendung eines Einführmetalls. Falls ein Einführmetall verwendet wird, ist ein Metall wie etwa Ni oder Al auf der Verbindungsfläche des p-Typ-SiC-Halbleitersubstrats 211 oder auf der Verbindungsfläche des n-Typ-SiC-Halbleitersubstrats 212 mit der p-Typ-SiC-Halbleiterdünnschicht 212a bedeckt. Diese Art von p-Typ-SiC-Halbleitersubstrat 211 und n-Typ-SiC-Halbleitersubstrat 212 werden erhitzt und unter Druck gesetzt, wie in 13 gezeigt. Wie in 15(a) gezeigt, sind die Verbindungsfläche des p-Typ-SiC-Halbleitersubstrats 211 und die Verbindungsfläche des n-Typ-SiC-Halbleitersubstrats 212 mit der p-Typ-SiC-Halbleiterdünnschicht 212a in Kontakt miteinander, mit einer Schicht von Einführmetall 225 dazwischen. Wie in 15(b) gezeigt, füllt das Einführmetall 225 die Poren 111d, die durch Erhitzen und Druck in der Größe reduziert werden. Wie in 15(c) gezeigt, ist das Einführmetall 225 auf einem atomaren Level diffundiert und in der Verbindungsfläche des p-Typ-SiC-Halbleitersubstrats 211 und der p-Typ-SiC-Halbleiterdünnschicht 212a diffundiert und absorbiert, was die Verbindungsfläche des n-Typ-SiC-Halbleitersubstrats 212 bedeckt. Demnach werden das p-Typ-SiC-Halbleitersubstrat 211 und das n-Typ-SiC-Halbleitersubstrat 212 miteinander verbunden und integriert. In einer Diffusionsverbindung gemäß dieser Art mit Einführmetall wird in einem Zustand, in dem das Substrat erhitzt und unter Druck gesetzt ist, wie in 15(b) gezeigt, eine Diffusionsverbindung, in der das Einführmetall 225 in einer Festphase ist, eine Festphasendiffusionsverbindung genannt, und eine Diffusionsverbindung, in der das Einführmetall in einer flüssigen Phase ist, wird eine Flüssigphasendiffusionsverbindung genannt.
  • In einer Diffusionsverbindung, in der das Einführmetall gemäß 15 verwendet wird, sind das p-Typ-SiC-Halbleitersubstrat 211 und das n-Typ-SiC-Halbleitersubstrat 212 mit ihren Verbindungsflächen mit dem dazwischen angeordneten Einführmetall unter Druck gesetzt und erhitzt. Dann werden die Poren 211d der Verbindungsfläche mit einer festen Phase oder einer flüssigen Phase von Einführmetall gefüllt, und danach werden die Atome der Verbindungsfläche diffundiert, um das p-Typ-SiC-Halbleitersubstrat 211 mit dem n-Typ-SiC-Halbleitersubstrat 212 zu verbinden. Eine Diffusionsverbindung unter Verwendung des Einführmetalls kann die Verbindung zwischen dem p-Typ-SiC-Halbleitersubstrat 211 und dem n-Typ-SiC-Halbleitersubstrat 212 ermöglichen, selbst wenn die Verbindung mit Hilfe einer üblichen Diffusionsverbindung schwierig ist.
  • Nunmehr wieder Bezug nehmend auf 10 sind gemäß 10(c) das p-Typ-SiC-Halbleitersubstrat 211 und das n-Typ-SiC-Halbleitersubstrat 212 miteinander verbunden und integriert, um ein einziges Halbleitersubstrat 210 zu bilden. In dem Halbleitersubstrat 210 stellt ein Teil, der dem p-Typ-SiC-Halbleitersubstrat 211 entspricht, eine untere p-Typ-SiC-Halbleiterschicht 221 dar. Ein Teil, der dem n-Typ-SiC-Halbleitersubstrat 212 entspricht, stellt eine obere n-Typ-SiC-Halbleiterschicht 222 dar. Die p-Typ-SiC-Halbleiterdünnschicht 212a, die die Verbindungsfläche des n-Typ-SiC-Halbleitersubstrats 212 bedeckt, ist in der unteren p-Typ-SiC-Halbleiterschicht 221 absorbiert, die der Teil ist, der dem p-Typ-SiC-Halbleitersubstrat 211 entspricht.
  • Bei der zweiten Ausführung werden das p-Typ-SiC-Halbleitersubstrat 211 und das n-Typ-SiC-Halbleitersubstrat 212 separat vorbereitet und miteinander verbunden, um ein einziges Halbleitersubstrat 220 zu bilden. In dem Halbleitersubstrat 220 stellt ein Teil, der dem p-Typ-SiC-Halbleitersubstrat 211 entspricht, die untere p-Typ-SiC-Halbleiterschicht 221 dar. Ein Teil, der dem n-Typ-SiC-Halbleitersubstrat 212 entspricht, stellt die obere n-Typ-SiC-Halbleiterschicht 222 dar. Deshalb kann das Halbleitersubstrat 220 bei einem n-Kanal-IGBT verwendet werden, bei dem die p-Typ-SiC-Halbleiterschicht 221 eine p-Typ-Substratschicht ist und die n-Typ-SiC-Halbleiterschicht 222 eine n-Typ-Driftschicht ist.
  • Bei dem Halbleitersubstrat 220 der zweiten Ausführung werden das p-Typ-SiC-Halbleitersubstrat 211 und das n-Typ-SiC-Halbleitersubstrat 212 separat vorbereitet und verbunden. Deshalb können sowohl das p-Typ-SiC-Halbleitersubstrat 211 als auch das n-Typ-SiC-Halbleitersubstrat 212 bezüglich ihrer Charakteristiken eingestellt werden, wie etwa eine gewünschte Kristallinität und ein gewünschter Widerstand. Das n-Typ-SiC-Halbleitersubstrat 212 kann z.B. auf eine hohe Kristallinität eingestellt werden. Ferner ist es nicht notwendig, dass das p-Typ-SiC-Halbleitersubstrat 211 als eine Basis zum Aufwachsen des n-Typ-SiC-Halbleitersubstrats 212 mit Hilfe eines Epitaxieverfahrens dient. Deshalb kann das p-Typ-SiC-Halbleitersubstrat 211 eine reduzierte Kristallinität haben, und die Dotiermenge kann vergrößert werden, um die Mobilität sicherzustellen.
  • Bei der zweiten Ausführung reicht es aus, wenn das p-Typ-SiC-Halbleitersubstrat 211 und das n-Typ-SiC-Halbleitersubstrat 212 separat hergestellt und verbunden werden. Deshalb sind die Mannstunden bei der Herstelung niedrig, und der Herstellausstoß ist groß, und die Kosten sind niedrig, und das Halbleitersubstrat ist für eine Massenproduktion geeignet.
  • 16 ist eine Darstellung zur Erläuterung der Stufenverarbeitung des Halbleitersubstrats 220. 16(a) zeigt die Endfläche des Halbleitersubstrats 220, die durch eine Folge von in 10 gezeigten Schritten hergestellt ist. In dem Halbleitersubstrat 220 bilden die untere p-Typ-SiC-Halbleiterschicht 221, die ein Teil ist, der dem p-Typ-SiC-Halbleitersubstrat 211 entspricht, und die obere n-Typ-SiC-Halbleiterschicht 222, die ein Teil ist, der dem n-Typ-SiC-Halbleitersubstrat 212 entspricht, radial hervorstehende Kanten an den Umfängen davon.
  • Bei der Stufenverarbeitung werden gemäß 16(b) Teile bis zu einem vorbestimmten Abstand von den Rändern der n-Typ-SiC-Halbleiterschicht 220 und der p-Typ-SiC-Halbleiterschicht 221 mit einem Schleifrad 228 bis auf eine Tiefe von der oberen Fläche der n-Typ-SiC-Halbleiterschicht 222 bis zu einer Position poliert, die niedriger als die untere Fläche der n-Typ-SiC-Halbleiterschicht 222 ist. Demnach ist das Halbleitersubstrat in der Umfangsrichtung abgeschrägt, um in eine Stufenform verarbeitet zu werden. Das Schleifrad 228 hat eine Form, die geeignet ist, die obere Fläche gleichzeitig abzuschrägen, während der Umfang des Halbleitersubstrats 220 abgeschrägt wird. Demnach wird der Umfangsteil wie in 16(c) gezeigt von dem Schleifrad weiter nach unten poliert, um das Abschrägen des Halbleitersubstrats in der Umfangsrichtung weiterzuführen. Zur selben Zeit wird die n-Typ-SiC-Halbleiterschicht 222 von der oberen Fläche der n-Typ-SiC-Halbleiterschicht 222 nach unten poliert, bis die n-Typ-SiC-Halbleiterschicht 222 eine vorbestimmte Dicke hat, wobei ein anderer Teil des Schleifrades verwendet wird, um die obere Fläche abzuschrägen. Schließlich wird, wie in 16(d) gezeigt, die p-Typ-SiC-Halbleiterschicht 221 von der unteren Fläche der p-Typ-SiC-Halbleiterschicht 221 nach oben poliert, bis die p-Typ-SiC-Halbleiterschicht 221 eine vorbestimmte Dicke hat, wobei eine andere Art von Schleifrad verwendet wird, um die untere Fläche abzuschrägen.
  • Bei der in 16 gezeigten Stufenverarbeitung wird der Umfang des Halbleitersubstrats 220 gleichzeitig mit dem Abschrägen der oberen Fläche des Halbleitersubstrats 220 abgeschrägt. Deshalb ist es nicht notwendig, ein anderes Verfahren zum Abschrägen des Umfangs bereitzustellen, und der Umfang des Halbleitersubstrats 220 kann verlässlich abgeschrägt werden. Indem der Umfang des Halbleitersubstrats 220 abgeschrägt wird, wird der Rand des Umfangs daran gehindert, Risse zu bilden und Staub zu erzeugen.
  • 17 ist eine Querschnittsansicht, die einen n-Kanal-IGBT 230 zeigt, bei dem das Halbleitersubstrat 220 gemäß der zweiten Ausführung verwendet wird. In dem IGBT 230 stellt die p-Typ-SiC-Halbleiterschicht 221 des Halbleitersubstrats 220 eine (p+)-Typ-Substratschicht 231 dar. Die n-Typ-SiC-Halbleiterschicht 222 des Halbleitersubstrats 220 stellt eine (n-)-Typ-Driftschicht 233 dar. Das „(p+)-Typ“ zeigt eine p-Typ-Verunreinigung an, die mit einer höheren Konzentration dotiert ist als andere p-Typ-Bereiche. Das „(n-)-Typ“ zeigt eine n-Typ-Verunreinigung an, die mit einer niedrigeren Konzentration als die anderen n-Typ-Bereiche dotiert ist. Das Gleiche wird nachfolgend angewendet.
  • Bei dem IGBT 230 werden eine Drain-Elektrode 235, ein Metall-Silicid 234, eine (p+)-Typ-Substratschicht 231 und eine (n-)-Typ-Driftschicht 233 in dieser Reihenfolge laminiert. Ein Wannen-p-Typ-Kanalbereich 241, (n+)-Typ-Emitter-Bereiche 242 und ein (p+)-Typ-Kanalverbindungsbereich 243 werden auf der Oberfläche der (n-)-Typ-Driftschicht 233 gebildet. Gate-Elektroden 237, die mit Gate-Isolierschichten 238 bedeckt sind, werden so angeordnet, dass sie die (n+)-Typ-Emitter-Bereiche 242 an einem Teil spreizen, wo die (n-)-Typ-Driftschicht 233 die Oberfläche erreicht. Eine Zwischenisolierschicht 239 wird laminiert, um die (n+)-Typ-Emitter-Bereiche 242 und die (p+)-Typ-Kanalverbindungsbereiche 243 auf der Oberfläche der (n-)-Typ-Driftschicht und der Gate-Elektroden 237 zu bedecken.
  • Der IGBT 230 gemäß der zweiten Ausführung ist auf dem Halbleitersubstrat 220 gebildet, das gebildet ist, indem das p-Typ-SiC-Halbleitersubstrat 211 und das n-Typ-SiC-Halbleitersubstrat 212 wie in 10 gezeigt verbunden wurden. Deshalb können sowohl die (p+)-Typ-Substratschicht 231, die dem p-Typ-SiC-Halbleitersubstrat 211 entspricht, als auch die (n-)-Typ-Driftschicht, die dem n-Typ-SiC-Halbleitersubstrat 212 entspricht, auf gewünschte Charakteristiken wie etwa Kristallinität und Widerstand eingestellt werden.
  • Das Halbleitersubstrat 220, auf dem der IGBT 230 gemäß der zweiten Ausführung gebildet ist, kann mit hohem Durchsatz und mit niedrigen Kosten hergestellt werden. Deshalb kann auch der auf diese Weise auf dem Halbleitersubstrat 220 gebildete IGBT 230 mit niedrigen Kosten hergestellt werden.
  • 18 ist eine Querschnittsansicht, die einen n-Kanal-IGBT 240 gemäß dem modifizierten Beispiel 1 zeigt. Der IGBT 240 gemäß dem modifizierten Beispiel 1 unterscheidet sich von dem IGBT 230 gemäß 17 darin, dass eine (n+)-Typ-Pufferschicht 232 zwischen der (p+)-Typ-Substratschicht 231 und der (n-)-Typ-Driftschicht 233 hinzugefügt wird. Das heißt, bei dem IGBT 240 gemäß dem modifizierten Beispiel 1 werden die Drain-Elektrode 235, das Metall-Silicid 234, die (p+)-Typ-Substratschicht 231, die (n+)-Typ-Pufferschicht und die (n-)-Typ-Driftschicht 233 in dieser Reihenfolge laminiert. Andere Ausführungen sind dieselben wie diejenigen des in 17 gezeigten IGBTs. Deshalb werden gemeinsame Komponenten durch dieselben Bezugsziffern bezeichnet, und die Beschreibung davon wird weggelassen.
  • Die in dem IGBT 240 gemäß dem modifizierten Beispiel 1 hinzugefügte (n+)-Typ-Pufferschicht 232 kann hergestellt werden, indem eine Epitaxieschicht derart abgeschieden wird, dass eine (n-)-Typ-Schicht entsprechend der (n-)-Typ-Driftschicht 233 auf der (n+)-Typ-Schicht gebildet wird, die der (n+)-Typ-Pufferschicht 232 entspricht, wenn das n-Typ-SiC-Halbleitersubstrat 212 z.B. mit Hilfe eines Epitaxieverfahrens gebildet wird. Das n-Typ-SiC-Halbleitersubstrat 212, auf dem die (n+)-Typ-Schicht und die (n-)-Typ-Schicht laminiert werden, stellt die obere n-Typ-SiC-Halbleiterschicht 222 des Halbleitersubstrats 220 dar, indem diese mit dem p-Typ-SiC-Halbleitersubstrat 211 wie in 10(c) gezeigt verbunden wird. Die n-Typ-SiC-Halbleiterschicht 222 des Halbleitersubstrats 220 entspricht der (n+)-Typ-Pufferschicht 232 und der (n-)-Typ-Driftschicht 233.
  • Bei dem IGBT 240 gemäß dem modifizierten Beispiel 1 wird die Rekombination von Löchern und Elektronen durch die (n+)-Typ-Pufferschicht 232, die unter der (n-)-Typ-Driftschicht 233 vorgesehen ist, gefördert. Die Anzahl von Löchern, die die Grenzfläche zwischen der (n+)-Typ-Pufferschicht 232 und der (p+)-Typ-Substratschicht 231 erreichen, wird reduziert. Dies unterdrückt eine Basisebenenverschiebung (BPD) infolge der Energie der Rekombination von Löchern und Elektronen an der Grenzfläche und vermeidet ein Aufwachsen von einem Liniendefekt zu einem Stapelfehler, der ein Oberflächenfehler ist. Deshalb werden auch die Vergrößerung des Widerstands infolge des Wachstums der Stapelfehler und die Vergrößerung in einer Vorwärtsspannung Vf der Körperdiode unterdrückt.
  • 19 ist eine Querschnittsansicht, die einen n-Kanal-IGBT 250 gemäß dem modifizierten Beispiel 2 zeigt. Der IGBT 250 gemäß dem modifizierten Beispiel 2 unterscheidet sich von dem in 17 gezeigten IGBT darin, dass eine Gate-Elektrode 253 eine Graben-Typ-Struktur hat. Komponenten, die gemeinsam zu denjenigen des IGBT 230 gemäß 17 sind, werden mit den gleichen Bezugszeichen gekennzeichnet, und die Beschreibung davon wird weggelassen.
  • Bei dem IGBT 250 werden eine Drain-Elektrode 235, ein Metall-Silicid 234, eine (p+)-Typ-Substratschicht 231 und eine (n-)-Typ-Driftschicht 233 in dieser Reihenfolge laminiert. In einem oberen Bereich der (n-)-Typ-Driftschicht 233 werden p-Basen 251 bis auf eine vorbestimmte Tiefe von der Oberfläche gebildet. Auf den Oberflächen der p-Basen 251 werden (n+)-Typ-Emitter-Bereiche 254 und (p+)-Typ-Kanalverbindungsbereiche 255 gebildet. Eine Gate-Elektrode 253 des Graben-Typs, die mit einer Gate-isolierenden Schicht 256 abgedeckt ist, wird gebildet, um so durch die (n+)-Typ-Emitter-Bereiche 250 und die p-Basen 251 von der Oberfläche in einem flachen Bereich der p-Basen 251 zu gelangen. Ein (p+)-Typ-Abschirmbereich 252 wird unmittelbar unterhalb der Gate-Elektrode 253 gebildet. Eine Zwischenisolierschicht 239 wird laminiert, um so die (n+)-Typ-Emitter-Bereiche 254, die (p+)-Typ-Kanalverbindungsbereiche 255 und die Gate-Isolierschicht 256 zu bedecken.
  • Der IGBT 250 gemäß dem modifizierten Beispiel 2 hat eine Gate-Elektrode mit einer Graben-Typ-Struktur. Deshalb kann die Kanaldichte verbessert werden, und da so kein Widerstand infolge eines ebenen JFET ist, kann die ON-Spannung gleichfalls reduziert werden.
  • 20 ist ein Flussdiagramm, das ein Herstellverfahren für ein Halbleitersubstrat gemäß Vergleichsbeispiel 1 zeigt. Das Herstellverfahren gemäß dem Vergleichsbeispiel 1 unterscheidet sich von dem Herstellverfahren des Halbleitersubstrats gemäß der zweiten Ausführung. Der Unterschied besteht darin, dass während ein p-Typ-SiC-Halbleitersubstrat und ein n-Typ-SiC-Halbleitersubstrat bei dem Herstellverfahren gemäß der zweiten Ausführung verbunden werden, gemäß dem Vergleichsbeispiel 1 ein n-Typ-SiC-Halbleitersubstrat und ein n-Typ-SiC-Halbleitersubstrat verbunden werden. In 20(a) sind ein erstes n-Typ-SiC-Halbleitersubstrat 271, das eine Fläche als eine Verbindungsfläche aufweist, und ein zweites n-Typ-SiC-Halbleitersubstrat 272 mit einer Fläche als eine Verbindungsfläche vorgesehen. Das erste n-Typ-SiC-Halbleitersubstrat 271 und das zweite n-Typ-SiC-Halbleitersubstrat 272 können einkristalline oder polykristalline Halbleitersubstrate sein. Der Einkristall kann ein epitaktisch gewachsener Kristall oder einer sein, der durch Sägen eines Blocks eines Einkristalls erhalten wird. Der Polykristall kann mit Hilfe von CVD gebildet sein oder kann ein gesinterter Pressling sein.
  • In 20(b) sind das erste n-Typ-SiC-Halbleitersubstrat 271 und das zweite n-Typ-SiC-Halbleitersubstrat 272 derart gestapelt, dass ihre Verbindungsflächen einander zugewandt sind und miteinander in Kontakt sind. Die Verbindungsfläche des ersten n-Typ-SiC-Halbleitersubstrats 271 und die Verbindungsfläche des zweiten n-Typ-SiC-Halbleitersubstrats 272 sind verbunden und integriert, um ein Substrat zu bilden. Die Verbindung zwischen dem ersten n-Typ-SiC-Halbleitersubstrat 271 und dem zweiten n-Typ-SiC-Halbleitersubstrat 272 kann mit Hilfe einer Raumtemperatur-Verbindung oder einer Diffusionsverbindung erzeugt werden. Die Diffusionsverbindung kann eine Festphasendiffusionsverbindung oder eine Flüssigphasendiffusionsverbindung mit einem Einführmetall sein, das zwischen den Substraten angeordnet ist. Das erste n-Typ-SiC-Halbleitersubstrat 271 und das zweite n-Typ-SiC-Halbleitersubstrat 272 sind miteinander verbunden und integriert, um ein einziges n-Typ-SiC-Halbleitersubstrat 270 zu bilden.
  • 21 ist ein Flussdiagramm, das ein Herstellverfahren für ein Halbleitersubstrat gemäß Vergleichsbeispiel 2 zeigt. Das Herstellverfahren gemäß Vergleichsbeispiel 2 unterscheidet sich von dem Herstellverfahren des Halbleitersubstrats gemäß der zweiten Ausführung. Der Unterschied besteht darin, dass während eine p-Typ-SiC-Halbleiterdünnschicht nicht gebildet wird, um eine Verbindungsfläche eines n-Typ-SiC-Halbleitersubstrats bei dem Herstellverfahren gemäß Vergleichsbeispiel 2 zu bedecken, die p-Typ-SiC-Halbleiterdünnschicht 212a gebildet wird, um so die Verbindungsfläche des n-Typ-SiC-Halbleitersubstrats 212 bei dem Herstellverfahren gemäß der zweiten Ausführung zu bedecken. In 21(a) werden ein p-Typ-SiC-Halbleitersubstrat 273, das eine Fläche als eine Verbindungsfläche aufweist, und ein n-Typ-SiC-Halbleitersubstrat 274, das eine Fläche als Verbindungsfläche aufweist, bereitgestellt. Das p-Typ-SiC-Halbleitersubstrat 273 kann ein einkristallines oder ein polykristallines Halbleitersubstrat sein. Das n-Typ-SiC-Halbleitersubstrat 274 ist ein einkristallines Halbleitersubstrat. Der Einkristall kann ein epitaktisch gewachsener Kristall oder einer sein, der durch Sägen eines Blocks aus einem Einkristall erhalten wird. Der Polykristall kann mit Hilfe von CVD gebildet sein oder kann ein gesinterter Pressling sein.
  • Gemäß 21(b) wird das n-Typ-SiC-Halbleitersubstrat 274 auf das p-Typ-SiC-Halbleitersubstrat 273 derart gestapelt, dass die Verbindungsflächen einander zugewandt sind und einander kontaktieren. Die Verbindungsfläche des p-Typ-SiC-Halbleitersubstrats 273 und die Verbindungsfläche des n-Typ-SiC-Halbleitersubstrats 274 werden verbunden und integriert, um ein Substrat zu bilden. Die Verbindung zwischen dem p-Typ-SiC-Halbleitersubstrat 273 und dem n-Typ-SiC-Halbleitersubstrat 274 kann mit Hilfe einer Raumtemperatur-Verbindung oder einer Diffusionsverbindung erreicht werden. Die Diffusionsverbindung kann eine Festphasendiffusionsverbindung oder eine Flüssigphasendiffusionsverbindung mit einem Einführmetall sein, das zwischen die Substrate eingeführt ist. Das p-Typ-SiC-Halbleitersubstrat 273 und das n-Typ-SiC-Halbleitersubstrat 274 sind miteinander verbunden und integriert, um ein einziges Halbleitersubstrat 280 zu bilden. In dem Halbleitersubstrat 280 stellt ein Teil, der dem p-Typ-SiC-Halbleitersubstrat 273 entspricht, eine untere p-Typ-SiC-Halbleiterschicht 283 dar. Ein Teil, der dem n-Typ-SiC-Halbleitersubstrat 274 entspricht, stellt eine obere n-Typ-SiC-Halbleiterschicht 282 dar.
  • Bei dem Halbleitersubstrat 280 gemäß Vergleichsbeispiel 2 kann ein Defektpegel an einer Verbindungsfläche zwischen der p-Typ-SiC-Halbleiterschicht 283 und der n-Typ—iC-Halbleiterschicht 282 auftreten. Deshalb kann bei dem Halbleitersubstrat 280 gemäß Vergleichsbeispiel 2 ein Leckstrom auftreten, der von einem Defektpegel abgeleitet ist, und die elektrischen Charakteristiken können sich verschlechtern.
  • DRITTE AUSFÜHRUNG
  • Als Nächstes wird eine dritte Ausführung beschrieben. Bei den nachfolgenden Zeichnungen werden dieselben oder ähnliche Bereiche durch dieselben oder ähnliche Bezugsziffern bezeichnet. Es sei jedoch erwähnt, dass die Zeichnungen schematisch sind und dass die Beziehungen zwischen der Dicke jeder Komponente und den ebenen Ausdehnungen sich von der Realität unterscheiden. Deshalb sollten die jeweilige Dicke und die Dimensionen unter Berücksichtigung der nachfolgenden Beschreibung bestimmt werden. Ferner versteht es sich, dass die Zeichnungen Teile aufweisen, die abweichende dimensionsmäßige Beziehungen und Verhältnisse aufweisen können.
  • Ferner stellt die nachfolgend gezeigte dritte Ausführung ein Beispiel für eine Vorrichtung oder ein Verfahren zum Ausführen eines technischen Konzeptes dar und spezifiziert nicht das Material, die Form, die Struktur, die Anordnung und dergleichen von jeder einzelnen Komponente. Verschiedene Änderungen können an der dritten Ausführung im Rahmen der Ansprüche vorgenommen werden.
  • POLYKRISTALLINES SILIZIUMCARBID-SUBSTRAT
  • Ein polykristallines Siliziumcarbid-Substrat 310 gemäß einer dritten Ausführung weist wenigstens eines von Germanium (Ge) und Zinn (Sn) auf und weist ferner ein Dotiermittel von wenigstens einem auf, das ausgewählt ist aus Stickstoff (N), Phosphor (P) und Bor (B).
  • Die relative Dichte des polykristallinen Siliziumcarbid-Substrats 310 kann 99 % oder größer sein.
  • „S.A. Reshanov et al., Diamond and Related Materials 10 (2001), 1278-1282“ offenbart, dass, wenn nur ein Dotiermittel in einem polykristallinen Siliziumcarbid-Substrat dotiert ist, in dem Verfahren der Rekristallisation des Siliziumcarbids während des Sinterns eine C-Seite in einem einzigen Kristallit durch N als ein Dotiermittel ersetzt wird, oder dass eine Si-Seite durch P und B als Dotiermittel ersetzt wird. In dem obigen Fall wird die nächste Nachbar-Bond-Länge eines Dotiermittels verkürzt und es ergibt sich eine Gitterverzerrung.
  • Man nehme an, dass diese Dotiermittel in einer hohen Konzentration dotiert werden, um den Widerstand des polykristallinen Siliziumcarbid-Substrats zu reduzieren. In dem obigen Fall besteht das Risiko, dass eine Fehlabstimmung der Gitterkonstanten verursacht werden kann, und dass einfach Lochdefekte in den Kristalliten auftreten können. Ferner besteht ein Risiko einer nicht notwendigen Mikrokristallisierung und Amorphisierung. Insbesondere wenn die Konzentration eines Dotiermittels als hoch angesetzt wird, treten diese Phänomene auf eine bemerkenswerte Weise auf, und es besteht ein Risiko, dass die Dichte des gesamten gesinterten Presslings absinkt.
  • In der Zwischenzeit enthält das polykristalline Siliziumcarbid-Substrat 310 gemäß der dritten Ausführung ein Dotiermittel, das ausgewählt ist aus N, P und B, das dazugegeben ist, um den Widerstand zu reduzieren und enthält ferner wenigstens eines von Ge und Sn.
  • Demnach wird eine Si-Seite in einem Einkristallkorn während des Sinterns durch Ge oder Sn ersetzt, die nächste Nachbar-Bondelänge von Ge oder Sn nimmt zu und die Gitterfehlabstimmung in einem SiC-Kristall, die durch die Hinzugabe eines Dotiermittels verursacht ist, kann reduziert werden. Als ein Ergebnis wird die Dichte des gesamten gesinterten Presslings vergrößert, und die mechanische Festigkeit des polykristallinen Siliziumcarbid-Substrats kann verbessert werden.
  • HERSTELLVERFAHREN
  • Das polykristalline Siliziumcarbid-Substrat 310 gemäß der dritten Ausführung kann mit Hilfe eines Drucksinterverfahrens oder durch chemische Dampfphasenabscheidung (CVD) hergestellt werden. Zu dem Drucksinterverfahren gehören ein Heißpress-Sinterverfahren, ein isostatisches Heißpress-Sinterverfahren und ein Spark-Plasma-Sinterverfahren. Jedoch ist das Spark-Plasma-Sinterverfahren wegen der Stabilität des Verfahrens bevorzugt, und ferner weil kein Sinter-Additiv notwendig ist.
  • POLYKRISTALLINES SILIZIUMCARBID-SUBSTRAT 310 MIT HILFE VON SPARK-PLASMA-SINTERN
  • 22 ist ein Flussdiagramm, das ein Herstellverfahren des polykristallinen Siliziumcarbid-Substrats 310 gemäß der dritten Ausführung mit Hilfe eines Spark-Plasma-Sinterverfahrens zeigt. 23 ist eine schematische Vogelperspektive, die ein Herstellverfahren des polykristallinen Siliziumcarbid-Substrats 310 gemäß der dritten Ausführung zeigt. 23(a) ist eine Verfahrenszeichnung, die zeigt, dass ein polykristalliner Siliziumcarbid-Block 310A vorbereitet, gesägt und poliert wird, um eine Mehrzahl von polykristallinen Siliziumcarbid-Basis-Wafern zu bilden. 23(b) ist eine Verfahrenszeichnung, die zeigt, dass das polykristalline Siliziumcarbid-Substrat 310 gebildet wird, indem eine gesägte Fläche des polykristallinen Siliziumcarbid-Basis-Wafers nach dem Bearbeiten entfernt wird.
  • Bei einem Herstellverfahren für ein polykristallines Siliziumcarbid-Substrat mit Hilfe eines Spark-Plasma-Sinterverfahrens werden wenigstens zwei Arten von entweder einem oder beiden einer Verbindung von Gruppe-IV-V-Elementen und einer Verbindung von Gruppe-III-IV-Elementen in einem Pulver von Siliziumcarbid (SiC), das das Hauptmaterial ist, hinzugemischt. Das Siliziumcarbid-Pulver, in das die Verbindung von Gruppe-IV-V-Elementen und die Verbindung von Gruppe-III-IV-Elementen zugegeben werden, wird gemischt, um ein gemischtes Pulver mit einem durchschnittlichen Partikeldurchmesser von 100 nm oder weniger zu erhalten (Schritt S10).
  • Als Nächstes wird eine gewünschte Menge des gemischten Pulvers in eine gewünschte Sinterform (Form) gefüllt. Der polykristalline Siliziumcarbid-Block 310A wird durch Spark-Plasma-Sintern des gemischten Pulvers, das in die Sinterform gefüllt ist, erhalten (Schritt S11).
  • Als Nächstes wird der polykristalline Siliziumcarbid-Block 310A geschnitten, um das polykristalline Siliziumcarbid-Substrat 310 zu bilden (Schritt S12).
  • Die Verbindung der Gruppe-IV-V-Elemente, die in das Siliziumcarbid-Pulver gemischt ist, kann wenigstens eines oder mehrere Arten von Materialien enthalten, die aus der Gruppe ausgewählt sind, die aus Si3N4, Ge3N4 und Sn3N4 besteht.
  • Die Verbindung der Gruppe-III-IV-Elemente, die in das Siliziumcarbid-Pulver gemischt ist, kann wenigstens eine oder mehrere Arten von Materialien enthalten, die aus der Gruppe ausgewählt sind, die aus B4C und SiB4 besteht.
  • Bei dem oben beschriebenen Herstellverfahren wird das polykristalline Siliziumcarbid-Substrat 310 nach dem Herstellen des polykristallinen Siliziumcarbid-Blocks 310A geschnitten. Jedoch ist das Verfahren der Herstellung eines Wafers nicht darauf beschränkt. Zum Beispiel kann ein gesinterter Pressling hergestellt werden, um eine gewünschte Wafer-Form zu haben, indem die Form einer Sinterform und die Menge der einzufüllenden Pulvermischung während der Herstellung in geeigneter Weise ausgewählt werden.
  • Der polykristalline Siliziumcarbid-Block 310A enthält vor dem Sägen des polykristallinen Siliziumcarbid-Substrats 310 wenigstens eines von Germanium und Zinn und enthält ferner wenigstens ein Dotiermittel, das wenigstens eines von Stickstoff, Phosphor und Bor ist.
  • Bei dem polykristallinen Siliziumcarbid-Block 310A kann die Größe eines Kristallits, der in einem Kristallpartikel des polykristallinen Siliziumcarbids enthalten ist, 100 nm oder kleiner sein. Ferner kann die relative Dichte 99 % oder größer sein. Die durchschnittliche Größe des Kristallits in dem gesinterten Pressling wird durch Beobachten und Messen der Mikrostruktur unter Verwendung von SEM, EBSD und TEM erhalten.
  • Man nehme an, der polykristalline Siliziumcarbid-Block 310A wird geschnitten, um das polykristalline Siliziumcarbid-Substrat 310 zu bilden. In dem obigen Fall wird zunächst, wie in 23(a) gezeigt, eine Mehrzahl von Siliziumcarbid-Basis-Wafern von dem polykristallinen Siliziumcarbid-Block 310A gesägt. Als Nächstes wird eine Schnittfläche 310B des Siliziumcarbid-Basis-Wafers mit Hilfe von Maschinenbearbeitung, wie etwa Läppen, poliert.
  • Als Nächstes werden, wie in 23(b) gezeigt, z.B. ungefähr 500 nm oder mehr von der Schnittfläche 310B von dem Siliziumcarbid-Basis-Wafer entfernt. Die Schnittfläche kann beispielsweise mit Hilfe eines chemisch-mechanischen Polierverfahrens (CMP), eines Plasma-Ätzverfahrens oder dergleichen entfernt werden. Vorzugsweise wird die Schnittfläche mit Hilfe von Plasma-Ätzen entfernt. Da SiC ein sehr hartes Material ist, dauert es relativ lange, bis 500 nm oder mehr von der Schnittfläche mit Hilfe von schonendem CMP entfernt sind. Falls jedoch Plasma-Ätzen verwendet wird, kann die Schnittfläche in einer kurzen Zeit von ungefähr 20 Minuten entfernt werden. Ferner kann dann, wenn CMP verwendet wird, infolge der Verbesserungen bei den Polierverfahren eine beschädigte Schicht in ungefähr 20 Minuten pro Schicht entfernt werden, und deshalb kann CMP in geeigneter Weise ausgewählt werden. In der Zwischenzeit ist der Schaden geringfügig, falls wegen der großen Härte von Siliziumcarbid Plasma-Ätzen verwendet wird, um die Schnittfläche 310B des Siliziumcarbid-Basis-Wafers zu entfernen. Infolge des oben beschriebenen Entfernungsschrittes wird die beschädigte Schicht der Schnittfläche 310B des Siliziumcarbid-Basis-Wafers, die durch das Bearbeiten nach dem Sägen verursacht wurde, ausreichend entfernt. Demnach kann das polykristalline Siliziumcarbid-Substrat 310 mit einer Dicke von z.B. ungefähr 200 µm bis ungefähr 500 µm erhalten werden.
  • Die durchschnittliche Größe eines in einem Kristallpartikel des hergestellten polykristallinen Siliziumcarbid-Substrates 310 enthaltenen Kristallites kann 100 nm oder kleiner sein. Falls die durchschnittliche Größe eines in einem Kristallpartikel des polykristallinen Siliziumcarbid-Substrates 310 enthaltenen Kristallpartikels 100 nm oder geringer ist, ist es möglich, die Reduzierung der relativen Dichte eines gesinterten Presslings in Form einer groben Kristallstruktur, die bei dem Verfahren des Erzeugens eines gesinterten Presslings mit Hilfe des Spark-Plasma-Sinterverfahrens auftritt, zu unterdrücken.
  • Die Konzentration des in dem hergestellten polykristallinen Siliziumcarbid-Substrats 310 enthaltenen Ge kann größer als 0 ppm und kleiner als 1000 ppm sein. In dem polykristallinen Siliziumcarbid-Substrat 310, das mit Hilfe von SPS hergestellt ist, kann die Zusammensetzung des gemischten Pulvers leicht eingehalten werden. Deshalb kann ein Dotiermittel einfach mit einer hohen Konzentration zugemischt werden.
  • VORRICHTUNG ZUR HERSTELLUNG EINES GESINTERTEN PRESSLINGS AUS SILIZIUMCARBID MITTELS SPARK-PLASMA-SINTERN
  • 24 ist eine schematische Darstellung einer Herstellvorrichtung 450 zum Herstellen eines polykristallinen Körpers (gesinterter Siliziumcarbid-Pressling), der das polykristalline Siliziumcarbid-Substrat 310 gemäß der dritten Ausführung bildet.
  • Der oben erwähnte polykristalline Siliziumcarbid-Block 310A oder der polykristalline Siliziumcarbid-Wafer wird aus dem gesinterten Siliziumcarbid-Pressling mit Hilfe der Herstellvorrichtung 450 gemäß 24 hergestellt. Das Innere 450A der Siliziumcarbid-Sintervorrichtung 450 ist eine Vakuumatmosphäre von ungefähr mehreren Pa oder wird durch Ar/N2-Gas ersetzt.
  • Die Herstellvorrichtung 450 für den polykristallinen Körper (gesinterter SiC-Pressling) verwendet ein festes Drucksinterverfahren mit Hilfe von Spark-Plasma-Sintern (SPS). Ein pulverförmiges oder festes SiC-polykristallines Material 494 wird in eine Graphit-Sinterform (Graphit-Form) 490 gefüllt. Die Graphit-Form wird mit Hilfe einer DC-gepulsten Spannungsquelle 452 mit Energie versorgt, bei gleichzeitigem Druck und weiterer Aufheizung. In der Graphit-Form 490 ist ein Thermoelement oder ein Strahlungsthermometer 492 aufgenommen.
  • Die Graphit-Form 490 ist über Graphitstangen 480A und 480B und Graphit-Abstandshalter 470A und 470B mit Druckstempeln 460A und 460B verbunden. Ferner ist die gepulste DC-Spannungsquelle 452 mit den Druckschäften 460A und 460B verbunden. Das SiC-polykristalline Material 494 wird mit Energie versorgt, unter Druck gesetzt und geheizt, indem ein Zwischenraum zwischen den Druckstempeln 460A und 460B unter Druck gesetzt wird, während eine Spannung an den Zwischenraum angelegt wird. Die Heiztemperatur ist z.B. ungefähr 1800 °C bis 2000 °C, der Druck P ist z.B. ungefähr 100 MPa maximal, und die gepulste Spannung des DC-Impulses ist z.B. ungefähr 5 bis 10 V.
  • Man nehme an, dass ein polykristalliner Körper (gesinterter Siliziumcarbid-Pressling), der das polykristalline Siliziumcarbid-Substrat 310 gemäß der dritten Ausführung bildet, mit Hilfe von SPS hergestellt wird. In dem obigen Fall kann der polykristalline gesinterte Pressling bei einer relativ niedrigen Temperatur in einer kurzen Zeit gebildet werden.
  • Ferner enthält das polykristalline Siliziumcarbid-Substrat 310 gemäß der dritten Ausführung wenigstens eines von Germanium und Zinn. Deshalb wird das Auftreten von Mikrokristallisation, Amorphisierung, Kristalldefekten, die die Festigkeit beeinträchtigen, und dergleichen unterdrückt. Man nehme an, dass eine Temperatur von ungefähr 2000 °C über eine bestimmte Zeit eingehalten wird, um einen polykristallinen SiC-Körper zu bilden. Selbst in dem obigen Fall kann die Dichte des gesamten gesinterten Presslings vergrößert werden. Ferner ist es möglich, effektiv zu verhindern, dass der gesinterte Pressling eine Feinstruktur hat. Die Feinstruktur tendiert dazu, infolge von exzessivem Kornwachstum Korngrenzengleiten oder dergleichen zu verursachen und ein Abfallen in der Festigkeit zu bewirken.
  • Man nehme an, dass ein polykristalliner Körper (gesinterter Siliziumcarbid-Pressling) das polykristalline Siliziumcarbid-Substrat 310 gemäß der dritten Ausführung mit Hilfe von SPS gebildet wird. In dem obigen Fall kann das Auftreten von Defekten bei den Kristallkörnern reduziert werden, wenn ein Dotiermittel in hoher Konzentration zugegeben wird. Demnach wird das Auftreten von Zwischenkornlöchern unterdrückt, eine amorphe Schicht und Löcher in der Korngrenze werden reduziert, Veränderungen im Kristallzustand infolge der Hochtemperaturbehandlung werden reduziert, und die innere Spannung, die zu der Zeit der Behandlung erzeugt wird, kann auch reduziert werden. Als ein Ergebnis wird die Wärmebeständigkeit verbessert. Ferner wird die Menge von Unreinheiten, die einzuführen sind, zusammen mit einer Sinterbedingung optimiert. Deshalb können Veränderung in den physikalischen Eigenschaften, die im Hochtemperaturbereich durch die bei der Festkörperlösung überschüssigen Verunreinigungselemente verursacht werden, so weit wie möglich minimiert werden.
  • Man nehme an, dass ein polykristalliner Körper (gesinterter Siliziumcarbid-Pressling) das polykristalline Siliziumcarbid-Substrat 310 gemäß der dritten Ausführung mit Hilfe von SPS hergestellt wird. In dem obigen Fall kann eine hohe Konzentration einer Dotierung mit einem Dotiermittel oder dergleichen leicht erreicht werden, ohne dass sich andere Eigenschaften verschlechtern. Demnach kann ein niedriger Widerstand in der Nähe des theoretischen Wertes erreicht werden.
  • Man nehme an, dass ein polykristalliner Körper (gesinterter Siliziumcarbid-Pressling), der das polykristalline Siliziumcarbid-Substrat 310 gemäß der dritten Ausführung bildet, mit Hilfe von SPS hergestellt wird. In dem obigen Fall ist der Durchsatz erheblich größer als derjenige beim Aufwachsen eines Siliziumcarbid-Kristalls mit Hilfe eines Sublimationsverfahrens oder eines Lösungsverfahrens. Selbst wenn die Materialnutzungsausbeute beim Verarbeiten dieselbe ist, kann die Auswirkung auf die Kosten reduziert werden. Es ist ferner hocheffektiv, um Fixkosten durch Kapitalinvestitionen zu reduzieren und Raum in Produktionsgebieten zu sparen. Ferner kann die Aktivierungsbehandlung von hochdotierten Unreinheiten gleichzeitig mit dem Sintern durchgeführt werden. Deshalb kann durch eine Vereinfachung des Verfahrens eine Kostenreduktion erreicht werden.
  • Man nehme ferner an, dass ein polykristalliner Körper (gesinterter Siliziumcarbid-Pressling) zum Formen des polykristallinen Siliziumcarbid-Substrats 310 gemäß der dritten Ausführung mit Hilfe von SPS hergestellt wird. In dem obigen Fall wird das Auftreten von Lochdefekten in Kristallkörnern unterdrückt, eine geeignete Kristallitgröße wird erhalten, und eine nicht notwendige amorphe Schicht und Lochdefekte, die an Korngrenzen existieren, werden gleichfalls unterdrückt. Deshalb kann ein Oberflächenzustand erreicht werden, der leicht mit Hilfe einer Polierbearbeitung geglättet werden kann.
  • POLYKRISTALLINES SILIZIUMCARBID-SUBSTRAT 310 HERGESTELLT MIT HILFE VON CVD
  • Das polykristalline Siliziumcarbid-Substrat 310 gemäß der dritten Ausführung kann mit Hilfe von CVD hergestellt werden. Zum Beispiel kann das Substrat mit Hilfe von ebenem Vakuum-CVD des Batch-Typs hergestellt werden.
  • Als ein Rohmaterial für das polykristalline Siliziumcarbid-Substrat 310, das z.B. mit Hilfe von CVD hergestellt wird, wurde SiCL4 als ein Gas auf Si-Basis und C3F8 wurde als ein Gas auf C-Basis bereitgestellt. Ferner wurde N als ein Dotiermittel verwendet, Ge wurde als ein Zusatzelement verwendet, NH3 oder N2 wurde als ein Rohmaterial in Form eines Gases auf N-Basis zugeführt, und GeH4 wurde als ein Gas auf Ge-Basis zugeführt. Jedes Gas wurde mit H2-Gas verdünnt und in einen Reaktionsofen geleitet. Die Wachstumsrate von 500 µm pro Stunde oder mehr in der Dickenrichtung wurde mit dichtem, polykristallinen SiC des Typs 3C erhalten.
  • Die Wachstumstemperatur war im Bereich von 1300 °C oder höher bis zu 1600 °C oder niedriger, und z.B. war ein Bereich von ungefähr 1400 °C oder höher bis zu 1500 °C oder niedriger geeignet.
  • Der sich ergebende polykristalline Siliziumcarbid-Block 310A hat eine Blockkristall-Länge von ungefähr 30 mm.
  • Das Verfahren zum Sägen des polykristallinen Siliziumcarbid-Blocks 310A in das polykristalline Siliziumcarbid-Substrat 310 oder dergleichen ist das gleiche wie bei demjenigen mit SPS.
  • Wenn das polykristalline Siliziumcarbid-Substrat 310 mit Hilfe von CVD hergestellt ist, ist es weniger wahrscheinlich, dass sich in dem Substrat eine Pore bildet. Dies kann leicht die relative Dichte des Substrates erhöhen. Die relative Dichte des polykristallinen Siliziumcarbid-Substrates 310 kann 99 % oder größer sein.
  • SiC-HALBLEITERELEMENT UNTER VERWENDUNG EINES POLYKRISTALLINEN SILIZIUMCARBID-SUBSTRATES
  • Das polykristalline Siliziumcarbid-Substrat 310 gemäß der oben beschriebenen dritten Ausführung kann z.B. zum Herstellen von verschiedenen SiC-Halbleiterelementen verwendet werden. Zu Beispielen davon gehören eine SiC-Schottky-Sperrschichtdiode (SBD), ein Metalloxid-Halbleiterfeldeffekttransistor (MOSFET) des SiC-Graben-Gate-Typs (T), und ein MOSFET des SiC-ebenem Gate-Typs.
  • 25(a) ist eine schematische Ansicht einer Halbleitersubstratstruktur 301 aus der Vogelperspektive unter Verwendung des polykristallinen Siliziumcarbid-Substrats 310 gemäß der dritten Ausführung. 25(b) ist eine schematische Querschnittsstrukturansicht der in 25(a) gezeigten Halbleitersubstratstruktur 301.
  • Man nehme an, dass das polykristalline Siliziumcarbid-Substrat 310 gemäß der dritten Ausführung zur Herstellung von verschiedenen SiC-Halbleiterelementen verwendet wird. Dafür wird zunächst die Halbleitersubstratstruktur 301 gemäß 25 erzeugt, und dann kann die erzeugte Halbleitersubstratstruktur 301 zur Herstellung von verschiedenen SiC-Halbleiterelementen verwendet werden.
  • 25 zeigt eine schematische Struktur der Halbleitersubstratstruktur (Wafer) 301 aus der Vogelperspektive unter Verwendung des polykristallinen Siliziumcarbid-Substrats 310 gemäß der dritten Ausführung. Die Halbleitersubstratstruktur 301 weist das polykristalline Siliziumcarbid-Substrat 310, eine Pufferschicht 313, die mit dem Substrat 310 verbunden ist, und eine Epitaxie-Wachstumsschicht 312 auf, die mit der Pufferschicht 313 verbunden ist, in dieser Reihenfolge. Sowohl das Verbinden zwischen dem Substrat 310 und der Pufferschicht 313, als auch das Verbinden zwischen der Pufferschicht 313 und der Epitaxie-Wachstumsschicht 312 werden mit Hilfe einer Raumtemperatur-Verbindung erzeugt. Die Raumtemperatur-Verbindung wird mit mindestens einem oder mehreren durchgeführt, ausgewählt aus einem oberflächenaktivierten Bonden, einem Plasma-aktivierten Bonden und einem Atomdiffusionsbonden.
  • Die Verbindung zwischen dem polykristallinen Siliziumcarbid-Substrat 310 und der Pufferschicht 313 und die Verbindung zwischen der Pufferschicht 313 und der Epitaxie-Wachstumsschicht 312 kann mit Hilfe einer Diffusionsverbindung erzeugt werden.
  • Falls die Raumtemperatur-Verbindung verwendet wird, wird die Oberflächenrauigkeit Ra der Substratoberfläche auf ungefähr 1 nm oder kleiner eingestellt. Als ein Ergebnis ist die Dicke einer Verbindungsgrenzflächenschicht 314 mit unterschiedlichen Zusammensetzungen zwischen ungefähr 1 nm und 10 nm.
  • Falls die Diffusionsverbindung verwendet wird, kann die Oberflächenrauigkeit der Substratoberflächen rau sein, in Abhängigkeit von dem Material und der Verbindungstemperatur. Die Dicke der Verbindungsgrenzflächenschicht 314 mit unterschiedlichen Zusammensetzungsgradienten, wobei atomare Diffusion durchgeführt wird, ist ungefähr 1 nm bis 10 µm, um atomare Diffusion zu erreichen.
  • Die Epitaxie-Wachstumsschicht 312 kann wenigstens eines oder mehrere enthalten, ausgewählt aus der Gruppe, die aus einem Gruppe-IV-Element-Halbleiter, einer Gruppe-III-V-Halbleiterverbindung und einer Gruppe-II-VI-Halbleiterverbindung besteht.
  • Die epitaktische Wachstumsschicht 312 kann wenigstens eines oder mehrere enthalten, das aus der Gruppe ausgewählt ist, die aus Siliziumcarbid, Galliumnitrid, Silizium, Aluminiumnitrid und Galliumoxid besteht.
  • Falls die Epitaxie-Wachstumsschicht 312 Siliziumcarbid enthält, kann die Schicht aus einem Material bestehen, wie etwa 4H-SiC, 6H-SiC, 2H-SiC oder 3C-SiC als Siliziumcarbid.
  • Die Pufferschicht 313 kann wenigstens eines oder mehrere enthalten, ausgewählt aus der Gruppe, die dieselbe ist wie bei der Epitaxie-Wachstumsschicht 312. Solange jedoch die Leitfähigkeitsart dieselbe ist wie bei der Epitaxie-Wachstumsschicht 312, kann die Schicht ein Dotiermittel von derselben Art oder von einer anderen Art aufweisen.
  • Die Konzentration eines ersten Dotiermittels der Epitaxie-Wachstumsschicht 312 kann 5 × 1014/cm3 oder größer und kleiner als 2 × 1017/cm3 sein. Die Konzentration des zweiten Dotiermittels der Pufferschicht 313 kann 2 × 1017/cm3 oder größer und 5 × 1018/cm3 oder kleiner sein.
  • Die Dicke des polykristallinen Siliziumcarbid-Substrats 310 kann z.B. in einem Bereich von ungefähr 200 µm bis ungefähr 500 µm liegen. Die Dicke der SiC-Epitaxie-Wachstumsschicht 312 kann z.B. in einem Bereich von ungefähr 4 µm bis ungefähr 100 µm liegen. Die Dicke der SiC-Pufferschicht 313 kann z.B. in einem Bereich von ungefähr 0.5 µm bis ungefähr 1 µm liegen.
  • SiC-EPITAKTISCHER WAFER
  • Man nehme an, dass die Epitaxie-Wachstumsschicht 312 und die Pufferschicht 313 aus Siliziumcarbid gebildet sind. In dem obigen Fall bestehen die Epitaxie-Wachstumsschicht (SiC-Epitaxie-Wachstumsschicht) 312 und die Pufferschicht (SiC-Pufferschicht) 313 z.B. aus 4H-SiC, das mit Hilfe von CVD epitaktisch gewachsen ist und einen Abweichungswinkel von weniger als 4 Grad haben kann. Insbesondere können die SiC-Epitaxie-Wachstumsschicht 312 und die SiC-Pufferschicht 313 einkristalline epitaktische Wafer sein, die hergestellt sind in der Art, die als Fern-Epitaxie bezeichnet wird. Bei der Fern-Epitaxie wird das Material epitaktisch auf einer Graphitschicht aufgewachsen, die auf dem einkristallinen SiC-Substrat gebildet ist, und dann wird das Material von der Graphitschicht abgelöst.
  • SiC-SBD
  • 26 zeigt ein SiC-SBD 321, das auf der Halbleitersubstratstruktur 301 gebildet ist, die unter Verwendung des polykristallinen Siliziumcarbid-Substrats 310 gemäß der dritten Ausführung erzeugt wurde. Das SiC-SBD 321 umfasst die Halbleitersubstratstruktur 301, die aus dem polykristallinen Siliziumcarbid-Substrat 310 gebildet ist, die SiC-Epitaxie-Wachstumsschicht 312 und die Pufferschicht 313. Sowohl das Verbinden zwischen dem polykristallinen Siliziumcarbid-Substrat 310 und der Pufferschicht 313 als auch das Verbinden zwischen der Pufferschicht 313 und der SiC-Epitaxie-Wachstumsschicht 312 werden mit Hilfe einer Raumtemperatur-Verbindung erzeugt. Die Verbindungsgrenzschicht 314 kann zwischen dem polykristallinen Siliziumcarbid-Substrat 310 und der Pufferschicht 313 oder zwischen der Pufferschicht 313 und der SiC-Epitaxie-Wachstumsschicht 312 angeordnet sein.
  • Eine große Menge von n-Typ-Verunreinigungen entsprechend einem (n+)-Typ-Halbleiter (z.B. mit einer Verunreinigungsdichte von ungefähr 1 × 1018 cm-3 bis ungefähr 1 × 1021 cm-3) wird in das polykristalline Siliziumcarbid-Substrat 310 und die Pufferschicht 313 dotiert. Eine kleine Menge von n-Typ-Verunreinigungen entsprechend einem (n-)-Typ-Halbleiter (z.B. eine Verunreinigungsdichte von ungefähr 5 × 1014 cm-3 bis ungefähr 5 × 1016 cm-3) wird in die SiC-Epitaxie-Wachstumsschicht 312 dotiert.
  • Die SiC-Epitaxie-Wachstumsschicht 312 kann aus irgendeinem Material bestehen wie 4H-SiC, 6H-SiC, 2H-SiC oder 3C-SiC.
  • Als eine n-Typ-Dotierverunreinigung kann z.B. N (Stickstoff), P (Phosphor) oder dergleichen verwendet werden.
  • Als p-Typ-Dotierverunreinigung kann z.B. B (Bor), Al (Aluminium) oder dergleichen verwendet werden.
  • Auf der Rückseite des polykristallinen Siliziumcarbid-Substrats wird eine Kathodenelektrode 322 gebildet, um so die gesamte Fläche der Rückseite zu bedecken. Die Kathodenelektrode 322 wird mit einem Kathodenanschluss K verbunden.
  • In der Oberfläche 300 (z.B. eine (0001)-Ebene (Si-Ebene)) der SiC-Epitaxie-Wachstumsschicht 312 werden Kontaktlöcher 324 vorgesehen, die dazu vorgesehen sind, einen Teil der SiC-Epitaxie-Wachstumsschicht 312 als einen aktiven Bereich 323 zu exponieren. In den Feldbereichen 325 werden Feld-isolierende Schichten 326 gebildet, die den aktiven Bereich 323 umgeben.
  • Die Feld-isolierenden Schichten 326 bestehen aus SiO2 (Siliziumoxid), können jedoch auch aus anderen Isoliermaterialien wie etwa Siliziumnitrid (SiN) hergestellt werden. Eine Anodenelektrode 327 wird auf den Feldisolierschichten 326 gebildet, und die Anodenelektrode 327 wird mit einem Anodenanschluss A verbunden.
  • In der Nähe der Oberfläche 300 (Oberflächenschichtbereich) der SiC-Epitaxie-Wachstumsschicht 312 werden p-Typ-JTE-Strukturen 328 (Verbindungsanschlussausdehnung) an der SiC-Epitaxie-Wachstumsschicht 312 gebildet, um so in Kontakt mit der Anodenelektrode 327 zu sein. Die JTE-Strukturen 328 werden entlang der Konturen der Kontaktlöcher 324 gebildet, um so die Innenseite und die Außenseite der Kontaktlöcher 324 in den Feld-isolierenden Schichten 326 aufzuspreizen.
  • SiC-TMOSFET
  • 27 zeigt ein MOSFET 331 des Graben-Gate-Typs, der auf der Halbleitersubstratstruktur 301 gebildet ist, das unter Verwendung des polykristallinen Siliziumcarbid-Substrats gemäß der dritten Ausführung erzeugt wurde. Der MOSFET 331 des Graben-Gate-Typs weist eine Halbleitersubstratstruktur 301 auf, die ein polykristallines Siliziumcarbid-Substrat 310, eine SiC-Epitaxie-Wachstumsschicht 312 und eine Pufferschicht 313 aufweist. Sowohl die Verbindung zwischen dem polykristallinen Siliziumcarbid-Substrat 310 und der Pufferschicht 313 als auch die Verbindung zwischen der Pufferschicht 313 und der SiC-Epitaxie-Wachstumsschicht 312 werden mit Hilfe von Raumtemperatur-Verbindung erzeugt. Eine Verbindungsgrenzschicht 314 kann zwischen dem polykristallinen Siliziumcarbid-Substrat 310 und der Pufferschicht 313 oder zwischen der Pufferschicht 313 und der SiC-Epitaxie-Wachstumsschicht 312 vorgesehen sein.
  • Eine große Menge von n-Typ-Verunreinigungen entsprechend einem (n+)-Typ-Halbleiter (z.B. eine Verunreinigungsdichte von ungefähr 1 × 1018 cm-3 bis ungefähr 1 × 1021 cm-3) werden in das polykristalline Siliziumcarbid-Substrat 310 und die Pufferschicht 313 dotiert. Eine kleine Menge von n-Typ-Verunreinigungen entsprechend einem (n-)-Typ-Halbleiter (z.B. eine Verunreinigungsdichte von ungefähr 5 × 1014 cm-3 bis ungefähr 5 × 1016 cm-3) werden in die SiC-Epitaxie-Wachstumsschicht 312 dotiert.
  • Ferner kann die SiC-Epitaxie-Wachstumsschicht 312 aus irgendeinem Material wie 4H-SiC, 6H-SiC, 2H-SiC oder 3C-SiC bestehen.
  • Als eine n-Typ-Dotierverunreinigung kann z.B. N (Stickstoff), P (Phosphor) oder dergleichen verwendet werden.
  • Als eine p-Typ-Dotierverunreinigung kann z.B. B (Bor), Al (Aluminium) oder dergleichen verwendet werden.
  • Eine Drain-Elektrode 332 ist auf der Rückseite ((000-1)-Ebene, C-Ebene) des polykristallinen Siliziumcarbid-Substrats 310 vorgesehen, um so die gesamte Fläche der Rückseite zu bedecken. Die Drain-Elektrode 332 ist mit einem Drain-Anschluss D verbunden.
  • Es gibt p-Typ-Körperbereiche 333 (z.B. mit einer Verunreinigungsdichte von ungefähr 1 × 1016 cm-3 bis ungefähr 1 × 1019 cm-3), die in der Nähe einer Oberfläche 300 ((0001)-Ebene, Si-Ebene) der SiC-Epitaxie-Wachstumsschicht 312 (Oberflächenbereich) gebildet sind. In der SiC-Epitaxie-Wachstumsschicht 312 ist ein Bereich, der näher an dem polykristallinen Siliziumcarbid-Substrat 310 als an den Körperbereichen 333 liegt, ein n-Typ-Drain-Bereich 334 (312), in dem der Zustand einer SiC-Epitaxie-Wachstumsschicht eingehalten wird.
  • Ein Gate-Graben 335 wird auf der SiC-Epitaxie-Wachstumsschicht 312 gebildet. Der Gate-Graben 335 erstreckt sich von der Oberfläche 300 der SiC-Epitaxie-Wachstumsschicht 312, durchdringt die Körperbereiche 333 und hat den tiefsten Bereich, der den Drain-Bereich 334 erreicht.
  • Eine Gate-Isolierschicht 336 ist an der Oberfläche 300 der SiC-Epitaxie-Wachstumsschicht 312 auf der Innenfläche des Gate-Grabens 335 gebildet, um so die gesamte Innenfläche des Gate-Grabens 335 abzudecken. Eine Gate-Elektrode 337 ist in den Gate-Graben 335 eingebettet, indem die Innenseite der Gate-Isolierschicht 336 z.B. mit Polysilizium gefüllt wird. Ein Gate-Anschluss G wird mit der Gate-Elektrode 337 verbunden.
  • Es gibt (n+)-Typ-Source-Bereiche 338, die einen Teil der Seitenflächen des Gate-Grabens 335 bilden und die an den Oberflächenbereichen der Körperbereiche 333 gebildet sind.
  • Ferner werden in der SiC-Epitaxie-Wachstumsschicht 312 (p+)-Typ-Körperkontaktbereiche 339 (z.B. mit einer Verunreinigungsdichte von ungefähr 1 × 1018 cm-3 bis ungefähr 1 × 1021 cm-3) gebildet. Die (p+)-Typ-Körperkontaktbereiche 339 erstrecken sich von der Oberfläche 300 der SiC-Epitaxie-Wachstumsschicht 312, durchdringen die Source-Bereiche 338 und sind mit den Körperbereichen 333 verbunden.
  • Eine Zwischenisolierschicht 340, die aus SiO2 besteht, wird auf der SiC-Epitaxie-Wachstumsschicht 312 gebildet. Eine Source-Elektrode 342 wird mit den Source-Bereichen 338 und den Körperkontaktbereichen 339 über Kontaktlöcher 341 verbunden, die in der Zwischenisolierschicht 340 gebildet sind. Ein Source-Anschluss S wird mit der Source-Elektrode 342 verbunden.
  • Eine vorbestimmte Spannung (Spannung gleich oder größer als eine Gate-Grenzspannung) wird an die Gate-Elektrode 337 angelegt, während eine vorbestimmte Potenzialdifferenz zwischen der Source-Elektrode 342 und der Drain-Elektrode 332 (zwischen Source und Drain) erzeugt wird. Demnach können in der Nähe von Grenzflächen zwischen der Gate-Isolierschicht 336 und den Körperbereichen 333 infolge eines elektrischen Feldes von der Gate-Elektrode 337 Kanäle gebildet werden. Dies erlaubt einen Stromfluss zwischen der Source-Elektrode 342 und der Drain-Elektrode 332 und liefert einen SiC-TMOSFET 331.
  • SiC-MOSFET MIT EBENEM GATE
  • 28 zeigt ein MOSFET 351 mit ebenem Gate, der aus der Halbleitersubstratstruktur 301 hergestellt ist, die durch Verwendung des polykristallinen Siliziumcarbid-Substrats 310 gemäß der dritten Ausführung hergestellt wurde. Der MOSFET 351 mit ebenem Gate weist die Halbleitersubstratstruktur 301 auf, die ein polykristallines Siliziumcarbid-Substrat 310 hat, ferner eine SiC-Epitaxie-Wachstumsschicht 312 und eine Pufferschicht 313. Die Verbindung zwischen dem polykristallinen Siliziumcarbid-Substrat 310 und der Pufferschicht 313, als auch die Verbindung zwischen der Pufferschicht 313 und der SiC-Epitaxie-Wachstumsschicht 312 werden mit Hilfe einer Raumtemperatur-Verbindung hergestellt. Eine Verbindungsgrenzflächenschicht 314 kann zwischen dem polykristallinen Siliziumcarbid-Substrat 310 und der Pufferschicht 313 oder zwischen der Pufferschicht 313 und der SiC-Epitaxie-Wachstumsschicht 312 eingeschlossen sein.
  • Eine große Menge von n-Typ-Verunreinigungen entsprechend einem (n+)-Typ-Halbleiter (z.B. mit einer Verunreinigungsdichte von ungefähr 1 × 1018 cm-3 bis ungefähr 1 × 1021 cm-3) wird in das polykristalline Siliziumcarbid-Substrat 310 und die Pufferschicht 313 dotiert. Eine kleine Menge von n-Typ-Verunreinigungen entsprechend einem (n-)-Typ-Halbleiter (z.B. mit einer Verunreinigungsdichte von ungefähr 5 × 1014 cm-3 bis ungefähr 5 × 1016 cm-3) wird in die SiC-Epitaxie-Wachstumsschicht 312 dotiert.
  • Ferner kann die SiC-Epitaxie-Wachstumsschicht 312 aus irgendeinem Material wie etwa 4H-SiC, 6H-SiC, 2H-SiC oder 3C-SiC bestehen.
  • Als eine n-Typ-Dotierverunreinigung kann z.B. N (Stickstoff), P (Phosphor) oder dergleichen verwendet werden.
  • Als eine p-Typ-Dotierverunreinigung kann z.B. B (Bor) oder dergleichen verwendet werden.
  • Eine Drain-Elektrode 352 wird auf der Rückseite ((000-1)-Ebene) des polykristallinen Siliziumcarbid-Substrats 310 gebildet, um so die gesamte Fläche der Rückseite zu bedecken. Mit der Drain-Elektrode 352 wird ein Drain-Anschluss D verbunden.
  • In einer Wannenform in der Nähe einer Oberfläche 300 ((0001)-Ebene) der SiC-Epitaxie-Wachstumsschicht 312 (Oberflächenschichtbereich) wird ein p-Typ-Körperbereich 353 (z.B. mit einer Verunreinigungsdichte von ungefähr 1 × 1016 cm-3 bis ungefähr 1 × 1019 cm-3) gebildet. In der SiC-Epitaxie-Wachstumsschicht 312 ist ein Bereich, der näher an dem SiC-Substrat 310 als an dem Körperbereich 353 liegt, ein (n-)-Typ-Drain-Bereich 354 (312), bei dem derselbe Zustand wie nach dem Epitaxiewachstum eingehalten ist.
  • An einem Oberflächenbereich des Körperbereiches 353 werden (n+)-Typ-Source-Bereiche 355 gebildet, wobei Zwischenräume davon zu den Umfangsrändern des Körperbereiches 353 bestehen.
  • Ein (p+)-Typ-Körperkontaktbereich 356 (z.B. mit einer Verunreinigungsdichte von ungefähr 1 × 1018 cm-3 bis ungefähr 1 × 1021 cm-3) ist an der Innenseite der Source-Bereiche 355 gebildet. Der Körperkontaktbereich 356 durchdringt die Source-Bereiche 355 in der Tiefenrichtung und ist mit dem Körperbereich 353 verbunden.
  • Auf einer Oberfläche der SiC-Epitaxie-Wachstumsschicht 312 sind Gate-Isolierschichten 357 gebildet. Die Gate-Isolierschichten 357 bedecken Bereiche des Körperbereiches 353 (Umfangsrandbereiche des Körperbereiches 353), die die Source-Bereiche 355 umgeben. Die Gate-Isolierschichten 357 bedecken auch die äußeren Umfangsränder der Source-Bereiche 355.
  • Auf den Gate-Isolierschichten 357 sind Gate-Elektroden 358 gebildet, die z.B. aus Polysilizium bestehen. Die Gate-Elektroden 358 sind den Umfangsrandbereichen des Körperbereiches 353 zugewandt, wobei die Gate-Isolierschichten 357 dazwischen angeordnet sind. Ein Gate-Anschluss G ist mit den Gate-Elektroden 358 verbunden.
  • Zwischenisolierschichten 359, die aus SiO2 bestehen, sind auf der SiC-Epitaxie-Wachstumsschicht 312 gebildet. Eine Source-Elektrode 361 ist mit den Source-Bereichen 355 und dem Körperkontaktbereich 356 über Kontaktlöcher verbunden, die in den Zwischenisolierschichten 359 gebildet sind. Mit der Source-Elektrode 361 ist ein Source-Anschluss S verbunden.
  • Eine vorbestimmte Spannung (Spannung gleich oder größer als eine Gate-Grenzspannung) wird an die Gate-Elektroden 358 angelegt, während eine vorbestimmte Potenzialdifferenz zwischen der Source-Elektrode 361 und der Drain-Elektrode 352 (zwischen Source und Drain) erzeugt wird. Demnach werden in der Nähe von Grenzflächen zwischen den Gate-Isolierschichten 357 und dem Körperbereich 353 die Folge eines elektrischen Feldes von der Gate-Elektrode 358 Kanäle gebildet. Dies kann einen Stromfluss zwischen der Source-Elektrode 361 und der Drain-Elektrode 352 fließen lassen und so den MOSFET 351 mit ebenem Gate einschalten.
  • Obwohl die dritte Ausführung oben beschrieben wurde, sind auch andere Ausführungen möglich.
  • Obwohl in den Zeichnungen nicht gezeigt, kann eine Leistungshalbleitervorrichtung hergestellt werden, indem die Halbleitersubstratstruktur 301, die unter Verwendung des polykristallinen Siliziumcarbid-Substrats 310 gemäß der dritten Ausführung hergestellt wurde, hergestellt wird. Insbesondere kann eine vertikale Vorrichtungsstruktur unter Verwendung der Halbleitersubstratstruktur 301 erzeugt werden. Das heißt, eine vertikale Leistungshalbleitervorrichtung kann gebildet werden, welche ein polykristallines Siliziumcarbid-Substrat 310, eine Epitaxie-Wachstumsschicht 312, die mit dem polykristallinen Siliziumcarbid-Substrat 310 integriert ist, und eine Pufferschicht 313 aufweist. Die Pufferschicht 313 ist zwischen dem polykristallinen Silizium und der Epitaxie-Wachstumsschicht 312 angeordnet und ist sowohl mit dem polykristallinen Siliziumcarbid-Substrat 310 als auch mit der Epitaxie-Wachstumsschicht 312 verbunden. In der Vorrichtung weist die Epitaxie-Wachstumsschicht 312 ein erstes Dotiermittel auf, und die Pufferschicht 313 weist ein zweites Dotiermittel auf, das dieselbe Leitungsart wie das erste Dotiermittel hat. In der Halbleitersubstratstruktur 301 in der Vorrichtung ist die Konzentration des zweiten Dotiermittels, das in der Pufferschicht 313 enthalten ist, größer als die Konzentration des in der Epitaxie-Wachstumsschicht 312 enthaltenen Dotiermittels. Die Vorrichtung weist eine erste Metallelektrode auf, die auf der Substratoberfläche angeordnet ist, die einer Verbindungsfläche zwischen dem polykristallinen Siliziumcarbid-Substrat 310 und der Pufferschicht 313 zugewandt ist.
  • Es kann ferner eine vertikale Leistungshalbleitervorrichtung gebildet werden, die eine zweite Metallelektrode aufweist. Die zweite Metallelektrode ist auf der Oberfläche der Epitaxie-Wachstumsschicht 312 angeordnet, die einer Verbindungsfläche zwischen der Pufferschicht 313 und der Epitaxie-Wachstumsschicht 312 zugewandt ist.
  • Es kann eine laterale Vorrichtungsstruktur hergestellt werden, z.B. indem die Halbleitersubstratstruktur 301, die unter Verwendung des polykristallinen Siliziumcarbid-Substrats 310 gemäß der dritten Ausführung hergestellt wurde, genutzt wird. Das heißt, es kann eine laterale Leistungshalbleitervorrichtung gebildet werden, die ein polykristallines Siliziumcarbid-Substrat 310, eine Epitaxie-Wachstumsschicht 312, die mit dem polykristallinen Siliziumcarbid-Substrat 310 integriert ist, und eine Pufferschicht 313 aufweist. Die Pufferschicht 313 ist zwischen dem polykristallinen Siliziumcarbid-Substrat 310 und der Epitaxie-Wachstumsschicht 312 angeordnet und ist sowohl mit dem polykristallinen Siliziumcarbid-Substrat 310 als auch mit der Epitaxie-Wachstumsschicht 312 verbunden. In der Vorrichtung umfasst die Epitaxie-Wachstumsschicht 312 ein erstes Dotiermittel, und die Pufferschicht 313 umfasst ein zweites Dotiermittel, das den gleichen Leitungstyp wie das erste Dotiermittel aufweist. In der Halbleitersubstratstruktur 301 der Vorrichtung ist die Konzentration des zweiten Dotiermittels, die in der Pufferschicht 313 enthalten ist, größer als die Konzentration des in der Epitaxie-Wachstumsschicht 312 enthaltenen Dotiermittels. Die Vorrichtung weist eine zweite Metallelektrode auf. Die zweite Metallelektrode ist auf der Oberfläche der Epitaxie-Wachstumsschicht 312 angeordnet, die einer Verbindungsfläche zwischen der Pufferschicht 313 und der Epitaxie-Wachstumsschicht 312 zugewandt ist.
  • Bei der oben beschriebenen vertikalen oder lateralen Leistungshalbleitervorrichtung ist ein Beispiel gezeigt, bei dem die Epitaxie-Wachstumsschicht 312 und die Pufferschicht 313 aus Siliziumcarbid bestehen. Jedoch sind die Epitaxie-Wachstumsschicht 312 und die Pufferschicht 313 nicht darauf beschränkt. Jede von der Epitaxie-Wachstumsschicht 312 und der Pufferschicht 313 können wenigstens ein oder mehr aufweisen, ausgewählt aus der Gruppe bestehend aus einem Gruppe-IV-Element-Halbleiter, einer Gruppe-III-V-Halbleiterverbindung und einer Gruppe-II-VI-Halbleiterverbindung. Ferner kann jede der Epitaxie-Wachstumsschicht 312 und der Pufferschicht 313 wenigstens eines oder mehrere aufweisen, ausgewählt aus der Gruppe, die aus Siliziumcarbid, Galliumnitrid, Silizium, Aluminiumnitrid und Galliumoxid besteht.
  • Obwohl in den Zeichnungen nicht dargestellt, kann ferner ein MOS-Kondensator unter Verwendung der Halbleitersubstratstruktur 301 erzeugt werden, die unter Verwendung des polykristallinen Siliziumcarbid-Substrats gemäß der dritten Ausführung z.B. hergestellt wurde. Die Ausbeute und Verlässlichkeit des MOS-Kondensators können verbessert werden.
  • Obwohl in den Zeichnungen nicht dargestellt, kann ferner ein bipolarer Transistor unter Verwendung der Halbleitersubstratstruktur 301 erzeugt werden, die unter Benutzung des polykristallinen Siliziumcarbid-Substrats 310 gemäß der dritten Ausführung erzeugt wurde. Ferner kann eine Halbleitersubstratstruktur 1 gemäß der dritten Ausführung verwendet werden, um eine SiC-pn-Diode, einen SiC-Bipolartransistor mit isoliertem Gate (IGBT), einen SiC-Komplementär-MOSFET und dergleichen zu erzeugen.
  • Eine Leistungshalbleitervorrichtung weist die Halbleitersubstratstruktur 301 auf, die unter Verwendung des polykristallinen Siliziumcarbid-Substrats 310 gemäß der dritten Ausführung erzeugt wurde. Die Leistungshalbleitervorrichtung kann wenigstens eine Vorrichtung aufweisen, auf SiC-Basis, Si-Basis, GaN-Basis, AlN-Basis und IGBTs auf Basis von Galliumoxid, Dioden, MOSFETs, Thyristoren und LEDs.
  • Die Leistungshalbleitervorrichtung weist die Halbleitersubstratstruktur 301 auf, die unter Verwendung des polykristallinen Siliziumcarbid-Substrats 310 gemäß der dritten Ausführung hergestellt wurde. Die Leistungshalbleitervorrichtung kann eine Konfiguration irgendeiner Art aufweisen, wie ein 1-in-1-Modul, ein 2-in-1-Modul, ein 4-in-1-Modul, ein 6-in-1-Module, ein 7-in-1-Modul, ein 8-in-1-Modul, ein 12-in-1-Modul oder ein 14-in-1-Modul.
  • Gemäß der dritten Ausführung ist es möglich, eine Halbleitersubstratstruktur bereitzustellen, die eine stabile Grenzflächenstruktur selbst bei einer hohen Temperatur aufweist, ferner eine Leistungshalbleitervorrichtung, die die Halbleitersubstratstruktur enthält.
  • Gemäß der dritten Ausführung ist es möglich, eine Halbleitersubstratstruktur bereitzustellen, die Materialbeschränkungen eliminiert, Kosten reduziert und die gewünschten physikalischen Eigenschaften einhält. Es ist ferner möglich, eine Leistungshalbleitervorrichtung bereitzustellen, die die Halbleitersubstratstruktur enthält.
  • Gemäß der Halbleitersubstratstruktur gemäß der dritten Ausführung werden ein gegebenes Substrat und eine SiC-Epitaxie-Wachstumsschicht mit Hilfe eines Raumtemperatur-Verbindungsverfahrens miteinander gebondet und verbunden anstatt eine SiC-Epitaxie-Wachstumsschicht auf einem einkristallinen SiC-Substrat zu erzeugen. Deshalb können die möglichen Kombinationen von einer Epitaxie-Wachstumsschicht und einem Substrat ausgeweitet werden.
  • Gemäß der Halbleitersubstratstruktur gemäß der dritten Ausführung kann z.B. ein kostengünstiges polykristallines SiC-Substrat oder ein Kohlenstoffsubstrat anstelle eines hochpreisigen einkristallinen SiC-Substrats verwendet werden.
  • Ferner ist es gemäß der Halbleitersubstratstruktur gemäß der dritten Ausführung möglich, ein Substrat und eine SiC-Epitaxie-Wachstumsschicht zu kombinieren, die die gewünschten Charakteristiken aufweisen. Deshalb können die Charakteristiken einer Leistungshalbleitervorrichtung verbessert werden. Insbesondere können der thermische Ausdehnungskoeffizient, die thermische Leitfähigkeit, die elektrische Leitfähigkeit und die mechanischen Charakteristiken in der gewünschten Kombination erzeugt werden. Deshalb können die Schaltcharakteristiken, die Wärmebeständigkeit und die mechanische Verlässlichkeit von einer Leistungshalbleitervorrichtung verbessert werden.
  • Ferner werden gemäß der Halbleitersubstratstruktur gemäß der dritten Ausführung und einer Leistungshalbleitervorrichtung mit der Halbleitersubstratstruktur ein gegebenes Substrat und eine komplettierte SiC-Epitaxie-Wachstumsschicht miteinander gebondet und zusammen verbunden, unter Verwendung eines Raumtemperatur-Verbindungsverfahrens oder eines Diffusionsverbindungsverfahrens. Deshalb kann die Dauer des Verfahrens verkürzt werden. Ferner kann die Herstellungsausbeute verbessert werden, da jedes Substrat mit einer komplettierten SiC-Epitaxie-Wachstumsschicht kombiniert werden kann.
  • Ferner schließt eine Leistungshalbleitervorrichtung mit der Halbleitersubstratstruktur gemäß der dritten Ausführung eine SiC-Pufferschicht ein, die eine höhere Dotierkonzentration als eine SiC-Epitaxie-Wachstumsschicht hat. Deshalb kann die Spannungsfestigkeit der Halbleitersubstratstruktur verbessert werden. Dies verbessert die Verlässlichkeit der Vorrichtung, wenn die Halbleitersubstratstruktur in der Vorrichtung verwendet wird.
  • ANDERE AUSFÜHRUNGEN
  • Wie oben erwähnt wurden einige Ausführungen beschrieben, jedoch sind die Beschreibungen und die Zeichnungen, die Teil dieser Offenbarung sind, beispielhafter Natur und sind nicht so zu verstehen, dass sie die Erfindung beschränken. Verschiedene alternative Ausführungen, Beispiele und Arbeitsverfahren werden den Fachleuten aus dieser Offenbarung offenkundig.
  • Auf diese Weise schließt die dritte Ausführung zahlreiche Ausführungen oder dergleichen ein, die hier nicht beschrieben wurden.
  • VIERTE AUSFÜHRUNG
  • Als Nächstes wird eine vierte Ausführung beschrieben. In den nachfolgenden Zeichnungen werden dieselben oder ähnliche Bereiche durch dieselben oder ähnliche Bezugsziffern bezeichnet. Es sei jedoch erwähnt, dass die Beschreibungen schematisch sind und dass die Beziehungen zwischen der Dicke jeder Komponente und den ebenen Dimensionen von denen in der Realität abweichen. Deshalb sollten die besonderen Dicken und Dimensionen im Zusammenhang mit der folgenden Beschreibung bestimmt werden. Ferner sollte erwähnt werden, dass die Zeichnungen Teile beinhalten, die abweichende Größenbeziehungen und Größenverhältnisse aufweisen.
  • Ferner verdeutlicht eine vierte Ausführung, die nachfolgend gezeigt ist, eine Vorrichtung oder ein Verfahren, die ein technisches Konzept enthält, und spezifiziert nicht das Material, die Form, die Struktur, die Anordnung und dergleichen von jeder einzelnen Komponente. Zahlreiche Veränderungen können bei der vierten Ausführung im Rahmen der Ansprüche gemacht werden.
  • 29 zeigt eine schematische quer gesägte Struktur einer Halbleitersubstratstruktur gemäß einer vierten Ausführung.
  • Eine Halbleitersubstratstruktur 501 gemäß der vierten Ausführung weist gemäß 29 ein polykristallines Substrat 510, eine Epitaxie-Wachstumsschicht 512, die mit dem polykristallinen Substrat 510 integriert ist, und eine Pufferschicht 513 auf. Die Pufferschicht 513 ist zwischen dem polykristallinen Substrat 510 und der Epitaxie-Wachstumsschicht 512 angeordnet und sowohl mit dem polykristallinen Substrat 510 als auch mit der Epitaxie-Wachstumsschicht 512 verbunden. Die Epitaxie-Wachstumsschicht 512 weist ein erstes Dotiermittel auf, und die Pufferschicht 513 weist ein zweites Dotiermittel auf, das denselben Leitfähigkeitstyp wie das erste Dotiermittel hat. Die Konzentration des zweiten in der Pufferschicht 513 enthaltenen Dotiermittels ist größer als die Konzentration des ersten in der Epitaxie-Wachstumsschicht 512 enthaltenen Dotiermittels. Das erste Dotiermittel und das zweite Dotiermittel können dieselbe Art von Dotierelement haben oder können unterschiedliche Arten von Dotierelementen aufweisen, solange der Leitfähigkeitstyp derselbe ist.
  • Das polykristalline Substrat 510 und die Pufferschicht 513 können miteinander mit Hilfe einer Raumtemperatur-Verbindung verbunden werden. Die Raumtemperatur-Verbindung weist wenigstens ein oder mehrere Verfahren auf, ausgewählt aus Oberflächenaktivierungs-Bonden, Plasma-Aktivierungs-Bonden und AtomdiffusionsBonden.
  • Die Pufferschicht 513 und die Epitaxie-Wachstumsschicht 512 können miteinander mit Hilfe von Raumtemperatur-Verbindung kombiniert sein.
  • Die Konzentration des ersten Dotiermittels der Epitaxie-Wachstumsschicht 512 kann 5 × 1014/cm3 oder größer und kleiner als 2 × 1017/cm3 sein. Die Konzentration des zweiten Dotiermittels der Pufferschicht 513 kann 2 × 1017/cm3 oder größer 5 × 1018/cm3 oder kleiner sein.
  • Die Dicke der Pufferschicht 513 kann 0,1 µm oder größer und 10 µm oder kleiner sein.
  • Jede der Epitaxie-Wachstumsschicht 512 und der Pufferschicht 513 kann wenigstens eines oder mehrere aufweisen, ausgewählt aus der Gruppe bestehend aus einem Gruppe-IV-Element-Halbleiter, einer Gruppe-III-V-Halbleiterverbindung und einer Gruppe-II-VI-Halbleiterverbindung. Ferner kann jede Schicht wenigstens eines oder mehrere aufweisen, ausgewählt aus der Gruppe bestehend aus Siliziumcarbid, Galliumnitrid, Silizium, Aluminiumnitrid und Galliumoxid.
  • Die Epitaxie-Wachstumsschicht 512 und die Pufferschicht 513 können dieselbe oder unterschiedliche Arten von anorganischen Materialien enthalten.
  • Ferner kann das polykristalline Substrat 510 wenigstens eines oder mehrere enthalten, ausgewählt aus der Gruppe, die aus einem gesinterten Pressling, BN, AlN, Al2O3, Ga2O3, Diamant, Kohlenstoff und Graphit besteht.
  • Ein gesinterter Pressling kann einen gesinterten Pressling aufweisen, der aus der Gruppe ausgewählt ist bestehend aus einem Gruppe-IV-Element-Halbleiter, einer Gruppe-III-V-Halbleiterverbindung und einer Gruppe-II-VI-Halbleiterverbindung.
  • Ferner kann ein gesinterter Pressling einen gesinterten Pressling von einem oder mehreren enthalten, ausgewählt aus der Gruppe bestehend aus Siliziumcarbid, Galliumnitrid, Silizium, Aluminiumnitrid und Galliumoxid.
  • Das polykristalline Substrat 510 kann ein Dotiermittel mit einer Konzentration von 5 × 1018/cm3 oder größer und 2 × 1022/cm3 oder kleiner enthalten.
  • Die Dicke des polykristallinen Substrats 510 kann 100 µm oder größer und 1000 µm oder kleiner sein. Ferner kann der Durchmesser des polykristallinen Substrats 510 100 mm oder größer sein.
  • Das polykristalline Substrat 510 und die Pufferschicht 513 können eine Ohmsche Verbindung bilden.
  • Jede der Epitaxie-Wachstumsschicht 512 und der Pufferschicht 513 kann eine Epitaxie-Wachstumsschicht bestehend aus 4H-SiC aufweisen. Die Epitaxie-Wachstumsschicht bestehend aus 4H-SiC kann eine Oberfläche einer (000-1)-Ebene (C-Ebene) oder eine (0001)-Ebene (Si-Ebene) aufweisen.
  • Bei einem in 29 gezeigten Beispiel besteht die Epitaxie-Wachstumsschicht 512 aus SiC. Die Pufferschicht 513 ist eine Epitaxie-Wachstumsschicht, die aus SiC besteht und eine größere Dotierkonzentration als die Epitaxie-Wachstumsschicht 512 hat. In dem Beispiel ist das polykristalline Substrat 510 ein gesinterter SiC-Pressling.
  • Im Beispiel gemäß 29 sind die aus SiC bestehende Pufferschicht 513 und das aus SiC bestehende polykristalline Substrat 510 miteinander mittels einer Raumtemperatur-Verbindung verbunden. Die aus SiC bestehende Pufferschicht 513 und die aus SiC bestehende Epitaxie-Wachstumsschicht 512 sind auch miteinander mit Hilfe einer Raumtemperatur-Verbindung verbunden. Das heißt, die aus SiC bestehende Pufferschicht 513 ist sowohl mit dem aus SiC bestehenden polykristallinen Substrat 510 als auch mit der aus SiC bestehenden SiC-Wachstumsschicht 512 mit Hilfe einer Raumtemperatur-Verbindung verbunden.
  • Bei dem in 29 gezeigten Beispiel ist eine Verbindungsgrenzflächenschicht 514 an einer Grenzfläche zwischen der aus SiC bestehenden Pufferschicht 513 und dem aus SiC bestehenden polykristallinen Substrat 510 gebildet. Die Verbindungsgrenzflächenschicht 514 wurde durch ein Raumtemperatur-Verbindungsverfahren gebildet. Das heißt, die aus SiC bestehende Pufferschicht 513 und das aus SiC bestehende polykristalline Substrat 510 werden miteinander verbunden, mit der Verbindungsgrenzflächenschicht 514 dazwischen.
  • Die Oberflächenrauigkeit Ra (arithmetischer Durchschnitt der Rauigkeit) der Oberfläche des polykristallinen Substrats 510 wird auf 1 nm oder kleiner eingestellt, wobei die Oberfläche mit der Pufferschicht während des Raumtemperatur-Verbindungsverfahrens verbunden wird. Als ein Ergebnis davon hat die Dicke der Verbindungsgrenzflächenschicht 514 eine Zusammensetzung, die von derjenigen des polykristallinen Substrats 510 abweicht und ungefähr 1 nm bis 10 nm beträgt. Die Verbindungsgrenzflächenschicht 514 kann amorphes SiC sein.
  • Ferner hat das polykristalline Substrat 510, das ein gesinterter SiC-Pressling ist, eine Struktur, die eine Vielzahl von Kristallkörnern 115 aufweist, sowie eine Vielzahl von Poren (Löchern) 517.
  • In dem in 29 gezeigten Beispiel ist das polykristalline Substrat 510 ein gesinterter SiC-Pressling, jedoch ist das polykristalline Substrat 510 nicht auf einen gesinterten Pressling beschränkt. Das polykristalline Substrat 510 könnte ein polykristalliner SiC-Körper sein, der z.B. mit Hilfe von chemischer Dampfabscheidung (CVD) hergestellt ist.
  • Als ein Dotiermittel, das in der Epitaxie-Wachstumsschicht 512 gemäß der vierten Ausführung enthalten ist, kann N (Stickstoff), P (Phosphor), As (Arsen) oder dergleichen als ein n-Typ-Dotiermittel, und Al (Aluminium) oder dergleichen z.B. als ein p-Typ-Dotiermittel verwendet werden.
  • Ein in der Pufferschicht 513 gemäß der vierten Ausführung verwendetes Dotiermittel kann wenigstens eines oder mehrere von derselben Gruppe wie bei der Epitaxie-Wachstumsschicht 512 aufweisen. Jedoch kann die Schicht ein Dotiermittel von der gleichen Art oder ein Dotiermittel von einer anderen Art aufweisen, solange der Leitfähigkeitstyp derselbe ist wie bei der Epitaxie-Wachstumsschicht 512.
  • Gemäß der vierten Ausführung ist es möglich, eine Halbleitersubstratstruktur und eine Leistungshalbleitervorrichtung mit der Halbleitersubstratstruktur bereitzustellen, wobei die Kosten reduziert werden können, während die gewünschten physikalischen Eigenschaften erhalten werden, indem Materialbeschränkungen eliminiert werden.
  • Bei der Halbleitersubstratstruktur gemäß der vierten Ausführung werden ein gegebenes polykristallines Substrat, eine Epitaxie-Wachstumsschicht und eine Pufferschicht miteinander gebondet und miteinander unter Verwendung eines Raumtemperatur-Verbindungsverfahrens verbunden, anstelle der Bildung einer SiC-Epitaxie-Wachstumsschicht auf einem einkristallinen SiC-Substrat. Deshalb kann die Möglichkeit von Kombinationen eines Substrats, einer Epitaxie-Wachstumsschicht und einer Pufferschicht vergrößert werden.
  • Ferner ist es gemäß der Halbleitersubstratstruktur nach der vierten Ausführung möglich, ein Substrat und eine SiC-Epitaxie-Wachstumsschicht zu kombinieren, die die gewünschten Charakteristiken aufweisen. Dies verbessert die Charakteristiken einer Leistungshalbleitervorrichtung. Insbesondere können der thermische Ausdehnungskoeffizient, die thermische Leitfähigkeit, die elektrische Leitfähigkeit und die mechanischen Eigenschaften in der gewünschten Kombination erzeugt werden. Deshalb können die Schaltcharakteristiken, die Wärmebeständigkeit und die mechanische Verlässlichkeit einer Leistungshalbleitervorrichtung verbessert werden.
  • Ferner werden gemäß der Halbleitersubstratstruktur gemäß der vierten Ausführung und gemäß einer Leistungshalbleitervorrichtung mit der Halbleitersubstratstruktur ein gegebenes Substrat, eine komplettierte SiC-Epitaxie-Wachstumsschicht und eine Pufferschicht miteinander gebondet und unter Verwendung eines Raumtemperatur-Verbindungsverfahrens verbunden. Deshalb kann die Dauer des Herstellverfahrens verkürzt werden. Ferner kann die Ausbeute bei der Herstellung verbessert werden, da ein gegebenes Substrat, eine komplettierte SiC-Epitaxie-Wachstumsschicht und eine Pufferschicht kombiniert werden können.
  • Ferner werden gemäß der Halbleitersubstratstruktur gemäß der vierten Ausführung und gemäß der Leistungshalbleitervorrichtung mit der Leistungshalbleiterstruktur ein gegebenes Substrat, eine komplettierte SiC-Epitaxie-Wachstumsschicht und eine Pufferschicht mittels eines Raumtemperatur-Verbindungsverfahrens miteinander gebondet und verbunden. Man nehme deshalb an, ein polykristallines Substrat sei ein gesinterter Pressling, der z.B. in dem Substrat verwendet wird. In dem obigen Fall wird der gesinterte Pressling bei einer Temperatur, die so hoch wie etwa 2000 °C oder höher ist, hergestellt, um in dem Substrat verbleibende Spannungen zu reduzieren. Deshalb tritt ein Wölben des Substrates mit geringerer Wahrscheinlichkeit auf als bei einem Zustand, in dem eine SiC-Epitaxie-Wachstumsschicht und die Pufferschicht miteinander verbunden werden.
  • Bei der Halbleitersubstratstruktur gemäß der vierten Ausführung und bei einer Leistungshalbleitervorrichtung mit der Halbleitersubstratstruktur sei angenommen, dass ein polykristallines Substrat, das ein gesinterter Pressling ist, als ein Substrat verwendet wird. In dem obigen Fall kann die Konzentration eines Dotiermittels leicht vergrößert werden, indem lediglich die Mischung der Rohmaterialien verändert wird. Deshalb kann der Widerstand des Substrates leicht reduziert werden.
  • HERSTELLVERFAHREN FÜR HALBLEITERSUBSTRATSTRUKTUR
  • 30 zeigt ein Verfahren zur Herstellung einer Halbleitersubstratstruktur 1 gemäß der vierten Ausführung.
  • Zunächst werden ein polykristallines Substrat 510 und eine Epitaxie-Wachstumsschicht 512 und eine Pufferschicht 513 vorbereitet, die beide von dem polykristallinen Substrat 510 abgelöst werden. Dann wird die Oberfläche des mit der Pufferschicht 513 zu verbindenden polykristallinen Substrats 510 mit Hilfe eines CMP- oder eines MP-Verfahrens geglättet, so dass die Oberflächenrauigkeit Ra der Oberfläche z.B. 1 nm oder kleiner ist (Oberflächenglättungsschritt S20). Als Glättungsverfahren kann ein schnelles Atomstrahlbestrahlungsverfahren oder dergleichen unter Verwendung von Argon oder Neon oder dergleichen verwendet werden, wobei ein Ionenstrahl neutralisiert ist.
  • Als Nächstes werden das polykristalline Substrat 510 und die Pufferschicht gebondet und miteinander mit Hilfe einer Raumtemperatur-Verbindung (Verbindungsschritt S21 eines polykristallinen Substrats und einer Pufferschicht) verbunden. Die Epitaxie-Wachstumsschicht 512 und die Pufferschicht 513 werden mit Hilfe eines Raumtemperatur-Verbindungsverfahrens gebondet und miteinander verbunden (Verbindungsschritt S22 einer Epitaxie-Wachstumsschicht und einer Pufferschicht). Sowohl der Verbindungsschritt S21 für das polykristalline Substrat und die Pufferschicht, als auch der Verbindungsschritt S22 für die Epitaxie-Wachstumsschicht und die Pufferschicht können als erstes durchgeführt werden.
  • RAUMTEMPERATUR-VERBINDUNGSVERFAHREN
  • Das Raumtemperatur-Verbindungsverfahren schließt ein Oberflächenaktivierungs-Verbindungsverfahren ein, ein Plasma-aktiviertes Verbindungsverfahren, ein Atomdiffusions-Verbindungsverfahren und dergleichen. Bei dem Raumtemperatur-Verbindungsverfahren werden Oxide und adsorbierte Moleküle auf festen Oberflächen in einem Vakuum unter Verwendung eines schnellen Atomstrahls oder dergleichen infolge eines Sputter-Effekts entfernt, um die Oberflächen zu aktivieren. Danach werden bei dem Raumtemperatur-Verbindungsverfahren die aktiven Oberflächen in Kontakt miteinander gebracht, um interatomare Verbindungen bei Raumtempertur auszubilden. Bei dem Raumtemperatur-Verbindungsverfahren werden Verbindungsflächen in einem Vakuum oberflächenbehandelt, um Atome auf der Oberfläche ausreichend zu aktivieren, um eine chemische Bindung einzugehen. Bei dem Raumtemperatur-Verbindungsverfahren werden Oberflächenschichten, die die Verbindung stören, entfernt. Dies verbindet die Bindungen der Atome auf den Oberflächen direkt miteinander, um eine starke Verbindung zu bilden. Viele Materialien können bei Raumtemperatur unter Verwendung des Raumtemperatur-Verbindungsverfahrens miteinander verbunden werden.
  • Als ein Halbleitermaterial kann das Verfahren z.B. auf ähnliche Materialien angewendet werden, um Si, SiC, GaAs, InP, GaP, InAs und dergleichen zu verbinden, und auf andere Materialien verwendet werden, um diese Materialien zu verbinden. Als ein einkristallines Oxid kann das Verfahren angewandt werden auf Si/LiNbO3, Si/LiTaO3, Si/Gd3Ga5O12, Si/Al2O3 (Saphir) und dergleichen. Als Metall kann das Verfahren angewandt werden auf Au, Pt, Ag, Cu, Al, Sn, Pb, Zn, auf ein Lötblockmaterial, eine Folie, eine Erhebung oder dergleichen. Ferner kann das Verfahren angewandt werden auf ein Schichtmaterial oder dergleichen, das aus der Bildung von Au, Pt, Cu und Al auf einem Substrat erhalten wird. Ferner kann das Verfahren als eine Metall/Keramik-Struktur verwendet werden, um unterschiedliche Materialien von Al zu verbinden, wie etwa Al/Al2O3, Al/Siliziumnitrid, Al/SiC, Al/AlN und dergleichen.
  • In dem Raumtemperatur-Verbindungsverfahren ist es notwendig, dass eine zu verbindende Oberfläche auf einem atomaren Bereich sauber und glatt ist. Deshalb wird bei dem Glättungsschritt S20 die Oberflächenrauigkeit Ra der zu verbindenden Oberfläche vorzugsweise auf 1 nm oder weniger eingestellt.
  • Für die Entfernung der Oberflächenschicht kann z.B. ein Sputter-Ätzen unter Verwendung eines Ionenstrahls, eines Plasmas oder dergleichen verwendet werden. Die Oberfläche ist nach dem Sputter-Ätzen in einem Zustand, in dem die Oberfläche leicht mit umgebenden Gasmolekülen reagiert. Für den Ionenstrahl wird ein inertes Gas, wie etwa Argon, verwendet. Ferner wird das Verfahren in einer Vakuumkammer durchgeführt werden, die auf ein Hochvakuum evakuiert ist. Die Oberfläche ist nach dem Sputter-Ätzen, bei dem Atome, die nicht bindende Bindungen haben, in einen aktiven Zustand mit einer großen Bindekraft mit anderen Atomen exponiert. Durch eine Verbindung davon können bei Raumtemperatur starke Bindungen erhalten werden.
  • Bei einer Raumtemperatur-Verbindung gemäß dem Herstellverfahren der Halbleitersubstratstruktur gemäß der vierten Ausführung werden bei dem Verbindungsschritt S21 des polykristallinen Substrats und der Pufferschicht Kontaminationsschichten mit Hilfe von Ätzen in einer Vakuumkammer entfernt, die auf ein Hochvakuum evakuiert ist. Die kontaminierenden Schichten decken die zu verbindenden Oberflächen sowohl auf dem polykristallinen Substrat 510 als auch auf der Pufferschicht 513 ab. Demnach werden die zu verbindenden Oberflächen gereinigt (Ätzschritt S211). Der Ätzschritt 211 wird durch Bestrahlen eines Objektes mit einem schnellen Atomstrahl durchgeführt, der aus einem schnellen Argon-Ionenstrahlgenerator emittiert wird.
  • Das gereinigte polykristalline Substrat 510 und die Pufferschicht 513, die beide dem Ätzschritt S211 unterzogen wurden, sind in einem aktiven Zustand, in der Bindungen exponiert sind. Das polykristalline Substrat 510 und die Pufferschicht 513 werden in dem aktiven Zustand in einer Vakuumkammer miteinander in Kontakt gebracht. Demnach werden Bindungen, die auf der Oberfläche in einem aktiven Zustand existieren, miteinander gekoppelt, und das polykristalline Substrat 510 und die Pufferschicht 513 können verbunden werden (Verbindungsschritt S212).
  • In dem Verbindungsschritt S22 der Epitaxie-Wachstumsschicht und der Pufferschicht wird ähnlich zu dem Verbindungsschritt S21 des polykristallinen Substrats und der Pufferschicht ein Ätzschritt S221 durchgeführt. In dem Ätzschritt S221 werden die Oberflächen der Pufferschicht 513 und die Epitaxie-Wachstumsschicht 512 gereinigt, um sie zu aktivieren. Demnach wird ein Verbindungsschritt S222 zum Verbinden der Pufferschicht 513 und der Epitaxie-Wachstumsschicht 512 ausgeführt.
  • Gemäß dem Herstellverfahren der Halbleitersubstratstruktur gemäß der vierten Ausführung kann eine Produktivität mit einer hohen Ausbeute erhalten werden, da der Schaden bei einer Verbindungsfläche gering ist.
  • SPANNUNGSFESTIGKEITSSIMULATION DER VORRICHTUNG
  • 31 ist eine Graphik, die die Simulationsergebnisse der Spannungs/Strom-Dichte-Charakteristiken zeigt, wenn eine Umkehrspannung an die Vorrichtung angelegt wird. 31 zeigt ein Simulationsmodell einer Schottky-Sperrschichtdiode unter Verwendung der Halbleitersubstratstruktur gemäß der vierten Ausführung („mit Pufferschicht“). 31 zeigt ein Simulationsmodell einer Schottky-Sperrschichtdiode, die keinen Defekt an der Grenzfläche zwischen einem Substrat und einer Epitaxie-Wachstumsschicht hat und keine Pufferschicht aufweist („ohne Pore“). 31 zeigt auch ein Simulationsmodell einer Schottky-Sperrschichtdiode, die einen Defekt an der Grenzfläche zwischen einem Substrat und einer Epitaxie-Wachstumsschicht hat und keine Pufferschicht aufweist („mit Pore“).
  • 32 zeigt ein Simulationsergebnis einer elektrischen Feldverteilung in einem Zustand, in dem eine Durchbruchsspannung auf jedes in 31 verwendete Simulationsmodell angewandt wird. 32A ist ein Simulationsergebnis eines Modells einer Schottky-Sperrschichtdiode unter Verwendung der Halbleitersubstratstruktur gemäß der vierten Ausführung. 32B ist ein Simulationsergebnis eines Modells einer Schottky-Sperrschichtdiode, die keinen Defekt an einer Grenzfläche zwischen einem Substrat und einer Epitaxie-Wachstumsschicht aufweist und keine Pufferschicht hat. 32C ist ein Simulationsergebnis eines Modells einer Schottky-Sperrschichtdiode, die einen Defekt an einer Grenzfläche zwischen einem Substrat und einer Epitaxie-Wachstumsschicht hat und keine Pufferschicht aufweist. 32D ist eine vergrößerte Ansicht eines Teils in der Nähe eines Defekts in dem Simulationsergebnis gemäß 32C. 32A bis 32C zeigen vergrößerte Ansichten, die durch Vergrößern des Bereichs in einem Teil in der Nähe der Oberfläche des Substrates erhalten wurden, wo die elektrische Feldverteilung sich stark zu einer Elektrode hin verändert, die an der oberen Fläche der epitaktischen Wachstumsschicht angeordnet ist.
  • Indem eine Schottky-Sperrschichtdiode unter Verwendung der Halbleitersubstratstruktur gemäß der vierten Ausführung modelliert wurde, wurde die Spannungsfestigkeit mit Hilfe einer Gerätesimulation untersucht. Ein spezielles Simulationsmodell wird nachfolgend beschrieben.
  • Die Simulationsmodelle von sämtlichen der Schottky-Sperrschichtdioden haben die gemeinsame Konfiguration, bei der eine obere Schicht auf einer SiC-Schicht gebildet ist und eine Elektrode auf der oberen Fläche der oberen Schicht gebildet ist. Die SiC-Schicht hat eine Dicke von 5 µm, eine Breite von 5 µm und eine Dotierkonzentration von 1 × 1015/cm3 und weist keinen Defekt auf.
  • Das Simulationsmodell „mit Pufferschicht“ gemäß 31 und ein Simulationsmodell, bei dem das Simulationsergebnis in 32A gezeigt ist, haben eine untere Schicht, die eine SiC-Schicht ist. Die SiC-Schicht hat eine Breite von 5 µm und eine Dotierkonzentration von 1 × 1019/cm3. Ein Loch von 1 µm im Quadrat ist an der Oberfläche der unteren Schicht gebildet, die kleiner als die obere Schicht ist. Das Simulationsmodell schließt eine Pufferschicht ein, die zwischen der oberen Schicht und der unteren Schicht angeordnet ist. Die Pufferschicht ist aus einer SiC-Schicht gebildet und hat eine Dicke von 0,5 µm, eine Breite von 5 µm und eine Dotierkonzentration 1 × 1018/cm3 und weist keinen Defekt auf.
  • Das in 31 gezeigte Simulationsmodell „mit Pore“ und die Simulationsmodelle, von denen die Simulationsergebnisse in 32C und 32D gezeigt sind, haben keine Pufferschicht. Das oben beschriebene Simulationsmodell weicht von dem Simulationsmodell „mit Pufferschicht“ gemäß 31 und dem Simulationsmodell, bei dem das Ergebnis in 32A gezeigt ist, darin ab, dass keine Pufferschicht eingeschlossen ist.
  • Das Simulationsmodell „ohne Pore“, das in 31 gezeigt ist, und ein Simulationsmodell, von dem das Simulationsergebnis in 32B gezeigt ist, weichen von dem Simulationsmodell „mit Pufferschicht“ in 31 und dem Simulationsmodell, von dem das Simulationsergebnis in 32A gezeigt ist, darin ab, dass keine Pufferschicht vorhanden ist und dass kein Loch vorhanden ist, das in der Oberfläche der unteren Schicht gebildet ist.
  • SIMULATIONSERGEBNIS
  • In Bezug auf die Simulationsergebnisse des Simulationsmodells „ohne Pore“, bei dem in der Oberfläche des Substrats gemäß 31 keine Pore gebildet wird, und eines Simulationsmodells, bei dem das Simulationsergebnis in 32B gezeigt ist, zeigt 31 die inhärente Spannungsfestigkeit der Vorrichtung. In Bezug auf das Simulationsergebnis des Simulationsmodells „mit Pore“, wobei eine Pore in der Oberfläche des Substrates gemäß 31 gebildet ist, und eines Simulationsmodells, von dem das Simulationsergebnis in 32C gezeigt ist, ist die Spannungsfestigkeit geringer als in dem Fall „ohne Pore“.
  • Inzwischen zeigt das in 32A des Simulationsmodells „mit Pufferschicht“, bei dem die Halbleitersubstratstruktur 501 gemäß der vierten Ausführung in 31 modelliert ist, dass die Spannungsfestigkeit erheblich verbessert ist.
  • In Bezug auf das Simulationsmodell „ohne Pore“ gemäß 32C und 32D tritt eine elektrische Feldkonzentration um die Position herum auf, an der eine Pore mit einer Grenzfläche zwischen einer Schicht mit einer niedrigen Dotierungskonzentration (die an eine obere Elektrode gebildet ist) und dem Substrat mit einer hohen Dotierungskonzentration in Kontakt ist. Ferner ist in Bezug auf das Simulationsmodell „mit Pufferschicht“ eine Pufferschicht mit einer hohen Dotierungskonzentration, und in der keine Pore gebildet ist, mit der Substratoberfläche verbunden. Deshalb wird eine elektrische Feldkonzentration um die Position, die in Kontakt mit einer Pore ist, verhindert, selbst wenn eine Pore in der Substratoberfläche besteht, und die Spannungsfestigkeit wird erheblich verbessert.
  • Wie oben beschrieben zeigt das Simulationsergebnis des Simulationsmodells „mit Pufferschicht“, bei der die Halbleitersubstratstruktur gemäß der vierten Ausführung modelliert ist, dass die Spannungsfestigkeit der Vorrichtung unter Verwendung der Halbleitersubstratstruktur gemäß der vierten Ausführung erheblich verbessert wird, und dass die Verlässlichkeit der Vorrichtung verbessert wird.
  • Deshalb kann gemäß der Halbleitersubstratstruktur 1 gemäß der vierten Ausführung als Substrat z.B. ein kostengünstiges polykristallines Substrat 510 anstelle der Verwendung eines teuren einkristallinen Substrats verwendet werden.
  • Bei dem Beispiel gemäß 29 ist ein gesinterter SiC-Pressling als das polykristalline Substrat 510 zitiert. Jedoch ist das polykristalline Substrat 510 nicht auf einen gesinterten Pressling beschränkt und kann ein polykristalliner SiC-Körper sein, der mit Hilfe von CVD gebildet ist.
  • In diesem Fall werden die Poren 517, die innerhalb des polykristallinen Substrats 510 gebildet werden, erheblich reduziert. Falls das Substrat ein polykristalliner Körper ist, kann jedoch ein konkaver Bereich auf der Oberfläche gebildet werden infolge der Degranulierung oder dergleichen während des Oberflächenglättungsschrittes S10. Deshalb kann der Oberflächenzustand bei dieser Simulation der gleiche sein wie der Zustand „mit Pore“. Demnach kann selbst in dem Fall einer Vorrichtung unter Verwendung eines polykristallinen SiC-Körpers, der mit Hilfe von CVD als das polykristalline Substrat 510 gebildet ist, die Vorrichtung eine verbesserte Spannungsfestigkeit aufweisen, indem die Konfiguration der Halbleitersubstratstruktur 501 gemäß der vierten Ausführung verwendet wird.
  • VORRICHTUNG ZUR HERSTELLUNG EINES GESINTERTEN SiC-PRESSLINGS
  • 33 zeigt schematisch eine Vorrichtung 650 zur Herstellung eines polykristallinen Körpers (gesinterter SiC-Pressling), die für die Halbleitersubstratstruktur gemäß der vierten Ausführung verwendet wird. Das Innere 650A der Vorrichtung 650 zur Herstellung des polykristallinen Körpers (gesinterter SiC-Pressling) ist eine Vakuumatmosphäre von ungefähr mehreren Pa oder wird durch Ar/N2-Gas ersetzt.
  • Die Vorrichtung 650 zur Herstellung des polykristallinen Körpers (gesinterter SiC-Pressling) verwendet ein festes Drucksinterverfahren mit Hilfe von Heißpressen (HP). Eine Graphitsinterform (Graphitform) 690, in die ein pulverförmiges oder festes polykristallines SiC-Material 694 gefüllt wird, wird unter Druck erhitzt. In der Graphitform 690 ist ein Thermoelement oder ein Strahlungsthermometer 692 aufgenommen.
  • Die Graphitform 690 ist mit einem Druckstempel 660A mit einem Graphitbund 680A und einem Graphit-Abstandshalter 670A dazwischen verbunden und ist mit einem Druckschaft 660B mit einem Graphitbund 680B und einem Graphit-Abstandshalter 670B dazwischen verbunden. Das polykristalline SiC-Material 694 wird unter Druck gesetzt und zwischen den Druckstempeln 660A und 660B unter Druck gesetzt. Die Heiztemperatur ist z.B. ungefähr 200 °C bis 350 °C, und der Druck P ist z.B. ungefähr 50 MPa maximal. Zusätzlich zu dem Heißpress-Sintern (HP) kann z.B. das Spark-Plasma-Sintern (SPS) angewandt werden.
  • Gemäß der Vorrichtung 650 zur Herstellung des polykristallinen Körpers (gesinterter SiC-Pressling) für die Halbleitersubstratstruktur gemäß der vierten Ausführung kann der Temperaturanstieg und die Kühlung schneller als beim atmosphärischen Heizen in einem elektrischen Ofen oder dergleichen (mehrere Minuten bis zu mehreren Stunden) erfolgen, da der Heizradius begrenzt ist. Es ist möglich, einen dicht gesinterten SiC-Pressling mit unterdrücktem Kornwachstum infolge des Druckes und des schnellen Temperaturanstiegs herzustellen. Die Vorrichtung ist nicht nur zum Sintern, sondern auch zur Sinterverbindung, zum Sintern von porösem Material und dergleichen geeignet.
  • Die oben beschriebene Halbleitersubstratstruktur 1 gemäß der vierten Ausführung kann z.B. zur Herstellung von verschiedenen SiC-Halbleiterelementen verwendet werden. Zu Beispielen davon gehören eine SiC-Schottky-Sperrschichtdiode (SBD), ein Metalloxid-Halbleiterfeldeffekttransistor (MOSFET) des SiC-Graben-Gate-Typs (T) und ein MOSFET des ebenen SiC-Gate-Typs.
  • SiC-SBD
  • Unter Verwendung der Halbleitersubstratstruktur gemäß der vierten Ausführung wird ein SiC-SBD 521 hergestellt. Wie in 34 gezeigt, weist der SiC-SBD 521 eine Halbleitersubstratstruktur 501 mit einem gesinterten SiC-Pressling 510 auf, eine SiC-Epitaxie-Wachstumsschicht 512 und eine Pufferschicht 513. Sowohl die Verbindung zwischen dem gesinterten SiC-Pressling 510 und der Pufferschicht 513 als auch die Verbindung zwischen der Pufferschicht 513 und der SiC-Epitaxie-Wachstumsschicht 512 wird mit Hilfe von Raumtemperatur-Verbindung erzeugt. Eine Verbindungsgrenzschicht 514 kann zwischen dem gesinterten SiC-Pressling 510 und der Pufferschicht 513 oder zwischen der Pufferschicht 513 und der SiC-Epitaxie-Wachstumsschicht 512 angeordnet sein.
  • Eine große Menge von n-Typ-Verunreinigungen entsprechend einem (n+)-Typ-Halbleiter (z.B. mit einer Verunreinigungsdichte von 1 × 1018 cm-3 bis ungefähr 1 × 1021 cm-3) wird in den gesinterten SiC-Pressling 510 und die Pufferschicht 513 dotiert. Eine kleine Menge von n-Typ-Verunreinigungen entsprechend einem (n-)-Typ-Halbleiter (z.B. eine Verunreinigungsdichte von ungefähr 5 × 1014 cm-3 bis ungefähr 5 × 1016 cm-3) wird in die SiC-Epitaxie-Wachstumsschicht 512 dotiert.
  • Ferner kann die SiC-Epitaxie-Wachstumsschicht 512 aus irgendeinem Material wie 4H-SiC, 6H-SiC, 2H-SiC oder 3C-SiC bestehen. Alternativ kann der SiC-SBD anstelle des gesinterten SiC-Presslings 510 irgendeinen von BN, AlN, Al2O3, Ga2O3, Diamant, Kohlenstoff oder Graphit aufweisen.
  • Als eine n-Typ-Dotierverunreinigung kann z.B. N (Stickstoff), P (Phosphor), As (Arsen) oder dergleichen verwendet werden.
  • Als eine p-Typ-Dotierverunreinigung kann z.B. Al (Aluminium) oder dergleichen verwendet werden.
  • Auf der Rückseite des gesinterten SiC-Presslings 510 kann eine Kathodenelektrode 522 gebildet sein, um so die gesamte Fläche der Rückseite abzudecken. Die Kathodenelektrode 522 ist mit einem Kathodenanschluss K verbunden.
  • Auf der Oberfläche 500 (z.B. eine (0001)-Ebene (Si-Ebene)) der SiC-Epitaxie-Wachstumsschicht 512 werden Kontaktlöcher 524 gebildet, wobei die Kontaktlöcher 524 dazu vorgesehen sind, einen Teil der SiC-Epitaxie-Wachstumsschicht 512 als einen aktiven Bereich 523 zu exponieren. In den Feldbereichen 525, die den aktiven Bereich 523 umgeben, sind Feldisolierschichten 526 gebildet.
  • Die Feldisolierschichten 526 bestehen aus SiO2 (Siliziumoxid), können jedoch auch aus anderen Isoliermaterialien, wie etwa Siliziumnitrid (SiN) bestehen. Auf den Feldisolierschichten 526 ist eine Anodenelektrode 527 gebildet. Die Anodenelektrode 527 ist mit einem Anodenanschluss A verbunden.
  • In einem Bereich in der Nähe der Oberfläche 500 (Oberflächenbereich) der SiC-Epitaxie-Wachstumsschicht 512 sind p-Typ-JTE-Strukturen 528 (Verbindungsendeverlängerung) auf der SiC-Epitaxie-Wachstumsschicht 512 gebildet, um so in Kontakt mit der Anodenelektrode 527 zu sein. Die JTE-Strukturen 528 sind entlang der Konturen der Kontaktlöcher 524 gebildet, um so die Innenseite und die Außenseite der Kontaktlöcher 524 in den Feld-isolierenden Schichten 526 aufzuspreizen.
  • SiC-TMOSFET
  • Unter Verwendung der Halbleitersubstratstruktur gemäß der vierten Ausführung wird ein MOSFET 531 des Graben-Gate-Typs hergestellt. Wie in 35 gezeigt weist der MOSFET 531 des Graben-Gate-Typs eine Halbleitersubstratstruktur 501 auf, die einen gesinterten SiC-Pressling 510 hat, eine SiC-Epitaxie-Wachstumsschicht 512 und eine Pufferschicht 513. Sowohl die Verbindung zwischen dem gesinterten SiC-Pressling 510 und der Pufferschicht 513, als auch die Verbindung zwischen der Pufferschicht 513 und der SiC-Wachstumsschicht 512 werden mit Hilfe einer Raumtemperatur-Verbindung hergestellt. Eine Verbindungsgrenzfläche 514 kann zwischen dem gesinterten SiC-Pressling 510 und der Pufferschicht 513 oder zwischen der Pufferschicht 513 und der SiC-Epitaxie-Wachstumsschicht 512 vorgesehen sein.
  • Eine große Menge von n-Typ-Verunreinigungen entsprechend einem (n+)-Typ-Halbleiter (z.B. eine Verunreinigungsdichte von ungefähr 1 × 1018 cm-3 bis ungefähr 1 × 1021 cm-3) wird in den gesinterten SiC-Pressling 510 und die Pufferschicht 513 dotiert. Eine kleine Menge von n-Typ-Verunreinigungen entsprechend einem (n-)-Typ-Halbleiter (z.B. eine Verunreinigungsdichte von ungefähr 5 × 1014 cm-3 bis ungefähr 5 × 1016 cm-3) wird in die SiC-Epitaxie-Wachstumsschicht 512 dotiert.
  • Ferner kann die SiC-Epitaxie-Wachstumsschicht aus irgendeinem Material wie etwa 4H-SiC, 6H-SiC, 2H-SiC oder 3C-SiC bestehen.
  • Ferner kann der MOSFET irgendeines von BN, AlN, Al2O3, Ga2O3,Diamant, Kohlenstoff oder Graphit anstelle des gesinterten SiC-Presslings 510 aufweisen.
  • Als eine n-Typ-Dotierverunreinigung kann z.B. N (Stickstoff), P (Phosphor), As (Arsen) oder dergleichen verwendet werden.
  • Als eine p-Typ-Dotierverunreinigung kann z.B. Al (Aluminium) oder dergleichen verwendet werden.
  • Eine Drain-Elektrode 532 wird auf der Rückseite ((000-1)-Ebene, C-Ebene) des gesinterten SiC-Presslings 510 gebildet, um so die gesamte Fläche der Rückseite abzudecken. Die Drain-Elektrode 532 ist mit einem Drain-Anschluss D verbunden.
  • In einem Bereich in der Nähe der Oberfläche 500 ((0001)-Ebene, Si-Ebene) der SiC-Epitaxie-Wachstumsschicht 512 werden p-Typ-Körperbereiche 533 (z.B. mit einer Verunreinigungsdichte von ungefähr 1 × 1016 cm-3 bis ungefähr 1 × 1019 cm-3) gebildet. Ein Bereich der SiC-Epitaxie-Wachstumsschicht 512, der näher an dem gesinterten SiC-Pressling 510 ist als die Körperbereiche 533, ist ein (n-)-Typ-Drain-Bereich 534 (512), bei dem der Zustand der SiC-Epitaxie-Wachstumsschicht beibehalten wurde.
  • Auf der SiC-Epitaxie-Wachstumsschicht 512 wird ein Gate-Graben 535 gebildet. Der Gate-Graben 535 erstreckt sich von der Oberfläche 500 der SiC-Epitaxie-Wachstumsschicht 512 aus, durchdringt die Körperbereiche 533 und hat den tiefsten Bereich, der den Drain-Bereich 534 erreicht.
  • Auf der Innenfläche des Gate-Grabens 535 und der Oberfläche 500 der SiC-Epitaxie-Wachstumsschicht 512 wird eine Gate-Isolierschicht 536 gebildet, um so die gesamte Innenfläche des Gate-Grabens 535 abzudecken. Eine Gate-Elektrode 537 ist in den Gate-Graben 535 eingebettet, indem das Innere der Gate-Isolierschicht 536 z.B. mit Polysilizium gefüllt wird. Ein Gate-Anschluss G ist mit der Gate-Elektrode 537 verbunden.
  • Es gibt (n+)-Typ-Source-Bereiche 538, die einen Teil der Seitenflächen des Gate-Grabens 535 bilden, der an den Oberflächenbereichen des Körperbereiches 533 gebildet ist.
  • In der SiC-Epitaxie-Wachstumsschicht 512 sind (p+)-Typ-Körperkontaktbereiche 539 (z.B. mit einer Verunreinigungsdichte von ungefähr 1 × 1018 cm-3 bis ungefähr 1 × 1021 cm-3) gebildet. Die Körperkontaktbereiche 539 erstrecken sich von der Oberfläche 500 aus, durchdringen die Source-Bereiche 538 und sind mit den Körperbereichen 533 verbunden.
  • Auf der SiC-Epitaxie-Wachstumsschicht 512 ist eine aus SiO2 bestehende Isolierzwischenschicht 540 gebildet. Eine Source-Elektrode 542 ist mit den Source-Bereichen 538 und den Körperkontaktbereichen 539 über Kontaktlöcher 541 verbunden, die in der Zwischenisolierschicht 540 gebildet sind. Ein Source-Anschluss S ist mit der Source-Elektrode 542 verbunden.
  • Eine vorbestimmte Spannung (Spannung gleich oder größer als eine Gate-Grenzspannung) wird an die Gate-Elektrode 537 angelegt, während eine vorbestimmte Potenzialdifferenz zwischen der Source-Elektrode 542 und der Drain-Elektrode 532 (zwischen Source und Drain) angelegt wird. Dies kann Kanäle in Bereichen in der Nähe von Grenzflächen zwischen der Gate-Isolierschicht 536 und den Körperbereichen 533 infolge eines elektrischen Feldes von der Gate-Elektrode 537 bilden. Demnach kann ein Strom zwischen der Source-Elektrode 542 und der Drain-Elektrode 532 fließen, und der SiC-TMOSFET 531 kann eingeschaltet werden.
  • SiC-MOSFET MIT EBENEM GATE
  • Ein MOSFET 551 mit ebenem Gate wird unter Verwendung der Halbleitersubstratstruktur 1 gemäß der vierten Ausführung hergestellt. Wie in 36 gezeigt, weist der MOSFET 551 mit ebenem Gate eine Halbleitersubstratstruktur 501 auf, die einen gesinterten SiC-Pressling 510, eine SiC-Epitaxie-Wachstumsschicht 512 und eine Pufferschicht 513 aufweist. Sowohl die Verbindung zwischen dem gesinterten SiC-Pressling 510, als auch der Pufferschicht 513, als auch die Verbindung zwischen der Pufferschicht 513 und der SiC-Epitaxie-Wachstumsschicht 512 werden mit Hilfe einer Raumtemperatur-Verbindung durchgeführt. Eine Verbindungsgrenzfläche 514 kann zwischen dem gesinterten SiC-Pressling 510 und der Pufferschicht 513 oder zwischen der Pufferschicht 513 und der SiC-Epitaxie-Wachstumsschicht 512 angeordnet sein.
  • Eine große Menge von n-Typ-Verunreinigungen entsprechend einem (n+)-Typ-Halbleiter (z.B. mit einer Verunreinigungsdichte von ungefähr 1 × 1018 cm-3 bis ungefähr 1 × 1021 cm-3) wird dem gesinterten SiC-Pressling 510 und der Pufferschicht 513 zudotiert. Eine kleine Menge von Verunreinigungen entsprechend einem (n-)-Typ-Halbleiter (z.B. eine Verunreinigungsdichte von ungefähr 5 × 1014 cm-3 bis ungefähr 5 × 1016 cm-3) wird der SiC-Epitaxie-Wachstumsschicht 512 zudotiert.
  • Ferner kann die SiC-Epitaxie-Wachstumsschicht 512 aus irgendeinem Material wie 4H-SiC, 6H-SiC, 2H-SiC oder 3C-SiC bestehen. Die Struktur kann eines von BN, AlN, Al2O3, Ga2O3,Diamant, Kohlenstoff oder Graphit anstelle des gesinterten SiC-Presslings 510 aufweisen.
  • Als eine n-Typ-Dotierverunreinigung kann z.B. N (Stickstoff), P (Phosphor), As (Arsen) oder dergleichen verwendet werden.
  • Als p-Typ-Dotierverunreinigung kann z.B. Al (Aluminium) oder dergleichen verwendet werden.
  • Auf der Rückseite ((000-1)-Ebene) des gesinterten SiC-Presslings 510 ist eine Drain-Elektrode 552 gebildet, um so die gesamte Fläche der Rückseite abzudecken. Ein Drain-Anschluss D ist mit der Drain-Elektrode 552 verbunden.
  • In einer Wannenform in einem Bereich in der Nähe der Oberfläche 500 ((0001-Ebene) (Oberflächenbereich) der SiC-Epitaxie-Wachstumsschicht 512 ist ein p-Typ-Körperbereich 553 (z.B. eine Verunreinigungsdichte von ungefähr 1 × 1016 cm-3 bis ungefähr 1 × 1019 cm-3) gebildet. Ein Teil der SiC-Epitaxie-Wachstumsschicht 512, der näher an einem SiC-Substrat 510 als der Körperbereich 553 ist, ist ein (n-)-Typ-Drain-Bereich 554 (512), bei dem derselbe Zustand wie nach dem epitaktischen Wachstum eingehalten ist.
  • In einem Oberflächenbereich des Körperbereiches 553 werden (n+)-Typ-Source-Bereiche 555 gebildet. Die Source-Bereiche 555 haben Abstände von den Umfangsrändern des Körperbereiches 553.
  • Innerhalb der Source-Bereiche 555 ist ein (p+)-Typ-Körperkontaktbereich 556 (z.B. mit einer Verunreinigungsdichte von ungefähr 1 × 1018 cm-3 bis ungefähr 1 × 1021 cm-3) gebildet. Der Körperkontaktbereich 556 durchdringt die Source-Bereiche 555 in der Tiefenrichtung und ist mit dem Körperbereich 553 verbunden.
  • Auf der Oberfläche 500 der SiC-Epitaxie-Wachstumsschicht 512 sind Gate-Isolierschichten 557 gebildet. Die Gate-Isolierschichten 557 decken Bereiche (Umfangsbereichabschnitte des Körperbereiches 553) ab, die die Source-Bereiche 555 in dem Körperbereich 553 und die äußeren Umfangsränder der Source-Bereiche 555 umgeben.
  • Auf den Gate-Isolierschichten 557 sind Gate-Elektroden 558 gebildet, die z.B. aus Polysilizium bestehen. Die Gate-Elektroden 558 sind Umfangsrändern des Körperbereiches 553 zugewandt, wobei die Gate-Isolierschichten 557 dazwischen angeordnet sind. Ein Gate-Anschluss G ist mit jeder der Gate-Elektroden 558 verbunden.
  • Auf der SiC-Epitaxie-Wachstumsschicht 512 sind isolierende Zwischenschichten 559 gebildet, die aus SiO2 bestehen. Eine Source-Elektrode 561 ist mit den Source-Bereichen 555 und dem Körperkontaktbereich 556 über Kontaktlöcher 560 verbunden, die in den Zwischenisolierschichten 559 gebildet sind. Ein Source-Anschluss S ist mit der Source-Elektrode 561 verbunden.
  • Eine vorbestimmte Spannung (Spannung gleich oder größer als eine Gate-Grenzspannung) wird an die Gate-Elektroden 558 angelegt, während eine vorbestimmte Potenzialdifferenz zwischen der Source-Elektrode 561 und der Drain-Elektrode 552 (zwischen Source und Drain) erzeugt wird. Dies kann Kanäle in Bereichen in der Nähe von Grenzflächen zwischen den Gate-Isolierschichten 557 und dem Körperbereich 553 infolge eines elektrischen Feldes von der Gate-Elektrode 558 bilden. Demnach kann ein Strom zwischen der Source-Elektrode 561 und der Drain-Elektrode 552 fließen und der planare Gate-MOSFET 551 kann eingeschaltet werden.
  • Obwohl die vierte Ausführung oben beschrieben wurde, sind andere Ausführungen auch möglich.
  • Obwohl in den Zeichnungen nicht dargestellt, kann eine Leistungshalbleitervorrichtung unter Verwendung der Halbleitersubstratstruktur 501 gemäß der vierten Ausführung z.B. hergestellt werden. Insbesondere kann unter Verwendung der Halbleitersubstratstruktur 501 eine vertikale Vorrichtungsstruktur hergestellt werden. Das heißt, es kann eine vertikale Leistungshalbleitervorrichtung hergestellt werden. Die vertikale Leistungshalbleitervorrichtung weist ein polykristallines Substrat 510 auf, eine Epitaxie-Wachstumsschicht 512, die mit dem polykristallinen Substrat 510 integriert ist, und eine Pufferschicht 513. Die Pufferschicht 513 ist zwischen dem polykristallinen Substrat 510 und der Epitaxie-Wachstumsschicht 512 angeordnet und sowohl mit dem polykristallinen Substrat 510 als auch der Epitaxie-Wachstumsschicht 512 verbunden. Bei der vertikalen Leistungshalbleitervorrichtung weist die Epitaxie-Wachstumsschicht 512 ein erstes Dotiermittel und die Pufferschicht 513 ein zweites Dotiermittel auf, das von dem gleichen Leitfähigkeitstyp wie das erste Dotiermittel ist. In einer Halbleitersubstratstruktur 501 der vertikalen Leistungshalbleitervorrichtung ist die Konzentration des zweiten Dotiermittels, das in der Pufferschicht 513 enthalten ist, höher als die Konzentration des Dotiermittels, das in der Epitaxie-Wachstumsschicht 512 enthalten ist. Die vertikale Leistungshalbleitervorrichtung weist eine erste Metallelektrode auf, die auf der Oberfläche des Substrats angeordnet ist, die einer Verbindungsfläche zwischen dem polykristallinen Substrat 510 und der Pufferschicht 513 zugewandt ist.
  • Ferner kann eine vertikale Leistungshalbleitervorrichtung gebildet werden, die eine zweite Metallelektrode aufweist. Die zweite Metallelektrode ist auf der Oberfläche der Epitaxie-Wachstumsschicht 512 angeordnet, die einer Verbindungsfläche zwischen der Pufferschicht 513 und der Epitaxie-Wachstumsschicht 512 zugewandt ist.
  • Ferner kann eine laterale Vorrichtungsstruktur unter Verwendung der Halbleitersubstratstruktur 501 gemäß der vierten Ausführung hergestellt werden. Das heißt, es kann eine laterale Leistungshalbleitervorrichtung erzeugt werden. Die laterale Leistungshalbleitervorrichtung weist ein polykristallines Substrat 510, eine epitaktische Wachstumsschicht 512, die mit dem polykristallinen Substrat 510 integriert ist, und eine Pufferschicht 513 auf. Die Pufferschicht 513 ist zwischen dem polykristallinen Substrat 510 und der Epitaxie-Wachstumsschicht 512 angeordnet und sowohl mit dem polykristallinen Substrat 510 als auch mit der Epitaxie-Wachstumsschicht 512 verbunden. In der lateralen Leistungshalbleitervorrichtung weist die Epitaxie-Wachstumsschicht 512 ein erstes Dotiermittel auf, und die Pufferschicht 513 weist ein zweites Dotiermittel auf, das denselben Leitfähigkeitstyp wie das erste Dotiermittel hat. In der Halbleitersubstratstruktur 501 der lateralen Leistungshalbleitervorrichtung ist die Konzentration des zweiten Dotiermittels, das in der Pufferschicht 513 enthalten ist, größer als die Konzentration des Dotiermittels, das in der Epitaxie-Wachstumsschicht 512 enthalten ist. Die laterale Leistungshalbleitervorrichtung weist eine zweite Metallelektrode auf, die auf der Oberfläche der Epitaxie-Wachstumsschicht angeordnet ist und die einer Verbindungsfläche zwischen der Pufferschicht 513 und der Epitaxie-Wachstumsschicht 512 zugewandt ist.
  • In der oben beschriebenen vertikalen oder lateralen Leistungshalbleitervorrichtung kann ferner die Epitaxie-Wachstumsschicht 512 und die Pufferschicht 513 auch wenigstens eines oder mehrere aufweisen ausgewählt aus einer Gruppe bestehend aus einem Gruppe-IV-Element-Halbleiter, einer Gruppe-III-V-Halbleiterverbindung und einer Gruppe-II-VI-Halbleiterverbindung. Ferner kann jede der Epitaxie-Wachstumsschicht 512 und der Pufferschicht 513 wenigstens eines oder mehrere aufweisen ausgewählt aus der Gruppe bestehend aus Siliziumcarbid, Galliumnitrid, Silizium, Aluminiumnitrid und Galliumoxid.
  • In der oben beschriebenen vertikalen oder lateralen Leistungshalbleitervorrichtung kann ferner das polykristalline Substrat wenigstens eines oder mehrere enthalten ausgewählt aus der Gruppe bestehend aus einem gesinterten Pressling, BN, AlN, Al2O3, Ga2O3,Diamant, Kohlenstoff und Graphit. Ferner kann der gesinterte Pressling einen gesinterten Pressling aufweisen, mit wenigstens einem oder mehreren ausgewählt aus der Gruppe bestehend aus einem Gruppe-IV-Element-Halbleiter, einer Gruppe-III-V-Halbleiterverbindung und einer Gruppe-II-VI-Halbleiterverbindung. Der gesinterte Pressling kann einen gesinterten Pressling aufweisen, von einem oder mehreren ausgewählt aus der Gruppe bestehend aus Siliziumcarbid, Galliumnitrid, Silizium, Aluminiumnitrid und Galliumoxid.
  • Ferner kann ein MOS-Kondensator z.B. unter Verwendung der Halbleitersubstratstruktur gemäß der vierten Ausführung hergestellt werden, obwohl in den Zeichnungen nicht dargestellt. Die Ausbeute und Verlässlichkeit des MOS-Kondensators können vergrößert werden.
  • Ferner, obwohl in den Zeichnungen nicht dargestellt, kann ein Bipolartransistor unter Verwendung der Halbleitersubstratstruktur 501 gemäß der vierten Ausführung hergestellt werden. Ferner kann die Halbleitersubstratstruktur 501 gemäß der vierten Ausführung benutzt werden, um eine SiC-pn-Diode, einen Bipolartransistor mit SiCisoliertem Gate (IGBT) einen komplementären SiC-MOSFET und dergleichen herzustellen.
  • 37 zeigt eine schematische Struktur einer Halbleitersubstratstruktur (Wafer) 501 gemäß der vierten Ausführung aus der Vogelperspektive. Die Halbleitersubstratstruktur 501 weist ein polykristallines Substrat 510, eine Pufferschicht 513, die mit dem polykristallinen Substrat 510 verbunden ist, und eine Epitaxie-Wachstumsschicht 512 auf, die mit der Pufferschicht 513 verbunden ist. Sowohl die Verbindung zwischen dem polykristallinen Substrat 510 und der Pufferschicht 513 als auch die Verbindung zwischen der Pufferschicht 513 und der Epitaxie-Wachstumsschicht 512 werden mit Hilfe von Raumtemperatur-Verbindungen erzeugt. Die Raumtemperatur-Verbindung weist wenigstens eines oder mehrere auf, ausgewählt aus einem Oberflächenaktivierten Bonden, einem Plasma-aktivierten Bonden und einem Atomdiffusions-Bonden.
  • Die Verbindung zwischen dem polykristallinen Substrat 510 und der Pufferschicht 513 und die Verbindung zwischen der Pufferschicht 513 und der Epitaxie-Wachstumsschicht 512 kann mit Hilfe einer Diffusionsverbindung erzeugt werden.
  • Falls die Raumtemperatur-Verbindung verwendet wird, wird die Oberflächenrauigkeit Ra der Substratoberfläche auf 1 nm oder kleiner eingestellt. Als ein Ergebnis davon ist die Dicke einer Verbindungsgrenzfläche 514 mit unterschiedlichen Zusammensetzungen ungefähr 1 nm bis 10 nm.
  • Falls die Diffusionsverbindung verwendet wird, kann die Oberflächenrauigkeit der Substratoberfläche rau sein, abhängig von dem Material und der Verbindungstemperatur. Die Dicke der Verbindungsgrenzfläche 514 mit unterschiedlichen Zusammensetzungsgradienten, in der die atomare Diffusion durchgeführt wird, ist ungefähr 1 nm bis 10 µm, um die atomare Diffusion zu verwenden.
  • Die Epitaxie-Wachstumsschicht 512 kann wenigstens eines oder mehrere aufweisen, ausgewählt aus der Gruppe bestehend aus einem Gruppe-IV-Halbleiterelement, einer Gruppe-III-V-Halbleiterverbindung und einer Gruppe-II-VI-Halbleiterverbindung.
  • Die Epitaxie-Wachstumsschicht 512 kann wenigstens eines oder mehrere aufweisen, ausgewählt aus der Gruppe bestehend aus Siliziumcarbid, Galliumnitrid, Silizium, Aluminiumnitrid und Galliumoxid.
  • Ferner kann die SiC-Epitaxie-Wachstumsschicht aus irgendeinem Material bestehen, wie aus 4H-SiC, 6H-SiC, 2H-SiC oder 3C-SiC.
  • Die Pufferschicht 513 kann wenigstens eines oder mehrere enthalten, ausgewählt aus derselben Gruppe wie Epitaxie-Wachstumsschicht 512. Ferner kann, solange wie der Leitfähigkeitstyp derselbe ist wie derjenige der Epitaxie-Wachstumsschicht 512, die Schicht ein Dotiermittel von derselben Art oder ein Dotiermittel von einer anderen Art aufweisen.
  • Das polykristalline Substrat 510 kann wenigstens eines oder mehrere aufweisen ausgewählt aus der Gruppe bestehend aus einem gesinterten Pressling, BN, AlN, Al2O3, Ga2O3,Diamant, Kohlenstoff und Graphit.
  • Der gesinterte Pressling kann einen gesinterten Pressling aufweisen, der wenigstens eine oder mehrere Arten enthält, ausgewählt aus der Gruppe bestehend aus einem Gruppe-IV-Element-Halbleiter, einer Gruppe-III-V-Halbleiterverbindung und einer Gruppe-II-VI-Halbleiterverbindung. Ferner kann der gesinterte Pressling einen gesinterten Pressling von wenigstens einem oder mehreren ausgewählt aus der Gruppe bestehend aus Siliziumcarbid, Kaliumnitrid, Silizium, Aluminiumnitrid und Galliumoxid enthalten.
  • Die Dicke des polykristallinen Substrats (gesinterter SiC-Pressling) 510 kann z.B. ungefähr 200 µm bis ungefähr 500 µm betragen. Die Dicke der SiC-Epitaxie-Wachstumsschicht 512 kann z.B. ungefähr 4 µm bis ungefähr 100 µm betragen. Die Dicke der SiC-Pufferschicht 513 kann z.B. ungefähr 0,5 µm bis ungefähr 1 µm betragen.
  • SiC-EPITAXIE-WAFER
  • Die SiC-Epitaxie-Wachstumsschicht 512 und die SiC-Pufferschicht 513 bestehen z.B. aus 4H-SiC, das mit Hilfe von CVD epitaktisch gewachsen ist, und können einen Abweichungswinkel von weniger als 4 Grad haben. Insbesondere kann die SiC-Epitaxie-Wachstumsschicht 512 und die SiC-Pufferschicht 513, die aus einkristallinem SiC-Epitaxie-Wafern besteht, die mit Hilfe von was als Fern-Epitaxie bezeichnet ist, hergestellt werden. Bei der Fern-Epitaxie wird das Material epitaktisch auf einer Graphitschicht aufgewachsen, die auf einem einkristallinen SiC-Substrat gebildet ist, und dann wird das Material von der Graphitschicht abgelöst.
  • BEISPIEL EINER KRISTALLSTRUKTUR
  • 38(a) zeigt eine schematische Strukturansicht einer Einheitszelle eines 4H-SiC-Kristalls aus der Vogelperspektive, anwendbar auf die SiC-Epitaxie-Wachstumsschicht 512 und die SiC-Pufferschicht 513. 38(b) zeigt eine schematische Ausführung eines zweischichtigen Teils eines 4H-SiC-Kristalls. 38(c) zeigt eine schematische Ausführung eines vierschichtigen Bereichs eines 4H-SiC-Kristalls.
  • 39 zeigt eine schematische Ausführung, bei der die Einheitszelle der Kristallstruktur des in 38(a) gezeigten 4H-SiC direkt von oberhalb einer (0001)-Ebene gesehen ist.
  • Wie in 38(a) bis 38(c) gezeigt, kann die Kristallstruktur von 4H-SiC durch ein hexagonales System angenähert werden. Die vier C-Atome sind mit einem Si-Atom verbunden. Die vier C-Atome sind an vier Ecken des Tetraeders angeordnet, mit dem Si-Atom in der Mitte davon. Unter diesen vier C-Atomen ist ein C-Atom in der Richtung einer [0001]-Achse in Bezug auf das Si-Atom angeordnet. Die verbleibenden drei anderen C-Atome sind auf der Seite einer [000-1]-Achse in Bezug auf das Si-Atom angeordnet. In 38(a) ist z.B. die Winkelabweichung θ ungefähr 4 Grad oder weniger.
  • Die [0001]-Achse und die [000-1]-Achse erstrecken sich in der Axialrichtung eines hexagonalen Zylinders. Die Stirnfläche (Oberansicht des hexagonalen Zylinders) weist die [0001]-Achse als eine Normale in der (0001)-Ebene (Si-Ebene) auf. Ferner hat die Stirnfläche (untere Fläche des hexagonalen Zylinders) die [000-1]-Achse als eine Normale in der (000-1)-Ebene (C-Ebene).
  • Ferner sind Richtungen, die senkrecht zu der [0001]-Achse sind und durch nicht benachbarte Eckpunkte des hexagonalen Zylinders gelangen, wenn direkt von oben oberhalb der (0001)-Ebene aus gesehen, eine a1-Achse [2-1-10], eine a2-Achse [-12-10] und eine a3-Achse [-1-120].
  • Wie in 39 gezeigt, ist die Richtung, die durch einen Eckpunkt zwischen der a1-Achse und der a2-Achse verläuft, eine [11-20]-Achse. Die Richtung, die durch einen Eckpunkt zwischen der a2-Achse und der a3-Achse verläuft, ist eine [-2110]-Achse. Die Richtung, die durch einen Eckpunkt zwischen der a3-Achse und der a1-Achse verläuft, ist eine [1-210]-Achse.
  • Es gibt sechs Achsen, von denen jede zwischen irgend zwei Achsen unter den sechs Achsen angeordnet ist, die durch die einzelnen Achsen des hexagonalen Zylinders verlaufen und einen Winkel von 30 Grad mit den beiden Achsen an beiden Seiten davon bilden. Die sechs Achsen sind Normale zu den einzelnen Seitenflächen des hexagonalen Zylinders. Beginnend von einer Achse, die zwischen der a1-Achse und der [11-20]-Achse verläuft, sind die sechs Achsen im Uhrzeigersinn eine [10-10]-Achse, eine [1-100]-Achse, eine [0-110]-Achse, eine [-1010]-Achse, eine [-1100]-Achse, und eine [01-10]-Achse. Die Flächen (Seitenflächen des hexagonalen Zylinders, die die sechs Achsen als Normale haben, sind Kristallflächen, die senkrecht zu der (0001)-Ebene und der (000-1)-Ebene sind.
  • Eine Leistungshalbleitervorrichtung mit der Halbleitersubstratstruktur gemäß der vierten Ausführung kann irgendeines auf einer SiC-Basis, einer Si-Basis, einer GaN-Basis, einer AlN-Basis und Galliumoxid-basierten IGBTs, Dioden, MOSFETs, Thyristoren und LED-Vorrichtungen aufweisen.
  • Eine Leistungshalbleitervorrichtung, die die Halbleitersubstratstruktur gemäß der vierten Ausführung aufweist, kann eine Konfiguration von irgendeinem in einem 1-in-1-Modul, einem 2-in-1-Modul, einem 4-in-1-Modul, einem 6-in-1-Modul, einem 7-in-1-Modul, einem 8-in-1-Modul, einem 12-in-1-Modul oder einem 14-in-1-Modul aufweisen.
  • Gemäß der vierten Ausführung ist es möglich, eine Halbleitersubstratstruktur bereitzustellen, die eine stabile Grenzflächenstruktur selbst bei einer hohen Temperatur aufweist, sowie eine Leistungshalbleitervorrichtung, die die Halbleitersubstratstruktur enthält.
  • Gemäß der vierten Ausführung ist es möglich, eine Halbleitersubstratstruktur bereitzustellen, die in der Lage ist, Materialbeschränkungen zu reduzieren, Kosten zu reduzieren und die gewünschten physikalischen Eigenschaften zu erhalten, und eine Leistungshalbleitervorrichtung mit der Halbleitersubstratstruktur anzugeben.
  • Gemäß der Halbleitersubstratstruktur gemäß der vierten Ausführung werden ein gegebenes Substrat und eine SiC-Epitaxie-Wachstumsschicht gebondet und miteinander unter Verwendung eines Raumtemperatur-Verbindungsverfahrens verbunden, anstelle des Bildens einer SiC-Epitaxie-Wachstumsschicht auf einem einkristallinen SiC-Substrat. Deshalb kann der Bereich von Kombinationen einer Epitaxie-Wachstumsschicht und eines Substrates ausgedehnt werden.
  • Gemäß der Halbleitersubstratstruktur gemäß der vierten Ausführung kann beispielsweise ein kostengünstiges polykristallines SiC-Substrat oder ein Kohlenstoff-Substrat als Substratmaterial verwendet werden, anstelle eines teuren einkristallinen SiC-Substrats.
  • Gemäß der Halbleitersubstratstruktur gemäß der vierten Ausführung kann z.B. ein kostengünstiges SiC-polykristallines Substrat oder ein Kohlenstoff-Substrat anstelle eines teuren einkristallinen SiC-Substrats verwendet werden.
  • Ferner ist es gemäß der Halbleitersubstratstruktur gemäß der vierten Ausführung möglich, ein Substrat und eine SiC-Epitaxie-Wachstumsschicht zu verbinden, die die gewünschten Eigenschaften aufweisen. Dies verbessert die Charakteristiken einer Leistungshalbleitervorrichtung. Insbesondere können der thermische Ausdehnungskoeffizient, die thermische Leitfähigkeit, die elektrische Leitfähigkeit und die mechanischen Charakteristiken in der gewünschten Kombination hergestellt werden. Deshalb können die Schaltcharakteristiken, die Hitzebeständigkeit und die mechanische Verlässlichkeit einer Leistungshalbleitervorrichtung verbessert werden.
  • Ferner kann bei der Halbleitersubstratstruktur gemäß der vierten Ausführung und bei einer Leistungshalbleitervorrichtung mit der Halbleitersubstratstruktur ein gegebenes Substrat und eine komplettierte SiC-Epitaxie-Wachstumsschicht miteinander gebondet und bei Raumtemperatur unter Verwendung eines Raumtemperatur-Verbindungsverfahrens oder eines Diffusions-Verbindungsverfahrens verbunden werden. Deshalb kann die Dauer des Verfahrens verkürzt werden. Ferner kann die Herstellungsausbeute erhöht werden, da ein gegebenes Substrat mit einer komplettierten SiC-Epitaxie-Wachstumsschicht kombiniert werden kann.
  • Ferner haben die Halbleitersubstratstruktur gemäß der vierten Ausführung und eine Leistungshalbleitervorrichtung mit der Halbleitersubstratstruktur eine SiC-Pufferschicht, die eine höhere Dotierungskonzentration als eine SiC-Epitaxie-Wachstumsschicht hat. Dies verbessert die Spannungsfestigkeit der Halbleitersubstratstruktur. Demnach kann die Verlässlichkeit der Vorrichtung verbessert werden, falls die Halbleitersubstratstruktur bei der Vorrichtung verwendet wird.
  • ANDERE AUSFÜHRUNGEN
  • Wie oben erwähnt, wurden einige Ausführungen beschrieben, jedoch sind die Beschreibungen und Zeichnungen, die Teil dieser Offenbarung bilden, beispielhaft und sollten nicht als beschränkend angesehen werden. Zahlreiche andere Ausführungen, Beispiele und Arbeitsverfahren werden den Fachleuten aus dieser Offenbarung offensichtlich.
  • Auf diese Weise schließt die vierte Ausführung zahlreiche Ausführungen und dergleichen ein, die hier nicht beschrieben sind.
  • GEWERBLICHE ANWENDBARKEIT
  • Die gegenwärtige Erfindung kann für eine Schottky-Sperrschichtdiode, ein MOSFET oder dergleichen bestehend aus SiC verwendet werden. Ferner kann die gegenwärtige Erfindung bei einem n-Kanal-IGBT bestehend aus SiC verwendet werden.
  • Eine Halbleitersubstratstruktur und eine Leistungshalbleitervorrichtung mit der Halbleitersubstratstruktur können für zahlreiche Halbleitermodulverfahren wie etwa IGBT-Module, Dioden-Module, MOS-Module (Si, SiC, GaN, AlN und Galliumoxid) verwendet werden, und können bei einem weiten Bereich von Anwendungen verwendet werden. Der weite Anwendungsbereich schließt Leistungsmodule für Inverterschaltungen ein, die Elektromotoren antreiben, die als Antriebsquellen von elektrischen Fahrzeugen (einschließlich Hybridfahrzeugen) genutzt werden, elektrische Züge, Industrieroboter und dergleichen. Der weite Anwendungsbereich schließt auch Leistungsmodule für Inverterschaltungen ein, die elektrische Energie, die von Solarzellen erzeugt wird, von Windkraftgeneratoren und anderen Leistungsgeneratoren (insbesondere private Leistungsgeneratoren) für elektrische Leistung für kommerzielle Leistungsquellen.
  • Eine Halbleitersubstratstruktur und eine Leistungshalbleitervorrichtung mit der Halbleitersubstratstruktur können für zahlreiche Halbleitermodulverfahren wie etwa IGBT-Module, Dioden-Module, MOS-Module (Si, SiC, GaN, AlN und Galliumoxid) verwendet werden, und können bei einem weiten Bereich von Anwendungen verwendet werden. Der weite Anwendungsbereich schließt Leistungsmodule für Inverterschaltungen ein, die Elektromotoren antreiben, die als Antriebsquellen von elektrischen Fahrzeugen (einschließlich Hybridfahrzeugen) genutzt werden, elektrische Züge, Industrieroboter und dergleichen. Der weite Anwendungsbereich schließt auch Leistungsmodule für Inverterschaltungen ein, die elektrische Energie, die von Solarzellen erzeugt wird, von Windkraftgeneratoren und anderen Leistungsgeneratoren (insbesondere private Leistungsgeneratoren) für elektrische Leistung für kommerzielle Leistungsquellen.
  • Die zweite Ausführung kann die nachfolgende Konfiguration aufweisen.
  • 1.1 Ein Halbleitersubstrat mit:
    • einem ersten Substrat, das aus einem p-Typ-SiC-Halbleiter gebildet ist und eine Oberfläche als eine Verbindungsfläche aufweist; und
    • ein zweites Substrat, das als ein n-Typ-SiC-Halbleiter gebildet ist und eine Oberfläche als eine Verbindungsfläche aufweist, wobei die Verbindungsfläche mit einer dünnen Schicht eines p-Typ-SiC-Halbleiters bedeckt ist, wobei
    • die Verbindungsfläche des ersten Substrats und die Verbindungsfläche des zweiten Substrats miteinander verbunden sind, wobei die dünne Schicht die Verbindungsfläche des zweiten Substrats dazwischen bedeckt.
  • 1.2 Das Halbleitersubstrat gemäß Punkt 1.1, bei dem die dünne Schicht eine Dicke von 1 nm oder mehr hat.
  • 1.3 Das Halbleitersubstrat nach Punkt 1.1 oder 1.2, bei dem das erste Substrat ein einkristallines Substrat oder ein polykristallines Substrat ist.
  • 1.4 Das Halbleitersubstrat nach irgendeinem der Punkte 1.1 bis 1.3, bei dem das zweite Substrat ein einkristallines Substrat ist.
  • 1.5 Eine Halbleitervorrichtung unter Verwendung des Halbleitersubstrats gemäß irgendeinem der Punkte 1.1 bis 1.4.
  • 1.6 Die Halbleitervorrichtung gemäß Punkt 1.5, mit einem n-Kanal-IGBT, der das erste Substrat als eine p-Typ-Substratschicht und das zweite Substrat als eine n-Typ-Driftschicht aufweist.
  • 1.7 Die Halbleitervorrichtung nach Punkt 1.6, die ferner eine Pufferschicht aufweist, die ein Teil von der Verbindungsfläche des zweiten Substrates bis zu einer vorbestimmten Tiefe ist und eine n-Typ-Verunreinigungskonzentration eines n-Typ-SiC-Halbleiters aufweist, die größer als eine n-Typ-Verunreinigungskonzentration eines n-Typ-SiC-Halbleiters von anderen Bereichen des zweiten Substrates ist.
  • 1.8 Die Halbleitervorrichtung nach irgendeinem der Punkte 1.6 oder 1.7, bei der der n-Kanal-IGBT ein Graben-Typ-Gate aufweist.
  • 1.9 Ein Verfahren zum Herstellen des Halbleitersubstrats mit den folgenden Schritten:
    • Bereitstellen eines ersten Substrats, das auf einem p-Typ-SiC-Halbleiter gebildet ist und wenigstens eine Oberfläche als eine Verbindungsfläche aufweist;
    • Bereitstellen eines zweiten Substrats, das als ein n-Typ-SiC-Halbleiter gebildet ist und eine Oberfläche als eine Verbindungsfläche aufweist, wobei die Verbindungsfläche mit einer dünnen Schicht eines p-Typ-SiC-Halbleiters bedeckt ist; und
    • Verbinden der Verbindungsfläche des ersten Substrats und der Verbindungsfläche des zweiten Substrats miteinander, wobei die dünne Schicht die Verbindungsfläche des zweiten Substrats dazwischen bedeckt.
  • 1.10 Das Verfahren zum Herstellen des Halbleitersubstrats gemäß Punkt 1.9, bei dem die dünne Schicht eine Dicke von 1 nm oder mehr hat.
  • 1.11 Das Verfahren zum Herstellen des Halbleitersubstrats gemäß Punkt 1.9 oder 1.10, bei dem das erste Substrat ein einkristallines Substrat ist.
  • 1.12 Das Verfahren zum Herstellen des Halbleitersubstrats gemäß Punkt 1.11, bei dem der Schritt des Bereitstellens des ersten Substrats ferner einen Schritt der Herstellung eines einkristallinen p-Typ-SiC-Halbleitersubstrats mit Hilfe eines Epitaxie-Verfahrens umfasst.
  • 1.13 Das Verfahren zum Herstellen des Halbleitersubstrats gemäß Punkt 1.12, bei dem das Epitaxie-Verfahren ein Fern-Epitaxie-Verfahren ist.
  • 1.14 Das Verfahren zum Herstellen des Halbleitersubstrats gemäß Punkt 1.11, bei dem der Schritt des Bereitstellens des ersten Substrats ferner einen Schritt des Sägens eines einkristallinen Blocks umfasst, um ein einkristallines p-Typ-Halbleitersubstrat herzustellen.
  • 1.15 Das Verfahren zum Herstellen des Halbleitersubstrats gemäß irgendeinem der Punkte 1.9 bis 1.13, bei dem das erste Substrat ein polykristallines Substrat ist.
  • 1.16 Das Verfahren zum Herstellen des Halbleitersubstrats gemäß Punkt 1.15, bei dem der Schritt des Bereitstellens des ersten Substrats ferner einen Schritt des Herstellens eines polykristallinen p-Typ-SiC-Halbleitersubstrats mit Hilfe von CVD-Wachstum umfasst.
  • 1.17 Das Verfahren zum Herstellen des Halbleitersubstrats gemäß Punkt 1.15, bei dem der Schritt des Bereitstellens des ersten Substrats ferner einen Schritt des Sinterns eines Pulvermaterials zur Erzeugung eines polykristallinen p-Typ-SiC-Halbleitersubstrats umfasst.
  • 1.18 Das Verfahren zum Herstellen des Halbleitersubstrats gemäß irgendeinem der Punkte 1.9 bis 1.17, bei dem das zweite Substrat ein einkristallines Substrat ist.
  • 1.19 Das Verfahren zum Herstellen des Halbleitersubstrats gemäß Punkt 1.18, bei dem der Schritt des Bereitstellens des zweiten Substrats ferner einen Schritt des Herstellens eines einkristallinen n-Typ-SiC-Halbleitersubstrats mit Hilfe eines Epitaxie-Verfahrens umfasst.
  • 1.20 Das Verfahren zum Herstellen des Halbleitersubstrats gemäß Punkt 1.19, bei dem der Schritt des Herstellens des einkristallinen n-Typ-SiC-Halbleitersubstrats ferner einen Schritt des Bildens einer Pufferschicht umfasst, die ein Teil von der Verbindungsfläche des zweiten Substrats bis zu einer vorbestimmten Tiefe ist und eine n-Typ-Verunreinigungskonzentration aufweist, die größer ist als eine n-Typ-Verunreinigungskonzentration von anderen Bereichen eines Hauptteils des zweiten Substrats.
  • 1.21 Das Verfahren zum Herstellen des Halbleitersubstrats gemäß Punkt 1.19 oder 1.20, bei dem das Epitaxie-Verfahren ein Fern-Epitaxie-Verfahren ist.
  • 1.22 Das Verfahren zum Herstellen des Halbleitersubstrats gemäß Punkt 1.18, bei dem der Schritt des Bereitstellens des zweiten Substrats ferner einen Schritt des Sägens eines einkristallinen Blocks umfasst, um ein einkristallines n-Typ-SiC-Halbleitersubstrat herzustellen.
  • 1.23 Das Verfahren zum Herstellen des Halbleitersubstrats gemäß irgendeinem der Punkte 1.18 bis 1.22, bei dem der Schritt des Bereitstellens des zweiten Substrats ferner einen Schritt des Bildens einer dünnen Schicht eines einkristallinen n-Typ-SiC-Halbleiters mit Hilfe eines Epitaxie-Verfahrens umfasst, um so die Verbindungsfläche des zweiten Substrats zu bedecken.
  • 1.24 Das Verfahren zum Herstellen des Halbleitersubstrats gemäß irgendeinem der Punkte 1.9 bis 1.23, bei dem der Schritt des Verbindens zwischen der Verbindungsfläche des ersten Substrats und der Verbindungsfläche des zweiten Substrats ein Verbinden zwischen dem ersten Substrat und dem zweiten Substrat mit Hilfe einer Raumtemperatur-Verbindung ist.
  • 1.25 Das Verfahren zum Herstellen des Halbleitersubstrats gemäß irgendeinem der Punkte 1.9 bis 1.23, bei dem der Schritt des Verbindens zwischen der Verbindungsfläche des ersten Substrats und der Verbindungsfläche des zweiten Substrats ein Verbinden zwischen dem ersten Substrat und dem zweiten Substrat mit Hilfe einer Diffusionsverbindung ist.
  • 1.26 Ein Verfahren zum Herstellen eines Halbleitersubstrats umfassend die folgenden Schritte:
    • Bereitstellen eines Halbleitersubstrats unter Verwenden des Herstellverfahrens des Halbleitersubstrats gemäß irgendeinem der Punkte 1.19 bis 1.25; und
    • Herstellen eines n-Kanal-IGBTs, der das erste Substrat des Halbleitersubstrats als eine p-Typ-Substratschicht und den Hauptteil des zweiten Substrats als eine n-Typ-Driftschicht aufweist.
  • Die dritte Ausführung kann die folgende Konfiguration aufweisen.
  • 2.1 Ein polykristallines Siliziumcarbid-Substrat mit:
    • wenigstens einem von Germanium oder Zinn, und ferner mit einem Dotiermittel von wenigstens einem ausgewählt aus Stickstoff, Phosphor und Bor.
  • 2.2 Das polykristalline Siliziumcarbid-Substrat gemäß Punkt 2.1, bei dem eine Größe eines Kristallits, der in einem polykristallinen Siliziumcarbid-Kristallpartikel enthalten ist, 100 nm oder kleiner ist.
  • 2.3 Das polykristalline Siliziumcarbid-Substrat gemäß Punkt 2.1 oder 2.2, bei dem eine relative Dichte 99 % oder größer ist.
  • 2.4 Eine Leistungshalbleitervorrichtung, bei der das polykristalline Siliziumcarbid-Substrat gemäß irgendeinem der Punkte 2.1 bis 2.3 als ein Aufnahmesubstrat verwendet wird.
  • 2.5 Die Leistungshalbleitervorrichtung gemäß Punkt 2.4, bei der die Leistungshalbleitervorrichtung wenigstens eines oder mehrere Arten enthält, die ausgewählt sind aus der Gruppe bestehend aus einer SiC-Schottky-Sperrschichtdiode, einem SiC-MOSFET, einem SiC-Bipolartransistor, einer SiC-Diode, einem SiC-Thyristor oder einem SiC-Bipolartransistor mit isoliertem Gate.
  • 2.6 Ein polykristalliner Siliziumcarbid-Block mit:
    • wenigstens einem von Germanium und Zinn, und ferner mit einem Dotiermittel von wenigstens einem ausgewählt aus Stickstoff, Phosphor und Bor.
  • 2.7 Der polykristalline Siliziumcarbid-Block gemäß Punkt 2.6, bei dem eine Größe eines in einem polykristallinen Siliziumcarbid-Kristallpartikel enthaltenen Kristalliten 100 nm oder kleiner ist.
  • 2.8 Der polykristalline Siliziumcarbid-Block gemäß 2.6 oder 2.7, der eine relative Dichte von 99 % oder mehr aufweist.
  • 2.9 Ein Verfahren zum Herstellen eines polykristallinen Siliziumcarbid-Substrats, das die folgenden Schritte aufweist:
    • Mischen von wenigstens zwei Arten von entweder einem oder beiden einer Verbindung von Gruppe-IV-V-Elementen und einer Verbindung von Gruppe-III-IV-Elementen in ein Pulver von Siliziumcarbid, das ein Hauptmaterial ist, und Bereitstellen eines gemischten Pulvers, das einen durchschnittlichen Partikeldurchmesser von 100 nm oder weniger aufweist;
    • Erhalten eines polykristallinen Siliziumcarbid-Blocks durch Spark-Plasma-Sintern der Pulvermischung; und
    • Erzeugen eines polykristallinen Siliziumcarbid-Substrats durch Sägen des polykristallinen Siliziumcarbid-Blocks.
  • 2.10 Das Verfahren zum Herstellen des polykristallinen Siliziumcarbid-Substrats gemäß Punkt 2.9, bei dem die Verbindung der Gruppe-IV-V-Elemente ein Material von wenigstens einem oder mehreren ist, ausgewählt aus der Gruppe bestehend aus Si3N4, Ge3N4 und Sn3N4.
  • 2.11 Das Verfahren zum Herstellen des polykristallinen Siliziumcarbid-Substrats gemäß Punkt 2.10, bei dem die Verbindung der Gruppe-III-IV-Elemente ein Material von wenigstens einem oder mehreren ist, das ausgewählt ist aus der Gruppe bestehend aus B4C und SiB4.
  • Die vierte Ausführung kann die folgende Konfiguration aufweisen.
  • 3.1 Eine Halbleitersubstratstruktur mit:
    • einem polykristallinen Substrat;
    • einer ersten Epitaxie-Wachstumsschicht, die mit dem polykristallinen Substrat integriert ist; und
    • einer zweiten Epitaxie-Wachstumsschicht, die zwischen dem polykristallinen Substrat und der ersten Epitaxie-Wachstumsschicht eingeschlossen ist und sowohl mit dem polykristallinen Substrat als auch mit der ersten Epitaxie-Wachstumsschicht verbunden ist, wobei
    • die erste Epitaxie-Wachstumsschicht ein erstes Dotiermittel und die zweite Epitaxie-Wachstumsschicht ein zweites Dotiermittel von dem gleichen Leitfähigkeitstyp wie das erste Dotiermittel aufweist; und
    • wobei eine Konzentration des zweiten Dotiermittels größer ist als eine Konzentration des ersten Dotiermittels.
  • 3.2 Die Halbleitersubstratstruktur gemäß Punkt 3.1, bei dem die zweite Epitaxie-Wachstumsschicht und das polykristalline Substrat miteinander mit Hilfe von einer Raumtemperatur-Verbindung verbunden sind.
  • 3.3 Die Halbleitersubstratstruktur gemäß Punkt 3.1 oder 3.2, bei dem die zweite Epitaxie-Wachstumsschicht und die erste Epitaxie-Wachstumsschicht miteinander mit Hilfe einer Raumtemperatur-Verbindung verbunden sind.
  • 4 Die Halbleitersubstratstruktur gemäß irgendeinem der Punkte 3.1 bis 3.3, bei dem die Konzentration des ersten Dotiermittels in der ersten Epitaxie-Wachstumsschicht 5 × 1014/cm3 oder größer und kleiner als 2 × 1017/cm3 ist und die Konzentration des zweiten Dotiermittels in der zweiten Epitaxie-Wachstumsschicht 2 × 1017/cm3 oder größer und 5 × 1018/cm3 oder kleiner ist.
  • 3.5 Die Halbleitersubstratstruktur gemäß irgendeinem der Punkte 3.1 bis 3.4, bei der eine Dicke der zweiten Epitaxie-Wachstumsschicht 0,1 µm oder größer und 10 µm oder kleiner ist.
  • 3.6 Die Halbleitersubstratstruktur gemäß irgendeinem der Punkte 3.1 bis 3.5, bei der jede der ersten Epitaxie-Wachstumsschicht und der zweiten Epitaxie-Wachstumsschicht wenigstens eines oder mehrere enthält, ausgewählt aus der Gruppe bestehend aus einem Gruppe-IV-Element-Halbleiter, einer Gruppe-III-V-Halbleiterverbindung und einer Gruppe-II-VI-Halbleiterverbindung.
  • 3.7 Die Halbleitersubstratstruktur gemäß irgendeinem der Punkte 3.1 bis 3.5, bei der jede der ersten Epitaxie-Wachstumsschicht und der zweiten Epitaxie-Wachstumsschicht wenigstens eines oder mehrere enthält ausgewählt aus der Gruppe bestehend aus Siliziumcarbid, Galliumnitrid, Silizium, Aluminiumnitrid und Galliumoxid.
  • 3.8 Die Halbleitersubstratstruktur gemäß irgendeinem der Punkte 3.1 bis 3.7, bei denen das polykristalline Substrat wenigstens eines oder mehrere enthält ausgewählt aus der Gruppe bestehend aus einem gesinterten Pressling, BN, AlN, Al2O3, Ga2O3,Diamant, Kohlenstoff und Graphit.
  • 3.9 Die Halbleitersubstratstruktur gemäß Punkt 3.8, bei dem der gesinterte Pressling einen gesinterten Pressling aufweist aus wenigstens einem oder mehreren ausgewählt aus der Gruppe bestehend aus einem Gruppe-IV-Element-Halbleiter, einer Gruppe-III-V-Halbleiterverbindung und einer Gruppe-II-VI-Halbleiterverbindung.
  • 3.10 Die Halbleitersubstratstruktur gemäß Punkt 3.8, bei der der gesinterte Pressling einen gesinterten Pressling aufweist, der wenigstens einen oder mehrere enthält ausgewählt aus der Gruppe bestehend aus Siliziumcarbid, Galliumnitrid, Silizium, Aluminiumnitrid und Galliumoxid.
  • 3.11 Die Halbleitersubstratstruktur gemäß irgendeinem der Punkte 3.8 bis 3.10, bei der das polykristalline Substrat ein Dotiermittel einer Konzentration von 5 × 1018/cm3 oder mehr und 2 × 1022/cm3 oder weniger aufweist.
  • 3.12 Die Halbleitersubstratstruktur gemäß irgendeinem der Punkte 3.8 bis 3.11, bei denen das polykristalline Substrat eine Dicke von 100 µm oder mehr und 1000 µm oder weniger hat.
  • 3.13 Die Halbleitersubstratstruktur gemäß irgendeinem der Punkte 3.8 bis 3.12, bei dem das polykristalline Substrat und die zweite Epitaxie-Wachstumsschicht eine Ohmsche Verbindung bilden.
  • 3.14 Die Halbleitersubstratstruktur gemäß Punkt 3.13, bei der jede der ersten Epitaxie-Wachstumsschicht und der zweiten Epitaxie-Wachstumsschicht wenigstens eine Epitaxie-Wachstumsschicht aufweist bestehend aus 4H-SiC, und wobei die Epitaxie-Wachstumsschicht bestehend aus 4H-SiC eine Oberfläche einer (000-1)-Ebene oder einer (0001)-Ebene aufweist.
  • 3.15 Die Halbleitersubstratstruktur gemäß irgendeinem der Punkte 3.1 bis 3.14, bei dem das polykristalline Substrat einen Durchmesser von 100 mm oder mehr aufweist.
  • 3.16 Eine Leistungshalbleitervorrichtung umfassend die Halbleitersubstratstruktur gemäß irgendeinem der Punkte 3.1 bis 3.15.
  • 3.17 Die Halbleitersubstratvorrichtung gemäß Punkt 3.16, bei der die Leistungshalbleitervorrichtung wenigstens eines oder mehrere aufweist ausgewählt aus der Gruppe bestehend aus einer SiC-Schottky-Sperrschichtdiode, einem SiC-MOSFET, einem SiC-Bipolartransistor, einer SiC-Diode, einem SiC-Thyristor, einem SiC-Bipolartransistor mit isoliertem Gate und einer LED-Vorrichtung.
  • 3.18 Die Leistungshalbleitervorrichtung gemäß Punkt 3.16, die ferner eine erste Metallelektrode aufweist, die auf einer Oberfläche des polykristallinen Substrats angeordnet ist, die einer Verbindungsfläche zwischen dem polykristallinen Substrat und der zweiten Epitaxie-Wachstumsschicht zugewandt ist.
  • 3.19 Die Leistungshalbleitervorrichtung gemäß Punkt 3.18, die ferner eine zweite Metallelektrode aufweist, die auf einer Oberfläche der ersten Epitaxie-Wachstumsschicht angeordnet ist, die einer Verbindungsfläche zwischen der zweiten Epitaxie-Wachstumsschicht und der ersten Epitaxie-Wachstumsschicht zugewandt ist.
  • 3.20 Die Leistungshalbleitervorrichtung gemäß Punkt 3.16, die ferner eine zweite Metallelektrode aufweist, die auf einer Oberfläche der ersten Epitaxie-Wachstumsschicht ausgebildet ist, die eine Verbindungsfläche zwischen der zweiten Epitaxie-Wachstumsschicht und der ersten Epitaxie-Wachstumsschicht zugewandt ist.
  • Bezugszeichenliste
    • 10
    Halbleitersubstrat,
    11
    Driftschicht,
    12
    Zweite Schicht,
    12a
    Pufferschicht,
    21b
    Substratschicht,
    21
    Saat-SiC-Halbleitersubstrat,
    211
    p-Typ-SiC-Halbleitersubstrat,
    212
    n-Typ SiC-Halbleitersubstrat,
    212a
    p-Typ-SiC-Halbleiter-Dünnschicht,
    220
    Halbleitersubstrat,
    221
    p-Typ-SiC-Halbleiterschicht,
    222
    n-Typ-SiC-Halbleiterschicht,
    230
    IGBT,
    301
    Halbleitersubstratstruktur,
    310
    Polykristallines Siliziumcarbid-Substrat,
    310A
    Polykristalliner Siliziumcarbid-Block,
    312
    Siliziumcarbid-Epitaxiewachstums-schicht (erste Epitaxieschicht),
    313
    Siliziumcarbid- Pufferschicht (zweite Epitaxieschicht),
    314
    Grenzflächenverbindungsschicht,
    221
    Leistungshalbleitervorrichtung (SiC-SBD),
    331
    Leistungshalbleitervorrichtung (SiC-TMOSFET),
    351
    Leistungshalbleitervorrichtung (SiC-MOSFET),
    450
    polykristalliner Körper (SiC-Sinterpressling) Herstellungsbauelement,
    494
    Siliziumkarbid-Sinterpressling,
    S
    Source-Anschluss,
    D
    Drain-Anschluss,
    G
    Gate-Anschluss,
    A
    Anoden-Anschluss,
    K
    Kathoden-Anschluss,
    501
    Halbleitersubstratstruktur,
    510
    polykristallines Substrat,
    512
    SiC-Epitaxieschicht (Erste Epitaxieschicht),
    513
    SiC-Pufferschicht (Zweite Epitaxieschicht),
    514
    Grenzflächenschicht,
    521
    Leistungshalbleitervorrichtung (SiC-SBD),
    531
    Leistungshalbleitervorrichtung (SiC-TMOSFET),
    551
    Leistungshalbleitervorrichtung (SiC-MOSFET),
    650
    Polykristalliner Körper (SiC-Sinterpressling) Herstellungsvorrichtung,
    694
    SiC polykristallines Material,
    S
    Source-Anschluss,
    D
    Drain-Anschluss,
    G
    Gate-Anschluss,
    A
    Anoden-Anschluss,
    K
    Kathoden-Anschluss
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • JP 6206786 B2 [0010]
    • US 8916451 B2 [0010]
    • US 9666674 B2 [0010]
    • JP 2017065959 A [0010]
    • JP 2005507360 A [0010]
    • JP 2006232614 A [0010]
    • JP 2005008472 A [0010]

Claims (30)

  1. Halbleitersubstrat, mit: einer ersten Schicht, die aus einem einkristallinen SiC-Halbleiter gebildet ist; und einer zweiten Schicht, die auf einer Oberfläche der ersten Schicht gebildet ist und aus einem SiC-Halbleiter gebildet ist, der eine polykristalline Struktur aufweist, wobei die zweite Schicht auf der Oberfläche der ersten Schicht mittels CVD-Wachstum gebildet ist.
  2. Halbleitersubstrat nach Anspruch 1, bei dem die erste Schicht durch epitaktisches Wachstum gebildet ist.
  3. Halbleitersubstrat nach Anspruch 1 oder 2, bei dem die Oberfläche der ersten Schicht eine [000-1]-orientierte C-Ebene oder eine [0001]-orientierte Si-Ebene von 4H-SiC ist.
  4. Halbleitersubstrat nach einem der Ansprüche 1 bis 3, bei dem die zweite Schicht aus einem polykristallinen SiC-Halbleiter gebildet ist.
  5. Halbleitersubstrat nach einem der Ansprüche 1 bis 3, bei dem die zweite Schicht ferner einen einkristallinen SiC-Halbleiter aufweist, wobei ein Teil der zweiten Schicht, der von der ersten Schicht bis zu einer vorbestimmten Höhe gebildet ist, aus einem einkristallinen SiC-Halbleiter gebildet ist, und ein Rest der zweiten Schicht, der ein Teil ist, der über die vorbestimmte Höhe hinaus von der ersten Schicht gebildet ist, aus einem polykristallinen SiC-Halbleiter gebildet ist.
  6. Halbleitersubstrat nach Anspruch 5, bei dem die erste Schicht eine Dicke von 1 µm oder mehr hat, der Teil der zweiten Schicht, der von der ersten Schicht bis zu der vorbestimmten Höhe gebildet wird, eine Dicke von 0,1 µm oder mehr hat und der Rest der zweiten Schicht, der der Teil ist, der jenseits der vorbestimmten Höhe von der ersten Schicht gebildet ist, eine Dicke von 10 µm oder mehr hat.
  7. Halbleitersubstrat nach einem der Ansprüche 1 bis 6, bei dem die erste Schicht und die zweite Schicht miteinander verbunden sind, ohne eine Grenzfläche an einer Übergangsfläche zu haben.
  8. Halbleitersubstrat nach einem der Ansprüche 1 bis 7, bei dem ein Durchmesser 100 mm oder mehr beträgt.
  9. Halbleitervorrichtung, mit: einem Halbleitersubstrat, wobei das Halbleitersubstrat eine erste Schicht aufweist, die aus einem einkristallinen SiC-Halbleiter gebildet ist, und eine zweite Schicht, die auf der ersten Schicht gebildet ist und aus einem SiC-Halbleiter gebildet ist, der eine polykristalline Struktur umfasst, wobei die zweite Schicht auf einer Oberfläche der ersten Schicht mittels CVD-Wachstum gebildet ist, wobei die erste Schicht als eine Driftschicht ausgebildet ist, ein Teil der zweiten Schicht, der von der ersten Schicht bis zu einer vorbestimmten Höhe ausgebildet ist, als eine Pufferschicht ausgebildet ist, und ein Rest der zweiten Schicht, der ein Teil ist, der jenseits der vorbestimmten Höhe von der ersten Schicht ausgebildet ist, als eine Substratschicht ausgebildet ist.
  10. Halbleitervorrichtung nach Anspruch 9, bei der die erste Schicht des Halbleitersubstrats durch epitaktisches Wachstum gebildet ist.
  11. Halbleitervorrichtung nach Anspruch 9 oder 10, bei der die Driftschicht eine Dicke von 1 µm oder mehr hat, die Pufferschicht eine Dicke von 0,1 µm oder mehr hat und die Substratschicht eine Dicke von 10 µm oder mehr hat.
  12. Halbleitervorrichtung nach einem der Ansprüche 9 bis 11, bei der die zweite Schicht des Halbleitersubstrats aus einem polykristallinen SiC-Halbleiter gebildet ist.
  13. Halbleitervorrichtung nach einem der Ansprüche 9 bis 11, bei der die zweite Schicht des Halbleitersubstrats ebenfalls einen einkristallinen SiC-Halbleiter aufweist, die Pufferschicht der zweiten Schicht eine einkristalline Schicht ist und die Substratschicht der zweiten Schicht eine polykristalline Schicht ist.
  14. Halbleitervorrichtung nach einem der Ansprüche 9 bis 13, bei der die Halbleitervorrichtung mindestens eines von einer Schottky-Sperrschichtdiode, einem MOSFET, einem IGBT und einer LED aufweist.
  15. Halbleitervorrichtung nach einem der Ansprüche 9 bis 14, bei der die erste Schicht und die zweite Schicht miteinander verbunden sind, ohne eine Grenzfläche an einer Übergangsfläche zu haben.
  16. Verfahren zum Herstellen eines Halbleitersubstrats, das die folgenden Schritte umfasst: epitaktisches Aufwachsen einer ersten Schicht aus einem einkristallinen SiC-Halbleiter auf einer Oberfläche eines Basis-Einkristallsubstrats; Aufwachsen einer zweiten Schicht aus einem SiC-Halbleiter, der eine polykristalline Struktur aufweist, auf der ersten Schicht mittels CVD; und Ablösen der ersten Schicht zusammen mit der zweiten Schicht von oberhalb des Basis-Einkristallsubstrats.
  17. Verfahren zum Herstellen des Halbleitersubstrats nach Anspruch 16, bei der der Schritt des epitaktischen Aufwachsens der ersten Schicht das Aufwachsen der ersten Schicht auf dem Basis-Einkristallsubstrat mittels Fern-Epitaxie umfasst.
  18. Verfahren zum Herstellen des Halbleitersubstrats nach Anspruch 16 oder 17, bei der eine Oberfläche der ersten Schicht eine [000-1]-orientierte C-Ebene oder eine [1000]-orientierte Si-Ebene von 4H-SiC ist.
  19. Verfahren zum Herstellen des Halbleitersubstrats nach einem der Ansprüche 16 bis 18, bei dem der Schritt des Aufwachsens der zweiten Schicht mittels CVD die Bildung einer zweiten Schicht umfasst, die aus einem polykristallinen SiC-Halbleiter gebildet ist.
  20. Verfahren zum Herstellen des Halbleitersubstrats nach Anspruch 19, bei dem der Schritt des Bildens der zweiten Schicht mittels CVD das Bilden der zweiten Schicht aus einem polykristallinen SiC-Halbleiter mittels Hochgeschwindigkeits-CVD umfasst.
  21. Verfahren zum Herstellen des Halbleitersubstrats nach einem der Ansprüche 16 bis 18, bei dem der Schritt des Aufwachsens der zweiten Schicht mittels CVD das Bilden eines Teils der zweiten Schicht, der von der ersten Schicht bis zu einer vorbestimmten Höhe gebildet wird, mit einem einkristallinen SiC-Halbleiter und das Bilden eines Rests der zweiten Schicht, der ein Teil ist, der jenseits der vorbestimmten Höhe von der ersten Schicht gebildet wird, mit einem polykristallinen SiC-Halbleiter umfasst.
  22. Verfahren zum Herstellen des Halbleitersubstrats nach Anspruch 21, bei dem der Schritt des Aufwachsens der zweiten Schicht mittels CVD das Bilden des Rests der zweiten Schicht, der der Teil ist, der jenseits der vorbestimmten Höhe von der ersten Schicht gebildet wird, mit einem polykristallinen SiC-Halbleiter mittels Hochgeschwindigkeits-CVD umfasst.
  23. Verfahren zum Herstellen des Halbleitersubstrats nach Anspruch 21 oder 22, bei dem der Schritt des epitaktischen Aufwachsens der ersten Schicht das Aufwachsen der ersten Schicht auf eine Dicke von 1 µm oder mehr einschließt, und der Schritt des Aufwachsens der zweiten Schicht mittels CVD das Aufwachsen des Teils der zweiten Schicht, der aus der ersten Schicht bis zu der vorbestimmten Höhe gebildet wird, auf eine Dicke von 0,1 µm oder mehr und das Aufwachsen des Rests der zweiten Schicht, der der Teil ist, der jenseits der vorbestimmten Höhe aus der ersten Schicht gebildet wird, auf eine Dicke von 10 µm oder mehr umfasst.
  24. Verfahren zum Herstellen des Halbleitersubstrats nach einem der Ansprüche 16 bis 23, bei dem die erste Schicht und die zweite Schicht miteinander verbunden werden, ohne eine Grenzfläche an einer Übergangsfläche einzuschließen.
  25. Verfahren zum Herstellen einer Halbleitervorrichtung, das die folgenden Schritte aufweist: Bereitstellen eines Halbleitersubstrats, wobei das Halbleitersubstrat eine erste Schicht enthält, die aus einem einkristallinen SiC-Halbleiter gebildet wird, und eine zweite Schicht, die auf der ersten Schicht gebildet wird und aus einem SiC-Halbleiter gebildet wird, der eine polykristalline Struktur aufweist, wobei die zweite Schicht auf einer Oberfläche der ersten Schicht mittels CVD-Wachstum gebildet wird; und Ausbilden einer Halbleitervorrichtung durch Ausbilden der ersten Schicht als eine Driftschicht, Ausbilden eines Teils der zweiten Schicht, der von der ersten Schicht bis zu einer vorbestimmten Höhe ausgebildet ist, als eine Pufferschicht, und Ausbilden eines Rests der zweiten Schicht, der ein Teil ist, der jenseits der vorbestimmten Höhe von der ersten Schicht ausgebildet ist, als eine Substratschicht.
  26. Verfahren zum Herstellen der Halbleitervorrichtung nach Anspruch 25, bei dem die erste Schicht des Halbleitersubstrats durch epitaktisches Wachstum gebildet wird.
  27. Verfahren zum Herstellen der Halbleitervorrichtung nach Anspruch 25 oder 26, bei dem die Driftschicht eine Dicke von 1 µm oder mehr hat, die Pufferschicht eine Dicke von 0,1 µm oder mehr hat und die Substratschicht eine Dicke von 10 µm oder mehr hat.
  28. Verfahren zum Herstellen der Halbleitervorrichtung nach einem der Ansprüche 25 bis 27, bei dem die zweite Schicht des Halbleitersubstrats aus einem polykristallinen SiC-Halbleiter gebildet wird.
  29. Verfahren zur Herstellung der Halbleitervorrichtung nach einem der Ansprüche 25 und 26, bei dem die zweite Schicht des Halbleitersubstrats ebenfalls einen einkristallinen SiC-Halbleiter enthält, die Pufferschicht der zweiten Schicht eine einkristalline Schicht ist und die Substratschicht der zweiten Schicht eine polykristalline Schicht ist.
  30. Verfahren zur Herstellung der Halbleitervorrichtung nach einem der Ansprüche 25 und 26, bei dem die Halbleitervorrichtung mindestens eine Schottky-Sperrschichtdiode, einen MOSFET, einen IGBT und eine LED enthält.
DE112020003654.5T 2019-08-01 2020-07-31 Halbleitersubstrat, Halbleitervorrichtung und Verfahren zur Herstellung Pending DE112020003654T5 (de)

Applications Claiming Priority (9)

Application Number Priority Date Filing Date Title
JP2019142410 2019-08-01
JP2019142409 2019-08-01
JP2019142403 2019-08-01
JP2019-142409 2019-08-01
JP2019-142410 2019-08-01
JP2019-142403 2019-08-01
JP2019-142405 2019-08-01
JP2019142405 2019-08-01
PCT/JP2020/029516 WO2021020574A1 (ja) 2019-08-01 2020-07-31 半導体基板及び半導体装置並びにそれらの製造方法

Publications (1)

Publication Number Publication Date
DE112020003654T5 true DE112020003654T5 (de) 2022-04-21

Family

ID=74228909

Family Applications (1)

Application Number Title Priority Date Filing Date
DE112020003654.5T Pending DE112020003654T5 (de) 2019-08-01 2020-07-31 Halbleitersubstrat, Halbleitervorrichtung und Verfahren zur Herstellung

Country Status (5)

Country Link
US (1) US20220157943A1 (de)
JP (1) JPWO2021020574A1 (de)
CN (1) CN114245932A (de)
DE (1) DE112020003654T5 (de)
WO (1) WO2021020574A1 (de)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPWO2022123872A1 (de) * 2020-12-10 2022-06-16
JPWO2023008031A1 (de) * 2021-07-26 2023-02-02
CN114005902B (zh) * 2021-11-05 2023-08-22 电子科技大学中山学院 一种基于GaAs衬底的倒装多结太阳电池
WO2023171502A1 (ja) * 2022-03-10 2023-09-14 ローム株式会社 焼結体、半導体基板及び半導体装置並びにそれらの製造方法
TWI804234B (zh) * 2022-03-15 2023-06-01 新唐科技股份有限公司 半導體結構及其形成方法
FR3134231A1 (fr) * 2022-04-04 2023-10-06 Soitec Substrat pour un dispositif électronique
WO2024117953A1 (en) * 2022-11-28 2024-06-06 Kiselkarbid I Stockholm Ab Production of silicon carbide epitaxial wafers

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005008472A (ja) 2003-06-18 2005-01-13 Nippon Steel Corp 高品質４ｈ型炭化珪素単結晶、および単結晶ウェハ
JP2005507360A (ja) 2001-10-29 2005-03-17 オクメティック オーワイジェー 高い抵抗率の炭化ケイ素単結晶
JP2006232614A (ja) 2005-02-24 2006-09-07 Riyuukoku Univ 炭化珪素の超高密度焼結体とその製造方法
US8916451B2 (en) 2013-02-05 2014-12-23 International Business Machines Corporation Thin film wafer transfer and structure for electronic devices
JP2017065959A (ja) 2015-09-30 2017-04-06 国立研究開発法人産業技術総合研究所 ｐ型４Ｈ−ＳｉＣ単結晶及びｐ型４Ｈ−ＳｉＣ単結晶の製造方法
US9666674B2 (en) 2013-05-15 2017-05-30 Globalfoundries Inc. Formation of large scale single crystalline graphene
JP6206786B2 (ja) 2014-07-10 2017-10-04 株式会社サイコックス 半導体基板および半導体基板の製造方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011254051A (ja) * 2010-06-04 2011-12-15 Sumitomo Electric Ind Ltd 炭化珪素基板の製造方法、半導体装置の製造方法、炭化珪素基板および半導体装置
WO2017044577A1 (en) * 2015-09-08 2017-03-16 Massachusetts Institute Of Technology Systems and methods for graphene based layer transfer
JP6544166B2 (ja) * 2015-09-14 2019-07-17 信越化学工業株式会社 ＳｉＣ複合基板の製造方法
JP6582779B2 (ja) * 2015-09-15 2019-10-02 信越化学工業株式会社 ＳｉＣ複合基板の製造方法
EP3441506A4 (de) * 2016-04-05 2019-12-11 Sicoxs Corporation Polykristallines sic-substrat und verfahren zur herstellung davon

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005507360A (ja) 2001-10-29 2005-03-17 オクメティック オーワイジェー 高い抵抗率の炭化ケイ素単結晶
JP2005008472A (ja) 2003-06-18 2005-01-13 Nippon Steel Corp 高品質４ｈ型炭化珪素単結晶、および単結晶ウェハ
JP2006232614A (ja) 2005-02-24 2006-09-07 Riyuukoku Univ 炭化珪素の超高密度焼結体とその製造方法
US8916451B2 (en) 2013-02-05 2014-12-23 International Business Machines Corporation Thin film wafer transfer and structure for electronic devices
US9666674B2 (en) 2013-05-15 2017-05-30 Globalfoundries Inc. Formation of large scale single crystalline graphene
JP6206786B2 (ja) 2014-07-10 2017-10-04 株式会社サイコックス 半導体基板および半導体基板の製造方法
JP2017065959A (ja) 2015-09-30 2017-04-06 国立研究開発法人産業技術総合研究所 ｐ型４Ｈ−ＳｉＣ単結晶及びｐ型４Ｈ−ＳｉＣ単結晶の製造方法

Also Published As

Publication number Publication date
JPWO2021020574A1 (de) 2021-02-04
US20220157943A1 (en) 2022-05-19
WO2021020574A1 (ja) 2021-02-04
CN114245932A (zh) 2022-03-25

Similar Documents

Publication Publication Date Title
DE112020003654T5 (de) Halbleitersubstrat, Halbleitervorrichtung und Verfahren zur Herstellung
DE102017127169B4 (de) Verfahren zur herstellung eines halbleiterbauelements
DE102015112649B4 (de) Verfahren zum bilden eines halbleiterbauelements und halbleiterbauelement
DE102016105610B4 (de) Halbleiterbauelement mit einer Graphenschicht und ein Verfahren zu dessen Herstellung
DE102019114328B4 (de) Halbleitersubstratstruktur und leistungshalbleitervorrichtung
DE102016114949B4 (de) Verfahren zur Herstellung eines Halbleiterbauelements
DE102005017814B4 (de) Siliziumkarbid-Halbleiterbauelement und Verfahren zu dessen Herstellung
DE102015112648B4 (de) Verfahren zum bilden einer waferstruktur, verfahren zum bilden eines halbleiterbauelements und einer waferstruktur
DE102007047231B4 (de) Siliziumkarbid-Halbleiterbauelement und Verfahren zu dessen Herstellung
EP3336906B1 (de) Herstellungsverfahren eines schichtstapels aus einem p+ substrat, einer p-schicht, einer n-schicht und einer dritten schicht
DE102014114683B4 (de) Verfahren zur herstellung eines halbleiter-wafers mit einer niedrigen konzentration von interstitiellem sauerstoff
DE102012103369B4 (de) Ein Verfahren zum Ausbilden eines Halbleiterbauelements und ein Halbleiterbauelement
DE112016005028T5 (de) Epitaxialsubstrat für halbleiterelemente, halbleiterelement und produktionsverfahren für epitaxialsubstrate für halbleiterelemente
DE202012013577U1 (de) Substrat und Halbleitervorrichtung
DE102011054035A1 (de) Ein Verfahren zum Herstellen eines Verbundwafers mit einem Graphitkern und ein Verbundwafer mit einem Graphitkern
DE102014118336A1 (de) Verbundstruktur und verfahren zum bilden einer verbundstruktur
DE102005030466B4 (de) Halbleiterwafer mit Verdrahtungsstrukturen und Halbleiterbauelement sowie Verfahren zur Herstellung desselben
DE112018001989B4 (de) Siliciumcarbid-halbleitereinheit, elektrische leistungswandlungseinheit, verfahren zur herstellung einer siliciumcarbid-halbleitereinheit sowie verfahren zur herstellung einer elektrischen leistungswandlungseinheit
DE102017119568B4 (de) Siliziumkarbidbauelemente und Verfahren zum Herstellen von Siliziumkarbidbauelementen
DE102013107380B4 (de) Ein Verfahren zum Ausbilden eines Halbleiterbauelements
DE102016121680B4 (de) Halbleiterwafer und Halbleitervorrichtungen mit einer Sperrschicht und Verfahren zur Herstellung
DE112021006680T5 (de) Herstellungsvorrichtung eines sic-epitaxiewafers und herstellungsverfahren des sic-epitaxiewafers
DE102017127010B4 (de) Verbundwafer und Verfahren zur Herstellung eines Halbleiterbauelements
DE112021006001T5 (de) Halbleitersubstrat und herstellungsverfahren des halbleitersubstrats
DE112012000210T5 (de) Verfahren zur Herstellung eines Halbleiterbauelements